JPS60119698A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS60119698A JPS60119698A JP58227372A JP22737283A JPS60119698A JP S60119698 A JPS60119698 A JP S60119698A JP 58227372 A JP58227372 A JP 58227372A JP 22737283 A JP22737283 A JP 22737283A JP S60119698 A JPS60119698 A JP S60119698A
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Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、クロックに同期して動作する半導体メモリに
関し、特にその出力回路に関する。
関し、特にその出力回路に関する。
従来技術と問題点
ＭＯＳグイナミソクメモリのようにクロックで制御され
る半導体メモリでは、クロックのオン、オフに同期して
出力が断続するのでクロックの周波数が高くなると出力
の継続時間が短かくなり、余り周波数を上げられない従
って高速動作に限界があるという問題がある。
る半導体メモリでは、クロックのオン、オフに同期して
出力が断続するのでクロックの周波数が高くなると出力
の継続時間が短かくなり、余り周波数を上げられない従
って高速動作に限界があるという問題がある。
第１図はダイナミックＲＡＭの概略ブロック図で、１は
多数のワード線ＷＬ及びビット線（図示しない）の各交
点にメモリセルＭＣを接続してマトリクス構成としたメ
モリセルアレイ （ＭＣＡ）、２はセンスアンプ、３は
ローデコーダ、Ａはコラムデ、コーグ、５は出力アンプ
、６は出カバソファ回路である。この種のＲＡＭで使用
されるクロックには第２図に示すように罰Ｘ茗（ロー・
アドレス・ストローブ）とＣＡＳ （コラム・アドレス
・ストローブ）があり、ローデコーダ３で選択されたワ
ード線ＷＬに接続された全てのセルＭＣの情報がセンス
アンプ２で拡大、保持され、その１つがコラムデコーダ
４で選択されて出力アンプ５に送られる。ＯＵＴ′がそ
の出力であり、一対の該出力の一方はＨ（ハイ）レベル
のま−、゛他方はＬ（ロー）レベルとなる。勿論これら
のＨ，Ｌは選択されたセルの“１”、“０”記憶データ
により定まる。出力アンプ５は出力ＯＵＴ′を増幅して
、その増幅出力ＯＵＴ“で出力トランジスタＱ ＋ 。
多数のワード線ＷＬ及びビット線（図示しない）の各交
点にメモリセルＭＣを接続してマトリクス構成としたメ
モリセルアレイ （ＭＣＡ）、２はセンスアンプ、３は
ローデコーダ、Ａはコラムデ、コーグ、５は出力アンプ
、６は出カバソファ回路である。この種のＲＡＭで使用
されるクロックには第２図に示すように罰Ｘ茗（ロー・
アドレス・ストローブ）とＣＡＳ （コラム・アドレス
・ストローブ）があり、ローデコーダ３で選択されたワ
ード線ＷＬに接続された全てのセルＭＣの情報がセンス
アンプ２で拡大、保持され、その１つがコラムデコーダ
４で選択されて出力アンプ５に送られる。ＯＵＴ′がそ
の出力であり、一対の該出力の一方はＨ（ハイ）レベル
のま−、゛他方はＬ（ロー）レベルとなる。勿論これら
のＨ，Ｌは選択されたセルの“１”、“０”記憶データ
により定まる。出力アンプ５は出力ＯＵＴ′を増幅して
、その増幅出力ＯＵＴ“で出力トランジスタＱ ＋ 。
Ｑ２を駆動する。これらのＭＯＳトランジスタＱＩＱ２
は電源とグランド間に直列に接続され、ＱｌがオンＱ２
がオフならＨレベル、ＱｌがオフＱ２がオンならＬレベ
ルの出力ＯＵＴを生じる。この出力０．ＵＴが最終的に
得られる出力で、クロックετＩが立上るとアンプ５が
リセットされるので該出力ＯＵＴも消失する。
は電源とグランド間に直列に接続され、ＱｌがオンＱ２
がオフならＨレベル、ＱｌがオフＱ２がオンならＬレベ
ルの出力ＯＵＴを生じる。この出力０．ＵＴが最終的に
得られる出力で、クロックετＩが立上るとアンプ５が
リセットされるので該出力ＯＵＴも消失する。
第３図はＯＵＴ′、ＯＵＴ″、０ＵＴ（７）拡大図で、
最終出力ＯＵＴの消失時はＱｌ、Ｑ２共にオフの高イン
ピーダンス（オープン）になる。第２図に示されるよう
にセル選択に際しては先ず−「Ｘ−５−が発生して（Ｌ
レベルになって）ワード線選択がなされ、続いてＣＡＳ
が発生してビット線選択がなされ、こうして選択された
ワード線とビット線との交点部にあるメモリセルによる
出力ｏＵＴ′がｉ干の遅延後に現われ、続いて出力ＯＵ
Ｔが生じる。この出力はＲＡＳ、Ｃ１口が復旧すると若
干の遅延後に復旧し、か＼る動作が次のＲＡＳ。
最終出力ＯＵＴの消失時はＱｌ、Ｑ２共にオフの高イン
ピーダンス（オープン）になる。第２図に示されるよう
にセル選択に際しては先ず−「Ｘ−５−が発生して（Ｌ
レベルになって）ワード線選択がなされ、続いてＣＡＳ
が発生してビット線選択がなされ、こうして選択された
ワード線とビット線との交点部にあるメモリセルによる
出力ｏＵＴ′がｉ干の遅延後に現われ、続いて出力ＯＵ
Ｔが生じる。この出力はＲＡＳ、Ｃ１口が復旧すると若
干の遅延後に復旧し、か＼る動作が次のＲＡＳ。
ＣＡＳの発生で繰り返されるが、図面からも明らかなよ
うにクロックＲＡＳ、、ＣＡＳのパルス幅に比べて出力
ＯＵＴのパルス幅は小さく、クロック周波数を上げると
出力ＯＵＴのパルス幅は益々狭くなって遂には後続回路
の動作に支障を与えるのでクロック周波数の増大には限
界がある。
うにクロックＲＡＳ、、ＣＡＳのパルス幅に比べて出力
ＯＵＴのパルス幅は小さく、クロック周波数を上げると
出力ＯＵＴのパルス幅は益々狭くなって遂には後続回路
の動作に支障を与えるのでクロック周波数の増大には限
界がある。
またメモリにはページモード及びニブルモードと呼ばれ
る動作方式がある。第４図はページモードと呼ばれる読
出し法を説明する図で、このモードではＲＡＳの立下り
でローアドレス（ＲＯＷＡＤＤ）を読込んだら、そのロ
ーアドレスを共通にする複数のコラムアドレス（ＣＯＬ
ＡＤＤ）を連続して読込み、ワード線を共通にする複
数のメモリセルをアクセスすることができる。読込むタ
イミングはＲＡＳ、ＣＡＳの立下りである。出−力ＯＵ
ＴはＣＡＳの立下り後しばらくして発生し、正Ａｓの立
上り後しばらくして消失する。第５図はニブルモードの
説明図で、この場合は１つのローアドレスをＲＡＳの立
下りで読み、また１つのコラムアドレスをＣＡＳで読ん
だら、以後はＣＡτをオン、オフさせるだけでコラムア
ドレスの連続した出力ＯＵＴを例えば４ビツト連続して
得ることができる。これはＣＡ＝Ｓを針数するカウンタ
を動作させて最初のコラムアドレスの＋１． ＋２゜・
・・・・・を生じることによる。
る動作方式がある。第４図はページモードと呼ばれる読
出し法を説明する図で、このモードではＲＡＳの立下り
でローアドレス（ＲＯＷＡＤＤ）を読込んだら、そのロ
ーアドレスを共通にする複数のコラムアドレス（ＣＯＬ
ＡＤＤ）を連続して読込み、ワード線を共通にする複
数のメモリセルをアクセスすることができる。読込むタ
イミングはＲＡＳ、ＣＡＳの立下りである。出−力ＯＵ
ＴはＣＡＳの立下り後しばらくして発生し、正Ａｓの立
上り後しばらくして消失する。第５図はニブルモードの
説明図で、この場合は１つのローアドレスをＲＡＳの立
下りで読み、また１つのコラムアドレスをＣＡＳで読ん
だら、以後はＣＡτをオン、オフさせるだけでコラムア
ドレスの連続した出力ＯＵＴを例えば４ビツト連続して
得ることができる。これはＣＡ＝Ｓを針数するカウンタ
を動作させて最初のコラムアドレスの＋１． ＋２゜・
・・・・・を生じることによる。
これらの各方式では出力ＯＵＴがＣＡＳの立上り直後に
消失する。これはそのタイミングで回路内部をリセット
して次の読み出しに備え・るためであるが、このために
出力ＯＵＴの継続時間が短かすぎると外部の回路で使用
できない。そこで、実際にはクロックの周期に下限を設
けなければならず、これが高速化の妨げになる。
消失する。これはそのタイミングで回路内部をリセット
して次の読み出しに備え・るためであるが、このために
出力ＯＵＴの継続時間が短かすぎると外部の回路で使用
できない。そこで、実際にはクロックの周期に下限を設
けなければならず、これが高速化の妨げになる。
発明の目的
本発明は、簡単なスイッチ回路を追加することにより出
カバソファ回路にランチ機能を与え、出力パルス幅を可
及的に延ばしてクロックの高周波化、ひいてはメモリ動
作の高速化を図ろうとするもの発明の構成 本発明は、メモリセルから読出したデータに応じソトさ
れるようにし、該前段駆動回路の出力を受ける出カバソ
ファ回路と該前段駆動回路との間にスイッチ回路を設け
て、該前段駆動回路から該出力バッファ回路に対し駆動
信号を与える直前に該スイ・・子回路をオンにし且つ該
出カバソファ回路の出力状態が定まったのちに該スイッ
チ回路をオフにし、該スイッチ回路から該出カバソファ
回路２ までの間に出力データに応じた電位を保持して
前段駆動回路のリセット中も該出力パフフッ回路の出力
状態を保持するようにしてなることを特徴とするが、以
下図示の実施例を参隠しながらこれを詳細に説明する。
カバソファ回路にランチ機能を与え、出力パルス幅を可
及的に延ばしてクロックの高周波化、ひいてはメモリ動
作の高速化を図ろうとするもの発明の構成 本発明は、メモリセルから読出したデータに応じソトさ
れるようにし、該前段駆動回路の出力を受ける出カバソ
ファ回路と該前段駆動回路との間にスイッチ回路を設け
て、該前段駆動回路から該出力バッファ回路に対し駆動
信号を与える直前に該スイ・・子回路をオンにし且つ該
出カバソファ回路の出力状態が定まったのちに該スイッ
チ回路をオフにし、該スイッチ回路から該出カバソファ
回路２ までの間に出力データに応じた電位を保持して
前段駆動回路のリセット中も該出力パフフッ回路の出力
状態を保持するようにしてなることを特徴とするが、以
下図示の実施例を参隠しながらこれを詳細に説明する。
発明の実施例
第６図は本発明の一実施例で、第Ｆ図の出力部を示すも
のである。７は出力アンプ５から出カバソファ回路６に
至る経路に挿入したスイッチング用のＭＯＳ）ランジス
タＱ２．Ｑ４からなるスイッチ回路である。これらのト
ランジスタＱ３．Ｑ４は、ＭＯＳ）ランジスタＱ５．Ｑ
６および容量Ｃ３からなるスイッチ駆動回路８の出力Ａ
で制御される。出力アンプ５に供給されるクロックＢは
前述のδＸ３に相当しく逆相で示しである）、その立下
りで該アンプはリセットされる。従来の構成によると出
力ＯＵＴは第７図の破線で示すようにリセット直後に消
失するが、本発明ではこれを実線のように次の出力まで
保持する。
のである。７は出力アンプ５から出カバソファ回路６に
至る経路に挿入したスイッチング用のＭＯＳ）ランジス
タＱ２．Ｑ４からなるスイッチ回路である。これらのト
ランジスタＱ３．Ｑ４は、ＭＯＳ）ランジスタＱ５．Ｑ
６および容量Ｃ３からなるスイッチ駆動回路８の出力Ａ
で制御される。出力アンプ５に供給されるクロックＢは
前述のδＸ３に相当しく逆相で示しである）、その立下
りで該アンプはリセットされる。従来の構成によると出
力ＯＵＴは第７図の破線で示すようにリセット直後に消
失するが、本発明ではこれを実線のように次の出力まで
保持する。
−即ち、クロックＢが立上ってアンプ５がイネーブルに
なり、出力ＯＵＴ’を受けて出力ＯＵ Ｔ ”を生じる
が、この出力ＯＵ Ｔ ″が変化する直前にクロックＡ
をＨにしてトランジスタＱ３．Ｑ４をオンにし、この結
果ゲートに加えられる該ＯＵ Ｔ ”により出力トラン
ジスタＱｌ、Ｑ２が動作し、出力ＯＵＴを生じたら、ク
ロ・ツクＢが立下るまでにクロックＡをオフにしてアン
プ５と出カバ・ノファ回路６の間を分ｉし、ＯＵＴ”の
Ｈ１Ｌレベルを寄生容量ＣＩ、Ｃ２で保持する。このこ
とにより出力トランジスタＱ ＋ 、 Ｑ ２の状態従
って出力ＯＵＴは、次にトランジスタＱ３．Ｑ４がオン
になるまで同じ状態に保たれる。
なり、出力ＯＵＴ’を受けて出力ＯＵ Ｔ ”を生じる
が、この出力ＯＵ Ｔ ″が変化する直前にクロックＡ
をＨにしてトランジスタＱ３．Ｑ４をオンにし、この結
果ゲートに加えられる該ＯＵ Ｔ ”により出力トラン
ジスタＱｌ、Ｑ２が動作し、出力ＯＵＴを生じたら、ク
ロ・ツクＢが立下るまでにクロックＡをオフにしてアン
プ５と出カバ・ノファ回路６の間を分ｉし、ＯＵＴ”の
Ｈ１Ｌレベルを寄生容量ＣＩ、Ｃ２で保持する。このこ
とにより出力トランジスタＱ ＋ 、 Ｑ ２の状態従
って出力ＯＵＴは、次にトランジスタＱ３．Ｑ４がオン
になるまで同じ状態に保たれる。
クロックＡは、クロックφ１が立上ってトランジスタＱ
５がオンになることにより立上り、その後クロックφ１
をオフにした後クロ・ツクφＲをオンにしトランジスタ
Ｑ６をオンにすることによりクロックＡは立下る。クロ
ックφ２はクロ・ツクφ１より僅かに遅れたパルスで、
Ａ点の電位をＶｃｃ以上に突上げ、ブヘトストラップ効
果でトランジスタＱ３．Ｑ４を完全にオンにする。尚、
このスイッチ駆動回路８は全ての出カバ・ノファで共用
できるので、素子数の増加は１出カバ・ノファ当り２素
子で済む。
５がオンになることにより立上り、その後クロックφ１
をオフにした後クロ・ツクφＲをオンにしトランジスタ
Ｑ６をオンにすることによりクロックＡは立下る。クロ
ックφ２はクロ・ツクφ１より僅かに遅れたパルスで、
Ａ点の電位をＶｃｃ以上に突上げ、ブヘトストラップ効
果でトランジスタＱ３．Ｑ４を完全にオンにする。尚、
このスイッチ駆動回路８は全ての出カバ・ノファで共用
できるので、素子数の増加は１出カバ・ノファ当り２素
子で済む。
第６図の回路ではクロックＡが立下ってトランジスタＱ
３．Ｑ４がオフになると出力トランジスタＱｌ、Ｑ２の
ゲート回路は開放状態になり、その電位は寄生容量ＣＩ
、Ｃ２による保持を受けるのみとなるが、これを確実に
Ｈ，Ｌレベルに保持するには第８図のようにレベル保証
回路を設けるとよい。点線枠９内がこのレベル保証回路
で、負荷トランジスタＱＡ、ＱＢとドライバトランジス
タＱｃ、ＱＤからなるフリップフロップ回路として構成
される。出力ＯＵＴ″が、Ｃ３側がＨ，ＱＡ側がＬなら
ＱＤオン、Ｑｃオフで、出力トランジスタＱ ＋ ＋
Ｑ ２のゲートに加わるＨ、Ｌ状態をＱ ３ 。
３．Ｑ４がオフになると出力トランジスタＱｌ、Ｑ２の
ゲート回路は開放状態になり、その電位は寄生容量ＣＩ
、Ｃ２による保持を受けるのみとなるが、これを確実に
Ｈ，Ｌレベルに保持するには第８図のようにレベル保証
回路を設けるとよい。点線枠９内がこのレベル保証回路
で、負荷トランジスタＱＡ、ＱＢとドライバトランジス
タＱｃ、ＱＤからなるフリップフロップ回路として構成
される。出力ＯＵＴ″が、Ｃ３側がＨ，ＱＡ側がＬなら
ＱＤオン、Ｑｃオフで、出力トランジスタＱ ＋ ＋
Ｑ ２のゲートに加わるＨ、Ｌ状態をＱ ３ 。
Ｃ４オフでもそれがオンのときの状態に確実に維持する
。同様に出力ＯＵ Ｔ ″が、Ｃ３側がり、Ｑａ側がＨ
ならＱｃオン、ＱＤオフであり、該Ｈ，Ｌ状態をＱｌ、
Ｃ４オフでも維持する。トランジスタＱＡ、ＱＢはＨレ
ベル保証回路、ＱＣ，ＱＤはＬレベル保証回路となる。
。同様に出力ＯＵ Ｔ ″が、Ｃ３側がり、Ｑａ側がＨ
ならＱｃオン、ＱＤオフであり、該Ｈ，Ｌ状態をＱｌ、
Ｃ４オフでも維持する。トランジスタＱＡ、ＱＢはＨレ
ベル保証回路、ＱＣ，ＱＤはＬレベル保証回路となる。
発明の効果
以上述べたように本発明によれば、簡単な回路構成で出
カバソファ回路にランチ機能を持たせることができ、Ｍ
ＯＳグイナミソクＲＡＭ等のクロックを用いる半導体メ
モリの読出し動作を高速化できる利点がある。
カバソファ回路にランチ機能を持たせることができ、Ｍ
ＯＳグイナミソクＲＡＭ等のクロックを用いる半導体メ
モリの読出し動作を高速化できる利点がある。
第１図はグイナミソクＲＡＭの概略構成図、第２図〜第
５図はその動作波形図、第６図は本発明の一実施例を示
す回路図、第７図はその動作波形図、第８図は第６図の
一部変形例を示す回路図である。 図中、５は出力アンプ、６は出力バッファ回路、７はス
イッチ回路、８はスイッチ駆動回路、Ｑ ＋ 。 Ｃ２は出力トランジスタ、Ｃ３，Ｃ４はスイッチングト
ランジスタ、ＣＩ、Ｃ２は寄生容量である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第５図 第６図 等 第７図 ＯＵＴ ＝〕：：＝コ〔］− 第８図
５図はその動作波形図、第６図は本発明の一実施例を示
す回路図、第７図はその動作波形図、第８図は第６図の
一部変形例を示す回路図である。 図中、５は出力アンプ、６は出力バッファ回路、７はス
イッチ回路、８はスイッチ駆動回路、Ｑ ＋ 。 Ｃ２は出力トランジスタ、Ｃ３，Ｃ４はスイッチングト
ランジスタ、ＣＩ、Ｃ２は寄生容量である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第５図 第６図 等 第７図 ＯＵＴ ＝〕：：＝コ〔］− 第８図
Claims (1)
- メモリセルから読出したデータに応じて出カバソファ回
路を駆動する前段駆動回路を具備し、該前段駆動回路は
内部クロックによりリセットされるようにし、該前段駆
動回路の出力を受ける出カバソファ回路と該前段駆動回
路との間にスイッチ回路を設けて、該前段駆動回路から
該出力バッファ回路に対し駆動信号を与える直前に該ス
イッチ回路をオンにし且つ該出カバソファ回路の出力状
態が定まったのちに該スイッチ回路をオフにし、該スイ
ッチ回路から該出力バッファ回路までの間に出力データ
に応じた電位を保持して前段駆動回路のリセット中も該
出カバソファ回路の出力状態を保持するようにしてなる
ことを特徴とする半導体メモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58227372A JPS60119698A (ja) | 1983-12-01 | 1983-12-01 | 半導体メモリ |
| DE8484308327T DE3482073D1 (de) | 1983-12-01 | 1984-11-30 | Halbleiterspeicheranordnung. |
| EP84308327A EP0144223B1 (en) | 1983-12-01 | 1984-11-30 | Semiconductor memory device |
| KR8407596A KR910003596B1 (en) | 1983-12-01 | 1984-12-01 | Output circuit of semiconductor memory device drived with high speed clock signal |
| US06/677,580 US4653027A (en) | 1983-12-01 | 1984-12-03 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58227372A JPS60119698A (ja) | 1983-12-01 | 1983-12-01 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60119698A true JPS60119698A (ja) | 1985-06-27 |
| JPH0378713B2 JPH0378713B2 (ja) | 1991-12-16 |
Family
ID=16859768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58227372A Granted JPS60119698A (ja) | 1983-12-01 | 1983-12-01 | 半導体メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4653027A (ja) |
| EP (1) | EP0144223B1 (ja) |
| JP (1) | JPS60119698A (ja) |
| KR (1) | KR910003596B1 (ja) |
| DE (1) | DE3482073D1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63113892A (ja) * | 1986-10-30 | 1988-05-18 | Nec Corp | 出力回路 |
| JPH0438793A (ja) * | 1990-06-04 | 1992-02-07 | Toshiba Corp | データ転送制御回路およびこれを用いたダイナミック型半導体記憶装置 |
| JPH04121893A (ja) * | 1990-09-12 | 1992-04-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165785A (ja) * | 1986-01-17 | 1987-07-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| FR2607955B1 (fr) * | 1986-12-05 | 1989-02-10 | Eurotechnique Sa | Dispositif d'autosynchronisation des circuits de sortie d'une memoire |
| JPH01140494A (ja) * | 1987-11-26 | 1989-06-01 | Mitsubishi Electric Corp | 半導体記憶装置の出力バッファ回路 |
| JPH0752583B2 (ja) * | 1987-11-30 | 1995-06-05 | 株式会社東芝 | 半導体メモリ |
| KR930008311B1 (ko) * | 1990-12-28 | 1993-08-27 | 삼성전자 주식회사 | 센스 앰프의 출력 제어회로 |
| KR940007639B1 (ko) * | 1991-07-23 | 1994-08-22 | 삼성전자 주식회사 | 분할된 입출력 라인을 갖는 데이타 전송회로 |
| US9438234B2 (en) * | 2014-11-21 | 2016-09-06 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit and semiconductor device including logic circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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