JPS5920193B2 - スタテイックランダムアクセスメモリの出力バッファ回路 - Google Patents
スタテイックランダムアクセスメモリの出力バッファ回路Info
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- JPS5920193B2 JPS5920193B2 JP52098907A JP9890777A JPS5920193B2 JP S5920193 B2 JPS5920193 B2 JP S5920193B2 JP 52098907 A JP52098907 A JP 52098907A JP 9890777 A JP9890777 A JP 9890777A JP S5920193 B2 JPS5920193 B2 JP S5920193B2
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- Japan
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- clock pulse
- output
- mos transistors
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明はＭＯＳ型電界効果トランジスタ（以下におい
てはＭＯＳトランジスタと略記する）を用いたスタティ
ックランダムアクセスメモリの出力バッファ回路に関す
るものである。
てはＭＯＳトランジスタと略記する）を用いたスタティ
ックランダムアクセスメモリの出力バッファ回路に関す
るものである。
第１図はＭＯＳトランジスタを用いた従来のスタティッ
クランダムアクセスメモリの出力バッファ回路を示す回
路図である。
クランダムアクセスメモリの出力バッファ回路を示す回
路図である。
第１図において、Ｑ１、Ｑ２はデプレツシヨン型のＭＯ
Ｓトランジスタ、Ｑ３、Ｑ４、Ｑ５、Ｑ６、ＱＴ、Ｑ８
はエンハンスメント型のＭＯＳトランジスタである。ま
た、Ｅ１け直流電源（図示せず）に接続された電源端子
であり、Ｄ１、Ｄ２はスタティックメモリセルの記憶情
報の出力端子である。Ｃｌは出力バッファ回路に入力す
るクロック信号入力端子であり、ＤＡＴＡＯＵＴ−１は
出力バッファ回路の出力端子である。第２図ιく第１図
の動作を説明するためのタイミングチャートであり、Ｃ
Ｓはメモリチップに外部から入力される信号を示す。
Ｓトランジスタ、Ｑ３、Ｑ４、Ｑ５、Ｑ６、ＱＴ、Ｑ８
はエンハンスメント型のＭＯＳトランジスタである。ま
た、Ｅ１け直流電源（図示せず）に接続された電源端子
であり、Ｄ１、Ｄ２はスタティックメモリセルの記憶情
報の出力端子である。Ｃｌは出力バッファ回路に入力す
るクロック信号入力端子であり、ＤＡＴＡＯＵＴ−１は
出力バッファ回路の出力端子である。第２図ιく第１図
の動作を説明するためのタイミングチャートであり、Ｃ
Ｓはメモリチップに外部から入力される信号を示す。
従来のスタティックメモリのＣＳの意味は、メモリ出力
のワイヤードーＯＲ接続を可能とする意味しか持たなか
つた。しかし、スタティックメモリの高速化のため、回
路設計の技術として、メモリ出力のワイヤードーＯＲ接
続可能の意味の他に、ＣＳの信号をクロックとして使う
使い方がある。第２図のＣＳは後者の様に２つの意味を
もつ信号として示してある。第１図の回路動作を第２図
のタイミングチャートを参考にしながら説明する。まず
、ＣＳがハイレベルからロウレベルに変化することによ
り、チツプが活性化される。これがＣＳをクロツクとし
て使う意味である。ＣＳ信号の立ち下がりを遅延させ、
Ｃ１信号を作り、立ち下がり時間を、Ｄｌ，Ｄ２が出力
される直前に行うことにより、ＤＡＴＡＯＵＴ−１端子
をフローテイングから活性状態にする。メモリではシス
テム設計のためＤＡＴＡＯＵＴ−１端子に記憶情報が出
力された後、数１０ナノ秒の時間、記憶情報を固定させ
るホールドタイムを必要とする。ホールドタイム経過後
、Ｃｒがロウレベルからハイレベルへ立ち上がると、チ
ツプが非活性状態となるため、ＤＡＴＡＯＵＴ−１端子
に出力される情報の真偽性が不明確となる。従つてσｒ
信号が立ち上がると同時にＣ１信号を立ち上げ、ＤＡＴ
ＡＯＵＴ−１端子をフローテイングレベルにしなければ
ならない。σｌにクロツクの意味をもたせたメモリ回路
では、ＣＳ信号がチツプを活性化、または非活性化させ
るため、チツプ内状態が定常にもどるまでのリカバリー
タイムを必要とする。即ち、σコ信号をハイレベルに保
たねばならない時間が必要である。また、上記したよう
に出力端子を固定する数１０ナノ秒のホールドタイムを
持たなければならない。従つて従来の回路では、ホール
ドタイムを経てリカバリータイムに入る。本発明は、第
１クロツクパルスのオン、オフに応じて、メモリモルの
出力電位を伝達、遮断するトランスフアゲートと、第２
のクロツクパルスによつて活性、非活性のいずれかに切
り替えられ、その活性状態において上記トランスフアゲ
ートから伝達された出力データをラツチするフリツプフ
ロツプ回路とを設け、該フリツプフロツプ回路によりホ
ールドタイムとリカバリータイムとが並行している期間
中上記出力データをホールドするとともに、ラツチ完了
後トランスフアゲートによりメモリセルと本バツフア回
路とを遮断することにより、ホールドタイムとチツプの
リカバリータイムの並列処理が行なえ、メモリのサイク
ルタイムを短縮できるスタテイツクランダムアクセスメ
モリの出力バツフア回路を提供することを目的としてい
る。
のワイヤードーＯＲ接続を可能とする意味しか持たなか
つた。しかし、スタティックメモリの高速化のため、回
路設計の技術として、メモリ出力のワイヤードーＯＲ接
続可能の意味の他に、ＣＳの信号をクロックとして使う
使い方がある。第２図のＣＳは後者の様に２つの意味を
もつ信号として示してある。第１図の回路動作を第２図
のタイミングチャートを参考にしながら説明する。まず
、ＣＳがハイレベルからロウレベルに変化することによ
り、チツプが活性化される。これがＣＳをクロツクとし
て使う意味である。ＣＳ信号の立ち下がりを遅延させ、
Ｃ１信号を作り、立ち下がり時間を、Ｄｌ，Ｄ２が出力
される直前に行うことにより、ＤＡＴＡＯＵＴ−１端子
をフローテイングから活性状態にする。メモリではシス
テム設計のためＤＡＴＡＯＵＴ−１端子に記憶情報が出
力された後、数１０ナノ秒の時間、記憶情報を固定させ
るホールドタイムを必要とする。ホールドタイム経過後
、Ｃｒがロウレベルからハイレベルへ立ち上がると、チ
ツプが非活性状態となるため、ＤＡＴＡＯＵＴ−１端子
に出力される情報の真偽性が不明確となる。従つてσｒ
信号が立ち上がると同時にＣ１信号を立ち上げ、ＤＡＴ
ＡＯＵＴ−１端子をフローテイングレベルにしなければ
ならない。σｌにクロツクの意味をもたせたメモリ回路
では、ＣＳ信号がチツプを活性化、または非活性化させ
るため、チツプ内状態が定常にもどるまでのリカバリー
タイムを必要とする。即ち、σコ信号をハイレベルに保
たねばならない時間が必要である。また、上記したよう
に出力端子を固定する数１０ナノ秒のホールドタイムを
持たなければならない。従つて従来の回路では、ホール
ドタイムを経てリカバリータイムに入る。本発明は、第
１クロツクパルスのオン、オフに応じて、メモリモルの
出力電位を伝達、遮断するトランスフアゲートと、第２
のクロツクパルスによつて活性、非活性のいずれかに切
り替えられ、その活性状態において上記トランスフアゲ
ートから伝達された出力データをラツチするフリツプフ
ロツプ回路とを設け、該フリツプフロツプ回路によりホ
ールドタイムとリカバリータイムとが並行している期間
中上記出力データをホールドするとともに、ラツチ完了
後トランスフアゲートによりメモリセルと本バツフア回
路とを遮断することにより、ホールドタイムとチツプの
リカバリータイムの並列処理が行なえ、メモリのサイク
ルタイムを短縮できるスタテイツクランダムアクセスメ
モリの出力バツフア回路を提供することを目的としてい
る。
第３図は、本発明の一実施例を示す回路図である。
第３図において、Ｑ７Ｏ，Ｑ８Ｏはデプレツシヨン型の
ＭＯＳトランジスタ、ＱｌＯ，Ｑ２Ｏ，Ｑ３Ｏ，Ｑ４Ｏ
，Ｑ５Ｏ，Ｑ６Ｏ，Ｑ９Ｏ，ＱｌＯＯ，ＱｌｌＯ，Ｑｌ
２Ｏ，Ｑｌ３Ｏ，Ｑｌ４Ｏ，Ｑｌ５Ｏ，Ｑｌ６０はエン
ハンスメント型のＭＯＳトランジスタである。ＱｌＯ，
，Ｑ２Ｏはスタテイツクランダムアクセスメモリのメモ
リセルの出力電位を第１のクロツクパルスのオン、オフ
に応じて伝達又は遮断するトランスフアゲート、Ｑ３Ｏ
，Ｑ４Ｏは第３のクロツクパルスによつてトランスフア
ゲートＱｌＯ，Ｑ２Ｏの出力をアースに落としてパワー
ダウンを行なう、即ち消費電力を低減させるための放電
用ＭＯＳトランジスタであり、ＱｌｌＯ，Ｑｌ２Ｏはプ
ツシユプル出力回路を構成する出力トランジスタＱｌ５
Ｏ，Ｑｌ６Ｏをオフさせ、本出力バツフア回路の出力端
子ＤＡＴＡＯＵＴ−２をフローテイング状態にするＭＯ
Ｓトランジスタである。Ｑ７Ｏ，Ｑ８Ｏ，Ｑｌ３Ｏ，Ｑ
ｌ４Ｏは第２のクロツクパルスによつて活性あるいは非
活性のいずれかに切替えらへ記憶情報、即ちトランスフ
アゲートＱｌＯ，Ｑ２Ｏからの出力データをラツチする
フリツプフロツプ回路を構成するＭＯＳトランジスタで
ある。Ｑ５Ｏ，Ｑ６Ｏ，Ｑ９Ｏ，ＱｌＯＯは、記ほ情報
をラツチする速度を増すためのドライバーである。なお
、Ｅ２は直流電源端子、ＤｌＯ，Ｄ２Ｏの記憶情報の出
力端子、ＣｌＯ，Ｃ２Ｏ，Ｃ３Ｏはクロツク信号入力端
子であり、ＣｌＯは第１のクロツクパルスの端子、Ｃ３
Ｏは第２のクロツクパルスの端子、Ｃ２Ｏは第３のクロ
ツクパルスの端子である。第４図は第３図の動作を説明
するためのタイミングチヤートであり、σｌはメモリチ
ツプに外部から入力される信号を示し、また上記第１の
クロツクパルス（ＣｌＯ）は第２のクロツクパルスＣ３
Ｏがオフで上記プツシユプル出力回路の出力がフローテ
イングレベルにあるフローテイングタイムの経過前にオ
ンし、上記フリツプフロツプ回路によるラツチ完了時オ
フするようになつている。
ＭＯＳトランジスタ、ＱｌＯ，Ｑ２Ｏ，Ｑ３Ｏ，Ｑ４Ｏ
，Ｑ５Ｏ，Ｑ６Ｏ，Ｑ９Ｏ，ＱｌＯＯ，ＱｌｌＯ，Ｑｌ
２Ｏ，Ｑｌ３Ｏ，Ｑｌ４Ｏ，Ｑｌ５Ｏ，Ｑｌ６０はエン
ハンスメント型のＭＯＳトランジスタである。ＱｌＯ，
，Ｑ２Ｏはスタテイツクランダムアクセスメモリのメモ
リセルの出力電位を第１のクロツクパルスのオン、オフ
に応じて伝達又は遮断するトランスフアゲート、Ｑ３Ｏ
，Ｑ４Ｏは第３のクロツクパルスによつてトランスフア
ゲートＱｌＯ，Ｑ２Ｏの出力をアースに落としてパワー
ダウンを行なう、即ち消費電力を低減させるための放電
用ＭＯＳトランジスタであり、ＱｌｌＯ，Ｑｌ２Ｏはプ
ツシユプル出力回路を構成する出力トランジスタＱｌ５
Ｏ，Ｑｌ６Ｏをオフさせ、本出力バツフア回路の出力端
子ＤＡＴＡＯＵＴ−２をフローテイング状態にするＭＯ
Ｓトランジスタである。Ｑ７Ｏ，Ｑ８Ｏ，Ｑｌ３Ｏ，Ｑ
ｌ４Ｏは第２のクロツクパルスによつて活性あるいは非
活性のいずれかに切替えらへ記憶情報、即ちトランスフ
アゲートＱｌＯ，Ｑ２Ｏからの出力データをラツチする
フリツプフロツプ回路を構成するＭＯＳトランジスタで
ある。Ｑ５Ｏ，Ｑ６Ｏ，Ｑ９Ｏ，ＱｌＯＯは、記ほ情報
をラツチする速度を増すためのドライバーである。なお
、Ｅ２は直流電源端子、ＤｌＯ，Ｄ２Ｏの記憶情報の出
力端子、ＣｌＯ，Ｃ２Ｏ，Ｃ３Ｏはクロツク信号入力端
子であり、ＣｌＯは第１のクロツクパルスの端子、Ｃ３
Ｏは第２のクロツクパルスの端子、Ｃ２Ｏは第３のクロ
ツクパルスの端子である。第４図は第３図の動作を説明
するためのタイミングチヤートであり、σｌはメモリチ
ツプに外部から入力される信号を示し、また上記第１の
クロツクパルス（ＣｌＯ）は第２のクロツクパルスＣ３
Ｏがオフで上記プツシユプル出力回路の出力がフローテ
イングレベルにあるフローテイングタイムの経過前にオ
ンし、上記フリツプフロツプ回路によるラツチ完了時オ
フするようになつている。
また、上記第２のクロツクパルスＣ３Ｏは上記第１のク
ロツクパルスＣｌＯがオンしている間にオンし、該第１
のクロツクパルスＣｌＯがオフした後も本出力バツフア
回路のホールドタイムと上記スタテイツクＲＡＭのリカ
バリータイムとが並行している期間オンし続けるように
なつている。次に本実施例の動作を第４図のタイミング
チヤートを参考にしながら説明する。
ロツクパルスＣｌＯがオンしている間にオンし、該第１
のクロツクパルスＣｌＯがオフした後も本出力バツフア
回路のホールドタイムと上記スタテイツクＲＡＭのリカ
バリータイムとが並行している期間オンし続けるように
なつている。次に本実施例の動作を第４図のタイミング
チヤートを参考にしながら説明する。
まず、鳶がハイレベルからロウレベルに変化することに
より、チツプが活性化される。このとき、Ｃ２Ｏがハイ
レベルにあるため、Ａ，Ｂ点はロウレベルとなる。また
、Ｃ３ＯはハイレベルであるからＣ，Ｄ点はロウレベル
となり、ＤＡＴＡＯＵＴ−２の出力端子をフローテイン
グレベルにする。次にＤｌＯ，Ｄ２Ｏの信号が出力され
る前にＣｌＯをロウレベルからハイレベルに立ち上げ、
ＱｌＯ，Ｑ２Ｏのゲートをオンし、これによりＤｌＯ，
Ｄ２Ｏの記憶情報をＡ，Ｂ点に伝達し、これと同時に、
Ｃ２Ｏをハイレベルからロウレベルへ立ち下げ、Ｑ３Ｏ
，Ｑ４Ｏをオフし、Ａ，Ｂ点を活性化する。
より、チツプが活性化される。このとき、Ｃ２Ｏがハイ
レベルにあるため、Ａ，Ｂ点はロウレベルとなる。また
、Ｃ３ＯはハイレベルであるからＣ，Ｄ点はロウレベル
となり、ＤＡＴＡＯＵＴ−２の出力端子をフローテイン
グレベルにする。次にＤｌＯ，Ｄ２Ｏの信号が出力され
る前にＣｌＯをロウレベルからハイレベルに立ち上げ、
ＱｌＯ，Ｑ２Ｏのゲートをオンし、これによりＤｌＯ，
Ｄ２Ｏの記憶情報をＡ，Ｂ点に伝達し、これと同時に、
Ｃ２Ｏをハイレベルからロウレベルへ立ち下げ、Ｑ３Ｏ
，Ｑ４Ｏをオフし、Ａ，Ｂ点を活性化する。
またほぼ同時に、Ｃ３Ｏをハイレベルからロウレベルに
立ち下げ、Ｃ，Ｄ点を活性化する。このときＤＡＴＡＯ
ＵＴ−２はフローテイングからデータバリツドになる。
このようにしてＤｌＯ，Ｄ２Ｑに記憶情報が、記障”１
゛および記憶”Ｏ”に対応して出力されるため、Ｑ７Ｏ
，Ｑ８Ｏ，Ｑｌ３Ｏ，Ｑｌ４Ｏのフリツプフロツプ回路
が動作し、Ｃ，Ｄ点が、記憶゛１−゛Ｏ゛に対応した状
態にラツチされる。
立ち下げ、Ｃ，Ｄ点を活性化する。このときＤＡＴＡＯ
ＵＴ−２はフローテイングからデータバリツドになる。
このようにしてＤｌＯ，Ｄ２Ｑに記憶情報が、記障”１
゛および記憶”Ｏ”に対応して出力されるため、Ｑ７Ｏ
，Ｑ８Ｏ，Ｑｌ３Ｏ，Ｑｌ４Ｏのフリツプフロツプ回路
が動作し、Ｃ，Ｄ点が、記憶゛１−゛Ｏ゛に対応した状
態にラツチされる。
Ｃ，Ｉ）点がラツチされると同時にＤＡＴＡＯＵＴ−２
端子に記憶情報が出力される。Ｃ，Ｄ点がラツチされた
とき、ＣｌＯをハイレベルからロウレベルに立ち下げる
と同時に、Ｃ２Ｏをロウレベルからハイレベルに立ち上
げ、ＱｌＯ，Ｑ２Ｏのゲートをオフし、またＱ３Ｏ，Ｑ
４Ｏをオンし、Ｑ５Ｏ，Ｑ６Ｏ，Ｑ９Ｏ，ＱｌＯＯをオ
フする。従つてこのときＤｌＯ，Ｄ２ＯとＱｒＯ，Ｑ８
Ｏ，Ｑｌ３Ｏ，Ｑｌ４Ｏで構成されるフリツプフロツプ
回路が分離される。そしてＣｌＯが立ち下がつた後は、
ＣＳがロウレベルからハイレベルに立ち上がつて、チツ
プをリカバリーしても、出力信号には影響しないので、
ＤＡＴＡＯＵＴ−２端子はフリツプフロツプ回路がラツ
チしている間、固定された情報を出力している。
端子に記憶情報が出力される。Ｃ，Ｄ点がラツチされた
とき、ＣｌＯをハイレベルからロウレベルに立ち下げる
と同時に、Ｃ２Ｏをロウレベルからハイレベルに立ち上
げ、ＱｌＯ，Ｑ２Ｏのゲートをオフし、またＱ３Ｏ，Ｑ
４Ｏをオンし、Ｑ５Ｏ，Ｑ６Ｏ，Ｑ９Ｏ，ＱｌＯＯをオ
フする。従つてこのときＤｌＯ，Ｄ２ＯとＱｒＯ，Ｑ８
Ｏ，Ｑｌ３Ｏ，Ｑｌ４Ｏで構成されるフリツプフロツプ
回路が分離される。そしてＣｌＯが立ち下がつた後は、
ＣＳがロウレベルからハイレベルに立ち上がつて、チツ
プをリカバリーしても、出力信号には影響しないので、
ＤＡＴＡＯＵＴ−２端子はフリツプフロツプ回路がラツ
チしている間、固定された情報を出力している。
一定のホールドタイムを経たのち、Ｃ３Ｏをロウレベル
からハイレベルに立ち上げ、Ｃ，Ｄ点をロウレベルに固
定し、ＤＡＴＡＯＵＴ−２端子をフローテイング状態に
する。このように、本実施例回路では出力信号が固定さ
れた時間からチツプをリカバリーできるような回路構成
としたことにより、ホールドタイムに要する時間分だけ
サイクルタイムを短くできることになり、高速スタテイ
ツクランダムアクセスメモリに適した短かいサイクルタ
イムを得ることができる。
からハイレベルに立ち上げ、Ｃ，Ｄ点をロウレベルに固
定し、ＤＡＴＡＯＵＴ−２端子をフローテイング状態に
する。このように、本実施例回路では出力信号が固定さ
れた時間からチツプをリカバリーできるような回路構成
としたことにより、ホールドタイムに要する時間分だけ
サイクルタイムを短くできることになり、高速スタテイ
ツクランダムアクセスメモリに適した短かいサイクルタ
イムを得ることができる。
第５図はこの発明の他の実施例を示す回路図である。
ＱｌＯＯ，Ｑ２ＯＯはデプレツシヨン型のＭＯＳトラン
ジスタ、Ｑ３ＯＯ，Ｑ４ＯＯ，Ｑ５ＯＯ，Ｑ６ＯＯ，Ｑ
７ＯＯ，Ｑ８ＯＯ，ＱＱ９ＯＯ，ＱｌＯＯＯはエンハン
スメント型のＭＯＳトランジスタである。ＣｌＯＯは、
ＤｌＯＯ，Ｄ２ＯＯとＱｌＯＯ，Ｑ２ＯＯ，Ｑ５ＯＯ，
Ｑ６ＯＯで構成されるフリツプフロツプ回路とを分離す
るための信号端子であり、ＱｒＯＯ，Ｑ８ＯＯは上記フ
リツプフロツプ回路を分離するためのトランスフアゲー
トである。また、Ｑ３ＯＯ，Ｑ４ＯＯは、Ｅ，Ｆ点をロ
ウレベルに立ち下げ、１）ＡＴＡＯＵＴ−３端子をフロ
ーテイングレベルにするためのトランジスタである。ま
た、Ｅ３は電源端子である。第６図は、ＤｌＯＯ，Ｄ２
ＯＯ，ＣｌＯＯ，Ｃ２ＯＯ，ＤＡＴＡＯＵＴ−３，ＣＳ
のタイミングチヤートである。
ジスタ、Ｑ３ＯＯ，Ｑ４ＯＯ，Ｑ５ＯＯ，Ｑ６ＯＯ，Ｑ
７ＯＯ，Ｑ８ＯＯ，ＱＱ９ＯＯ，ＱｌＯＯＯはエンハン
スメント型のＭＯＳトランジスタである。ＣｌＯＯは、
ＤｌＯＯ，Ｄ２ＯＯとＱｌＯＯ，Ｑ２ＯＯ，Ｑ５ＯＯ，
Ｑ６ＯＯで構成されるフリツプフロツプ回路とを分離す
るための信号端子であり、ＱｒＯＯ，Ｑ８ＯＯは上記フ
リツプフロツプ回路を分離するためのトランスフアゲー
トである。また、Ｑ３ＯＯ，Ｑ４ＯＯは、Ｅ，Ｆ点をロ
ウレベルに立ち下げ、１）ＡＴＡＯＵＴ−３端子をフロ
ーテイングレベルにするためのトランジスタである。ま
た、Ｅ３は電源端子である。第６図は、ＤｌＯＯ，Ｄ２
ＯＯ，ＣｌＯＯ，Ｃ２ＯＯ，ＤＡＴＡＯＵＴ−３，ＣＳ
のタイミングチヤートである。
次に第５図の実施例の動作を第６図のタイミングチヤー
トを参考にしながら説明する。
トを参考にしながら説明する。
ＣＳがハイレベルからロウレベルに変化することにより
、チツプが活性化される。このとき、Ｃ２ＯＯがハイレ
ベルになるため、Ｅ，Ｆ点はロウレベルとなり、ＤＡＴ
ＡＯＵＴ−３端子はフローテイング状態となる。またＤ
ｌＯＯ，Ｄ２ＯＯは、メモリセルに記憶されている情報
の信号端子であるが、ＤｌＯＯ，Ｄ２ＯＯに記憶情報゛
１゛または８０゛に対応した信号が出力される前に、Ｃ
ｌＯＯをロウレベルからハイレベルに立ち上げ、ＤｌＯ
Ｏ，Ｄ２ＯＯの信号がＥ，Ｆ点に取り込まれる。
、チツプが活性化される。このとき、Ｃ２ＯＯがハイレ
ベルになるため、Ｅ，Ｆ点はロウレベルとなり、ＤＡＴ
ＡＯＵＴ−３端子はフローテイング状態となる。またＤ
ｌＯＯ，Ｄ２ＯＯは、メモリセルに記憶されている情報
の信号端子であるが、ＤｌＯＯ，Ｄ２ＯＯに記憶情報゛
１゛または８０゛に対応した信号が出力される前に、Ｃ
ｌＯＯをロウレベルからハイレベルに立ち上げ、ＤｌＯ
Ｏ，Ｄ２ＯＯの信号がＥ，Ｆ点に取り込まれる。
また、ＤｌＯＯ，Ｄ２ＯＯに記憶情報が出力される前に
Ｃ２ＯＯをハイレベルからロウレベルへ立ち下げ、Ｅ，
Ｆ点を活性化させる。ＤｌＯＯ，Ｄ２ＯＯの信号に従つ
てＱｌＯＯ，Ｑ２ＯＯ，Ｑ５ＯＯ，Ｑ６ＯＯで構成され
るフリツプフロツプ回路がラツチした後、ＣｌＯＯをハ
イレベルからロウレベルへ立ち下げ、ＤｌＯＯ，Ｄ２Ｏ
Ｏとフリツプフロツプ回路を分離する。そしてＣｌＯＯ
が立ち下がつた後は、ＣＳがロウレベルからハイレベル
に立ち下がつて、チツプをリカバリーしてもＤＡＴＡＯ
ＵＴ−３の出力信号には影響しないので、ＤＡＴＡＯＵ
Ｔ−３端子はフリツプフロツプ回路がラツチしている間
、固定された情報を出力している。
Ｃ２ＯＯをハイレベルからロウレベルへ立ち下げ、Ｅ，
Ｆ点を活性化させる。ＤｌＯＯ，Ｄ２ＯＯの信号に従つ
てＱｌＯＯ，Ｑ２ＯＯ，Ｑ５ＯＯ，Ｑ６ＯＯで構成され
るフリツプフロツプ回路がラツチした後、ＣｌＯＯをハ
イレベルからロウレベルへ立ち下げ、ＤｌＯＯ，Ｄ２Ｏ
Ｏとフリツプフロツプ回路を分離する。そしてＣｌＯＯ
が立ち下がつた後は、ＣＳがロウレベルからハイレベル
に立ち下がつて、チツプをリカバリーしてもＤＡＴＡＯ
ＵＴ−３の出力信号には影響しないので、ＤＡＴＡＯＵ
Ｔ−３端子はフリツプフロツプ回路がラツチしている間
、固定された情報を出力している。
一定のホールドタイムを経た後、Ｃ２ＯＯをロウレベル
からハイレベルに立ち上げ、Ｅ，Ｆ点をロウレベルに固
定して、フリツプフロツプ回路を非活性状態にし、ＤＡ
ＴＡＯＵＴ−３端子をフローテイング状態にする。以上
のように、本発明の実施例によるスタテイツクランダム
アクセスメモリの出力バツフア回路によれば、メモリ出
力のホールドタイム時間だけサイクルタイムを短かくで
き、高速なスタテイツクランダムアクセスメモリを得る
ことができる。
からハイレベルに立ち上げ、Ｅ，Ｆ点をロウレベルに固
定して、フリツプフロツプ回路を非活性状態にし、ＤＡ
ＴＡＯＵＴ−３端子をフローテイング状態にする。以上
のように、本発明の実施例によるスタテイツクランダム
アクセスメモリの出力バツフア回路によれば、メモリ出
力のホールドタイム時間だけサイクルタイムを短かくで
き、高速なスタテイツクランダムアクセスメモリを得る
ことができる。
なお本発明は上記したように、通常メモリに用いられる
ＣＳ信号をクロツクとして用いる回路構成の場合にのみ
有効な出力バツフア回路である。また、上述の各実施例
において、フリツプフロツプ回路を構成するＱｒＯ，Ｑ
８Ｏ，ＱｌＯＯ，Ｑ２ＯＯはエンハンスメント型のＭＯ
Ｓトランジスタとし、それらのエンハンスメント型ＭＯ
ＳトランジスタのゲートをＥ２またはＥ３としても良い
ことは言うまでもない。さらにまた、以上の説明では、
ＭＯＳトランジスタをＮチヤンネルであるとして述べた
が、ＰチヤンネルのＭＯＳトランジスタを用いても全く
同様にこの発明のスタテイツクランダムアクセスメモリ
の出力バツフア回路を構成できることは言うまでもない
。以上のように本発明に係るスタテイツクＲＡＭの出力
バツフア回路によれば、スタテイツクＲＡＭのメモリセ
ルの記憶情報をラツチするフリツプフロツプ回路と、上
記スタテイツクＲＡＭのメモリセル出力との間にトラン
スフアゲートを設けて上記フリツプフロツプ回路がデー
タ線の信号と切り離されるようにしたので、データホー
ルドタイムとリカバリータイムとを並列処理することが
でき、サイクルタイムを短かくすることができる。
ＣＳ信号をクロツクとして用いる回路構成の場合にのみ
有効な出力バツフア回路である。また、上述の各実施例
において、フリツプフロツプ回路を構成するＱｒＯ，Ｑ
８Ｏ，ＱｌＯＯ，Ｑ２ＯＯはエンハンスメント型のＭＯ
Ｓトランジスタとし、それらのエンハンスメント型ＭＯ
ＳトランジスタのゲートをＥ２またはＥ３としても良い
ことは言うまでもない。さらにまた、以上の説明では、
ＭＯＳトランジスタをＮチヤンネルであるとして述べた
が、ＰチヤンネルのＭＯＳトランジスタを用いても全く
同様にこの発明のスタテイツクランダムアクセスメモリ
の出力バツフア回路を構成できることは言うまでもない
。以上のように本発明に係るスタテイツクＲＡＭの出力
バツフア回路によれば、スタテイツクＲＡＭのメモリセ
ルの記憶情報をラツチするフリツプフロツプ回路と、上
記スタテイツクＲＡＭのメモリセル出力との間にトラン
スフアゲートを設けて上記フリツプフロツプ回路がデー
タ線の信号と切り離されるようにしたので、データホー
ルドタイムとリカバリータイムとを並列処理することが
でき、サイクルタイムを短かくすることができる。
例えば従来のスタテイツクＲＡＭと比較すればサイクル
タイムを数１０ナノ秒短かくすることができる。
タイムを数１０ナノ秒短かくすることができる。
第１図および第２図は従来のスタテイツクランダムアク
セスメモリの出力バツフア回路を示す回路図およびその
動作を説明するためのタイミングチヤート図、第３図お
よび第５図はそれぞれ本発明の一実施例、他の実施例に
よるスタテイツクランダムアクセスメモリの出力バツフ
ア回路を示す回路図、第４図および第６図はそれぞれ上
記実施例の動作を説明するためのタイミングチヤート図
である。 図において、ＣｌＯ，ＣｌＯＯは第１のクロツクパルス
の入力端子、ＱｌＯ，Ｑ２Ｏ，ＱｒＯＯ，Ｑ８ＯＯはト
ランスフアゲート、Ｃ３Ｏ，Ｃ２ＯＯは第２のクロツク
パルスの入力端子、Ｑ７Ｏ，Ｑ８Ｏ，Ｑｌ３Ｏ，Ｑｌ４
Ｏ，ＱｌＯＯ，Ｑ２ＯＯ，Ｑ３ＯＯ，Ｑ４ＯＯはフリツ
プフロツプ回路、Ｑｌ５Ｏ，Ｑｌ６Ｏ，Ｑ９ＯＯ，Ｑｌ
ＯＯＯはプツシユプル出力回路である。
セスメモリの出力バツフア回路を示す回路図およびその
動作を説明するためのタイミングチヤート図、第３図お
よび第５図はそれぞれ本発明の一実施例、他の実施例に
よるスタテイツクランダムアクセスメモリの出力バツフ
ア回路を示す回路図、第４図および第６図はそれぞれ上
記実施例の動作を説明するためのタイミングチヤート図
である。 図において、ＣｌＯ，ＣｌＯＯは第１のクロツクパルス
の入力端子、ＱｌＯ，Ｑ２Ｏ，ＱｒＯＯ，Ｑ８ＯＯはト
ランスフアゲート、Ｃ３Ｏ，Ｃ２ＯＯは第２のクロツク
パルスの入力端子、Ｑ７Ｏ，Ｑ８Ｏ，Ｑｌ３Ｏ，Ｑｌ４
Ｏ，ＱｌＯＯ，Ｑ２ＯＯ，Ｑ３ＯＯ，Ｑ４ＯＯはフリツ
プフロツプ回路、Ｑｌ５Ｏ，Ｑｌ６Ｏ，Ｑ９ＯＯ，Ｑｌ
ＯＯＯはプツシユプル出力回路である。
Claims (1)
- １ スタティックランダムアクセスメモリのメモリセル
の出力側に一端が接続され、ゲートに第１のクロックパ
ルスが印加される第１および第２のトランスファゲート
ＭＯＳトランジスタ、この第１および第２のトランスフ
ァゲートＭＯＳトランジスタの各他端にそれぞれゲート
が接続された第３および第４のＭＯＳトランジスタ、こ
の第３および第４のＭＯＳトランジスタの各ソースおよ
びドレインにそれぞれソースおよびドレインが接続され
、各ゲートに第２のクロックパルスが印加される第５お
よび第６のＭＯＳトランジスタ、各ドレインが第３およ
び第４のＭＯＳトランジスタのドレインにそれぞれ接続
され、各ドレインとゲートがクロスカップルされてフリ
ップフロップ回路を構成する第７および第８のＭＯＳト
ランジスタ、および上記フリップフロップ回路の出力端
子が入力ゲートに接続されたプッシュプル回路を備え、
上記第１のクロックパルスは上記第２のクロックパルス
がオフで上記プッシュプル回路の出力がフローティング
レベルにあるフローティングタイムの経過前にオンし、
上記フリップフロップ回路によるラッチ完了後オフし、
さらに上記第２のクロックパルスは上記第１のクロック
パルスがオンしている間にオンし上記第１のクロックパ
ルスがオフした後もオンしているような信号であること
を特徴とするスタティックランダムアクセスメモリの出
力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52098907A JPS5920193B2 (ja) | 1977-08-17 | 1977-08-17 | スタテイックランダムアクセスメモリの出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52098907A JPS5920193B2 (ja) | 1977-08-17 | 1977-08-17 | スタテイックランダムアクセスメモリの出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5432236A JPS5432236A (en) | 1979-03-09 |
| JPS5920193B2 true JPS5920193B2 (ja) | 1984-05-11 |
Family
ID=14232193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52098907A Expired JPS5920193B2 (ja) | 1977-08-17 | 1977-08-17 | スタテイックランダムアクセスメモリの出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5920193B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3243496A1 (de) * | 1982-11-24 | 1984-05-24 | Siemens AG, 1000 Berlin und 8000 München | Integrierte halbleiterschaltung mit einem dynamischen schreib-lese-speicher |
| JPS60117492A (ja) * | 1983-11-29 | 1985-06-24 | Fujitsu Ltd | 半導体記憶装置 |
| JPS60119698A (ja) * | 1983-12-01 | 1985-06-27 | Fujitsu Ltd | 半導体メモリ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS528734A (en) * | 1975-07-02 | 1977-01-22 | Fairchild Camera Instr Co | Differential sensing amplifier |
-
1977
- 1977-08-17 JP JP52098907A patent/JPS5920193B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS528734A (en) * | 1975-07-02 | 1977-01-22 | Fairchild Camera Instr Co | Differential sensing amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5432236A (en) | 1979-03-09 |
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