JPH05110392A

JPH05110392A - 状態保持回路を具備する集積回路

Info

Publication number: JPH05110392A
Application number: JP3267432A
Authority: JP
Inventors: Osamu Nishii; 修西井; Masabumi Miyamoto; 正文宮本; Makoto Hanawa; 誠花輪; Motonobu Tonomura; 元伸外村; Koichi Seki; 浩一関
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-10-16
Filing date: 1991-10-16
Publication date: 1993-04-30

Abstract

(57)【要約】【目的】高速動作が可能で、十分小さな消費電力で動作
するハードウェア・スタンバイモードを備える集積回路
を提供する。【構成】コンデンサ１０８とスイッチ１０７とからなる
状態保持回路を具備し、主電源が切断された時に制御信
号によってスイッチ１０７を遮断することによってコン
デンサ１０８に電荷を保持する。状態保持回路はＣＭＯ
Ｓ回路１０２〜１０６を有し、スイッチ１０７を構成す
るＭＯＳトランジスタのしきい電圧はＣＭＯＳ回路のＭ
ＯＳトランジスタのしきい電圧より高く設定される。【効果】ＣＭＯＳ回路１０２〜１０６のしきい電圧は低
い電圧に設定されているため、高速動作が可能となる。
一方、スイッチ素子１０７のＭＯＳトランジスタのしき
い電圧は高い電圧に設定されており、リーク電流が小さ
くなり、状態保持特性が改善されるとともに消費電力を
低減できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路に係り、
特にコンデンサとスイッチ素子とからなる状態保持回路
を具備し、この状態保持回路がＣＭＯＳ回路を含んだ半
導体集積回路に関する。

【０００２】

【従来の技術】ＣＭＯＳ回路については１９８９年に培
風館から発行された「ＣＭＯＳ超ＬＳＩの設計」菅野卓
雄監修、飯塚哲哉編の第８頁から第２１頁、「２．２節
ＭＯＳトランジスタの特性」から「２．５節スタテ
ィック型回路とダイナミック回路」の部分に記述されて
いる。

【０００３】現在、高集積の半導体論理ＩＣ（集積回
路）は主にＣＭＯＳ回路、またＢｉＣＭＯＳ回路を用い
ている。なお、ＢｉＣＭＯＳ回路とはＭＯＳトランジス
タとバイポーラトランジスタの両方を使用する回路であ
るが、ＢｉＣＭＯＳ回路の典型的使用形態は、ＣＭＯＳ
回路の信号の負荷駆動能力を高めるためバイポーラトラ
ンジスタをバッファとして追加した形態である。以下、
ＣＭＯＳ回路について議論して行く。

【０００４】ＣＭＯＳ回路の特徴は、低消費電力である
ことは従来より良く知られている。ＣＭＯＳ論理回路が
低消費電力動作に適する理由を、以下にＣＭＯＳインバ
ータを例にとり説明する。

【０００５】図２（ａ）は、公知のＣＭＯＳインバータ
の回路図である。ＣＭＯＳインバータ回路２０１は、Ｐ
チャネル型ＭＯＳトランジスタ（以下ＰＭＯＳトランジ
スタ、あるいは単にＰＭＯＳと略す）２０２と、Ｎチャ
ネル型ＭＯＳトランジスタ（以下ＮＭＯＳトランジス
タ、あるいは単にＮＭＯＳと略す）２０３からなる。

【０００６】ＭＯＳトランジスタには、しきい電圧とい
うパラメータがある。しきい電圧はＯＮ状態とＯＦＦ状
態の動作の境界点に関係する電圧であり、半導体の製造
プロセスにより値をコントロールできる。現在のＭＯＳ
トランジスタにおいて、ＰＭＯＳ２０２とＮＭＯＳ２０
３の標準的なしきい電圧Ｖ_thは０．８Ｖ（ボルト）であ
る。２１１は入力信号、２１２は出力信号である。イン
バータ２０１の機能は入力信号２１１の論理否定を出力
信号２１２に出力することである。

【０００７】ＰＭＯＳの動作を端的に示すと、ゲート
（図のＧ）端子が高電位（以下電位Ｈと称する）の時に
は、ドレイン（図のＤ）端子とソース（図のＳ）端子の
間がＯＦＦ状態とよばれる、ほぼ絶縁状態になり、ゲー
ト端子が低電位（以下電位Ｌと称する）の時には、ドレ
イン端子とソース端子の間がＯＮ状態とよばれる、ほぼ
導通状態になる。続いてＮＭＯＳの動作を端的に示す
と、ゲートが電位Ｈの時には、ドレインとソースの間が
ＯＮ状態になり、ゲートが電位Ｌの時には、ドレインと
ソースの間がＯＦＦ状態になる。

【０００８】またＰＭＯＳ、ＮＭＯＳともゲートとドレ
インの間、またゲートとソースの間は十分な絶縁状態に
ある。

【０００９】なお、ＰＭＯＳのしきい電圧は典型的ＰＭ
ＯＳで負になるように符号をとる流儀が多いが、本願中
では今述べた流儀と逆の符号をとり、典型的ＰＭＯＳの
しきい電圧が正になる流儀を使用している。これはしき
い値の大小の議論がＮＭＯＳとＰＭＯＳとで共通にする
ためである。

【００１０】なおＣＭＯＳインバータ２０１は図２
（ｂ）のようにゲート表記される。

【００１１】図３はＣＭＯＳインバータ２０１の入力信
号の電位と、インバータ２０１の消費電流との関係を、
消費電流を対数表示してグラフ表示したものである。た
だし条件としてインバータ２０１の出力端２１２には何
も負荷は接続していないとする。また電源電圧は２．５
Ｖである。

【００１２】図３の中で３０３はＮＭＯＳのしきい電圧
０．８Ｖに等しい地点、３０４は電源電圧２．５Ｖから
ＰＭＯＳのしきい電圧０．８Ｖを減じた１．７Ｖに等し
い地点である。グラフの３０３よりも左側、また３０４
よりも右側の領域では消費電流が少なくなっている。

【００１３】点３０１では消費電流が１０＾（−１１）
Ａ（アンペア）程度時わめて少ない（尚、本願ではｘ＾
ｙを「ｘのｙ乗」と読む）。その理由はＮＭＯＳ２０３
のドレイン端子・ソース間がＯＦＦ状態となることによ
る。同様に点３０２でも消費電流が１０＾（−１１）Ａ
程度時わめて少ないが、その理由はＰＭＯＳ２０２のド
レイン端子・ソース端子間がＯＦＦ状態となることによ
る。

【００１４】ＣＭＯＳ論理回路においてほとんどの信号
のとる値は信号遷移期間を除いては完全な電位Ｈか、完
全な電位Ｌのいずれであり、信号値遷移期間以外はＣＭ
ＯＳインバータの電流消費は図３に示したように極めて
少ない。また、信号値遷移期間以外は電流消費が極めて
少ないという性質はＣＭＯＳのインバータのみならずＮ
ＡＮＤ、ＮＯＲといった多入力論理回路においても成立
する。

【００１５】以上が、ＣＭＯＳ論理回路が低消費電力動
作に適する理由である。

【００１６】また、ＣＭＯＳ回路の遅延時間とＭＯＳト
ランジスタのしきい電圧Ｖ_thの間の関係については前述
の「ＣＭＯＳ超ＬＳＩの設計」内の第１１１頁から第１
３１頁、「４．３節ＣＭＯＳ回路の遅延時間」の部分
に説明がなされている。それによればＭＯＳトランジス
タの寸法、電源電圧Ｖcc、負荷容量Ｃを一定に保った場
合、ＣＭＯＳインバータ１段あたりの信号伝達遅延時間
は、理論計算により、およそ（Ｖcc−Ｖ_th）の２乗に反
比例すると述べられている。その結果により、ＣＭＯＳ
回路の遅延時間を少なくするためにはしきい電圧Ｖ_thを
小さくした方がよい。

【００１７】また従来のＣＭＯＳ論理回路の状態保持回
路の構成例を図４に示す。図４はスタティックラッチと
呼ばれるものである。４０１−４０４はＰＭＯＳトラン
ジスタ、４０５−４０８はＮＭＯＳトランジスタであ
る。ＭＯＳトランジスタによって形成される回路４１
１、４１２はクロックドインバータ（以下、ＣＩＶと略
す）とよばれる。また回路４０９はＣＭＯＳインバータ
である。

【００１８】このラッチの動作を以下に示す。４２３
（ＣＫＮ）、４２４（ＣＫ）はともにクロック制御信号
であり、論理的反転関係に保たれつつ制御される。４２
３（ＣＫＮ）＝電位Ｌ、４２４（ＣＫ）＝電位Ｈの時に
は、ＣＩＶ４１１はデータ入力信号４２１（ＩＮ）のイ
ンバータとしてはたらき、ＣＩＶ４１２の出力はハイイ
ンピーダンス状態となるので、結果としてデータ出力信
号４２２（ＯＵＴ）は４２１（ＩＮ）の論理レベルに等
しい。

【００１９】また４２３（ＣＫＮ）＝電位Ｈ、４２４
（ＣＫ）＝電位Ｌの時には、ＣＩＶ４１１の出力はハイ
インピーダンス状態となり、ＣＩＶ４１２は４２２（Ｏ
ＵＴ）のインバータとしてはたらくので、ＣＩＶ４１２
とインバータ４０９によって正のフィードバック回路が
形成され１ビットの状態値を永久的に保持する。状態は
４２２（ＯＵＴ）の電位、あるいはノード４２７の電位
に対応している。

【００２０】なお、ＣＩＶのゲート記法を図５に示す。
図５（ａ）のＣＩＶ４１１は、図５（ｂ）のようにゲー
ト表記される。

【００２１】また従来のＣＭＯＳ論理回路の状態保持回
路の別の構成例を図６に示す。図６はダイナミックラッ
チと呼ばれるものである。６０１はＣＩＶ、６０２はＣ
ＭＯＳインバータ、６０３はコンデンサである。コンデ
ンサ６０３の容量は一例をあげると１０＾（−１４）Ｆ
（ファラッド）である。

【００２２】このラッチの動作を以下に示す。６１３
（ＣＫＮ）、６１４（ＣＫ）はともに制御信号であり、
論理的反転関係に保たれつつ制御される。６１３（ＣＫ
Ｎ）＝電位Ｌ、６１４（ＣＫ）＝電位Ｈの時には、ＣＩ
Ｖ６０１はデータ入力信号６１１（ＩＮ）のインバータ
としてはたらくので、結果としてデータ出力信号６１２
（ＯＵＴ）は６１１（ＩＮ）に等しい。

【００２３】６１３（ＣＫＮ）＝電位Ｈ、６１４（：Ｃ
Ｋ）＝電位Ｌの時には、ＣＩＶ６０１はハイ・インピー
ダンス状態となるので、その時は出力信号６１２（ＯＵ
Ｔ）はコンデンサ６０３に蓄積された電位値の否定を出
力する。すなわちコンデンサ６０３に蓄積された電荷の
大小が状態値に対応している。

【００２４】コンデンサに蓄積された電荷はリーク抵抗
によって徐々に放電するため、この状態保持時間には限
界がある。例えばリーク抵抗をＲ＝１０＾１１Ω（オー
ム）とすると、コンデンサの容量は先に述べたようにＣ
＝１０＾（−１４）Ｆ（ファラッド）であり、状態保持
限界時間ｔはおよそｔ＝ＣＲ＝１０＾（−３）秒、すな
わち１ミリ秒である。しかし、たいていの応用例では制
御信号６１３（ＣＫＮ）、６１４（ＣＫ）はマイクロコ
ンピュータ等のクロック信号が使用され、必要とされる
状態保持時間は１ミリ秒よりも長くない。例えばクロッ
ク周波数が１０ＭＨｚの時には１クロックの半分、すな
わち５．０×１０＾（−８）秒間状態を保持できれば十
分である。

【００２５】また、別の従来技術として、論理集積回路
の内部状態を保持しつつ、通常動作時よりも低消費電力
の動作をさせる方法が「日経マイクロデバイス」１９９
０年１０月号第９０頁−第９１頁に記載されている。上
記文献によれば１６ビットＭＰＵ (Micro Processing U
nit)にＣＭＯＳのスタティック回路を用いることによ
り、動作可能なクロック周波数の下限を０（すなわちク
ロック停止）にまでさげたと述べられている。また動作
クロック周波数と消費電流の間の関係がグラフに表示さ
れている。また、電源電圧＝３Ｖの条件下で、クロック
停止時と８ＭＨｚ（メガヘルツ）動作時の消費電流はそ
れぞれ５.０×１０＾（−５）Ａ、３.５×１０＾（−
２）Ａであり前者は後者の約１０００分の１程度とな
る。

【００２６】上記文献にて示される動作クロック周波数
と消費電流の間の関係のグラフは連続関数となっている
ため、グラフから読み取れる範囲の非常に低いクロック
周波数で該１６ビットＭＰＵが動作すること、またクロ
ック周波数低減を極限までおしすすめた状態がクロック
停止であると推測できる。その場合、該１６ビットＭＰ
Ｕは、そのクロックを停止した場合にも制御に必要な内
部状態を保持しつづけていると考えられる。またクロッ
ク停止時に消費電力が少ないのは、図３の説明で記した
ようにクロック停止時には内部信号値の遷移がまったく
起こらないので、ＣＭＯＳ回路の消費電流が少ないこと
が最大の理由であると考えられる。

【００２７】このように内部の状態を保持したまま消費
電力を低減する動作モードを、本願中ではハードウェア
・スタンバイモードとよぶ。クロック周波数を０にす
る、あるいは下げることはハードウェア・スタンバイモ
ード実現のためのすぐれた一方法である。また、現在の
ＣＭＯＳの論理集積回路のほとんどはクロック周波数を
標準値より下げると消費電力が小さくなるので、これは
すべて本願でいうハードウェア・スタンバイモードを潜
在的に備えていると考えることができる。

【００２８】ハードウェア・スタンバイモードを利用し
た低消費電力動作は、ソフトウェアが内部の状態をＬＳ
Ｉの外部メモリに退避した後に内部ハードウェアの電源
を切断し、再開時には退避情報を回復する電力低減方法
に比べて、状態退避、回復の手順が不要であり、シンプ
ルに実現できるという利点がある。

【００２９】

【発明が解決しようとする課題】上記の「従来の技術」
の項でＣＭＯＳインバータを例にして述べたように、Ｃ
ＭＯＳ回路はそのＭＯＳトランジスタのしきい電圧Ｖ_th
が小さいほど高速動作する。しかしながら、Ｖ_thを下げ
ることは別の問題を生むことが本発明者等の検討により
明らかとされた。以下に、これを説明する。

【００３０】図７に現在の標準的値よりも低いしきい電
圧Ｖ_th＝０．２ＶのＭＯＳトランジスタを用いたあるＣ
ＭＯＳインバータの入力信号の電位と、インバータの消
費電流との関係を、消費電流を対数表示してグラフ表示
したものである。ただし図３の場合と同様にインバータ
の出力端２１２には何も負荷は接続していないとする。
また電源電圧は２．５Ｖである。

【００３１】図７の中で７０３はＮＭＯＳのしきい電圧
０．２Ｖに等しい地点、７０４は電源電圧２．５Ｖから
ＰＭＯＳのしきい電圧０．２Ｖを減じた２．３Ｖに等し
い地点である。

【００３２】図７の中で入力信号が完全な電位Ｌ、また
電位Ｈの時、７０１、７０２の点より消費電流が１０＾
（−６）Ａであるとよみとれる。この電流値は図３にお
いて同じ条件の場合の値である１０＾（−１１）Ａに比
べて１０＾５、すなわち１０万倍大きい。その理由はＶ
_thを下げると、入力電位＝０でのＮＭＯＳのＯＦＦ状態
の絶縁度と入力電位＝ＶccでのＰＭＯＳのＯＦＦ状態の
絶縁度とが弱くなるためである。

【００３３】この事実は、図７のＭＯＳトランジスタを
用いた集積回路は信号値の遷移期間以外の消費電力が、
図５のＭＯＳトランジスタを用いた場合のそれと比べ１
０＾５倍程度大きいことに示している。

【００３４】前記「日経マイクロデバイス」の例ではＣ
ＭＯＳ回路は信号の遷移期間以外は消費電流が十分小さ
いことがハードウェア・スタンバイモードの消費電力低
減につながっていた。しかし、仮に高速動作の要請から
しきい値電圧の低いＭＯＳトランジスタを用いた集積回
路では上述の「従来の技術」の項で述べたハードウェア
・スタンバイ状態を実施した場合、消費電力低減の効果
が十分に得られないと言う問題がある。

【００３５】以上説明したように動作速度向上のために
ＭＯＳトランジスタのしきい電圧を下げると信号の遷移
期間以外の消費電流が増大する問題は、特に電源電圧が
低い場合に顕著な問題となる。

【００３６】以上より、本発明の目的は、高速動作が可
能である一方、なおかつ十分小さな消費電力で動作する
ハードウェア・スタンバイモードを備える集積回路を提
供することにある。

【００３７】

【課題を解決するための手段】上記の目的を解決するた
めに本発明の代表的な実施形態によれば、コンデンサと
スイッチ素子とからなる状態保持回路を具備し、主電源
が切断された時に所定の電位に保たれる制御信号によっ
て上記スイッチ素子を遮断することによって上記コンデ
ンサに電荷を保持するように構成された半導体集積回路
であって、上記状態保持回路の入力もしくは出力と上記
スイッチ素子もしくは上記コンデンサとの上記コンデン
サとの間に接続されたＣＭＯＳ回路を有し、上記スイッ
チ素子を構成するＭＯＳトランジスタのしきい電圧は上
記ＣＭＯＳ回路のＭＯＳトランジスタのしきい電圧より
高く設定されてなることを特徴とする。

【００３８】

【作用】状態保持回路のＣＭＯＳ回路のＭＯＳトランジ
スタのしきい電圧は低い電圧に設定されているため、こ
のＣＭＯＳ回路は高速動作が可能となる。一方、スイッ
チ素子を構成するＭＯＳトランジスタのしきい電圧は高
い電圧に設定されており、リーク電流が小さくなるの
で、状態保持特性が改善されるとともに消費電力を一層
低減することが可能となる。

【００３９】以下に、本発明の具体的実施形態を説明す
る。

【００４０】すなわち、半導体集積回路の中の保持すべ
き状態値のそれぞれにコンデンサを保持し、また集積回
路の主電源を切断した時に所定の電位に設定される制御
信号によって該コンデンサに接続されたスイッチ素子を
制御する。集積回路の主電源を切断した時に、該制御信
号を適切に設定することにより、該スイッチ素子をＯＦ
Ｆ状態とすることができる。その時コンデンサに蓄積さ
れた電荷は保持されつづける。スイッチ素子の実現方法
は任意であるが、高集積性と動作の確実性の点から、Ｍ
ＯＳトランジスタを用いことは好ましい選択である。あ
る場合にはコンデンサに接続されたスイッチ素子が複数
個あり、そのすべてをＯＦＦ状態にした時のみ、電荷の
保持が確実に行われる場合も考えられる。また、ある場
合はＣＭＯＳのＮＡＮＤ回路のＮＭＯＳトランジスタの
接続方法にみられるようにスイッチ素子が直列接続して
ある場合など、直列接続されたスイッチ素子のいずれか
１つのＯＦＦ状態とすることにより電荷の保持が確実に
行われる場合も考えられる。

【００４１】以上を統一して、カットＭＯＳ集合という
概念を用いて整理する。該制御信号により制御された、
いくつかのＭＯＳトランジスタをＯＦＦにすることによ
り該コンデンサの電荷の保持を可能とする時、そのＭＯ
Ｓトランジスタの集合をカットＭＯＳ集合とよぶ。この
概念は以下の実施例を通じて理解されるであろう。

【００４２】また回路の状態値を該コンデンサに格納す
る手段と、該コンデンサのそれぞれに蓄積された値を増
幅し、増幅された値を該コンデンサに再度書き込む手段
を設ける。本発明の好適な実施例においてはカットＭＯ
Ｓ集合に属するＭＯＳは他のＭＯＳトランジスタにくら
べてしきい電圧Ｖ_thが高いＭＯＳトランジスタが使用さ
れる。

【００４３】本発明を用いた集積論理回路においては主
電源を切断するハードウェア・スタンバイモードが可能
である。ハードウェア・スタンバイモード時には、まず
コンデンサ上に論理値を保持する。その後カットＭＯＳ
集合に属するＭＯＳトランジスタがＯＦＦ状態になる。
続いて該集積回路の主電源を切断する。コンデンサの値
はカットＭＯＳ集合がＯＦＦ状態であるからリークしに
くくなっていて、一定時間保持される。主電源の切断
中、ある周期をもって値の再書き込みをおこなう。この
動作をリフレッシュとよび、その周期をリフレッシュ周
期とよぶ。リフレッシュ周期は集積回路の中の保持すべ
き状態値が失われないのに十分なように設定される。リ
フレッシュ処理時には該コンデンサのそれぞれに蓄積さ
れた値を増幅し、増幅された値を該コンデンサに再度書
き込む。リフレッシュ処理のためリフレッシュ周期ごと
に電力消費があるが、リフレッシュ処理は全体からみれ
ばごく短時間である。

【００４４】本状態保持回路を用いると、集積回路の主
電源をほとんどの時間切断しつつ、状態値を保持するハ
ードウェア・スタンバイ動作を行うことができる。従っ
て、従来の論理集積回路でみられたように、動作速度向
上のためＭＯＳトランジスタのしきい電圧Ｖ_thを下げる
とハードウェア・スタンバイモード時の電力消費低減効
果が小さくなる問題が、本発明を用いることによって有
効に低減できる。加えて、カットＭＯＳ集合のみＭＯＳ
トランジスタのしきい電圧Ｖ_thを高くした場合には、ハ
ードウェア・スタンバイモード内のリフレッシュ周期を
長くすることができる。

【００４５】

【実施例】図１に本発明の実施例による状態保持回路の
一例を示す。１０１が状態保持回路全体である。回路１
０１は３個のＣＩＶ１０２、１０３、１０４、２個のイ
ンバータ１０５、１０６、１個のＮＭＯＳトランジスタ
１０７、および１個のコンデンサ１０８を有する。

【００４６】また回路１０１は９本の端子をもつ。１１
１（ＩＮ）はデータ入力信号で、１１２（ＯＵＴ）はデ
ータ出力信号で、１１３（ＣＫ１Ｎ）、１１４（ＣＫ
１）はＣＩＶ１０２のクロック制御信号であり、論理的
反転関係に保たれつつ制御される。１１５（ＳＴＲ）は
状態退避（ストア）用の制御信号である。１１６（ＲＣ
ＬＮ）、１１７（ＲＣＬ）は状態回復（リコール）用の
制御信号であり論理的反転関係に保たれつつ制御され
る。１１８（ＣＫ２Ｎ）、１１９（ＣＫ２）はＣＩＶ１
０３のクロック制御信号であり、論理的反転関係に保た
れつつ制御される。コンデンサ１０８の電荷はノード１
２１（Ｄ２）に蓄積される。またコンデンサ１０８への
電荷の蓄積はＮＭＯＳ１０７によって制御される。

【００４７】本実施例を通じてとくに指定のないＭＯＳ
トランジスタの標準しきい電圧は０．２Ｖである。ＮＭ
ＯＳ１０７は標準のＮＭＯＳよりも高いしきい電圧０．
８Ｖを使用している。図のＮＭＯＳ１０７に波線を記し
てある。これは一般的記法ではないが、本願では他のＮ
ＭＯＳよりも高いＶ_thとなっていることを示す。標準し
きい電圧０．２ＶのＮＭＯＳはＣＩＶ１０２、１０３、
１０５、インバータ１０５、１０６等のＣＭＯＳを構成
するものであり、これらのＣＭＯＳのＰＭＯＳのしきい
電圧も標準しきい電圧０．２Ｖとなっている。

【００４８】ＣＩＶ１０４は１１６（ＲＣＬＮ）、１１
７（ＲＣＬ）によって制御される。回路１０１は通常時
にはスタティックラッチとしてはたらく。そのときＣＩ
Ｖ１０２、１０３、インバータ１０５が機能する。通常
時には状態は１０３、１０５の正のフィードバックによ
って保存され、状態値は１１２（ＯＵＴ）とノード１２
０（Ｄ１）の電位に対応する。

【００４９】また、スタンバイモード時にはノード１２
１に電荷を蓄積し、その電荷量によって状態を保持す
る。

【００５０】状態の退避は１２０（Ｄ１）の電位をＮＭ
ＯＳ１０７経由で１２１（Ｄ２）に伝えることにより達
成される。また状態の回復は１２１（Ｄ２）よりインバ
ータ１０６、ＣＩＶ１０４経由で１２０（Ｄ１）に伝達
することにより達成される。また状態のリフレッシュは
１２１（Ｄ２）よりインバータ１０６、ＣＩＶ１０４経
由で１２０（Ｄ１）に増幅しつつ伝達し、次いで１２０
（Ｄ１）の電位をＮＭＯＳ１０７経由でノード１２１
（Ｄ２）に伝えることにより達成される。

【００５１】回路１０１のすべての電源は主電源より供
給される。

【００５２】それ以外の詳細な説明は、以下に動作タイ
ミングを用いて説明する。なお、以下すべてのタイミン
グ図で横軸は時間であり右側が時間の正の方向である。

【００５３】図８は回路１０１の状態退避動作のタイミ
ングを示している。

【００５４】８０１の期間では回路１０１は通常のクロ
ック動作するスタティックラッチとして働いている。８
０１の期間中１１３（ＣＫ１Ｎ）、１１４（ＣＫ１）、
１１８（ＣＫ２Ｎ）、１１９（ＣＫ２）にはクロックが
入力している。また１１５（ＳＴＲ）、１１７（ＲＣ
Ｌ）は電位Ｌに、１１６（ＲＣＬＮ）は電位Ｈに保たれ
る。そのため１２０（Ｄ１）の値は１２１（Ｄ２）に伝
達されていない。またＣＩＶ１０４の出力はハイインピ
ーダンス状態であり１２１（Ｄ２）の値は１２０（Ｄ
１）に影響しない。

【００５５】８０２の期間で回路１０１は状態退避動作
を行っている。８０２の期間中、制御信号１１３、１１
４、１１８、１１９、１１６、１１７の設定によりＣＩ
Ｖ１０２、１０３、１０４のうち１０３のみがインバー
タとして動作し、１０３、１０５の正のフィードバック
により状態値１２０（Ｄ１）は保持されている。まずク
ロック１１３、１１４、１１８、１１９が停止する。つ
いで時刻８０４で１１５（ＳＴＲ）が電位Ｈになり、そ
のときＮＭＯＳ１０７はＯＮ状態となるため１２０（Ｄ
１）の値がＮＭＯＳ１０７経由で１２１（Ｄ２）に伝達
される。伝達された結果の１２１（Ｄ２）の値を正確に
述べると次のようになる。１２０（Ｄ１）が電位Ｌのと
き１２１（Ｄ２）も電位Ｌになる。１２０（Ｄ１）が電
位Ｈのときは１２１（Ｄ２）は電位ＨからＮＭＯＳ１０
７のＶｔｈを差し引いた電位になる。ついで時刻８０５
で１１５（ＳＴＲ）が電位Ｌになり、そのときＮＭＯＳ
１０７はＯＦＦ状態となるため１２１（Ｄ２）に蓄積さ
れた値の保持が開始する。時刻８０６に主電源が切れ
る。主電源が切れた後には信号１１１−１１４、１１６
−１２０の値は保証不能となる。しかし１１５（ＳＴ
Ｒ）の値は電位Ｌであることを外部より保証する。その
結果期間８０３においても１２１（Ｄ２）に蓄積された
状態値は保持される。

【００５６】図９に回路１０１の状態リフレッシュ動作
のタイミングを示している。期間９０１中、主電源は切
れている。期間９０２がリフレッシュ処理である。時刻
９０４に電源が入る。９０２の期間中、制御信号１１
３、１１４、１１８、１１９、１１６、１１７の設定に
よりＣＩＶ１０２、１０３、１０４のうち１０４のみが
インバータとして動作し、１２１（Ｄ２）に保持された
値がインバータ１０６、ＣＩＶ１０４経由で１２０（Ｄ
１）に与えられる。１２１（Ｄ２）上の信号値は、主電
源切断中にリークのため弱められているが（正確に言え
ば保持開始時の値から若干Ｈ側、あるいはＬ側に電位の
ずれを起こしている）、インバータ１０６、ＣＩＶ１０
４に電圧増幅作用があり、１２０（Ｄ１）に与えられる
値は完全な電位Ｈ、あるいは完全な電位Ｌになってい
る。

【００５７】ついで時刻９０５で１１５（ＳＴＲ）が電
位Ｈになり、そのときＮＭＯＳ１０７はＯＮ状態となる
ため１２０（Ｄ１）の値がＮＭＯＳ１０７経由で１２１
（Ｄ２）に再書き込みされる。ついで時刻９０６で１１
５（ＳＴＲ）が電位Ｌになり、そのときＮＭＯＳ１０７
はＯＦＦ状態となるため１２１（Ｄ２）に再蓄積された
値の保持が開始する。時刻９０７に主電源が切れ、期間
９０３は期間８０３と同様の主電源切断期間となる。

【００５８】リフレッシュは以上の手続きにより達成さ
れる。１２１（Ｄ２）に電荷の再書き込みが行われるた
め、リフレッシュを適当な周期で行うことにより、状態
値をいつまでも保持できる。

【００５９】図１０は回路１０１の状態回復動作のタイ
ミングを示している。

【００６０】期間１００１中、主電源は切れている。

【００６１】期間１００２は状態回復動作を行ってい
る。時刻１００４に電源が入る。１００２の期間中、制
御信号１１３、１１４、１１８、１１９、１１６、１１
７の設定によりＣＩＶ１０２、１０３、１０４のうち１
０４のみがインバータとして動作し、１２１（Ｄ２）に
保持された値がインバータ１０６、ＣＩＶ１０４経由で
１２０（Ｄ１）に与えられる。時刻１００５で１１８
（ＣＫ２Ｎ）＝電位Ｌ、１１９（ＣＫ２）＝電位Ｈ、１
１６（ＲＣＬＮ）＝電位Ｈ、１１７（ＲＣＬ）＝電位Ｌ
に切り替わる。この時点で時刻８０４の寸前と、状態値
も等しく、制御信号の値も等しい。

【００６２】期間１００３は通常状態である。再びクロ
ックが信号１１３、１１４、１１８、１１９に入り、論
理回路は期間８０１に引き続く動作を行う。

【００６３】本発明を用いた別の状態保持回路の例を図
１１に示す。１１０１が状態保持回路全体である。回路
１１０１は２個のＣＩＶ１１０２、１１０３、１個のイ
ンバータ１１０４、１個のＮＭＯＳ１１０５トランジス
タ、および１個のコンデンサ１１０６を有する。

【００６４】また回路１１０１は７本の外部端子をも
つ。１１１１（ＩＮ）はデータ入力信号である。１１１
２（ＯＵＴ）はデータ出力信号である。１１１３（ＣＫ
１Ｎ）、１１１４（ＣＫ１）はＣＩＶ１１０２のクロッ
ク制御信号であり、論理的反転関係に保たれつつ制御さ
れる。１１１５（ＳＴ−ＲＣ）は状態退避および回復用
の制御信号である。１１１６（ＣＫ２Ｎ）、１１１７
（ＣＫ２）はＣＩＶ１１０３のクロック制御信号であ
り、論理的反転関係に保たれつつ制御される。

【００６５】コンデンサ１１０６の電荷はノード１１２
１（Ｄ２）に蓄積される。またコンデンサ１１０６への
電荷の蓄積はＮＭＯＳ１１０５によって制御される。Ｎ
ＭＯＳ１１０５のしきい電圧は回路１１０１内の他のＮ
ＭＯＳのしきい電圧よりも高い。

【００６６】なお、コンデンサ１１０６の容量は、ノー
ド１１２０（Ｄ１）に付加した素子と配線の容量の総和
の３倍の容量値である。

【００６７】回路１１０１のすべての電源は主電源より
供給される。

【００６８】回路１１０１の状態退避、リフレッシュ、
回復方法は回路１０１のそれと同様であるがいくつかの
相違点がある。

【００６９】相違点の１つめは状態の回復はノード１１
２１（Ｄ２）よりＮＭＯＳ１１０５経由でノード１１２
０（Ｄ１）に伝達することにより達成されることであ
る。

【００７０】相違点の２つめは状態のリフレッシュ方法
である。状態のリフレッシュはノード１１２１（Ｄ２）
の電荷をＮＭＯＳ１１０５経由で１１２０（Ｄ１）に伝
達し、次いでその電荷の作用によって得られた電位を１
１０３と１１０４により形成されるフィードバックルー
プで増幅し、最後に１１２０（Ｄ１）の電位をＮＭＯＳ
１１０５経由で１１２１（Ｄ２）に伝えることにより達
成される。

【００７１】以下に回路１１０１の動作の詳細について
説明する。

【００７２】回路１１０１の状態退避動作の手順につい
ては図８と同様である。

【００７３】すなわち制御信号１１１３（ＣＫ１Ｎ）、
１１１４（ＣＫ１）、１１１６（ＣＫ２Ｎ）、１１１７
（ＣＫ２）は、それぞれ図８において同一名の信号１１
３（ＣＫ１Ｎ）、１１４（ＣＫ１）、１１８（ＣＫ２
Ｎ）、１１９（ＣＫ２）が制御されたのとまったく同一
の方法で制御される。制御信号１１１５（ＳＴ−ＲＣ）
は図８において１１５（ＳＴＲ）が制御されたのと同一
の方法で制御される。１１１５（ＳＴ−ＲＣ）が電位Ｈ
になると１１２１（Ｄ２）に電荷が蓄積され、その後１
１１５（ＳＴ−ＲＣ）が電位Ｌになる。

【００７４】回路１１０１の状態リフレッシュ動作の手
順を図１２に示す。

【００７５】期間１２０１で主電源は切れている。

【００７６】期間１２０２でリフレッシュ動作を行って
いる。まず時刻１２０５で主電源が入る。このとき制御
信号１１１３、１１１４、１１１６、１１１７の設定に
よりＣＩＶ１１０２、１１０３はいずれもハイインピー
ダンス状態にある。この時点での１１２０（Ｄ１）の電
位には特に意味はない。時刻１２０６に１１１５（ＳＴ
−ＲＣ）が電位Ｈになる。そのためＮＭＯＳ１１０５が
ＯＮ状態となり１１２１（Ｄ２）に蓄積された電荷と１
１２０（Ｄ１）の電荷が電荷共有状態になる。コンデン
サ１１０６の容量の方が１１２０（Ｄ１）に付加した容
量より大きいので、１１２１（Ｄ２）に蓄積されていた
電位に近い電位が１１２０（Ｄ１）、１１２１（Ｄ２）
の両方に与えられる。

【００７７】時刻１２０７に１１１６（ＣＫ２Ｎ）が電
位Ｌに、１１１７（ＣＫ２）が電位Ｈになる。これによ
りＣＩＶ１１０３はインバータとしてはたらき、１１０
３、１１０４により正のフィードバックが形成される。
このフィードバック機構は１１２０（Ｄ１）の電位を増
幅する。すなわち１１２０（Ｄ１）がもし弱い電位Ｈに
あるならば、それを完全な電位Ｈに引上げ、反対にもし
弱い電位Ｌにあるならば、それを完全な電位Ｌに引下げ
る。この増幅動作と同時に、増幅された値はＮＭＯＳ１
１０５を経由して１１２１（Ｄ２）に伝えられる。

【００７８】時刻１２０８に１１１５（ＳＴ−ＲＣ）は
電位Ｌとなる。ＮＭＯＳ１１０５はＯＦＦ状態となり１
１２１（Ｄ２）の電荷の保持が開始する。

【００７９】回路１１０１の状態回復動作の手順につい
て説明する。図１２で説明したように１１２１（Ｄ２）
に保持された値はリフレッシュ動作により１１２０（Ｄ
１）に伝送することができる。図１２における１２０８
の時点で再びクロックを信号１１１３、１１１４、１１
１６、１１１７に与えればその後状態を退避した時点以
降の動作を行えることは、回路１０１について図９、図
１０で行った説明との類似性より明らかである。

【００８０】以上の説明を通じ１１１５（ＳＴ−ＲＣ）
は状態保持を伴う主電源切断中、電位Ｌに保たれる。

【００８１】本発明を用いたさらに別の状態保持回路の
例を図１３に示す。１３０１が状態保持回路全体であ
る。回路１３０１は２個のＣＩＶ１３０２、１３０３、
１個のインバータ１３０４、４個のＮＭＯＳ１３０５、
１３０７、１３０８、１３０９および１個のコンデンサ
１３０６を有する。

【００８２】ＮＭＯＳ１３０７、１３０８のゲート幅は
ともにＮＭＯＳ１３０９のゲート幅の２０倍である。

【００８３】また回路１３０１は７本の外部端子をも
つ。その外部端子は１３１１（ＩＮ）、１３１２（ＯＵ
Ｔ）、１３１３（ＣＫ１Ｎ）、１３１４（ＣＫ１）、１
３１５（ＳＴ−ＲＣ）、１３１６（ＣＫ２Ｎ）、１３１
７（ＣＫ２）であるが、その信号の意味するところは図
１１の７本の外部端子の同一名称の信号と同様であるの
で説明は省略する。

【００８４】コンデンサ１３０６の電荷はノード１３２
１（Ｄ２）に蓄積される。またコンデンサ１３０６への
電荷の蓄積はＮＭＯＳ１３０５によって制御される。Ｎ
ＭＯＳ１３０５のしきい電圧は回路１３０１内の他のＮ
ＭＯＳのしきい電圧より高い。

【００８５】なお、コンデンサ１３０６の容量は、ノー
ド１３２０（Ｄ１）に付加した素子と配線の容量の総和
の１０分の１の容量値である。

【００８６】回路１３０１のすべての電源は主電源より
供給される。

【００８７】回路１３０１の状態退避、リフレッシュ、
回復手順は図１１の回路１１０１のそれと同一である。

【００８８】回路１３０１の回路１１０１との相違点
は、状態のリフレッシュ、および回復時に１３２１（Ｄ
２）に蓄積された電位はＮＭＯＳ１３０７、１３０８経
由で１３２０（Ｄ１）に与えられることにある。

【００８９】回路１３０１の状態のリフレッシュの動作
タイミングは回路１１０１の場合と同一であるから、回
路１１０１に対する説明図図１２の制御信号を用いて説
明する。制御信号は同一名称の信号に置きかえることに
よって読むことができる。時刻１２０６に１３１５（Ｓ
Ｔ−ＲＣ）が電位Ｈになる。もしコンデンサ１３０６に
蓄積されていた状態値が電位Ｈならば、ＮＭＯＳ１３０
７、１３０８の両方がＯＮ状態となる。ＮＭＯＳ１３０
９もまたＯＮ状態となる。しかし先に記したＮＭＯＳの
ゲート幅に関する関係により、ＮＭＯＳ１３０７、１３
０８のパスの電流駆動能力はＮＭＯＳ１３０９の電流駆
動能力の１０倍程度あるので、１３２０（Ｄ１）はほぼ
電源電圧Ｖccに近い電位Ｈとなる。

【００９０】もしコンデンサ１３０６に蓄積されていた
状態値が電位Ｌならば、時刻１２０６に、ＮＭＯＳ１３
０８がＯＦＦ状態であるため、ＮＭＯＳ１３０７、１３
０８経由で１３２０（Ｄ１）を電位Ｈに駆動するパスは
機能しない。ＮＭＯＳ１３０９はＯＮ状態となり、１３
２０（Ｄ１）は電位Ｌとなる。

【００９１】以上の説明を通じ１３１５（ＳＴ−ＲＣ）
は状態保持を伴う主電源切断中、電位Ｌに保たれる。

【００９２】本発明を用いたさらに別の状態保持回路の
例を図１４に示す。１４０１が状態保持回路全体であ
る。回路１４０１は２個のＣＩＶ１４１２、１４１３、
１個のインバータ１４１０、および１個のコンデンサ１
４１１を有する。

【００９３】ＣＩＶ１４１２は２個のＰＭＯＳ１４０
２、１４０３、２個のＮＭＯＳ１４０６、１４０７から
なる。またＣＩＶ１４１３は２個のＰＭＯＳ１４０４、
１４０５、２個のＮＭＯＳ１４０８、１４０９からな
る。そのうちＰＭＯＳ１４０３、１４０５、ＮＭＯＳ１
４０６、１４０８のしきい電圧は他のＭＯＳトランジス
タのしきい電圧より高い。

【００９４】また回路１４０１は６本の外部端子をも
つ。その外部端子は１４２１（ＩＮ）、１４２２（ＯＵ
Ｔ）、１４２３（ＣＫ１Ｎ）、１４２４（ＣＫ１）、１
４２５（ＣＫ２Ｎ）、１４２６（ＣＫ２）であるが、そ
の信号の意味するところは図１１の外部端子のうち１１
１５（ＳＴ−ＲＣ）を除いた６本と同一名称の信号と同
様であるので説明は省略する。

【００９５】コンデンサ１４１１の電荷はノード１４３
１（Ｄ１）に蓄積される。

【００９６】回路１４０１の状態退避、リフレッシュ、
回復方法は回路１１０１のそれと類似であるが、いくつ
かの相違点がある。

【００９７】第１の相違点は、回路１４０１は回路１１
０１における状態退避および回復用の制御信号すなわち
１１１５（ＳＴ−ＲＣ）を有しないことである。

【００９８】第２の相違点は、回路１４０１では状態値
を保持するノードとして、状態保持回路が通常動作時に
状態値を保持するノードと同一のノード１４３１が使用
されていることである。

【００９９】第３の相違点は、回路１４０１では状態を
保持したまま主電源を切断している期間中、１４２３
（ＣＫ１Ｎ）、１４２５（ＣＫ２Ｎ）は電位Ｈに、１４
２４（ＣＫ１）、１４２６（ＣＫ２）は電位Ｌに設定さ
れることである。

【０１００】この設定により、主電源の切断中ＰＭＯＳ
１４０３、１４０５、ＮＭＯＳ１４０６、１４０８はす
べてＯＦＦ状態となり、ノード１４３１の電位は保持さ
れる。その他の点では回路１４０１は図１１の回路１１
０１と同様であり、それ以外の説明は省略する。

【０１０１】本発明は、コンデンサ、集積回路の主電源
を切断したときにも、電位Ｈ、あるいは電位Ｌに保たれ
る制御信号（ここでは特殊制御信号と略す）、カットＭ
ＯＳ集合を含む。以上に説明した各例につき、それらの
対応を示す。

【０１０２】図１に示した回路１０１では、コンデンサ
は１０８、特殊制御信号は１１５、カットＭＯＳ集合は
１０７である。

【０１０３】図１１に示した回路１１０１では、コンデ
ンサは１１０６、特殊制御信号は１１１５、カットＭＯ
Ｓ集合は１１０５である。

【０１０４】図１３に示した回路１３０１では、コンデ
ンサは１３０６、特殊制御信号は１３１５、カットＭＯ
Ｓ集合は１３０５である。

【０１０５】図１４に示した回路１４０１では、コンデ
ンサは１４１１、特殊制御信号は１４２３、１４２４、
１４２５、１４２６、カットＭＯＳ集合は１４０３、１
４０５、１４０６、１４０８である。

【０１０６】図１５に回路１０１を用いた論理システム
の図を示す。このシステムは４相クロック１５２１（Ｔ
１）、１５２２（Ｔ２）、１５２３（Ｔ３）、１５２４
（Ｔ４）を使用する。４相クロックの内容を説明すると
１５２１（Ｔ１）にデューティ比５０％の矩形波のクロ
ックを与え、１５２２（Ｔ２）、１５２３（Ｔ３）、１
５２４（Ｔ４）には１５２１（Ｔ１）を基準として、時
間軸の向きにそれぞれ４分の１周期、４分の２周期、４
分の３周期遅れたクロックを与えるものである。１５０
１、１５０４はランダムロジックの如き組み合わせ論理
である。１５０２、１５０３、１５０５はそれぞれが、
図４に示すスタティックラッチを複数個含む。１５０６
は状態保持回路１０１の集合である。このシステムの入
力信号は１５１１、１５１２で、このシステムの出力信
号は１５１３、１５１４である。１５０２内のラッチの
制御信号１５２５は１５２１（Ｔ１）より作成される。
同様に１５０３内のラッチの制御信号１５２６は１５２
２（Ｔ２）より作成される。１５０４内のラッチの制御
信号１５２７は１５２３（Ｔ３）より作成される。１５
０７、１５０８、１５０９は入力クロックより論理的反
転関係にある信号、すなわち図４の４２３（ＣＫＮ）、
４２４（ＣＫ）を作成する機能をもつ。

【０１０７】１５０６内の状態保持回路１０１の制御信
号集合１５２８は、信号１１３、１１４、１１５、１１
６、１１７、１１８、１１９の集合と等しい。１５１０
は１５２４（Ｔ４）、スタンバイ信号である１５２９
（ＳＴＢＹ）、状態退避制御信号である１５３０（ＳＴ
ＯＲＥ）から制御信号集合１５２４を作成する。

【０１０８】本システムにおいて１５０１−１５０９の
電源は主電源より供給される。１５１０の電源は副電源
より供給される。

【０１０９】状態保持を伴う主電源切断中、状態は１５
０６に保持されている。図１５の形式の論理システムで
は、クロックの１周期のうちの１ヵ所のタイミングで情
報を保持すれば主電源再投入後に再開することが可能で
ある。

【０１１０】

【発明の効果】本発明に示された状態保持回路をノート
型パソコンの如き情報処理装置に使用すると集積回路の
主電源をほとんどの時間切断しつつ、バックアップ用補
助電池で状態値を保持するハードウェア・スタンバイ動
作を行うことができる。

【０１１１】従来の論理集積回路でみられたように、動
作速度向上のためＭＯＳトランジスタのしきい電圧Ｖ_th
を下げるとハードウェア・スタンバイモード時の電力消
費低減効果が小さくなる問題が、本発明を用いることに
よって有効に低減できる。

【０１１２】加えて、カットＭＯＳ集合のみＭＯＳトラ
ンジスタのしきい電圧Ｖ_thを高くした場合には、ハード
ウェア・スタンバイモード内のリフレッシュ周期を長く
することができる。

【図面の簡単な説明】

【図１】本発明の状態保持回路の１番目の実施例の回路
図である。

【図２】公知のＣＭＯＳインバータの回路図およびゲー
ト記法である。

【図３】ＣＭＯＳインバータ２０１の入力信号の電位と
消費電流の関係を示したグラフである。

【図４】従来のＣＭＯＳ状態保持回路の一例であるスタ
ティックラッチである。

【図５】図４のクロックドインバータ４１１のＭＯＳト
ランジスタの回路図とゲート記法である。

【図６】従来のＣＭＯＳ状態保持回路の一例であるダイ
ナミックラッチである。

【図７】しきい電圧の低いＣＭＯＳインバータの入力信
号の電位と消費電流の関係を示したグラフである。

【図８】図１の状態保持回路１０１の状態退避動作のタ
イミング図である。

【図９】図１の状態保持回路１０１の状態リフレッシュ
動作のタイミング図である。

【図１０】図１の状態保持回路１０１の状態回復動作の
タイミング図である。

【図１１】本発明の状態保持回路の２番目の実施例の回
路図である。

【図１２】図１１の状態保持回路１１０１の状態リフレ
ッシュ動作のタイミング図である。

【図１３】本発明の状態保持回路の３番目の実施例の回
路図である。

【図１４】本発明の状態保持回路の４番目の実施例の回
路図である。

【図１５】本発明の状態保持回路を用いた論理システム
の構成図である。

【符号の説明】

１０１…状態保持回路、１０２，１０３，１０４…クロ
ックドインバータ、１０５，１０６…インバータ、１０
７…しきい値の高いＮＭＯＳトランジスタ，１０８…コ
ンデンサ、１１１…データ入力信号、１１２…データ出
力信号、１１３，１１４，１１８，１１９…クロック信
号、１１５…状態退避制御信号、１１６，１１７…状態
回復制御信号、１２０，１２１…ノード

───────────────────────────────────────────────────── フロントページの続き (72)発明者外村元伸東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者関浩一東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】コンデンサとスイッチ素子とからなる状態
保持回路を具備し、主電源が切断された時に所定の電位
に保たれる制御信号によって上記スイッチ素子を遮断す
ることによって上記コンデンサに電荷を保持するように
構成された半導体集積回路であって、上記状態保持回路の入力もしくは出力と上記スイッチ素
子もしくは上記コンデンサとの上記コンデンサとの間に
接続されたＣＭＯＳ回路を有し、上記スイッチ素子を構成するＭＯＳトランジスタのしき
い電圧は上記ＣＭＯＳ回路のＭＯＳトランジスタのしき
い電圧より高く設定されてなることを特徴とする半導体
集積回路。
【請求項２】上記ＣＭＯＳ回路は上記コンデンサに格納
された値を増幅し上記コンデンサに再び書き込むリフレ
ッシュ動作を実行することを特徴とする請求項１記載の
半導体集積回路。