NL8402488A

NL8402488A - Halfgeleider geheugenelement.

Info

Publication number: NL8402488A
Application number: NL8402488A
Authority: NL
Original assignee: Mitsubishi Electric Corp
Priority date: 1983-08-17
Filing date: 1984-08-13
Publication date: 1985-03-18
Also published as: JPS6043296A; DE3430144A1; JPH0447397B2; US4638461A

Description

/ * ! ^ -. /½ »

DHO/SE/Mitsui-2 NL

"Halfgeleider geheugenelement" -1-

De uitvinding betreft een halfgeleider geheugen-element, dat de schrijfverrichting kan versnellen en het gebruik van elektrisch vermogen minimaliseert.

Voor de verduidelijking van de achtergrond van 5 de onderhavige uitvinding wordt verwezen naar figuur 1, die een schakelschema toont van een bekend halfgeleidergeheugen-element. Gebruik wordt gemaakt van een verbeterd type MOS veldeffekt transistoren 1,2,3 en 4, in het volgende genoemd MOSFETs. De afvoerelektrode van de P-kanaal 10 MOSFET 1 en het N-kanaal MOSFET 2 zijn met elkaar verbonden en de poortelektrode ervan zijn eveneens gekoppeld. De toevoerelektrode van de MOSFET 1 is gekoppeld met de voe-dingsklem 5 en die van de MOSFET 2 ligt aan aarde, waardoor een complementaire MOS wordt gevormd (hierna genoemd 15 CMOS) inverter 30a. Op soortgelijke wijze vormen de P-kanaal MOSFET 3 en het N-kanaal MOSFET-4 een CMOS inverter 30b. Met behulp van deze beide invertoren 30a en 30b wordt een bistabiele schakeling, een flip-flop, gevormd.

Meer in het bijzonder zijn de uitgangen van de beide 20 invertoren 30a en 30b verbonden met de ingangen van de samenwerkende invertoren 30b en 30a.

M.a.w. de afvoerelektrodenvan de P-kanaal MOSFETs 1 en 3 en van de N-kanaal MOSFETs 2 en 4 zijn verbonden met de poortelektroden van de N-kanaal MOSFETs 4 en 2 en van de 25 P-kanaal MOSFETs 3 en 1. Op deze wijze is een ëén bits geheugencel 30 verkregen.

De N-kanaal MOSFETs 6 en 7 die worden gebruikt voor overdrachtspoortelektroden voor het regelen van het schrijven en uitlezen, zijn met de afvoer (of toevoer) 30 verbonden met de afvoer van de MOSFETs 1 en 2 resp. van de 8402488 -2- ' * f M0SFETs3 en 4 en zijn met toevoerelektroden (of afvoerelektroden) verbonde met de bitlijnen 8 en 9, welke funk-tioneren als informatielijnen voor het inschrijven en uitlezen. De poortelektroden van de N-kanaal MOSFETs 6 en 5 7 zijn met een woordlijn 10 verbonden, welke fungeert als een kieslijn voor het schrijven en uitlezen.

De toevoerelektroden en afvoerelektroden van de N-kanaal MOSFETs 11 en 12 zijn verbonden met de voedings-klem 5 en de afvoerelektroden ervan zijn verbonden met de 10 bitlijnen 8 en 9. Een informatie-ingangssignaallijn 13 is verbonden met de poortelektroden van de P-kanaal MOSFET 14 en de N-kanaal MOSFET 15, die een schrijfschakeling 40 vormen. Bovendien is de informatie-ingangssignaallijn 13 verbonden met de afvoer(of toevoer) van de N-kanaal MOSFET 5 16, welke wordt gebruikt voor een poort om de informatie die ingeschreven moet worden te sturen. De toevoer(of afvoer) van de MOSFET 16 is gekoppeld met de bitlijn 9 en deze poortelektrode is met de schrijfbesturingssignaal-lijn 17 verbonden, die is bedoeld om het schrijven in de 20 geheugencel 30 te regelen. De afvoeren van de MOSFETs 14 en 15 zijn verbonden met de afvoer(of toevoer)van de N-kanaal MOSFET 18, die gebruikt wordt als poortelektrode om de te schrijven informatie te besturen. De toevoer (of afvoer) van de N-kanaal MOSFET 18 is gekoppeld met de 25 bitlijn 8 en de poortelektrode ligt aan de schrijfbestu-ringssignaallijn 17.

Op deze wijze kunnen de MOSFETS 16 en 18 de uitgang van de schrijfschakeing 40 overdragen naar de bitlijnen 8 en 9 tussen de afvoer en toevoer daarvan.

30 Tijdens bedrijf zijn de geheugencellen 30 en de MOSFETs 6 en 7 opgesteld in een matrix. Een gewenste geheugencel wordt direkt geselekteerd door de random access methode teneinde informatie te kunnen schrijven of lezen. Wanneer de geheugencel informatie bevat, wordt de woordlijn 35 -10 op ongeveer 0 volt gehouden, waardoor de MOSFETs 6 en 7 zijn uitgeschakeld. De geheugencel 30 gevormd door de MOS- 8402488 -3- FETs 1,2/3 en 4 is elektrisch gescheiden van de bitlijnen 8 en 9. De geheugencel 30 is in één van twee stabiele toestanden wanneer de poortelektroden van de MOSFETs 1 en 2 laag "L" worden gehouden. Op dit tijdstip verkeert de 5 MOSFET1 in de AAN toestand, waarbij cb afvoer hoog "H" wordt gehouden. De poorten van de MOSFETs 3 en 4 worden dienovereenkomstig rtH" , waarbij de MOSFET 4 ingeschakeld wordt en de af voer "L" wordt.

Wanneer de geheugencel 30 in deze stabiele toe-10 stand verkeert, kan informatie ingeschreven worden door een spanning aan te leggen, die korrespondeert met de informatie op de bitlijnen 8 en 9, en de spanning "H” aan te leggen op de woordlijn 10 teneinde de geheugencel 30 te adresseren.

15 Veronderstel dat de logische ”1" ingeschreven moet worden in de cel 30. De spanning ”H" wordt geleid naar de schrijfbesturingssignaallijn 17 waardoor de MOSFETs 16 en 18 ingeschakeld worden en de* spanning "H” korrespondeert met de logische "1" wordt aangelegd op de informatie-20 ingangssignaallijn 13. Op deze wijze wordt de bitlijn 9 "H" gehouden via de MOSFET 16. Bovendien worden de poortelektroden vande MOSFETs 14 en 15 “H" gehouden waardoor de MOSFET 14 af en de MOSFET 15 aan geschakeld wordt.

De af voer van de MOSFETs 14 en 15 worden dus ”L,r waardoor 2 de bitlijn 8 via MOSFET 18 "L" worden.

Op dit tijdstip, wanneer de woordlijn 10 "H" is en de MOSFETs 6 en 7 ingeschakeld zijn, worden de potentialen inde bitlijnen 8 en 9 ingebracht inde cpheugen-cel 30. Dientengevolge wordt de MOSFET 1 afgeschakeld ter 30 wijl de MOSFET 2 aan gaat, waardoor de toestemden van de MOSFETs 1,2,3 en 4 omkeren. Op deze wijze gaat de geheugencel 30 over in de andere stabiele toestand, hetgeen betekent, dat informatie ”1" wordt opgeslagen. De woord lijn 10 en de schrijfbesturingssignaallijn 17 worden vervolgens 35 "L". Hiermede eindigt de schrijfverrichting.

8402488 .·» -¾ -4-

Wanneer informatie uitgelezen moet worden uit de geheugencel 30, wordt een spanning van dezelfde grootte als welke wordt gebruikt tijdens het schrijven, aangelegd op de woordlijn 10, waardoor de MOSFETs 6 en 7 ingeschakeld 5 worden. Dit waarborgt dat de elektrische ladingen in de bitlijnen 8 en 9 via de M0SFETs11 en 12 worden opgenomen door de informatie die opgeslagen ligt in de geheugencel 30, waardoor een potentiaalverschil ontstaat tussen de bitlijnen 8 en 9 in overeenstemming met informatie die 10 in de geheugencel 30 opgeslagen was. Op deze wijze wordt de opgeslagen informatie overgedragen naar de bitlijnen 8 en 9 en daarna versterkt en verschijnt het als een uitgangssignaal aan de uitgangsklem.

Wanneer de leesverrichting moet worden uitge-15 voerd, worden meestal de bitlijnen 8 en 9 opgeladen tot de spanning "H" door middel van de MOSFETs 11 en 12.

Dit is van belang voor het voorkomen van een foutieve inschrijving van informatie in de ‘bitlijnen op de geheugencel, hetgeen gemakkelijk kan gebeuren wanneer de 20 MOSFETs 6 en 7 ingeschakeld worden in een situatie waarin de bitlijnen een grote parasitaire kapaciteit hebben en informatie vertegenwoordigen tegengesteld aan die in de geheugencel.

Bij het in het voorgaande genoemde halfgeleider-25 geheugenelement volgens de stand van de techniek, zijn de bitlijnen konstant geladen in weerwil van het feit, dat het opladen alleen nodig is wanneer een leesverrichting uitgevoerd moet worden. Dientengevolge komen de schrijfinformatie en de elektrische ladingen in de bit-30 lijnen in collisie wanneer informatie ingeschreven moet worden. Dit vergroot het gebruik van elektriciteit en verlaagt de werksnelheden.

Een van de bekende methoden om het schrijven en lezen te besturen is een techniek die is beschreven in 35 het artikel getiteld "A 4K Static 5V RAM” van de hand 8 4 0 2 *? 8 8 -5- van Jeffrey M.Schlageter, Nagab Jayakumar, Joseph H.Kroeger en Vahe Sarkissian, dat was geschreven voor de 1976 International Solid-State Circuit Conference. Het artikel beschrijft dat door het blokkeren van het Chip Enable 5 signaal, de bit-en informatielijnen vereffend worden tot een tussenspanning van de voedingsspanning.

De uitvinding heeft ó«strekking op het oplossen van de problemen die beschreven zijn aan de hand. van het halfgeleider geheugenelement volgens de stand, van de 10 techniek en heeft ten doel het verschaffen van een verbeterd halfgeleider geheugenelement waarmee de consumptie van elektriciteit kan worden geminimaliseerd en het schrijven kan worden versneld.

Andere doeleinden en voordelen van de uitvinding 15 zullen duidelijk worden uit de hierna, volgende gedetailleerde beschrijving. De aandacht wordt er extra op gevestigd, dat de gedetailleerde beschrijving en de specifieke uitvoering alleen dienen bij wijze van verduidelijking aangezien verschillende veranderingen en modifikaties in 20 het raam van de uitvinding mogelijk zijn en duidelijk zullen zijn voor een deskundige in deze techniek.

Volgens een aspekt van de uitvinding, wordt een haflgeleider geheugenelement verschaft omvattende een geheugencel gevormd door MOSFETs, een bitlijn voor het 25 overdragen van schrijf- en lees informatie naar de geheugencel, een schrijfbesturingssignaallijn voor het regelen van de schrijf verrichting in de geheugencel en een schrijf-schakeling voor de overdracht van schrijf informatie aan de ingang naar de bitlijn ten tijde van het schrijven ,maar 30 waarbij de spanning van de bitlijn verhoogd wordt tot de voedingsspanning ten tijde van het niet schrijven.

In de tekeningen tonen

Figuur 1 een schakelschema van een belangrijk deel van een halfgeleidergeheugenelement volgens de stand 35 van de techniek, en \ Ψ 8402488 j i fc -6— / ,y J». *"w

Figuur 2 een schakelschema van dat deel van hethalfgeleider geheugenelement volgens de uitvinding korresponderend met het deel uit figuur 1.

In figuur 2 zijn dezelfde verwijzingscijfers 5 als die in figuur 1 gebruikt voor dezelfde en korresponde-rende elementen, waarbij het verwijzingscijfer 50 een schrijfschakeling aanduidt, waarin de uitgang van de CMOS inverter 19 verbonden is met een bitlijn 8 waarvan de ingang verbonden is met de uitgang van de CMOS NOF-10 poort 20. Op soortgelijke wijze is de uitgang van de CMOS inverter 23 met een bitlijn 9 verbonden en is de ingang gekoppeld met de uitgang van de CMOS NOF-poort 22. Elk van de CMOS NOF-poorten 20 en 22 heeft twee ingangen, waarvan er één is verbonden met een schrijfbesturingssig-15 naallijn 17. De andere ingang van de CMOS NOF-poort 20 is gekoppeld met de uitgang van de CMOS inverter 21. De andere ingang van de CMOS NOF-poort 22 en de ingang van de CMOS inverter 21 zijn verbonden met de informatie-ingangssignaallijn 13. De schrijfschakeling 50 die op deze 20 wijze is gekonstrueerd zendt de informatie-ingang vanuit de informatie-ingangslijn 13 naar de bitlijnen 8 en 9 ten tijde van het schrijven en laadt de bitlijnen 8 en 9 op tot de voedingsspanning ten tijde dat er niet geschreven wordt.

25 Aangenomen wordt, dat tijdens bedrijf despanning van de woordlijn 10 "L" is, waardoor de MOSFETs 6 en 7 afgeschakeld worden en de MOSFETs 1,2,3 en 4 elektrisch b worden gescheiden van de bitlijnen 8 en 9 en dat de geheu-gencel 30 in een stabiele toestand verkeert, waarin de 30 afvoerelektrode van de MOSFETs 1 en 2 -"H" zijn, terwijl die van de MOSFETs 3 en 4 "L" zijn.

Op dit tijdstip, wanneer de informatie "1" in het geheugen 30 geschreven moet worden, wordt de spanning "H" overeenkomend met de "1" aangelegd op de informatie-35 ingangssignaallijn 13 en wordt de schrijfbesturingssignaal- 8402488 -7- lijn 17 "L“. De CMOS NOF-poorten 20 en 22 dienen om een signaal uit te voeren dat verkregen wordt door het inverteren van de logische som van de beide ingangen.

Aangezien de beide ingangen van de CMOS NOF-poort 20 5 beide ”L” zijn wordt de uitgang "H" en wordt deze geïnverteerd door de CMOS inverter 19 waardoor de bitlijn 8 op "L" komt. Op soortgelijke wijze wordt de spanning "H" aangelegd op de bitlijn 9 via de CMOS logische schakelingen 22 en 23.

10 Teneinde het schrijven te voltooien, wordt de spanning "H" opgedrukt op de woordlijn 10, waardoor de MOSFETs 6 en 7 worden ingeschakeld. Dientengevolge worden de poortelektroden van de MOSFETs 1 en 2 "H" en de poortelektroden vande MOSFETs 3 en 4 "L", hetgeen Έ het schrijven van informatie "1W in het geheugen 30 voltooid.

De schrijfverrichting eindigt met het terugbrengen van de woordlijn 10 tot de toestand "L” en de schrijfbesturings-signaallijn 17 in de toestand "H”.

20 Wanneer de opgeslagen informatie uitgelezen moet worden, wordt de spanning "H" en "Lu opgedrukt op de schrijfbesturingssignaallijn 17 respektievelijk de woordlijn 10. De spanning "H" op de lijn 17 wordt eveneens opgedrukt op de bitlijnen 8 en 9 via de CMOS NOF-poorten 25 20,22 en de CMOS inverters 19,23. Op dit tijdstip, worden, door de woordlijn 10 op 'Ή" te brengen, de MOSFETs 6 en 7 ingeschakeld en worden de elektrische ladingen van de bitlijnen 8 en 9 geabsorbeerd overeenkomstig de informatie in de geheugencel 30, waarbij de opgeslagen informatie 30 uitgezonden kan worden naar de bitlijnen 8 en 9. De uitgezonden informatie in de bitlijnen 8 en 9 wordt versterkt en uitgevoerd.

In de voorgaande beschrijving is een random lees/schrijf geheugenelement beschreven als voorbeeld , maar 35 de onderhavige uitvinding is daartoe niet beperkt.

8402488 -8-

De uitvinding kan gemakkelijk worden geïmplementeerd in een large-scale integratie van een CMOS type poortelektrode stelsel, voorzien van een. versterker en schrijfschakeling in elke kolom met een vast patroon.

5 In dit geval wordt de werking aanzienlijk versneld en de consumptie van elektriciteit beperkt.

Volgens de uitvinding worden de bitlijnen opgeladen door de schrijfschakeling waardoor informatie wordt overgedragen en vindt het opladen plaats overeenkomstig de 10 informatie op de schrijfbesturingssignaallijn alleen wanneer niet in de geheugencel geschreven wordt. Dientengevolge vindt geen collisie plaats tussen de in het geheugen te schrijven informatie en de spanning voor het laden van de bitlijnen, waardoor wordt gewaarborgd, dat het schrijven 15 aanzienlijk sneller verloopt en het gebruiken van elektrische energie wordt verminderd.

8402488

Claims

1, Halfgeleider geheugenelement omvattende: een door MOSFETs gevormde geheugencel? een bitlijn voor het overdragen van lees- en 5 schrijfinformatie naar de geheugencel; een schrijfbesturingssignaallijn voor het besturen van de schrijfverrichting in de geheugencel en een schrijfschakeling voor het overdragen van schrijfinformatie aan de ingang naar de bitlijn ten tijde 10 van het schrijven, maar waarbij de spanning van de bitlijn verhoogd wordt tot de voedingsspanning ten tijde dat er niet geschreven wordt.

2. Halfgeleider geheugenelement volgens conclusie 1, met het kenmerk, dat de bitlijn paarsgewijs aangebracht 15 is voor de geheugencel en waarbij de schrijfschakeling eerste, tweede en derde invertoren omvat alsmede een eerste en tweede 2-ingangs NOF poorten, waarbij de eerste inverter de schrijfinformatie op de ingang ontvangt , de eerste NOF-poort de uitgang van de eerste inverter en het schrijf-20 besturingssignaal aan zijn ingang opneemt, waarbij de tweede NOF-poort de schrijfinformatie en het schrijfbesturingssignaal aan de ingang opneemt, waarbij de tweede inverter de uitgang van de eerste NOF-poort neemt aan de ingang en de uitgang uitvoert naar een van de bitlijnen 25 en waarbij de derde inverter de uitgang van de tweede NOF-poort opneemt aan zijn ingang en de uitgang uitvoert naar de andere van de bitlijnen. 840 2^-8 8