JPS6044751B2 - 動的半導体メモリ - Google Patents
動的半導体メモリInfo
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- JPS6044751B2 JPS6044751B2 JP53023694A JP2369478A JPS6044751B2 JP S6044751 B2 JPS6044751 B2 JP S6044751B2 JP 53023694 A JP53023694 A JP 53023694A JP 2369478 A JP2369478 A JP 2369478A JP S6044751 B2 JPS6044751 B2 JP S6044751B2
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- line
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
Description
【発明の詳細な説明】
本発明はメモリ・セルの読出し又は書込みを行なうため
のアクセス回路に係る。
のアクセス回路に係る。
当該技術分野における最近の開発活動は、主として電子
計算機の性能を向上させることに向けられている。
計算機の性能を向上させることに向けられている。
そのうちの重要な貢献は集積回路技術の急速な開発であ
つた。この技術を利用すれば、データ、プログラム、中
間結果、等を貯蔵するた゜めに必要な電子計算機のメモ
リを有効に製造することができる。集積型の半導体メモ
リがこの分野て広汎に使用される所以は、メモリ・サイ
ズ、編成、速度、等のそれぞれの条件について半導体メ
モリが独特の柔軟性と適応性を有するからである。この
ような半導体メモリの一般的目標は、可能な限り安価で
、高速で、しかも信頼性が高いメモリを実現することで
ある。
つた。この技術を利用すれば、データ、プログラム、中
間結果、等を貯蔵するた゜めに必要な電子計算機のメモ
リを有効に製造することができる。集積型の半導体メモ
リがこの分野て広汎に使用される所以は、メモリ・サイ
ズ、編成、速度、等のそれぞれの条件について半導体メ
モリが独特の柔軟性と適応性を有するからである。この
ような半導体メモリの一般的目標は、可能な限り安価で
、高速で、しかも信頼性が高いメモリを実現することで
ある。
個々のメモリ素子又はメモリ・チツプについては、特に
次の要求が存在する。すなわち、第１に１チツプにでき
るだけ多数のメモリ・セルを搭載すること、第２に１チ
ツプあたりの電力消費をできるだけ低くすること、第３
に貯蔵情報の読出し及び書込みをできるだけ速かに行な
うこと、である。しかしながら、これらの要求は部分的
に又は完全に矛盾しているので、メモリ・チツプを設計
する場合には、与えられた技術的条件と特定の適用を考
慮した上て、適当な妥協点を見出すことが必要となる。
実装密度及び電力消費の観点からすれば、蓄積電荷の形
で情報を記憶する動的（ダイナミツク式）半導体メモリ
の概念が優れてる。
次の要求が存在する。すなわち、第１に１チツプにでき
るだけ多数のメモリ・セルを搭載すること、第２に１チ
ツプあたりの電力消費をできるだけ低くすること、第３
に貯蔵情報の読出し及び書込みをできるだけ速かに行な
うこと、である。しかしながら、これらの要求は部分的
に又は完全に矛盾しているので、メモリ・チツプを設計
する場合には、与えられた技術的条件と特定の適用を考
慮した上て、適当な妥協点を見出すことが必要となる。
実装密度及び電力消費の観点からすれば、蓄積電荷の形
で情報を記憶する動的（ダイナミツク式）半導体メモリ
の概念が優れてる。
静的（スタテイツク式）メモリ・セルと比較すると、動
的メモリ・セルは比較的少数のスイツチング素子で実現
することができる。この型のメモリ・セルには、１素子
セルや２素セル等があり、これらの殆んどはＭＯＳ技術
を利用して製造される。たとえば、２個のＦＥＴから成
るメモリ●セルの１例は、？ＩＢＭＴＤＢ，ＶＯｌ．ｌ
８．ＮＯ．，３，ＡＵｇＬｌＳｔｌ９７５，ｐｐ．７８
６−７８７ョなる文献に記載されている。また、動的メ
モリをバイポーラ技術によつて．製造することも周知で
ある。しかしながら、メモリ・セルは実装上の理由で次
第に小型化しつつあるから、その微小な貯蔵信号を、ア
クセス線を介して高い信頼度を読出すことは著しく困難
である。
的メモリ・セルは比較的少数のスイツチング素子で実現
することができる。この型のメモリ・セルには、１素子
セルや２素セル等があり、これらの殆んどはＭＯＳ技術
を利用して製造される。たとえば、２個のＦＥＴから成
るメモリ●セルの１例は、？ＩＢＭＴＤＢ，ＶＯｌ．ｌ
８．ＮＯ．，３，ＡＵｇＬｌＳｔｌ９７５，ｐｐ．７８
６−７８７ョなる文献に記載されている。また、動的メ
モリをバイポーラ技術によつて．製造することも周知で
ある。しかしながら、メモリ・セルは実装上の理由で次
第に小型化しつつあるから、その微小な貯蔵信号を、ア
クセス線を介して高い信頼度を読出すことは著しく困難
である。
メモリ・セルを最大の感！度で読出すために、最近の感
知（センス）回路は多くの努力を要するばかりでなく、
複雑でもある。たとえば、読出し又は書込みアクセスを
行なうには、正確に順序付けられ且つ時間公差が極めて
小さい一連の制御パルスが必要である。さら・に、読出
し又は書込みアクセスのどちらが行われるかに依存して
、異なる制御パルス・シーケンスが与られねばならない
。しかしながら、このことは結果的なメモリ装置全体の
性能がメモリ・セル配列の周辺回路、特にアクセス回路
に大きく依存することを意味する。従つて、本発明の目
的は、動的半導体メモリのアクセス●システムを改良す
るために、そのアクセス時間を減少させるとともに、時
間に対し比較的クリチカルでない制御パルスで以てその
動作を制御することにある。
知（センス）回路は多くの努力を要するばかりでなく、
複雑でもある。たとえば、読出し又は書込みアクセスを
行なうには、正確に順序付けられ且つ時間公差が極めて
小さい一連の制御パルスが必要である。さら・に、読出
し又は書込みアクセスのどちらが行われるかに依存して
、異なる制御パルス・シーケンスが与られねばならない
。しかしながら、このことは結果的なメモリ装置全体の
性能がメモリ・セル配列の周辺回路、特にアクセス回路
に大きく依存することを意味する。従つて、本発明の目
的は、動的半導体メモリのアクセス●システムを改良す
るために、そのアクセス時間を減少させるとともに、時
間に対し比較的クリチカルでない制御パルスで以てその
動作を制御することにある。
以下図面を参照して本発明の実施態様を説明する。
） 第１図は通常の基本構成を有するメモリ・チツプと
その周辺回路を示す。
その周辺回路を示す。
メモリ配列１は複数のメモリ・セル２から成り、該メモ
リ・セルは行及び列線の各交点に配置される。第１図中
、ワード線である行線はＷＬと表記され、ビツト線であ
る１列線はＢＬと表記されている。１又はそれ以上のメ
モリ・セル２を選択するには、周知の様式で該当する行
及び列線を同時に付勢すればよい。
リ・セルは行及び列線の各交点に配置される。第１図中
、ワード線である行線はＷＬと表記され、ビツト線であ
る１列線はＢＬと表記されている。１又はそれ以上のメ
モリ・セル２を選択するには、周知の様式で該当する行
及び列線を同時に付勢すればよい。
アドレス入力３から供給される２進アドレス情報に基い
て、行アドレスはワード線解読器４で、そして・関連す
る列アドレスはビツト線解読器５でそれぞれ解読される
。メモリ・チツプ上に解読手段を含む編成は外部への接
続線が少ないので、集積度を高めるためには重要な意味
を有する。また第１図には、前置増巾器６、予充電（プ
リチヤージ）回路７、ビツト線スイツチ８及び緩衝増巾
器９、等の周辺回路が示されている。
て、行アドレスはワード線解読器４で、そして・関連す
る列アドレスはビツト線解読器５でそれぞれ解読される
。メモリ・チツプ上に解読手段を含む編成は外部への接
続線が少ないので、集積度を高めるためには重要な意味
を有する。また第１図には、前置増巾器６、予充電（プ
リチヤージ）回路７、ビツト線スイツチ８及び緩衝増巾
器９、等の周辺回路が示されている。
前記した基本構成は、動的メモリ・チツプについて代表
的なものである。メモリ・セル２、前置増巾器６及び予
充電回路７は、たとえば前記文献の内容に従つて製造す
ることができる。前置増巾器６はゲート化フリツプフ咄
ンプとして設計されており、メモリ・アクセス後にビツ
ト線対に現われる非常に小さい差動信号をラツチするよ
うに機能する。ＲＢＬ（書直し）パルスの制御下にある
予充電回路７は、メモリ・アクセスごとに平衡した所定
の開始条件を共給する。ＢＤ（ビツト線解読）パルスに
よつて制御されるビツト線スイツチ８は、選択されたそ
れぞれのビツト線対についてデータ入出回路（図示せず
）への接続を確立する。メモリ編成中のＭＯＳメモリ・
チツプは、一般に比較的高速で動作するバイポーラ回路
を必要とするので、この種のメモリ●チツプはレベル変
換回路及び駆動回路（図示せず）を含むのが普通である
。もしそれぞれのシステムが一層複雑化すれば、メモリ
・アクセスに対する全体的な制御は時間の点で一層クリ
チカルとなり、従つて１つのパルス入力（たとえばチツ
プ選択パルス）から引出される制御をメモリ・チツプに
含ましめることが望ましい。第１図に示す基本構成の場
合、貯蔵情報は（メモリ・チツプの出力線に到達するま
でに）動的メモリに特有の様式で２段階にわたつて増巾
される。読出しプロセスはワード線ＷＬの付勢によつて
開始され、これに応じてビツト線対ＢＬに正又は負の差
動電圧が生ぜられる。ビツト線スイツチ８の両側にある
諸ビツト線は、これに先立つて、予充電回路７により同
じ電位に予充電されている。ビツト線対ＢＬに現われる
差動電圧の極性は、貯蔵キヤパシタに蓄積された電荷に
依存する。この差動電圧が十分に整定した後、前置増巾
器６のゲート化フリツプフロツプがＳＬパルスの制御下
でセツトされる。かくして、貯薦された２進情報に従つ
て、ビツト線対の一方の電位がたとえば０ボルトまで下
降される。次の段階では、選択されたビツト線対はＢＤ
パルスの制御下にあるビツト線スイツチ８を介して第２
の増巾器９へ接続される。因に、増巾器９は複数のビツ
ト線対に共通に設けられてもよい。もし増巾器９の入力
に十分な大きさの差動電圧が現われるならば、該増巾器
はＳＢパルスの制御下でセツトされて貯蔵情報をラツチ
する。第１図に図示されたメモリは、メモリ・アクセス
のために少くとも４種類の制御パルス（ＷＬ，ＳＬ，Ｒ
ＢＬ，ＢＤ）を必要とする。
的なものである。メモリ・セル２、前置増巾器６及び予
充電回路７は、たとえば前記文献の内容に従つて製造す
ることができる。前置増巾器６はゲート化フリツプフ咄
ンプとして設計されており、メモリ・アクセス後にビツ
ト線対に現われる非常に小さい差動信号をラツチするよ
うに機能する。ＲＢＬ（書直し）パルスの制御下にある
予充電回路７は、メモリ・アクセスごとに平衡した所定
の開始条件を共給する。ＢＤ（ビツト線解読）パルスに
よつて制御されるビツト線スイツチ８は、選択されたそ
れぞれのビツト線対についてデータ入出回路（図示せず
）への接続を確立する。メモリ編成中のＭＯＳメモリ・
チツプは、一般に比較的高速で動作するバイポーラ回路
を必要とするので、この種のメモリ●チツプはレベル変
換回路及び駆動回路（図示せず）を含むのが普通である
。もしそれぞれのシステムが一層複雑化すれば、メモリ
・アクセスに対する全体的な制御は時間の点で一層クリ
チカルとなり、従つて１つのパルス入力（たとえばチツ
プ選択パルス）から引出される制御をメモリ・チツプに
含ましめることが望ましい。第１図に示す基本構成の場
合、貯蔵情報は（メモリ・チツプの出力線に到達するま
でに）動的メモリに特有の様式で２段階にわたつて増巾
される。読出しプロセスはワード線ＷＬの付勢によつて
開始され、これに応じてビツト線対ＢＬに正又は負の差
動電圧が生ぜられる。ビツト線スイツチ８の両側にある
諸ビツト線は、これに先立つて、予充電回路７により同
じ電位に予充電されている。ビツト線対ＢＬに現われる
差動電圧の極性は、貯蔵キヤパシタに蓄積された電荷に
依存する。この差動電圧が十分に整定した後、前置増巾
器６のゲート化フリツプフロツプがＳＬパルスの制御下
でセツトされる。かくして、貯薦された２進情報に従つ
て、ビツト線対の一方の電位がたとえば０ボルトまで下
降される。次の段階では、選択されたビツト線対はＢＤ
パルスの制御下にあるビツト線スイツチ８を介して第２
の増巾器９へ接続される。因に、増巾器９は複数のビツ
ト線対に共通に設けられてもよい。もし増巾器９の入力
に十分な大きさの差動電圧が現われるならば、該増巾器
はＳＢパルスの制御下でセツトされて貯蔵情報をラツチ
する。第１図に図示されたメモリは、メモリ・アクセス
のために少くとも４種類の制御パルス（ＷＬ，ＳＬ，Ｒ
ＢＬ，ＢＤ）を必要とする。
さらに、これらの制御パルスはその出現順序に関し極め
てクリチカルである。１例をあげれば、ビツト線スイツ
チ８に対するＢＤパルスは、前置増巾器６のフリップフ
ロツプがＳＬパルスによつてセツトされた後にはじめて
出現しなければならない。
てクリチカルである。１例をあげれば、ビツト線スイツ
チ８に対するＢＤパルスは、前置増巾器６のフリップフ
ロツプがＳＬパルスによつてセツトされた後にはじめて
出現しなければならない。
さもないと、貯蔵情報を正しく感知できないことがある
。本発明は、ビツト線スイツチ８の制御が異なる点を除
くと、第１図に図示された基本構成から出発する。本発
明によれば、その動作は一層簡単且つ有利に制御され、
しかもそのアクセス速度は一層早くなる。第１図の緩衝
増巾器９はもはや必要なく、ビツト線スイツチ８から外
部に至るビツト線部分すられちデータ線は差動電流の感
知回路へ直接に接続することができる。これらの回路は
、他の周辺回路の入力回路として、メモリ・チツプとは
別のチツプ上にバイポーラ技術により形成される。第２
図は、本発明による改良点を明らかにするために、第１
図に示されたメモリ・チツプの或る列に対するデータ・
アクセス・パスを一層詳細に示している。第１図でＢＬ
と表記された列線には、第２図のビツト線対ＢＯ，Ｂｌ
が対応する。参照番号を付された破線部分は、同じ参照
番号を付された第１図の回路部分にそれぞれ対応する。
部分１にあるメモリ・セル２はビツト線対ＢＯ，Ｂｌに
関連して設けられたものである。メモリ・セルの１例と
して、所謂２素子メモリ・セルが想定されているので、
電界効果トランジスタＴ１及びＴ２を介して貯蔵キヤパ
シタＣ１及びＣ２をアクセスすることができる。トラン
ジスタＴ１及びＴ２のゲート電極には、ワード線ＷＬが
接続される。部分１の下側にある部分６には、前置増巾
器が設けられる。このため、トランジスタＴ３及びＴ４
でフリツプフロツプを構成し、該トランジスタの共通接
続点とアース点の間に挿入された他のトランジスタＴ５
によつてこのフリツプフロツプをゲートすることが望ま
しい。関連するセツト・パルスはＳＬと表記されている
。部分７では、トランジスタＴ６乃至Ｔ８から成る回路
によつて規定された開始電位がビツト線対ＢＯ，Ｂｌに
設定される。トランジスタＴ６及びＴ７はビツト線対Ｂ
Ｏ，Ｂｌをほぼ電源電圧ＶＨまで急速に充電させ、トラ
ンジスタＴ８はビツト線対ＢＯ，Ｂｌ電・位を平衡化す
なわち均圧化させる機能を有する。書直しのための制御
パルスはＲＢＬと表記されている。前記した回路及びそ
の機能は、前記文献からも理解することができよう。ま
た、包含される実施態様については、エンハンス形のＮ
チヤンネ・ル電界効果トランジスタが使用されるものと
仮定する。第２図の部分８には、トランジスタＴ９及び
ＴｌＯから成るビツト線スイツチが設けられる。
。本発明は、ビツト線スイツチ８の制御が異なる点を除
くと、第１図に図示された基本構成から出発する。本発
明によれば、その動作は一層簡単且つ有利に制御され、
しかもそのアクセス速度は一層早くなる。第１図の緩衝
増巾器９はもはや必要なく、ビツト線スイツチ８から外
部に至るビツト線部分すられちデータ線は差動電流の感
知回路へ直接に接続することができる。これらの回路は
、他の周辺回路の入力回路として、メモリ・チツプとは
別のチツプ上にバイポーラ技術により形成される。第２
図は、本発明による改良点を明らかにするために、第１
図に示されたメモリ・チツプの或る列に対するデータ・
アクセス・パスを一層詳細に示している。第１図でＢＬ
と表記された列線には、第２図のビツト線対ＢＯ，Ｂｌ
が対応する。参照番号を付された破線部分は、同じ参照
番号を付された第１図の回路部分にそれぞれ対応する。
部分１にあるメモリ・セル２はビツト線対ＢＯ，Ｂｌに
関連して設けられたものである。メモリ・セルの１例と
して、所謂２素子メモリ・セルが想定されているので、
電界効果トランジスタＴ１及びＴ２を介して貯蔵キヤパ
シタＣ１及びＣ２をアクセスすることができる。トラン
ジスタＴ１及びＴ２のゲート電極には、ワード線ＷＬが
接続される。部分１の下側にある部分６には、前置増巾
器が設けられる。このため、トランジスタＴ３及びＴ４
でフリツプフロツプを構成し、該トランジスタの共通接
続点とアース点の間に挿入された他のトランジスタＴ５
によつてこのフリツプフロツプをゲートすることが望ま
しい。関連するセツト・パルスはＳＬと表記されている
。部分７では、トランジスタＴ６乃至Ｔ８から成る回路
によつて規定された開始電位がビツト線対ＢＯ，Ｂｌに
設定される。トランジスタＴ６及びＴ７はビツト線対Ｂ
Ｏ，Ｂｌをほぼ電源電圧ＶＨまで急速に充電させ、トラ
ンジスタＴ８はビツト線対ＢＯ，Ｂｌ電・位を平衡化す
なわち均圧化させる機能を有する。書直しのための制御
パルスはＲＢＬと表記されている。前記した回路及びそ
の機能は、前記文献からも理解することができよう。ま
た、包含される実施態様については、エンハンス形のＮ
チヤンネ・ル電界効果トランジスタが使用されるものと
仮定する。第２図の部分８には、トランジスタＴ９及び
ＴｌＯから成るビツト線スイツチが設けられる。
トランジスタＴ９及びＴｌＯはビツト線対ＢＯ及びＢ１
を出力データ線ＤＯ及びＤ１から切離したり、アクセス
の間に両者を接続したりすることができる。トランジス
タＴ９及びＴｌＯの制御電極は相互接続されており、そ
の接続点に加わるＢＤ（ビツト解読）パルスによつて制
御される。従つて、トランジスタＴ９及びＴｌＯは列解
読手段の１部を形成する。ここで、一般には複数のビツ
ト線対ＢＯ，Ｂｌごとに共通のデータ線対ＤＯ，Ｄｌ又
は読出し／書込み回路が設けられることに注意されたい
。さらに、このビツト線スイツチは、ＭＯＳメモリ・チ
ツプ及びバイポーラ周辺回路を有するメモリ・チツプの
概念的な境界を定める役目を有する。次に、第３図を参
照して本発明の動作及びその制御を詳述する。
を出力データ線ＤＯ及びＤ１から切離したり、アクセス
の間に両者を接続したりすることができる。トランジス
タＴ９及びＴｌＯの制御電極は相互接続されており、そ
の接続点に加わるＢＤ（ビツト解読）パルスによつて制
御される。従つて、トランジスタＴ９及びＴｌＯは列解
読手段の１部を形成する。ここで、一般には複数のビツ
ト線対ＢＯ，Ｂｌごとに共通のデータ線対ＤＯ，Ｄｌ又
は読出し／書込み回路が設けられることに注意されたい
。さらに、このビツト線スイツチは、ＭＯＳメモリ・チ
ツプ及びバイポーラ周辺回路を有するメモリ・チツプの
概念的な境界を定める役目を有する。次に、第３図を参
照して本発明の動作及びその制御を詳述する。
まず、読出しプロセスが説明されるが、ここではアクセ
ス時間を減少させることが特に重要である。諸ビツト線
は、このプロセスの前の先行段階（後出）で、平衡した
所定の開始電位へ予充電されたものと仮定する。読出し
プロセスはワード線ＷＬを（ＷＬパルスで）付勢するこ
とによつて開始される。本発明に従つて、ＢＤパルスは
ＷＬパルスと同時に現われ、そしてビツト線スイツチを
形成するトランジスタＴ９，ＴｌＯをバイアスしてそれ
らを予備的に条件付ける。ＢＤパルスは中間的な電位を
有するように図示されているけれども、その値は先行段
階で予充電されたデータ線ＤＯ，Ｄｌの電位に等しいこ
とが望ましい。もちろん、通常のように、電界効果トラ
ンジスタのスレツシヨルド値が考慮されねばならない。
もし電源電圧Ｈが約８ボルトであると仮定すれば、ＢＤ
パルスの電位及びデータ線ＤＯ，Ｄｌの予充電電位は約
４ポルトに選ふことが望ましい。第３図において１と表
記された第１段階では、キヤパシタＣｌ，Ｃ２の蓄積電
荷に依存する差動電圧が、ＷＬパルスによつて導通する
トラン．ジスタＴ１及びＴ２を介して、ビツト線ＢＯ及
びＢ１に現われる。この差動電圧は第３図の段階１の終
り部分にΔと表記されている如く極めて低い値を有し、
メモリ・セル及びビツト線のキヤパシタに分布する電荷
から生ぜられるものである。差動電圧Δの発生後、トラ
ンジスタＴ３乃至Ｔ５から成るフリツプフロツプが段階
でセツトされる。この段階ではＳＬパルスが現われ、か
くて差動電圧Δの極性に依存してビツト線ＢＯ又はＢ１
がアース電位へ下降される。これはメモＺリ◆セルによ
つてビツト線対ＢＯ，Ｂｌへ結合された極めて低い差動
信号を増巾及びラツチするという効果を有する。第３図
の例では、前以て８ボルトの開始電位へ予充電されたビ
ツト線Ｂ１がアース電位へ下降されるのに対し、ビツト
線対ＢＯの電位はほぼ最初の電位に維持されるものと仮
定する。しかしながら、貯蔵キヤパシタからの漏洩電流
とフリツプフロツプの遷移のために、ビツト線Ｂ１につ
いて実際に確立される電位はＯボルトと１ボルトの間に
あり、ビツト線対ＢＯのそれは７ボルト８ボルトの間に
ある。その後の電荷蓄積状態について云えば、キヤパシ
タＣ１はビツト線ＢＯの電位のためにほぼＶＨの値（８
ボルト）まフで実質的に充電され、そしてキヤパシタＣ
２は実質的に放電されることになる。このように、予備
的に条件付けられた前置増巾用のフリツプフロツプは、
ＳＬパルスの出現に応じて、導通トランジスタＴ４及び
Ｔ５を介してビツト線Ｂ１を十分に・放電させることが
できる。段階１では、トランジスタＴ９及びＴｌＯは両
方とも非導通であるが、これはＢＤパルスによる中間的
バイアスとビツト線ＢＯ及びＢ１がほぼＶＨの値（８ポ
ルト）まで予充電されていたため”である。
ス時間を減少させることが特に重要である。諸ビツト線
は、このプロセスの前の先行段階（後出）で、平衡した
所定の開始電位へ予充電されたものと仮定する。読出し
プロセスはワード線ＷＬを（ＷＬパルスで）付勢するこ
とによつて開始される。本発明に従つて、ＢＤパルスは
ＷＬパルスと同時に現われ、そしてビツト線スイツチを
形成するトランジスタＴ９，ＴｌＯをバイアスしてそれ
らを予備的に条件付ける。ＢＤパルスは中間的な電位を
有するように図示されているけれども、その値は先行段
階で予充電されたデータ線ＤＯ，Ｄｌの電位に等しいこ
とが望ましい。もちろん、通常のように、電界効果トラ
ンジスタのスレツシヨルド値が考慮されねばならない。
もし電源電圧Ｈが約８ボルトであると仮定すれば、ＢＤ
パルスの電位及びデータ線ＤＯ，Ｄｌの予充電電位は約
４ポルトに選ふことが望ましい。第３図において１と表
記された第１段階では、キヤパシタＣｌ，Ｃ２の蓄積電
荷に依存する差動電圧が、ＷＬパルスによつて導通する
トラン．ジスタＴ１及びＴ２を介して、ビツト線ＢＯ及
びＢ１に現われる。この差動電圧は第３図の段階１の終
り部分にΔと表記されている如く極めて低い値を有し、
メモリ・セル及びビツト線のキヤパシタに分布する電荷
から生ぜられるものである。差動電圧Δの発生後、トラ
ンジスタＴ３乃至Ｔ５から成るフリツプフロツプが段階
でセツトされる。この段階ではＳＬパルスが現われ、か
くて差動電圧Δの極性に依存してビツト線ＢＯ又はＢ１
がアース電位へ下降される。これはメモＺリ◆セルによ
つてビツト線対ＢＯ，Ｂｌへ結合された極めて低い差動
信号を増巾及びラツチするという効果を有する。第３図
の例では、前以て８ボルトの開始電位へ予充電されたビ
ツト線Ｂ１がアース電位へ下降されるのに対し、ビツト
線対ＢＯの電位はほぼ最初の電位に維持されるものと仮
定する。しかしながら、貯蔵キヤパシタからの漏洩電流
とフリツプフロツプの遷移のために、ビツト線Ｂ１につ
いて実際に確立される電位はＯボルトと１ボルトの間に
あり、ビツト線対ＢＯのそれは７ボルト８ボルトの間に
ある。その後の電荷蓄積状態について云えば、キヤパシ
タＣ１はビツト線ＢＯの電位のためにほぼＶＨの値（８
ボルト）まフで実質的に充電され、そしてキヤパシタＣ
２は実質的に放電されることになる。このように、予備
的に条件付けられた前置増巾用のフリツプフロツプは、
ＳＬパルスの出現に応じて、導通トランジスタＴ４及び
Ｔ５を介してビツト線Ｂ１を十分に・放電させることが
できる。段階１では、トランジスタＴ９及びＴｌＯは両
方とも非導通であるが、これはＢＤパルスによる中間的
バイアスとビツト線ＢＯ及びＢ１がほぼＶＨの値（８ポ
ルト）まで予充電されていたため”である。
もし段階の間にビツト線ＢＯ又はＢ１の電位が１ＢＤパ
ルスの電位一トランジスタＴ９，ＴｌＯのスレツシヨル
ド電圧ＶＴＪより低くなれば、トランジスタＴ９又はＴ
ｌＯの一方へ電流が流れはじめ、そしてトランジスタＴ
３又はＴ４及びＴ５を介してアースへ至ることになる。
トランジスタＴ９又はＴｌＯのどちらが導通するかはキ
ヤパシタＣ１及びＣ２に貯蔵された情報、従つてビツト
線ＢＯ又はＢ１に生ずる差動電圧によつて決定される。
第３図の例ではビツト線Ｂ１がほぼアース電位まて放電
されると仮定したから、トランジスタＴｌＯのゲート電
位（ＢＤパルス）が下降中のビツト線Ｂ１の電位よりも
スレツシヨルド電圧Ｔだけ高くなると、トランジスタＴ
ｌＯが直ちに導通する。この場合、ビツト線，Ｂ１をソ
ース電源とみなし、データ線Ｄ１をトランジスタＴｌＯ
のドレイン電源とみなすことができる。後述する書込み
プロセスでは、この関係は逆になる。このように、段階
の間には貯蔵情報の関数として電流１１又はＩ。が流れ
、差動電流ΔＩを与えるので、この電流を通常の様式で
感知するこができる。以上の内容からすれば、第１図の
基本、構成に不可欠であつた第２増巾段が本発明の実施
態様では全く必要ないことが理解されよ。トランジスタ
Ｔ９及びＴｌＯの他方は非導通状態に確実に維持される
のであるが、このことはビツト線ＢＯ及びＢ１の静止電
圧をＶＨに等しく選び且つＢＤパルスをほぼＨ／２に等
しい中間的電圧に選んだことから容易に理解することが
できよう。
ルスの電位一トランジスタＴ９，ＴｌＯのスレツシヨル
ド電圧ＶＴＪより低くなれば、トランジスタＴ９又はＴ
ｌＯの一方へ電流が流れはじめ、そしてトランジスタＴ
３又はＴ４及びＴ５を介してアースへ至ることになる。
トランジスタＴ９又はＴｌＯのどちらが導通するかはキ
ヤパシタＣ１及びＣ２に貯蔵された情報、従つてビツト
線ＢＯ又はＢ１に生ずる差動電圧によつて決定される。
第３図の例ではビツト線Ｂ１がほぼアース電位まて放電
されると仮定したから、トランジスタＴｌＯのゲート電
位（ＢＤパルス）が下降中のビツト線Ｂ１の電位よりも
スレツシヨルド電圧Ｔだけ高くなると、トランジスタＴ
ｌＯが直ちに導通する。この場合、ビツト線，Ｂ１をソ
ース電源とみなし、データ線Ｄ１をトランジスタＴｌＯ
のドレイン電源とみなすことができる。後述する書込み
プロセスでは、この関係は逆になる。このように、段階
の間には貯蔵情報の関数として電流１１又はＩ。が流れ
、差動電流ΔＩを与えるので、この電流を通常の様式で
感知するこができる。以上の内容からすれば、第１図の
基本、構成に不可欠であつた第２増巾段が本発明の実施
態様では全く必要ないことが理解されよ。トランジスタ
Ｔ９及びＴｌＯの他方は非導通状態に確実に維持される
のであるが、このことはビツト線ＢＯ及びＢ１の静止電
圧をＶＨに等しく選び且つＢＤパルスをほぼＨ／２に等
しい中間的電圧に選んだことから容易に理解することが
できよう。
データ線ＤＯ，Ｄｌの静止電圧はＢＤパルスの電位より
も低くなければよい７というのは、そうでないとトラン
ジスタＴ９及びＴｌＯは非導通状態を維持しないからで
ある。データ線ＤＯ，Ｄｌの静止電圧はトランジスタＴ
９及びＴｌＯにかかるビツト線部分の電位よりも若干低
いことが望ましい。このようにすれば、仮りに段階１の
間に差動電圧Δが生じた際予充電された貯蔵キヤパシタ
へ接続されたビツト線に不可避的な電位変動が生じたと
しても、このビツト線の電位は理論的には変化しないま
まに留まり、従つてトランジスタＴ９及びＴｌＯは段階
１の間非導通状態に確実に維持されることになる。前記
のアクセス・サイクルは、段階の終り部分でまずＢＤパ
ルスが、次いでＷＬパルスが、そして最後にＳＬパルス
がそれぞれの開始電位へ下降するとき終了し、このよう
にしてビツト線ＢＯ及びＢ１がデータ線ＤＯ及びＤ１か
ら切離される。
も低くなければよい７というのは、そうでないとトラン
ジスタＴ９及びＴｌＯは非導通状態を維持しないからで
ある。データ線ＤＯ，Ｄｌの静止電圧はトランジスタＴ
９及びＴｌＯにかかるビツト線部分の電位よりも若干低
いことが望ましい。このようにすれば、仮りに段階１の
間に差動電圧Δが生じた際予充電された貯蔵キヤパシタ
へ接続されたビツト線に不可避的な電位変動が生じたと
しても、このビツト線の電位は理論的には変化しないま
まに留まり、従つてトランジスタＴ９及びＴｌＯは段階
１の間非導通状態に確実に維持されることになる。前記
のアクセス・サイクルは、段階の終り部分でまずＢＤパ
ルスが、次いでＷＬパルスが、そして最後にＳＬパルス
がそれぞれの開始電位へ下降するとき終了し、このよう
にしてビツト線ＢＯ及びＢ１がデータ線ＤＯ及びＤ１か
ら切離される。
トランジスタＴ３乃至Ｔ５から成る前置増巾用のフリツ
プフロツプは、この段階の間ビツト線Ｂ１をアース電位
に維持し且つビツト線ＢＯをほぼＶＨに維持することに
よつて、完全な差動電圧すなわち貯蔵情報を確実に保持
する。かくして、ＷＬパルスによつて依然として導通状
態に維持されているトランジスタＴ１及びＴ２を介して
、貯蔵情報がキヤパシタＣ１及びＣ２へ正しく再書込み
される。ＷＬパルスを下降させると、キヤパシタＣ１及
びＣ２の蓄積電荷はビツト線対ＢＯ及びＢ１から分離さ
れる。その後、ＳＬパルスを取除くことができる。第３
図の段階はビツト線対ＢＯ及びＢ１の再充電プロセスを
示す。
プフロツプは、この段階の間ビツト線Ｂ１をアース電位
に維持し且つビツト線ＢＯをほぼＶＨに維持することに
よつて、完全な差動電圧すなわち貯蔵情報を確実に保持
する。かくして、ＷＬパルスによつて依然として導通状
態に維持されているトランジスタＴ１及びＴ２を介して
、貯蔵情報がキヤパシタＣ１及びＣ２へ正しく再書込み
される。ＷＬパルスを下降させると、キヤパシタＣ１及
びＣ２の蓄積電荷はビツト線対ＢＯ及びＢ１から分離さ
れる。その後、ＳＬパルスを取除くことができる。第３
図の段階はビツト線対ＢＯ及びＢ１の再充電プロセスを
示す。
この段階では、ＲＢＬ（書直し）パルスが生ぜられる。
ＲＢＬパルスの電位はＨよりも高く、たとえば１１ボル
トに選ぶことが望ましい。この値が選ばれたのは、ビツ
ト線ＢＯ及びＢ１をトランジスタＴ６及びＴ７を介して
電圧ＶＨまで速かに予充電することができるからであり
、またビツト線ＢＯ及びＢ１の電位を（トランジスタＴ
６及びＴ７のスレツシヨルド電圧によつて影響されない
ように）トランジスタＴ８を介して最適の電位に平衡化
すなわち均圧化することができるからである。このよう
な高い電位を有する制御パルスは所謂ブートストラツプ
回路によつて周知の様式で発生することができる。書込
みプロセスではワード線ＷＬの付勢ともにデータ線ＤＯ
及びＤ１データ線の一方が望ましくはアース電位へ下降
される。
ＲＢＬパルスの電位はＨよりも高く、たとえば１１ボル
トに選ぶことが望ましい。この値が選ばれたのは、ビツ
ト線ＢＯ及びＢ１をトランジスタＴ６及びＴ７を介して
電圧ＶＨまで速かに予充電することができるからであり
、またビツト線ＢＯ及びＢ１の電位を（トランジスタＴ
６及びＴ７のスレツシヨルド電圧によつて影響されない
ように）トランジスタＴ８を介して最適の電位に平衡化
すなわち均圧化することができるからである。このよう
な高い電位を有する制御パルスは所謂ブートストラツプ
回路によつて周知の様式で発生することができる。書込
みプロセスではワード線ＷＬの付勢ともにデータ線ＤＯ
及びＤ１データ線の一方が望ましくはアース電位へ下降
される。
かくして、依然として存在しいる蓄積電荷の形の貯蔵情
報を外部から書直すことができる。ビツト線スイツチを
形成するトランジスタＴ９及びＴｌＯは、この場合、読
出しプロセスと逆の電流を供給する。本発明に従つて制
御パルス◆シーケンスの重要な点は、それが読出し及び
書込みプロセスの両方について同じであるということで
ある。この型の周知の回路と本発明の回路とを比較する
と、前者は４種類の制御パルスを必要とするうえこれら
のパルスは時間に関し極めてクリチカルでなければなら
ないのに対し、後者はＷＬ及びＳＬパルスについてのみ
クリチカルな要求を課すにすぎない。この違いは、一層
短いメモリ・アクセス時間が可能か否かという違いにな
つて現われる。最後に、第４Ａ図及び第４Ｂ図を参照し
て、本発明と先行技術を一般化した形で比較する。
報を外部から書直すことができる。ビツト線スイツチを
形成するトランジスタＴ９及びＴｌＯは、この場合、読
出しプロセスと逆の電流を供給する。本発明に従つて制
御パルス◆シーケンスの重要な点は、それが読出し及び
書込みプロセスの両方について同じであるということで
ある。この型の周知の回路と本発明の回路とを比較する
と、前者は４種類の制御パルスを必要とするうえこれら
のパルスは時間に関し極めてクリチカルでなければなら
ないのに対し、後者はＷＬ及びＳＬパルスについてのみ
クリチカルな要求を課すにすぎない。この違いは、一層
短いメモリ・アクセス時間が可能か否かという違いにな
つて現われる。最後に、第４Ａ図及び第４Ｂ図を参照し
て、本発明と先行技術を一般化した形で比較する。
周知の回路装置では、ビツト線スイツチは両スイツチが
常に同じ状態を呈するようにＢＤ（ビツト解読）パルス
を介して制御される。ビツト線ＢＯ及びＢ１は両者とも
データ線ＤＯ及ひＤ１へ接続されるか又はこれらのデー
タ線から両者とも切離されるかのどちらかてある。かく
て、電位を下降さノれていないビツト線は外部から妨害
を受け、従つて微小な読出し信号が影響されることにな
る。このため、メモリ・チツプから貯蔵信号が読出され
る前に第２増巾段を設けねばならなかつた。このことは
第４Ａ図のスイツチング素子を結合する太７い実線によ
つて示されている。この先行技術と比較すると、本発明
は予充電電圧の半分の値を有するＢＤパルスをビツト線
スイツチに加えて該スイツチをプリセツトしているにす
ぎない。予充電電圧の値は、ビツト線に現われる差動電
圧により２ク個のビツト線スイツチのうち一方のみが導
通し且つ下降された電位を有するビツト線を関連するデ
ータ線へ接続するような値に選ばれている。他方のビツ
ト線はその関連するデータ線から切離されたまに留まる
。かくて、第４Ｂ図の矢印によつて示されるように、各
ビツト線の電位に基いて最終的なスイツチ・イン条件が
導かれる。
常に同じ状態を呈するようにＢＤ（ビツト解読）パルス
を介して制御される。ビツト線ＢＯ及びＢ１は両者とも
データ線ＤＯ及ひＤ１へ接続されるか又はこれらのデー
タ線から両者とも切離されるかのどちらかてある。かく
て、電位を下降さノれていないビツト線は外部から妨害
を受け、従つて微小な読出し信号が影響されることにな
る。このため、メモリ・チツプから貯蔵信号が読出され
る前に第２増巾段を設けねばならなかつた。このことは
第４Ａ図のスイツチング素子を結合する太７い実線によ
つて示されている。この先行技術と比較すると、本発明
は予充電電圧の半分の値を有するＢＤパルスをビツト線
スイツチに加えて該スイツチをプリセツトしているにす
ぎない。予充電電圧の値は、ビツト線に現われる差動電
圧により２ク個のビツト線スイツチのうち一方のみが導
通し且つ下降された電位を有するビツト線を関連するデ
ータ線へ接続するような値に選ばれている。他方のビツ
ト線はその関連するデータ線から切離されたまに留まる
。かくて、第４Ｂ図の矢印によつて示されるように、各
ビツト線の電位に基いて最終的なスイツチ・イン条件が
導かれる。
第１図はメモリ・チツプの基本構成を示す概略プロツク
図、第２図はビツト線対へ接続された本発明のアクセス
回路を示す詳細回路図、第３図は第２図のアクセス回路
へ適用される諸パルスのシーケンスを示す波形図、第４
Ａ図、第４Ｂ図は先行技術と本発明のビツト線スイツチ
の動作を比較して示すための概略図である。
図、第２図はビツト線対へ接続された本発明のアクセス
回路を示す詳細回路図、第３図は第２図のアクセス回路
へ適用される諸パルスのシーケンスを示す波形図、第４
Ａ図、第４Ｂ図は先行技術と本発明のビツト線スイツチ
の動作を比較して示すための概略図である。
Claims (1)
- １ 行線及び列線の各マトリックス交点にそれぞれ配設
された複数の動的半導体メモリ・セルと、所定の行線を
選択する行線選択手段と、前記行線選択手段によつて所
定に行線が選択されるとき複数対の前記列線に生ぜられ
たデータ信号を検知し且つ増幅するように該複数対の列
線へそれぞれ接続された複数の差動式前置増幅器と、前
記複数対の列線を少くとも１対のデータ線へそれぞれ選
択的に結合するための複数対の電界効果トランジスタ型
スイッテとを備えた動的半導体メモリにおいて、前記列
線を第１の貯蔵論理状態に対応する第１の基準電位へ予
充電する列線予充電手段と、前記データ線を第２の貯蔵
論理状態に対応する電位より大きく且つ前記第１の基準
電位より前記電界効果トランジスタのスレッショルド電
圧分以上小さい第２の基準電位へ予充電するデータ線予
充電手段と、選択された１対の前記電界効果トランジス
タ型スイッチのゲート電極へ前記第２の基準電位と略等
しく且つ該第２の基準電位より前記スレッショルド電圧
分以上大きくない第３の基準電位を共通に供給する列線
選択手段とを備え、前記１対の電界効果トランジスタ型
スイツチへ接続された１対の列線のうち一方の列線に現
われるデータ信号の電位が前記第３の基準電位より前記
スレッショルド電圧分以上小さくなるとき該一方の列線
に関連する該電界効果トランジスタ型スイッチを導通さ
せるようにしたことを特徴とする、動的半導体メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2712735.1 | 1977-03-23 | ||
| DE2712735A DE2712735B1 (de) | 1977-03-23 | 1977-03-23 | Lese-/Schreibzugriffschaltung zu Speicherzellen eines Speichers und Verfahren zu ihrem Betrieb |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53117344A JPS53117344A (en) | 1978-10-13 |
| JPS6044751B2 true JPS6044751B2 (ja) | 1985-10-05 |
Family
ID=6004436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53023694A Expired JPS6044751B2 (ja) | 1977-03-23 | 1978-03-03 | 動的半導体メモリ |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4112512A (ja) |
| JP (1) | JPS6044751B2 (ja) |
| DE (1) | DE2712735B1 (ja) |
| FR (1) | FR2385179A1 (ja) |
| GB (1) | GB1560367A (ja) |
| IT (1) | IT1110464B (ja) |
| NL (1) | NL7803023A (ja) |
| SE (1) | SE422853B (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2855118C2 (de) * | 1978-12-20 | 1981-03-26 | IBM Deutschland GmbH, 70569 Stuttgart | Dynamischer FET-Speicher |
| US4274013A (en) * | 1979-02-09 | 1981-06-16 | Bell Telephone Laboratories, Incorporated | Sense amplifier |
| JPS595989B2 (ja) * | 1980-02-16 | 1984-02-08 | 富士通株式会社 | スタティック型ランダムアクセスメモリ |
| US4344156A (en) * | 1980-10-10 | 1982-08-10 | Inmos Corporation | High speed data transfer for a semiconductor memory |
| JPS589285A (ja) * | 1981-07-08 | 1983-01-19 | Toshiba Corp | 半導体装置 |
| EP0078338B1 (de) * | 1981-10-30 | 1986-02-05 | Ibm Deutschland Gmbh | FET-Speicher |
| JPS6151692A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 記憶装置 |
| JPS61239493A (ja) * | 1985-04-05 | 1986-10-24 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0766664B2 (ja) * | 1988-11-28 | 1995-07-19 | 日本電気株式会社 | 半導体メモリ回路 |
| JPH0762955B2 (ja) * | 1989-05-15 | 1995-07-05 | 株式会社東芝 | ダイナミック型ランダムアクセスメモリ |
| JPH02301097A (ja) * | 1989-05-15 | 1990-12-13 | Toshiba Corp | ダイナミック型ランダムアクセスメモリ |
| JPH03154288A (ja) * | 1989-11-10 | 1991-07-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2781080B2 (ja) * | 1991-04-09 | 1998-07-30 | 三菱電機株式会社 | ランダムアクセスメモリ |
| US5907251A (en) * | 1996-11-22 | 1999-05-25 | International Business Machines Corp. | Low voltage swing capacitive bus driver device |
| US6195027B1 (en) | 1999-04-30 | 2001-02-27 | International Business Machines Corporation | Capacitive precharging and discharging network for converting N bit input into M bit output |
| US6549476B2 (en) | 2001-04-09 | 2003-04-15 | Micron Technology, Inc. | Device and method for using complementary bits in a memory array |
| US6791859B2 (en) * | 2001-11-20 | 2004-09-14 | Micron Technology, Inc. | Complementary bit PCRAM sense amplifier and method of operation |
| US6791885B2 (en) | 2002-02-19 | 2004-09-14 | Micron Technology, Inc. | Programmable conductor random access memory and method for sensing same |
| US6731528B2 (en) * | 2002-05-03 | 2004-05-04 | Micron Technology, Inc. | Dual write cycle programmable conductor memory system and method of operation |
| JP2012114215A (ja) * | 2010-11-24 | 2012-06-14 | Elpida Memory Inc | 半導体装置及びそのレイアウト方法 |
| WO2013158088A1 (en) * | 2012-04-18 | 2013-10-24 | Hewlett-Packard Development Company, L.P. | Circuit providing dc voltages to differential signal lines via restore pulse |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3760381A (en) * | 1972-06-30 | 1973-09-18 | Ibm | Stored charge memory detection circuit |
| US3771147A (en) * | 1972-12-04 | 1973-11-06 | Bell Telephone Labor Inc | Igfet memory system |
| US3806898A (en) * | 1973-06-29 | 1974-04-23 | Ibm | Regeneration of dynamic monolithic memories |
| US3949381A (en) * | 1974-07-23 | 1976-04-06 | International Business Machines Corporation | Differential charge transfer sense amplifier |
| US3967252A (en) * | 1974-10-03 | 1976-06-29 | Mostek Corporation | Sense AMP for random access memory |
-
1977
- 1977-03-23 DE DE2712735A patent/DE2712735B1/de active Granted
- 1977-12-22 US US05/863,566 patent/US4112512A/en not_active Expired - Lifetime
-
1978
- 1978-02-15 FR FR7804979A patent/FR2385179A1/fr active Granted
- 1978-02-22 GB GB7134/78A patent/GB1560367A/en not_active Expired
- 1978-03-03 JP JP53023694A patent/JPS6044751B2/ja not_active Expired
- 1978-03-15 IT IT21202/78A patent/IT1110464B/it active
- 1978-03-17 SE SE7803096A patent/SE422853B/sv unknown
- 1978-03-21 NL NL7803023A patent/NL7803023A/xx not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53117344A (en) | 1978-10-13 |
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