JP2002269986A - マルチプレクサ並びにこれを用いたメモリ回路及び半導体装置 - Google Patents
マルチプレクサ並びにこれを用いたメモリ回路及び半導体装置Info
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Abstract
(57)【要約】
【課題】オフ状態のスイッチに流れるリーク電流により
生ずる相補的なデータバスライン対の電位差のばらつき
を低減して動作を高速化する。 【解決手段】同電位にプリチャージされるバスラインＤ
Ｂ及び＊ＤＢに接続された互いに同一構成の４スイッチ
回路を有し、第１のスイッチ回路は、相補的な信号が供
給される入力信号線ＳＩ１及び＊ＳＩ１のＳＩ１とバス
ラインＤＢとの間及び＊ＳＩ１とバスライン＊ＤＢとの
間にそれぞれスイッチ１１及び１２が接続され、入力信
号線ＳＩ１とバスライン＊ＤＢとの間及び入力信号線＊
ＳＩ１とバスラインＤＢとの間にそれぞれダミースイッ
チ３１及び３２が接続されている。スイッチ１１〜１８
がデコーダ出力で選択的にオン／オフ制御されるのに対
し、ダミースイッチ３１〜３８は常にオフである。
生ずる相補的なデータバスライン対の電位差のばらつき
を低減して動作を高速化する。 【解決手段】同電位にプリチャージされるバスラインＤ
Ｂ及び＊ＤＢに接続された互いに同一構成の４スイッチ
回路を有し、第１のスイッチ回路は、相補的な信号が供
給される入力信号線ＳＩ１及び＊ＳＩ１のＳＩ１とバス
ラインＤＢとの間及び＊ＳＩ１とバスライン＊ＤＢとの
間にそれぞれスイッチ１１及び１２が接続され、入力信
号線ＳＩ１とバスライン＊ＤＢとの間及び入力信号線＊
ＳＩ１とバスラインＤＢとの間にそれぞれダミースイッ
チ３１及び３２が接続されている。スイッチ１１〜１８
がデコーダ出力で選択的にオン／オフ制御されるのに対
し、ダミースイッチ３１〜３８は常にオフである。
Description
【発明の属する技術分野】本発明は、相補信号入出力か
つプリチャージ型のマルチプレクサ並びにこれを用いた
メモリ回路及び半導体装置に関する。
つプリチャージ型のマルチプレクサ並びにこれを用いた
メモリ回路及び半導体装置に関する。
【従来の技術】図７は、従来のマルチプレクサ１０の概
略回路図である。図７中、＊が付加された信号及び信号
線は、ロウアクティブであることを示している。このマ
ルチプレクサ１０は、例えばメモリ回路のコラム選択回
路として用いられる。図７では簡単化のために、マルチ
プレクサ１０が４ビット入力である場合を示している。
入力信号線ＳＩ１〜ＳＩ４はそれぞれ、スイッチ１１〜
１４を介してデータバスラインＤＢに接続され、入力信
号線ＳＩ１〜ＳＩ４と相補的な＊ＳＩ１〜ＳＩ４はそれ
ぞれスイッチ１５〜１８を介して、データバスラインＤ
Ｂと相補的なデータバスライン＊ＤＢに接続されてい
る。スイッチ１１〜１８はいずれも、ＰＭＯＳトランジ
スタとＮＭＯＳトランジスタとが並列接続された構成で
ある。スイッチ１１〜１４のＮＭＯＳトランジスタのゲ
ートにはそれぞれ、デコーダ２０の出力が供給される入
力選択線Ｃ１〜Ｃ４が接続され、スイッチ１１〜１４の
ＰＭＯＳトランジスタのゲートにはそれぞれ、入力選択
線Ｃ１〜Ｃ４と相補的な入力選択線＊Ｃ１〜＊Ｃ４が接
続されている。デコーダ２０は、出力イネーブル信号Ｅ
Ｎが活性の時、２ビットの選択制御信号ＳＥＬの値に応
じて一対のスイッチをオンにする。データバスラインＤ
Ｂ及び＊ＤＢは、チャージ回路２１の出力端に接続さ
れ、選択制御前にプリチャージ信号＊ＰＣＧが低レベル
にされて、入力データ信号の高レベルと同じ電位でプリ
チャージされる。データバスラインＤＢと＊ＤＢの電位
差はセンスアンプ回路２２に供給され、増幅されて相補
的な出力信号ＳＯ及び＊ＳＯとして取り出される。図８
は、図７の入力信号線ＳＩ１及び＊ＳＩ１が選択され、
信号ＳＯ及び＊ＳＯとして出力される場合の動作を示す
波形図である。最初、出力イネーブル信号ＥＮが不活性
でスイッチ１１〜１８が全てオフである。この状態でプ
リチャージ信号＊ＰＣＧが低レベルになって、チャージ
回路２１によりデータバスラインＤＢ及び＊ＤＢが高レ
ベルにプリチャージされる。この間に、４ビットのデー
タがマルチプレクサ１０に供給される。図７中に示すよ
うに、入力信号線ＳＩ１及び＊ＳＩ２〜＊ＳＩ４が高レ
ベル（‘Ｈ’）で、入力信号線＊ＳＩ１及びＳＩ２〜Ｓ
Ｉ４が低レベル（‘Ｌ’）であるとする。次に、プリチ
ャージ信号＊ＰＣＧが高レベルになって、このプリチャ
ージが停止され、データバスラインＤＢ及び＊ＤＢがフ
ローティング状態になる。一方、出力イネーブル信号Ｅ
Ｎが活性になって、デコーダ２０により入力選択線Ｃ１
及び＊Ｃ１がそれぞれ高レベル及び低レベルに遷移し、
スイッチ１１及び１５がオンになる。入力信号線＊ＳＩ
１が低レベルであるので、データバスライン＊ＤＢから
スイッチ１１を介し入力信号線ＳＩ１へ正電荷が移動し
て、データバスライン＊ＤＢの電位が低下する。メモリ
の場合、入力信号線ＳＩ１〜ＳＩ４及び＊ＳＩ１〜ＳＩ
４の抵抗と寄生容量及びスイッチ１１〜１８のオン抵抗
が比較的大きいので、抵抗と容量の積である時定数が比
較的大きく、この電位の低下は緩やかである。センスア
ンプ駆動信号ＳＡＤが高レベルになってセンスアンプ回
路２２が活性化され、これによりデータバスラインＤＢ
と＊ＤＢの電位差が増幅され、出力信号ＳＯ及び＊ＳＯ
として出力される。ノイズによるセンスアンプ回路２２
の誤動作を防止するため、データバスラインＤＢと＊Ｄ
Ｂの電位差ΔＶが約１００ｍＶになったと想定される時
点でセンスアンプ回路２２が活性化される。ここで、全
トランジスタの閾値を低下させれば、動作を高速化する
ことができる。しかし、トランジスタスイッチ１１〜１
８の閾値も低下するので、これらのオフ時のリーク電流
が増加し、高レベルのデータバスラインＤＢからスイッ
チ１２〜１４を介し低レベルの入力信号線ＳＩ２〜ＳＩ
４へ移動する正電荷の量が増加し、データバスライン＊
ＤＢのみならずデータバスラインＤＢの電位も低下す
る。このため、電位差ΔＶが約１００ｍＶに達するまで
の時間が長くなり、センスアンプ回路２２の活性化開始
時点を遅らせなければならず、高速化が妨げられる。ま
た、マルチプレクサ１０の４ビット入力データ値に応じ
てこのリーク電流が異なるので、データバスラインＤＢ
と＊ＤＢの電位差にばらつきが生ずる。設計において
は、最悪条件下でも誤動作しないようにしなければなら
ず、このばらつきは動作の高速化を妨げる。
略回路図である。図７中、＊が付加された信号及び信号
線は、ロウアクティブであることを示している。このマ
ルチプレクサ１０は、例えばメモリ回路のコラム選択回
路として用いられる。図７では簡単化のために、マルチ
プレクサ１０が４ビット入力である場合を示している。
入力信号線ＳＩ１〜ＳＩ４はそれぞれ、スイッチ１１〜
１４を介してデータバスラインＤＢに接続され、入力信
号線ＳＩ１〜ＳＩ４と相補的な＊ＳＩ１〜ＳＩ４はそれ
ぞれスイッチ１５〜１８を介して、データバスラインＤ
Ｂと相補的なデータバスライン＊ＤＢに接続されてい
る。スイッチ１１〜１８はいずれも、ＰＭＯＳトランジ
スタとＮＭＯＳトランジスタとが並列接続された構成で
ある。スイッチ１１〜１４のＮＭＯＳトランジスタのゲ
ートにはそれぞれ、デコーダ２０の出力が供給される入
力選択線Ｃ１〜Ｃ４が接続され、スイッチ１１〜１４の
ＰＭＯＳトランジスタのゲートにはそれぞれ、入力選択
線Ｃ１〜Ｃ４と相補的な入力選択線＊Ｃ１〜＊Ｃ４が接
続されている。デコーダ２０は、出力イネーブル信号Ｅ
Ｎが活性の時、２ビットの選択制御信号ＳＥＬの値に応
じて一対のスイッチをオンにする。データバスラインＤ
Ｂ及び＊ＤＢは、チャージ回路２１の出力端に接続さ
れ、選択制御前にプリチャージ信号＊ＰＣＧが低レベル
にされて、入力データ信号の高レベルと同じ電位でプリ
チャージされる。データバスラインＤＢと＊ＤＢの電位
差はセンスアンプ回路２２に供給され、増幅されて相補
的な出力信号ＳＯ及び＊ＳＯとして取り出される。図８
は、図７の入力信号線ＳＩ１及び＊ＳＩ１が選択され、
信号ＳＯ及び＊ＳＯとして出力される場合の動作を示す
波形図である。最初、出力イネーブル信号ＥＮが不活性
でスイッチ１１〜１８が全てオフである。この状態でプ
リチャージ信号＊ＰＣＧが低レベルになって、チャージ
回路２１によりデータバスラインＤＢ及び＊ＤＢが高レ
ベルにプリチャージされる。この間に、４ビットのデー
タがマルチプレクサ１０に供給される。図７中に示すよ
うに、入力信号線ＳＩ１及び＊ＳＩ２〜＊ＳＩ４が高レ
ベル（‘Ｈ’）で、入力信号線＊ＳＩ１及びＳＩ２〜Ｓ
Ｉ４が低レベル（‘Ｌ’）であるとする。次に、プリチ
ャージ信号＊ＰＣＧが高レベルになって、このプリチャ
ージが停止され、データバスラインＤＢ及び＊ＤＢがフ
ローティング状態になる。一方、出力イネーブル信号Ｅ
Ｎが活性になって、デコーダ２０により入力選択線Ｃ１
及び＊Ｃ１がそれぞれ高レベル及び低レベルに遷移し、
スイッチ１１及び１５がオンになる。入力信号線＊ＳＩ
１が低レベルであるので、データバスライン＊ＤＢから
スイッチ１１を介し入力信号線ＳＩ１へ正電荷が移動し
て、データバスライン＊ＤＢの電位が低下する。メモリ
の場合、入力信号線ＳＩ１〜ＳＩ４及び＊ＳＩ１〜ＳＩ
４の抵抗と寄生容量及びスイッチ１１〜１８のオン抵抗
が比較的大きいので、抵抗と容量の積である時定数が比
較的大きく、この電位の低下は緩やかである。センスア
ンプ駆動信号ＳＡＤが高レベルになってセンスアンプ回
路２２が活性化され、これによりデータバスラインＤＢ
と＊ＤＢの電位差が増幅され、出力信号ＳＯ及び＊ＳＯ
として出力される。ノイズによるセンスアンプ回路２２
の誤動作を防止するため、データバスラインＤＢと＊Ｄ
Ｂの電位差ΔＶが約１００ｍＶになったと想定される時
点でセンスアンプ回路２２が活性化される。ここで、全
トランジスタの閾値を低下させれば、動作を高速化する
ことができる。しかし、トランジスタスイッチ１１〜１
８の閾値も低下するので、これらのオフ時のリーク電流
が増加し、高レベルのデータバスラインＤＢからスイッ
チ１２〜１４を介し低レベルの入力信号線ＳＩ２〜ＳＩ
４へ移動する正電荷の量が増加し、データバスライン＊
ＤＢのみならずデータバスラインＤＢの電位も低下す
る。このため、電位差ΔＶが約１００ｍＶに達するまで
の時間が長くなり、センスアンプ回路２２の活性化開始
時点を遅らせなければならず、高速化が妨げられる。ま
た、マルチプレクサ１０の４ビット入力データ値に応じ
てこのリーク電流が異なるので、データバスラインＤＢ
と＊ＤＢの電位差にばらつきが生ずる。設計において
は、最悪条件下でも誤動作しないようにしなければなら
ず、このばらつきは動作の高速化を妨げる。
【発明が解決しようとする課題】本発明の目的は、この
ような問題点に鑑み、オフ状態のスイッチに流れるリー
ク電流により生ずる相補的なデータバスライン対の電位
差のばらつきを低減して動作を高速化することが可能な
マルチプレクサ並びにこれを用いたメモリ回路及び半導
体装置を提供することにある。
ような問題点に鑑み、オフ状態のスイッチに流れるリー
ク電流により生ずる相補的なデータバスライン対の電位
差のばらつきを低減して動作を高速化することが可能な
マルチプレクサ並びにこれを用いたメモリ回路及び半導
体装置を提供することにある。
【課題を解決するための手段及びその作用効果】本発明
によるマルチプレクサの一態様では、同電位にプリチャ
ージされる第１及び第２出力バスラインに接続された複
数のスイッチ回路と、該複数のスイッチ回路の１つを選
択的にオンにする選択制御回路とを有し、各スイッチ回
路は、相補的な信号が供給される第１及び第２入力信号
線の該第１入力信号線と該第１出力バスラインとの間及
び該第２入力信号線と該第２出力バスラインとの間にそ
れぞれ接続され、選択制御信号に応じてオン／オフされ
る第１及び第２スイッチと、該第１入力信号線と該第２
出力バスラインとの間及び該第２入力信号線と該第１出
力バスラインとの間にそれぞれ接続され、オフにされる
第１及び第２ダミースイッチとを有する。この構成によ
れば、全てのスイッチ回路の第１及び第２スイッチがオ
フで、各スイッチ回路の第１及び第２入力信号線に相補
的な信号が供給され、第１及び第２出力バスラインが同
電位にプリチャージされている状態では、第１出力バス
ラインとこれにスイッチ及びダミースイッチを介して接
続された入力信号線との間に流れるリーク電流の値は、
第２出力バスラインとこれにスイッチ及びダミースイッ
チを介して接続された入力信号線との間に流れるリーク
電流の値にほぼ等しくなる。このため、データバスライ
ンＤＢと＊ＤＢの電位差は０を維持し、電位差を増幅す
るセンスアンプ回路２２にとっては、リーク電流が無い
場合と同じである。したがって、選択制御信号によりい
ずれか１つのスイッチ回路が選択された時、第１及び第
２データバスライン間の電位差に対するリーク電流の影
響は殆どなくなる。これにより、マルチプレクサに対す
る並列データ入力値に起因する該電位差のばらつきが防
止されるとともに、リーク電流による該電位差の低減が
抑制されて、動作の高速化が達成される。本発明の他の
目的、構成及び効果は以下の説明から明らかになる。
によるマルチプレクサの一態様では、同電位にプリチャ
ージされる第１及び第２出力バスラインに接続された複
数のスイッチ回路と、該複数のスイッチ回路の１つを選
択的にオンにする選択制御回路とを有し、各スイッチ回
路は、相補的な信号が供給される第１及び第２入力信号
線の該第１入力信号線と該第１出力バスラインとの間及
び該第２入力信号線と該第２出力バスラインとの間にそ
れぞれ接続され、選択制御信号に応じてオン／オフされ
る第１及び第２スイッチと、該第１入力信号線と該第２
出力バスラインとの間及び該第２入力信号線と該第１出
力バスラインとの間にそれぞれ接続され、オフにされる
第１及び第２ダミースイッチとを有する。この構成によ
れば、全てのスイッチ回路の第１及び第２スイッチがオ
フで、各スイッチ回路の第１及び第２入力信号線に相補
的な信号が供給され、第１及び第２出力バスラインが同
電位にプリチャージされている状態では、第１出力バス
ラインとこれにスイッチ及びダミースイッチを介して接
続された入力信号線との間に流れるリーク電流の値は、
第２出力バスラインとこれにスイッチ及びダミースイッ
チを介して接続された入力信号線との間に流れるリーク
電流の値にほぼ等しくなる。このため、データバスライ
ンＤＢと＊ＤＢの電位差は０を維持し、電位差を増幅す
るセンスアンプ回路２２にとっては、リーク電流が無い
場合と同じである。したがって、選択制御信号によりい
ずれか１つのスイッチ回路が選択された時、第１及び第
２データバスライン間の電位差に対するリーク電流の影
響は殆どなくなる。これにより、マルチプレクサに対す
る並列データ入力値に起因する該電位差のばらつきが防
止されるとともに、リーク電流による該電位差の低減が
抑制されて、動作の高速化が達成される。本発明の他の
目的、構成及び効果は以下の説明から明らかになる。
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。図中、＊が付加された信号及び信号
線はロウアクティブであることを示している。 ［第１実施形態］図１は、本発明の第１実施形態のマル
チプレクサ１０Ａを示す概略回路図である。図７と同一
構成要素には、同一符号を付してその説明を省略する。
このマルチプレクサ１０Ａでは、その動作の高速化を図
るために全トランジスタの閾値が低く設定されている。
このため、上述のようにオフ状態のスイッチに流れるリ
ーク電流が増加する。また、スイッチ１１〜１４を介し
てデータバスラインＤＢに接続された入力信号線ＳＩ１
〜ＳＩ４と、データバスライン＊ＤＢとの間にそれぞ
れ、ダミースイッチ３１〜３４が接続され、スイッチ１
５〜１８を介してデータバスライン＊ＤＢに接続された
入力信号線＊ＳＩ１〜＊ＳＩ４と、データバスラインＤ
Ｂとの間にそれぞれ、ダミースイッチ３５〜３８が接続
されている。ダミースイッチ３１〜３８のＰＭＯＳトラ
ンジスタ及びＮＭＯＳトランジスタのゲートはそれぞれ
内部電源電位ＶＤＤ及びグランド電位ＧＮＤに接続され
ており、ダミースイッチ３１〜３８は常時オフになって
いる。ダミースイッチ３５〜３８はスイッチ１１〜１８
と同一構成及び同一サイズであり、動作特性も同一であ
る。デコーダ２０の出力の高レベル及び低レベルはそれ
ぞれ内部電源電位ＶＤＤ及びグランド電位ＧＮＤであ
り、オフ状態のダミースイッチ３１〜３８はオフ状態の
スイッチ１１〜１８と同一特性を有する。他の点は、図
７のマルチプレクサ１０と同一である。図２は、図１の
入力信号線ＳＩ１及び＊ＳＩ１が選択され、出力信号Ｓ
Ｏ及び＊ＳＯとして出力される場合の動作を示す波形図
であり、図８と対応している。次に、この場合の動作を
説明する。最初、出力イネーブル信号ＥＮが不活性でス
イッチ１１〜１８は全てオフである。この時、データバ
スラインＤＢ及び＊ＤＢはいずれもオフ状態のスイッチ
又はダミースイッチを介して入力信号線ＳＩ１〜ＳＩ４
及び＊ＳＩ１〜＊ＳＩ４に接続されている。また、プリ
チャージ信号＊ＰＣＧが低レベルで、チャージ回路２１
によりデータバスラインＤＢ及び＊ＤＢが高レベルにプ
リチャージされる。この間に、４ビットのデータがマル
チプレクサ１０に供給される。この状態で仮に、プリチ
ャージ信号＊ＰＣＧを高レベルにしデータバスラインＤ
Ｂ及び＊ＤＢに対するプリチャージを停止させて、デー
タバスラインＤＢ及び＊ＤＢをフローティング状態にす
ると、データバスラインＤＢ及び＊ＤＢから低レベルの
入力信号線にリーク電流が流れる。しかし、マルチプレ
クサ１０Ａの４ビット入力値によらず、データバスライ
ンＤＢ及び＊ＤＢのいずれからも、オフ状態のスイッチ
１１〜１８又はダミースイッチ３１〜３８を介して４本
の低レベル入力信号線へリーク電流が流れるので、デー
タバスラインＤＢから入力信号線に流れるリーク電流と
データバスライン＊ＤＢから入力信号線に流れるリーク
電流とが、同じ値になる。このため、データバスライン
ＤＢと＊ＤＢの電位差は０を維持し、電位差を増幅する
センスアンプ回路２２にとっては、リーク電流が無い場
合と同じである。したがって、次にプリチャージ信号＊
ＰＣＧが高レベルになってプリチャージが停止されると
ともに、出力イネーブル信号ＥＮが活性になってデコー
ダ２０により入力選択線Ｃ１及び＊Ｃ１がそれぞれ高レ
ベル及び低レベルに遷移し、スイッチ１１及び１５がオ
ンになった場合、データバスラインＤＢと＊ＤＢの電位
差に対するリーク電流の影響は殆どなくなる。これによ
り、マルチプレクサ１０Ａの４ビット入力値に起因する
データバスラインＤＢと＊ＤＢとの電位差のばらつきが
防止されるとともに、リーク電流によるデータバスライ
ンＤＢと＊ＤＢとの電位差の低減が抑制され、図２に示
すように従来よりも早い時点でセンスアンプ回路２２を
活性化させることが可能となり、高速化が達成される。
他の点は、図８に関し説明した動作と同一である。 ［第２実施形態］図３は、図１のマルチプレクサ１０Ａ
を用いた本発明の第２実施形態のＳＲＡＭ回路を示す概
略図である。簡単化のために、図３には２行４列のメモ
リセルＭＣ１１〜ＭＣ１４及びＭＣ２１〜ＭＣ２４を備
えたメモリセルアレイが示されている。このＳＲＡＭ回
路は、ＳＲＡＭメモリデバイス又はプロセッサなどの半
導体装置に形成されている。このＳＲＡＭ回路では、相
補的な一対のデータバスラインＤＢ及び＊ＤＢに、コラ
ム回路４１〜４４が接続されている。コラム回路４１で
は、メモリセルＭＣ１１の制御入力端がワード線ＷＬ１
に接続され、メモリセルＭＣ１１の第１及び第２のデー
タ端がそれぞれビット線Ｂ１及び＊Ｂ１に接続されてい
る。メモリセルＭＣ１１は、ワード線ＷＬ１が活性のと
き、記憶内容に応じた相補的な電位をビット線Ｂ１及び
＊Ｂ１へ出力する。メモリセルＭＣ２１についてもメモ
リセルＭＣ１１と同様であり、その制御入力端はワード
線ＷＬ２に接続されている。ワード線ＷＬ１及びＷＬ２
はロウデコーダ５０の出力端に接続され、ロウデコーダ
５０が活性の時、ロウアドレスＲＡの値に応じてロウデ
コーダ５０の出力の１つが活性化される。ビット線Ｂ１
及び＊Ｂ１はチャージ回路５１の出力端に接続され、メ
モリセルのアクセス開始前に、メモリセルが出力する相
補的な電位のうち高い方と同じ電位になるように充電さ
れる。ビット線Ｂ１〜Ｂ４、＊Ｂ１〜＊Ｂ４及びコラム
アドレスＣＡはそれぞれ図１の入力信号線ＳＩ１〜ＳＩ
４、＊ＳＩ１〜＊ＳＩ４及び選択制御信号ＳＥＬに対応
している。マルチプレクサ１０Ａ中のコラムスイッチ１
１、１５、ダミーコラムスイッチ３１及び３２は、コラ
ム回路４１の構成要素である。コラム回路４２〜４４は
いずれも、コラム回路４１と同一構成である。センスア
ンプ回路２２で増幅された電圧の論理値は、出力回路５
５でラッチされ、さらに電圧が外部レベルに変換され
て、データ入出力端子５６から取り出される。データ入
出力端子５６はまた、入力回路５７を介してデータバス
ラインＤＢ及び＊ＤＢに接続され、入力回路５７は入力
電圧レベルを内部電圧レベルに変換してラッチする。動
作のタイミングは、制御回路６０により制御される。す
なわち、コラム回路４１〜４４のチャージ回路５１〜５
４並びにチャージ回路２１のオン／オフ、デコーダ２０
及び５０並びにセンスアンプ回路２２の活性化及び不活
性化のタイミング、並びに出力回路５５及び入力回路５
７でのラッチのタイミングは、制御回路６０により従来
と同様に制御される。図４は、図３中のコラム回路４１
びチャージ回路２１のより詳細な構成を示す。メモリセ
ルＭＣ１１は、６トランジスタＳＲＡＭセルであり、ク
ロス接続されたＮＭＯＳトランジスタＱ１とＱ２のノー
ドＮ１及びＮ２がそれぞれ、一方ではクロス接続された
ＰＭＯＳトランジスタＱ３及びＱ４を介し共に内部電源
電位ＶＤＤに接続され、他方ではＮＭＯＳトランジスタ
ＱＡ及びＱＢを介しビット線Ｂ１及び＊Ｂ１に接続さ
れ、ＮＭＯＳトランジスタＱＡ及びＱＢのゲートが共に
ワード線ＷＬ１に接続されている。ビット線Ｂ１及び＊
Ｂ１はそれぞれ、チャージ回路５１のＰＭＯＳトランジ
スタＱ５及びＱ６を介して内部電源電位ＶＤＤに接続さ
れ、ＰＭＯＳトランジスタＱ５及びＱ６のゲートには図
３の制御回路６０からプリチャージ信号＊ＰＣＧが供給
される。同様に、データバスラインＤＢ及び＊ＤＢはそ
れぞれ、チャージ回路２１のＰＭＯＳトランジスタＱ７
及びＱ８を介して内部電源電位ＶＤＤに接続され、ＰＭ
ＯＳトランジスタＱ７及びＱ８のゲートにはプリチャー
ジ信号＊ＰＣＧが供給される。図５は、図３のメモリセ
ルＭＣ１１の記憶内容を読み出す場合の動作を示す波形
図である。次に、この場合の動作を説明する。メモリセ
ルＭＣ１１では、図４において、ノードＮ１及びＮ２が
それぞれ高レベル及び低レベルでＰＭＯＳトランジスタ
Ｑ３及びＱ４がそれぞれオン及びオフ、ＮＭＯＳトラン
ジスタＱ１及びＱ２がそれぞれオフ及びオンになってい
るとする。最初、デコーダ２０及び５０が不活性にされ
て、スイッチ１１〜１８がオフ、ワード線ＷＬ１及びＷ
Ｌ２が低レベルでＮＭＯＳトランジスタＱＡ及びＱＢが
オフになっている。センスアンプ回路２２も不活性にな
っている。また、プリチャージ信号＊ＰＣＧが低レベル
で、ビット線Ｂ１〜Ｂ４、＊Ｂ１〜＊Ｂ４、データバス
ラインＤＢ及び＊ＤＢが内部電源電位ＶＤＤでプリチャ
ージされている。プリチャージ信号＊ＰＣＧが高レベル
に遷移してこのプリチャージが停止され、データバスラ
インＤＢ及び＊ＤＢ並びにビット線Ｂ１〜Ｂ４及び＊Ｂ
１〜＊Ｂ４がフローティング状態になる。一方、コラム
デコーダ２０が活性化され、入力選択線Ｃ１及び＊Ｃ１
がそれぞれ高レベル及び低レベルに遷移してコラムスイ
ッチ１１及び１５がオンになる。この状態では、ビット
線Ｂ１〜Ｂ４、＊Ｂ１〜＊Ｂ４、データバスラインＤＢ
及び＊ＤＢのいずれも高レベルであるので、データバス
ラインＤＢと＊ＤＢの電位差は０である。次に、ワード
線ＷＬ１が高レベルに遷移して図４のＮＭＯＳトランジ
スタＱＡ及びＱＢがオンになる。ビット線＊Ｂ１上の正
電荷はＮＭＯＳトランジスタＱＢ及びＱ２を通ってグラ
ンドに流れ、ビット線＊Ｂ１の電位が低下する。メモリ
セルＭＣ１２〜ＭＣ１４についても同様であり、記憶内
容に応じて各ビット線対の一方の電位が低下する。上述
のように、データバスラインＤＢ及び＊ＤＢからオフ状
態のスイッチを介してビット線へ流れるリーク電流はほ
ぼ同じ値であるので、記憶状態によるデータバスライン
ＤＢと＊ＤＢの電位差のばらつきは殆どなく、従来より
も早期にセンスアンプ２２を活性化させることができ
る。この電位差が１００ｍＶ程度になったと想定される
時点で、センスアンプ回路２２が活性化され、該電位差
を増幅した信号がセンスアンプ回路２２から出力され
る。この出力の論理値は、出力回路５５でラッチされ、
さらに電圧が外部レベルに変換されてデータ出力端子５
６から取り出される。次に、ロウデコーダ５０が不活性
にされてワード線ＷＬ１が低レベルに遷移し、メモリセ
ルＭＣ１１〜ＭＣ１４とビット線対との間が遮断され
る。次に、コラムデコーダ２０が不活性になってスイッ
チ１１及び１５がオフになり、また、チャージ回路５１
〜５４及び２１がオンになって上記プリチャージが行わ
れる。これにより、データバスラインＤＢと＊ＤＢの電
位差が０になる。本第２実施形態によれば、上記理由に
より従来よりも早期にセンスアンプ２２を活性化させる
ことができるので、メモリアクセスの高速化が実現でき
る。 ［第２実施形態］図６は、本発明の第２実施形態の、Ｓ
ＲＡＭ回路を構成するコラム回路４０Ａびチャージ回路
２１を示す、図４に対応した図である。このコラム回路
４０Ａでは、図４の６トランジスタＳＲＡＭセルＭＣ１
１の替わりに、４トランジスタＳＲＡＭセルＭＣ１１Ａ
が用いられ、ワード線＊ＷＬ１の電位でオン／オフされ
るスイッチがＰＭＯＳトランジスタＱＣ及びＱＤで構成
されている。例えば、ノードＮ１及びＮ２がそれぞれ高
レベル及び低レベルでＮＭＯＳトランジスタＱ１及びＱ
２がそれぞれオフ及びオンになっていると時、ワード線
＊ＷＬ１が低レベルに遷移してＰＭＯＳトランジスタＱ
Ｃ及びＱＤがオンになると、ビット線＊Ｂ１上の正電荷
はＰＭＯＳトランジスタＱＤ及びＮＭＯＳトランジスタ
Ｑ２を通ってグランドに流れ、ビット線＊Ｂ１の電位が
低下する。ノードＮ２の電位は、ビット線＊Ｂ１の電位
とＰＭＯＳトランジスタＱ４及びＮＭＯＳトランジスタ
Ｑ２のオン抵抗の比により定まり、この電位がＮＭＯＳ
トランジスタＱ１の閾値電圧以下になるように設計され
ている。したがって、ＮＭＯＳトランジスタＱ１はオフ
を維持する。他の点は、上記第１実施例と同一である。
なお、本発明には外にも種々の変形例が含まれる。例え
ば、上記実施形態ではメモリセルがＳＲＡＭセルである
場合について説明したが、本発明は複数の相補ビット線
対と１対の相補データバスライン対との間にスイッチが
接続されたすべてのメモリ回路に適用可能である。ま
た、本発明のマルチプレクサは、メモリ回路以外の各種
デジタル回路に適用可能である。さらに、上記実施形態
ではデータバスラインＤＢ及び＊ＤＢを高レベルにプリ
チャージする場合を説明したが、データバスラインＤＢ
と＊ＤＢとを同電位にプリチャージすればよく、低レベ
ル、又は高レベルと低レベルの中間電位にプリチャージ
する場合であっても、本発明の効果が得られる。また、
マルチプレクサの選択制御回路として、デコーダの替わ
りに、１ビットのみ選択ビット（例えば‘１’）にされ
るレジスタやシフトレジスタを用いてもよい。スイッチ
は、オン／オフ制御できるものであればよく、ＦＥＴに
限定されず、バイポーラトランジスタであってもよい。
施形態を説明する。図中、＊が付加された信号及び信号
線はロウアクティブであることを示している。 ［第１実施形態］図１は、本発明の第１実施形態のマル
チプレクサ１０Ａを示す概略回路図である。図７と同一
構成要素には、同一符号を付してその説明を省略する。
このマルチプレクサ１０Ａでは、その動作の高速化を図
るために全トランジスタの閾値が低く設定されている。
このため、上述のようにオフ状態のスイッチに流れるリ
ーク電流が増加する。また、スイッチ１１〜１４を介し
てデータバスラインＤＢに接続された入力信号線ＳＩ１
〜ＳＩ４と、データバスライン＊ＤＢとの間にそれぞ
れ、ダミースイッチ３１〜３４が接続され、スイッチ１
５〜１８を介してデータバスライン＊ＤＢに接続された
入力信号線＊ＳＩ１〜＊ＳＩ４と、データバスラインＤ
Ｂとの間にそれぞれ、ダミースイッチ３５〜３８が接続
されている。ダミースイッチ３１〜３８のＰＭＯＳトラ
ンジスタ及びＮＭＯＳトランジスタのゲートはそれぞれ
内部電源電位ＶＤＤ及びグランド電位ＧＮＤに接続され
ており、ダミースイッチ３１〜３８は常時オフになって
いる。ダミースイッチ３５〜３８はスイッチ１１〜１８
と同一構成及び同一サイズであり、動作特性も同一であ
る。デコーダ２０の出力の高レベル及び低レベルはそれ
ぞれ内部電源電位ＶＤＤ及びグランド電位ＧＮＤであ
り、オフ状態のダミースイッチ３１〜３８はオフ状態の
スイッチ１１〜１８と同一特性を有する。他の点は、図
７のマルチプレクサ１０と同一である。図２は、図１の
入力信号線ＳＩ１及び＊ＳＩ１が選択され、出力信号Ｓ
Ｏ及び＊ＳＯとして出力される場合の動作を示す波形図
であり、図８と対応している。次に、この場合の動作を
説明する。最初、出力イネーブル信号ＥＮが不活性でス
イッチ１１〜１８は全てオフである。この時、データバ
スラインＤＢ及び＊ＤＢはいずれもオフ状態のスイッチ
又はダミースイッチを介して入力信号線ＳＩ１〜ＳＩ４
及び＊ＳＩ１〜＊ＳＩ４に接続されている。また、プリ
チャージ信号＊ＰＣＧが低レベルで、チャージ回路２１
によりデータバスラインＤＢ及び＊ＤＢが高レベルにプ
リチャージされる。この間に、４ビットのデータがマル
チプレクサ１０に供給される。この状態で仮に、プリチ
ャージ信号＊ＰＣＧを高レベルにしデータバスラインＤ
Ｂ及び＊ＤＢに対するプリチャージを停止させて、デー
タバスラインＤＢ及び＊ＤＢをフローティング状態にす
ると、データバスラインＤＢ及び＊ＤＢから低レベルの
入力信号線にリーク電流が流れる。しかし、マルチプレ
クサ１０Ａの４ビット入力値によらず、データバスライ
ンＤＢ及び＊ＤＢのいずれからも、オフ状態のスイッチ
１１〜１８又はダミースイッチ３１〜３８を介して４本
の低レベル入力信号線へリーク電流が流れるので、デー
タバスラインＤＢから入力信号線に流れるリーク電流と
データバスライン＊ＤＢから入力信号線に流れるリーク
電流とが、同じ値になる。このため、データバスライン
ＤＢと＊ＤＢの電位差は０を維持し、電位差を増幅する
センスアンプ回路２２にとっては、リーク電流が無い場
合と同じである。したがって、次にプリチャージ信号＊
ＰＣＧが高レベルになってプリチャージが停止されると
ともに、出力イネーブル信号ＥＮが活性になってデコー
ダ２０により入力選択線Ｃ１及び＊Ｃ１がそれぞれ高レ
ベル及び低レベルに遷移し、スイッチ１１及び１５がオ
ンになった場合、データバスラインＤＢと＊ＤＢの電位
差に対するリーク電流の影響は殆どなくなる。これによ
り、マルチプレクサ１０Ａの４ビット入力値に起因する
データバスラインＤＢと＊ＤＢとの電位差のばらつきが
防止されるとともに、リーク電流によるデータバスライ
ンＤＢと＊ＤＢとの電位差の低減が抑制され、図２に示
すように従来よりも早い時点でセンスアンプ回路２２を
活性化させることが可能となり、高速化が達成される。
他の点は、図８に関し説明した動作と同一である。 ［第２実施形態］図３は、図１のマルチプレクサ１０Ａ
を用いた本発明の第２実施形態のＳＲＡＭ回路を示す概
略図である。簡単化のために、図３には２行４列のメモ
リセルＭＣ１１〜ＭＣ１４及びＭＣ２１〜ＭＣ２４を備
えたメモリセルアレイが示されている。このＳＲＡＭ回
路は、ＳＲＡＭメモリデバイス又はプロセッサなどの半
導体装置に形成されている。このＳＲＡＭ回路では、相
補的な一対のデータバスラインＤＢ及び＊ＤＢに、コラ
ム回路４１〜４４が接続されている。コラム回路４１で
は、メモリセルＭＣ１１の制御入力端がワード線ＷＬ１
に接続され、メモリセルＭＣ１１の第１及び第２のデー
タ端がそれぞれビット線Ｂ１及び＊Ｂ１に接続されてい
る。メモリセルＭＣ１１は、ワード線ＷＬ１が活性のと
き、記憶内容に応じた相補的な電位をビット線Ｂ１及び
＊Ｂ１へ出力する。メモリセルＭＣ２１についてもメモ
リセルＭＣ１１と同様であり、その制御入力端はワード
線ＷＬ２に接続されている。ワード線ＷＬ１及びＷＬ２
はロウデコーダ５０の出力端に接続され、ロウデコーダ
５０が活性の時、ロウアドレスＲＡの値に応じてロウデ
コーダ５０の出力の１つが活性化される。ビット線Ｂ１
及び＊Ｂ１はチャージ回路５１の出力端に接続され、メ
モリセルのアクセス開始前に、メモリセルが出力する相
補的な電位のうち高い方と同じ電位になるように充電さ
れる。ビット線Ｂ１〜Ｂ４、＊Ｂ１〜＊Ｂ４及びコラム
アドレスＣＡはそれぞれ図１の入力信号線ＳＩ１〜ＳＩ
４、＊ＳＩ１〜＊ＳＩ４及び選択制御信号ＳＥＬに対応
している。マルチプレクサ１０Ａ中のコラムスイッチ１
１、１５、ダミーコラムスイッチ３１及び３２は、コラ
ム回路４１の構成要素である。コラム回路４２〜４４は
いずれも、コラム回路４１と同一構成である。センスア
ンプ回路２２で増幅された電圧の論理値は、出力回路５
５でラッチされ、さらに電圧が外部レベルに変換され
て、データ入出力端子５６から取り出される。データ入
出力端子５６はまた、入力回路５７を介してデータバス
ラインＤＢ及び＊ＤＢに接続され、入力回路５７は入力
電圧レベルを内部電圧レベルに変換してラッチする。動
作のタイミングは、制御回路６０により制御される。す
なわち、コラム回路４１〜４４のチャージ回路５１〜５
４並びにチャージ回路２１のオン／オフ、デコーダ２０
及び５０並びにセンスアンプ回路２２の活性化及び不活
性化のタイミング、並びに出力回路５５及び入力回路５
７でのラッチのタイミングは、制御回路６０により従来
と同様に制御される。図４は、図３中のコラム回路４１
びチャージ回路２１のより詳細な構成を示す。メモリセ
ルＭＣ１１は、６トランジスタＳＲＡＭセルであり、ク
ロス接続されたＮＭＯＳトランジスタＱ１とＱ２のノー
ドＮ１及びＮ２がそれぞれ、一方ではクロス接続された
ＰＭＯＳトランジスタＱ３及びＱ４を介し共に内部電源
電位ＶＤＤに接続され、他方ではＮＭＯＳトランジスタ
ＱＡ及びＱＢを介しビット線Ｂ１及び＊Ｂ１に接続さ
れ、ＮＭＯＳトランジスタＱＡ及びＱＢのゲートが共に
ワード線ＷＬ１に接続されている。ビット線Ｂ１及び＊
Ｂ１はそれぞれ、チャージ回路５１のＰＭＯＳトランジ
スタＱ５及びＱ６を介して内部電源電位ＶＤＤに接続さ
れ、ＰＭＯＳトランジスタＱ５及びＱ６のゲートには図
３の制御回路６０からプリチャージ信号＊ＰＣＧが供給
される。同様に、データバスラインＤＢ及び＊ＤＢはそ
れぞれ、チャージ回路２１のＰＭＯＳトランジスタＱ７
及びＱ８を介して内部電源電位ＶＤＤに接続され、ＰＭ
ＯＳトランジスタＱ７及びＱ８のゲートにはプリチャー
ジ信号＊ＰＣＧが供給される。図５は、図３のメモリセ
ルＭＣ１１の記憶内容を読み出す場合の動作を示す波形
図である。次に、この場合の動作を説明する。メモリセ
ルＭＣ１１では、図４において、ノードＮ１及びＮ２が
それぞれ高レベル及び低レベルでＰＭＯＳトランジスタ
Ｑ３及びＱ４がそれぞれオン及びオフ、ＮＭＯＳトラン
ジスタＱ１及びＱ２がそれぞれオフ及びオンになってい
るとする。最初、デコーダ２０及び５０が不活性にされ
て、スイッチ１１〜１８がオフ、ワード線ＷＬ１及びＷ
Ｌ２が低レベルでＮＭＯＳトランジスタＱＡ及びＱＢが
オフになっている。センスアンプ回路２２も不活性にな
っている。また、プリチャージ信号＊ＰＣＧが低レベル
で、ビット線Ｂ１〜Ｂ４、＊Ｂ１〜＊Ｂ４、データバス
ラインＤＢ及び＊ＤＢが内部電源電位ＶＤＤでプリチャ
ージされている。プリチャージ信号＊ＰＣＧが高レベル
に遷移してこのプリチャージが停止され、データバスラ
インＤＢ及び＊ＤＢ並びにビット線Ｂ１〜Ｂ４及び＊Ｂ
１〜＊Ｂ４がフローティング状態になる。一方、コラム
デコーダ２０が活性化され、入力選択線Ｃ１及び＊Ｃ１
がそれぞれ高レベル及び低レベルに遷移してコラムスイ
ッチ１１及び１５がオンになる。この状態では、ビット
線Ｂ１〜Ｂ４、＊Ｂ１〜＊Ｂ４、データバスラインＤＢ
及び＊ＤＢのいずれも高レベルであるので、データバス
ラインＤＢと＊ＤＢの電位差は０である。次に、ワード
線ＷＬ１が高レベルに遷移して図４のＮＭＯＳトランジ
スタＱＡ及びＱＢがオンになる。ビット線＊Ｂ１上の正
電荷はＮＭＯＳトランジスタＱＢ及びＱ２を通ってグラ
ンドに流れ、ビット線＊Ｂ１の電位が低下する。メモリ
セルＭＣ１２〜ＭＣ１４についても同様であり、記憶内
容に応じて各ビット線対の一方の電位が低下する。上述
のように、データバスラインＤＢ及び＊ＤＢからオフ状
態のスイッチを介してビット線へ流れるリーク電流はほ
ぼ同じ値であるので、記憶状態によるデータバスライン
ＤＢと＊ＤＢの電位差のばらつきは殆どなく、従来より
も早期にセンスアンプ２２を活性化させることができ
る。この電位差が１００ｍＶ程度になったと想定される
時点で、センスアンプ回路２２が活性化され、該電位差
を増幅した信号がセンスアンプ回路２２から出力され
る。この出力の論理値は、出力回路５５でラッチされ、
さらに電圧が外部レベルに変換されてデータ出力端子５
６から取り出される。次に、ロウデコーダ５０が不活性
にされてワード線ＷＬ１が低レベルに遷移し、メモリセ
ルＭＣ１１〜ＭＣ１４とビット線対との間が遮断され
る。次に、コラムデコーダ２０が不活性になってスイッ
チ１１及び１５がオフになり、また、チャージ回路５１
〜５４及び２１がオンになって上記プリチャージが行わ
れる。これにより、データバスラインＤＢと＊ＤＢの電
位差が０になる。本第２実施形態によれば、上記理由に
より従来よりも早期にセンスアンプ２２を活性化させる
ことができるので、メモリアクセスの高速化が実現でき
る。 ［第２実施形態］図６は、本発明の第２実施形態の、Ｓ
ＲＡＭ回路を構成するコラム回路４０Ａびチャージ回路
２１を示す、図４に対応した図である。このコラム回路
４０Ａでは、図４の６トランジスタＳＲＡＭセルＭＣ１
１の替わりに、４トランジスタＳＲＡＭセルＭＣ１１Ａ
が用いられ、ワード線＊ＷＬ１の電位でオン／オフされ
るスイッチがＰＭＯＳトランジスタＱＣ及びＱＤで構成
されている。例えば、ノードＮ１及びＮ２がそれぞれ高
レベル及び低レベルでＮＭＯＳトランジスタＱ１及びＱ
２がそれぞれオフ及びオンになっていると時、ワード線
＊ＷＬ１が低レベルに遷移してＰＭＯＳトランジスタＱ
Ｃ及びＱＤがオンになると、ビット線＊Ｂ１上の正電荷
はＰＭＯＳトランジスタＱＤ及びＮＭＯＳトランジスタ
Ｑ２を通ってグランドに流れ、ビット線＊Ｂ１の電位が
低下する。ノードＮ２の電位は、ビット線＊Ｂ１の電位
とＰＭＯＳトランジスタＱ４及びＮＭＯＳトランジスタ
Ｑ２のオン抵抗の比により定まり、この電位がＮＭＯＳ
トランジスタＱ１の閾値電圧以下になるように設計され
ている。したがって、ＮＭＯＳトランジスタＱ１はオフ
を維持する。他の点は、上記第１実施例と同一である。
なお、本発明には外にも種々の変形例が含まれる。例え
ば、上記実施形態ではメモリセルがＳＲＡＭセルである
場合について説明したが、本発明は複数の相補ビット線
対と１対の相補データバスライン対との間にスイッチが
接続されたすべてのメモリ回路に適用可能である。ま
た、本発明のマルチプレクサは、メモリ回路以外の各種
デジタル回路に適用可能である。さらに、上記実施形態
ではデータバスラインＤＢ及び＊ＤＢを高レベルにプリ
チャージする場合を説明したが、データバスラインＤＢ
と＊ＤＢとを同電位にプリチャージすればよく、低レベ
ル、又は高レベルと低レベルの中間電位にプリチャージ
する場合であっても、本発明の効果が得られる。また、
マルチプレクサの選択制御回路として、デコーダの替わ
りに、１ビットのみ選択ビット（例えば‘１’）にされ
るレジスタやシフトレジスタを用いてもよい。スイッチ
は、オン／オフ制御できるものであればよく、ＦＥＴに
限定されず、バイポーラトランジスタであってもよい。
【図１】本発明の第１実施形態のマルチプレクサ１０Ａ
を示す概略回路図である。
を示す概略回路図である。
【図２】図１の入力信号線ＳＩ１及び＊ＳＩ１が選択さ
れる場合の動作を示す波形図である。
れる場合の動作を示す波形図である。
【図３】図１のマルチプレクサを用いた本発明の第２実
施形態のＳＲＡＭ回路を示す概略図である。
施形態のＳＲＡＭ回路を示す概略図である。
【図４】図３中のコラム回路４１びチャージ回路２１の
より詳細な構成を示す図である。
より詳細な構成を示す図である。
【図５】図３のメモリセルＭＣ１１の記憶内容を読み出
す場合の動作を示す波形図である。
す場合の動作を示す波形図である。
【図６】本発明の第２実施形態のコラム回路びチャージ
回路を示す、図４に対応した図である。
回路を示す、図４に対応した図である。
【図７】従来のマルチプレクサの概略回路図である。
【図８】図７の入力信号線ＳＩ１及び＊ＳＩ１が選択さ
れる場合の動作を示す、図２と対応した波形図である。
れる場合の動作を示す、図２と対応した波形図である。
１０、１０Ａ マルチプレクサ １１〜１８ スイッチ ２０ デコーダ ２１、５１〜５４ チャージ回路 ２２ センスアンプ回路 ３１〜３８ ダミースイッチ ４１〜４４ コラム回路 ５０ ロウデコーダ ５５ 出力回路 ６０ 制御回路 ＭＣ１１〜ＭＣ２４、ＭＣ１１Ａ メモリセル ＳＩ１〜ＳＩ４ 入力信号線 ＳＯ、＊ＳＯ データバスライン ＳＥＬ 選択制御信号 ＊ＰＣＧ プリチャージ信号 ＳＡＤ センスアンプ駆動信号 Ｂ１〜Ｂ４、＊Ｂ１〜＊Ｂ４ ビット線 ＤＢ、＊ＤＢ データバスライン Ｃ１〜Ｃ４、＊Ｃ１〜＊Ｃ４ 入力選択線 ＲＡ ロウアドレス ＣＡ コラムアドレス ＷＬ１、ＷＬ２、＊ＷＬ１ ワード線
フロントページの続き Ｆターム(参考） 5B015 HH01 JJ21 KA13 KA38 KB03 KB09 QQ01 5J055 AX02 AX48 AX54 AX66 BX03 CX27 DX27 EX07 EX21 EY21 EZ00 EZ19 EZ38 FX12 FX17 FX35 GX01 GX04
Claims (9)
- 【請求項１】 同電位にプリチャージされる第１及び第
２出力バスラインに接続された複数のスイッチ回路と、
該複数のスイッチ回路の１つを選択的にオンにする選択
制御回路とを有し、各スイッチ回路は、 相補的な信号が供給される第１及び第２入力信号線の該
第１入力信号線と該第１出力バスラインとの間及び該第
２入力信号線と該第２出力バスラインとの間にそれぞれ
接続され、選択制御信号に応じてオン／オフされる第１
及び第２スイッチと、 該第１入力信号線と該第２出力バスラインとの間及び該
第２入力信号線と該第１出力バスラインとの間にそれぞ
れ接続され、オフにされる第１及び第２ダミースイッチ
と、 を有することを特徴とするマルチプレクサ。 - 【請求項２】 上記第１及び第２出力バスライン間の電
位差を増幅するセンスアンプをさらに有することを特徴
とする請求項１記載のマルチプレクサ。 - 【請求項３】 請求項１又は２記載のマルチプレクサが
形成されていることを特徴とする半導体装置。 - 【請求項４】 同電位にプリチャージされる第１及び第
２データバスラインに接続された複数のコラム回路を有
するメモリ回路において、各コラム回路は、 ロウアドレスに応じて活性化されるワード線に接続され
た制御入力端と、第１及び第２ビット線にそれぞれ接続
され該制御入力端が活性である時に記憶内容に応じた相
補的な電位を出力する第１及び第２データ端とを有する
メモリセルと、 該第１ビット線と該第１データバスラインとの間及び該
第２ビット線と該第２データバスラインとの間にそれぞ
れ接続され、コラムアドレスに応じてオン／オフされる
第１及び第２コラムスイッチと、 該第１ビット線と該第２データバスラインとの間及び該
第２ビット線と該第１データバスラインとの間にそれぞ
れ接続され、オフにされる第１及び第２ダミーコラムス
イッチと、 を有することを特徴とするメモリ回路。 - 【請求項５】 上記第１及び第２コラムスイッチをオン
にする前に上記第１及び第２ビット線並びに上記第１及
び第２データバスラインをプリチャージするチャージ回
路、 をさらに有することを特徴とする請求項４記載のメモリ
回路。 - 【請求項６】 上記プリチャージ回路は、上記相補的な
電位のうち高い方と同じ電位でプリチャージすることを
特徴とする請求項５記載のメモリ回路。 - 【請求項７】 上記第１ダミーコラムスイッチは、上記
第１ビット線と上記第２データバスラインとの間に並列
接続された第１ｐＭＯＳトランジスタと第１ｎＭＯＳト
ランジスタとを有し、上記第２ダミーコラムスイッチ
は、上記第２ビット線と上記第１データバスラインとの
間に接続された第２ｐＭＯＳトランジスタと第２ｎＭＯ
Ｓトランジスタとを有する、 ことを特徴とする請求項５記載のメモリ回路。 - 【請求項８】 上記メモリセルは、 相補的な電位をもつ第１端と第２端を有するフリップフ
ロップと、 該第１端と上記第１データ端との間に接続された第１電
流路と第１制御入力端とを備えた第１スイッチと、 該第２端と上記第２データ端との間に接続された第２電
流路と第２制御入力端とを備えた第２スイッチと、 を有し、該メモリセルの上記制御入力端は該第１及び第
２制御入力端を有することを特徴とする請求項４乃至７
のいずれか１つに記載のメモリ回路。 - 【請求項９】 請求項４乃至８のいずれか１つに記載の
メモリ回路が形成されていることを特徴とする半導体装
置。
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001068062A JP4553504B2 (ja) | 2001-03-12 | 2001-03-12 | マルチプレクサ並びにこれを用いたメモリ回路及び半導体装置 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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