JP4553504B2 - マルチプレクサ並びにこれを用いたメモリ回路及び半導体装置 - Google Patents

マルチプレクサ並びにこれを用いたメモリ回路及び半導体装置 Download PDF

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Description

【発明の属する技術分野】
本発明は、相補信号入出力かつプリチャージ型のマルチプレクサ並びにこれを用いたメモリ回路及び半導体装置に関する。
【従来の技術】
図7は、従来のマルチプレクサ10の概略回路図である。図7中、*が付加された信号及び信号線は、ロウアクティブであることを示している。
このマルチプレクサ10は、例えばメモリ回路のコラム選択回路として用いられる。図7では簡単化のために、マルチプレクサ10が4ビット入力である場合を示している。
入力信号線SI1〜SI4はそれぞれ、スイッチ11〜14を介してデータバスラインDBに接続され、入力信号線SI1〜SI4と相補的な*SI1〜SI4はそれぞれスイッチ15〜18を介して、データバスラインDBと相補的なデータバスライン*DBに接続されている。スイッチ11〜18はいずれも、PMOSトランジスタとNMOSトランジスタとが並列接続された構成である。スイッチ11〜14のNMOSトランジスタのゲートにはそれぞれ、デコーダ20の出力が供給される入力選択線C1〜C4が接続され、スイッチ11〜14のPMOSトランジスタのゲートにはそれぞれ、入力選択線C1〜C4と相補的な入力選択線*C1〜*C4が接続されている。デコーダ20は、出力イネーブル信号ENが活性の時、2ビットの選択制御信号SELの値に応じて一対のスイッチをオンにする。
データバスラインDB及び*DBは、チャージ回路21の出力端に接続され、選択制御前にプリチャージ信号*PCGが低レベルにされて、入力データ信号の高レベルと同じ電位でプリチャージされる。データバスラインDBと*DBの電位差はセンスアンプ回路22に供給され、増幅されて相補的な出力信号SO及び*SOとして取り出される。
図8は、図7の入力信号線SI1及び*SI1が選択され、信号SO及び*SOとして出力される場合の動作を示す波形図である。
最初、出力イネーブル信号ENが不活性でスイッチ11〜18が全てオフである。この状態でプリチャージ信号*PCGが低レベルになって、チャージ回路21によりデータバスラインDB及び*DBが高レベルにプリチャージされる。この間に、4ビットのデータがマルチプレクサ10に供給される。図7中に示すように、入力信号線SI1及び*SI2〜*SI4が高レベル(‘H’)で、入力信号線*SI1及びSI2〜SI4が低レベル(‘L’)であるとする。
次に、プリチャージ信号*PCGが高レベルになって、このプリチャージが停止され、データバスラインDB及び*DBがフローティング状態になる。一方、出力イネーブル信号ENが活性になって、デコーダ20により入力選択線C1及び*C1がそれぞれ高レベル及び低レベルに遷移し、スイッチ11及び15がオンになる。入力信号線*SI1が低レベルであるので、データバスライン*DBからスイッチ11を介し入力信号線SI1へ正電荷が移動して、データバスライン*DBの電位が低下する。メモリの場合、入力信号線SI1〜SI4及び*SI1〜SI4の抵抗と寄生容量及びスイッチ11〜18のオン抵抗が比較的大きいので、抵抗と容量の積である時定数が比較的大きく、この電位の低下は緩やかである。
センスアンプ駆動信号SADが高レベルになってセンスアンプ回路22が活性化され、これによりデータバスラインDBと*DBの電位差が増幅され、出力信号SO及び*SOとして出力される。ノイズによるセンスアンプ回路22の誤動作を防止するため、データバスラインDBと*DBの電位差ΔVが約100mVになったと想定される時点でセンスアンプ回路22が活性化される。
ここで、全トランジスタの閾値を低下させれば、動作を高速化することができる。
しかし、トランジスタスイッチ11〜18の閾値も低下するので、これらのオフ時のリーク電流が増加し、高レベルのデータバスラインDBからスイッチ12〜14を介し低レベルの入力信号線SI2〜SI4へ移動する正電荷の量が増加し、データバスライン*DBのみならずデータバスラインDBの電位も低下する。このため、電位差ΔVが約100mVに達するまでの時間が長くなり、センスアンプ回路22の活性化開始時点を遅らせなければならず、高速化が妨げられる。
また、マルチプレクサ10の4ビット入力データ値に応じてこのリーク電流が異なるので、データバスラインDBと*DBの電位差にばらつきが生ずる。設計においては、最悪条件下でも誤動作しないようにしなければならず、このばらつきは動作の高速化を妨げる。
【発明が解決しようとする課題】
本発明の目的は、このような問題点に鑑み、オフ状態のスイッチに流れるリーク電流により生ずる相補的なデータバスライン対の電位差のばらつきを低減して動作を高速化することが可能なマルチプレクサ並びにこれを用いたメモリ回路及び半導体装置を提供することにある。
【課題を解決するための手段及びその作用効果】
本発明によるマルチプレクサの一態様では、同電位にプリチャージされる第1及び第2出力バスラインに接続された複数のスイッチ回路と、該複数のスイッチ回路の1つを選択的にオンにする選択制御回路とを有し、各スイッチ回路は、
相補的な信号が供給される第1及び第2入力信号線の該第1入力信号線と該第1出力バスラインとの間及び該第2入力信号線と該第2出力バスラインとの間にそれぞれ接続され、選択制御信号に応じてオン/オフされる第1及び第2スイッチと、
該第1入力信号線と該第2出力バスラインとの間及び該第2入力信号線と該第1出力バスラインとの間にそれぞれ接続され、オフにされる第1及び第2ダミースイッチとを有する。
この構成によれば、全てのスイッチ回路の第1及び第2スイッチがオフで、各スイッチ回路の第1及び第2入力信号線に相補的な信号が供給され、第1及び第2出力バスラインが同電位にプリチャージされている状態では、第1出力バスラインとこれにスイッチ及びダミースイッチを介して接続された入力信号線との間に流れるリーク電流の値は、第2出力バスラインとこれにスイッチ及びダミースイッチを介して接続された入力信号線との間に流れるリーク電流の値にほぼ等しくなる。このため、データバスラインDBと*DBの電位差は0を維持し、電位差を増幅するセンスアンプ回路22にとっては、リーク電流が無い場合と同じである。
したがって、選択制御信号によりいずれか1つのスイッチ回路が選択された時、第1及び第2データバスライン間の電位差に対するリーク電流の影響は殆どなくなる。これにより、マルチプレクサに対する並列データ入力値に起因する該電位差のばらつきが防止されるとともに、リーク電流による該電位差の低減が抑制されて、動作の高速化が達成される。
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。図中、*が付加された信号及び信号線はロウアクティブであることを示している。
[第1実施形態]
図1は、本発明の第1実施形態のマルチプレクサ10Aを示す概略回路図である。図7と同一構成要素には、同一符号を付してその説明を省略する。
このマルチプレクサ10Aでは、その動作の高速化を図るために全トランジスタの閾値が低く設定されている。このため、上述のようにオフ状態のスイッチに流れるリーク電流が増加する。
また、スイッチ11〜14を介してデータバスラインDBに接続された入力信号線SI1〜SI4と、データバスライン*DBとの間にそれぞれ、ダミースイッチ31〜34が接続され、スイッチ15〜18を介してデータバスライン*DBに接続された入力信号線*SI1〜*SI4と、データバスラインDBとの間にそれぞれ、ダミースイッチ35〜38が接続されている。
ダミースイッチ31〜38のPMOSトランジスタ及びNMOSトランジスタのゲートはそれぞれ内部電源電位VDD及びグランド電位GNDに接続されており、ダミースイッチ31〜38は常時オフになっている。ダミースイッチ35〜38はスイッチ11〜18と同一構成及び同一サイズであり、動作特性も同一である。デコーダ20の出力の高レベル及び低レベルはそれぞれ内部電源電位VDD及びグランド電位GNDであり、オフ状態のダミースイッチ31〜38はオフ状態のスイッチ11〜18と同一特性を有する。
他の点は、図7のマルチプレクサ10と同一である。
図2は、図1の入力信号線SI1及び*SI1が選択され、出力信号SO及び*SOとして出力される場合の動作を示す波形図であり、図8と対応している。
次に、この場合の動作を説明する。
最初、出力イネーブル信号ENが不活性でスイッチ11〜18は全てオフである。この時、データバスラインDB及び*DBはいずれもオフ状態のスイッチ又はダミースイッチを介して入力信号線SI1〜SI4及び*SI1〜*SI4に接続されている。また、プリチャージ信号*PCGが低レベルで、チャージ回路21によりデータバスラインDB及び*DBが高レベルにプリチャージされる。
この間に、4ビットのデータがマルチプレクサ10に供給される。
この状態で仮に、プリチャージ信号*PCGを高レベルにしデータバスラインDB及び*DBに対するプリチャージを停止させて、データバスラインDB及び*DBをフローティング状態にすると、データバスラインDB及び*DBから低レベルの入力信号線にリーク電流が流れる。しかし、マルチプレクサ10Aの4ビット入力値によらず、データバスラインDB及び*DBのいずれからも、オフ状態のスイッチ11〜18又はダミースイッチ31〜38を介して4本の低レベル入力信号線へリーク電流が流れるので、データバスラインDBから入力信号線に流れるリーク電流とデータバスライン*DBから入力信号線に流れるリーク電流とが、同じ値になる。このため、データバスラインDBと*DBの電位差は0を維持し、電位差を増幅するセンスアンプ回路22にとっては、リーク電流が無い場合と同じである。
したがって、次にプリチャージ信号*PCGが高レベルになってプリチャージが停止されるとともに、出力イネーブル信号ENが活性になってデコーダ20により入力選択線C1及び*C1がそれぞれ高レベル及び低レベルに遷移し、スイッチ11及び15がオンになった場合、データバスラインDBと*DBの電位差に対するリーク電流の影響は殆どなくなる。
これにより、マルチプレクサ10Aの4ビット入力値に起因するデータバスラインDBと*DBとの電位差のばらつきが防止されるとともに、リーク電流によるデータバスラインDBと*DBとの電位差の低減が抑制され、図2に示すように従来よりも早い時点でセンスアンプ回路22を活性化させることが可能となり、高速化が達成される。
他の点は、図8に関し説明した動作と同一である。
[第2実施形態]
図3は、図1のマルチプレクサ10Aを用いた本発明の第2実施形態のSRAM回路を示す概略図である。
簡単化のために、図3には2行4列のメモリセルMC11〜MC14及びMC21〜MC24を備えたメモリセルアレイが示されている。このSRAM回路は、SRAMメモリデバイス又はプロセッサなどの半導体装置に形成されている。
このSRAM回路では、相補的な一対のデータバスラインDB及び*DBに、コラム回路41〜44が接続されている。
コラム回路41では、メモリセルMC11の制御入力端がワード線WL1に接続され、メモリセルMC11の第1及び第2のデータ端がそれぞれビット線B1及び*B1に接続されている。メモリセルMC11は、ワード線WL1が活性のとき、記憶内容に応じた相補的な電位をビット線B1及び*B1へ出力する。メモリセルMC21についてもメモリセルMC11と同様であり、その制御入力端はワード線WL2に接続されている。ワード線WL1及びWL2はロウデコーダ50の出力端に接続され、ロウデコーダ50が活性の時、ロウアドレスRAの値に応じてロウデコーダ50の出力の1つが活性化される。ビット線B1及び*B1はチャージ回路51の出力端に接続され、メモリセルのアクセス開始前に、メモリセルが出力する相補的な電位のうち高い方と同じ電位になるように充電される。
ビット線B1〜B4、*B1〜*B4及びコラムアドレスCAはそれぞれ図1の入力信号線SI1〜SI4、*SI1〜*SI4及び選択制御信号SELに対応している。
マルチプレクサ10A中のコラムスイッチ11、15、ダミーコラムスイッチ31及び32は、コラム回路41の構成要素である。
コラム回路42〜44はいずれも、コラム回路41と同一構成である。
センスアンプ回路22で増幅された電圧の論理値は、出力回路55でラッチされ、さらに電圧が外部レベルに変換されて、データ入出力端子56から取り出される。データ入出力端子56はまた、入力回路57を介してデータバスラインDB及び*DBに接続され、入力回路57は入力電圧レベルを内部電圧レベルに変換してラッチする。
動作のタイミングは、制御回路60により制御される。すなわち、コラム回路41〜44のチャージ回路51〜54並びにチャージ回路21のオン/オフ、デコーダ20及び50並びにセンスアンプ回路22の活性化及び不活性化のタイミング、並びに出力回路55及び入力回路57でのラッチのタイミングは、制御回路60により従来と同様に制御される。
図4は、図3中のコラム回路41びチャージ回路21のより詳細な構成を示す。
メモリセルMC11は、6トランジスタSRAMセルであり、クロス接続されたNMOSトランジスタQ1とQ2のノードN1及びN2がそれぞれ、一方ではクロス接続されたPMOSトランジスタQ3及びQ4を介し共に内部電源電位VDDに接続され、他方ではNMOSトランジスタQA及びQBを介しビット線B1及び*B1に接続され、NMOSトランジスタQA及びQBのゲートが共にワード線WL1に接続されている。
ビット線B1及び*B1はそれぞれ、チャージ回路51のPMOSトランジスタQ5及びQ6を介して内部電源電位VDDに接続され、PMOSトランジスタQ5及びQ6のゲートには図3の制御回路60からプリチャージ信号*PCGが供給される。同様に、データバスラインDB及び*DBはそれぞれ、チャージ回路21のPMOSトランジスタQ7及びQ8を介して内部電源電位VDDに接続され、PMOSトランジスタQ7及びQ8のゲートにはプリチャージ信号*PCGが供給される。
図5は、図3のメモリセルMC11の記憶内容を読み出す場合の動作を示す波形図である。
次に、この場合の動作を説明する。
メモリセルMC11では、図4において、ノードN1及びN2がそれぞれ高レベル及び低レベルでPMOSトランジスタQ3及びQ4がそれぞれオン及びオフ、NMOSトランジスタQ1及びQ2がそれぞれオフ及びオンになっているとする。
最初、デコーダ20及び50が不活性にされて、スイッチ11〜18がオフ、ワード線WL1及びWL2が低レベルでNMOSトランジスタQA及びQBがオフになっている。センスアンプ回路22も不活性になっている。また、プリチャージ信号*PCGが低レベルで、ビット線B1〜B4、*B1〜*B4、データバスラインDB及び*DBが内部電源電位VDDでプリチャージされている。
プリチャージ信号*PCGが高レベルに遷移してこのプリチャージが停止され、データバスラインDB及び*DB並びにビット線B1〜B4及び*B1〜*B4がフローティング状態になる。一方、コラムデコーダ20が活性化され、入力選択線C1及び*C1がそれぞれ高レベル及び低レベルに遷移してコラムスイッチ11及び15がオンになる。この状態では、ビット線B1〜B4、*B1〜*B4、データバスラインDB及び*DBのいずれも高レベルであるので、データバスラインDBと*DBの電位差は0である。
次に、ワード線WL1が高レベルに遷移して図4のNMOSトランジスタQA及びQBがオンになる。ビット線*B1上の正電荷はNMOSトランジスタQB及びQ2を通ってグランドに流れ、ビット線*B1の電位が低下する。
メモリセルMC12〜MC14についても同様であり、記憶内容に応じて各ビット線対の一方の電位が低下する。
上述のように、データバスラインDB及び*DBからオフ状態のスイッチを介してビット線へ流れるリーク電流はほぼ同じ値であるので、記憶状態によるデータバスラインDBと*DBの電位差のばらつきは殆どなく、従来よりも早期にセンスアンプ22を活性化させることができる。
この電位差が100mV程度になったと想定される時点で、センスアンプ回路22が活性化され、該電位差を増幅した信号がセンスアンプ回路22から出力される。この出力の論理値は、出力回路55でラッチされ、さらに電圧が外部レベルに変換されてデータ出力端子56から取り出される。
次に、ロウデコーダ50が不活性にされてワード線WL1が低レベルに遷移し、メモリセルMC11〜MC14とビット線対との間が遮断される。
次に、コラムデコーダ20が不活性になってスイッチ11及び15がオフになり、また、チャージ回路51〜54及び21がオンになって上記プリチャージが行われる。これにより、データバスラインDBと*DBの電位差が0になる。
本第2実施形態によれば、上記理由により従来よりも早期にセンスアンプ22を活性化させることができるので、メモリアクセスの高速化が実現できる。
[第2実施形態]
図6は、本発明の第2実施形態の、SRAM回路を構成するコラム回路40Aびチャージ回路21を示す、図4に対応した図である。
このコラム回路40Aでは、図4の6トランジスタSRAMセルMC11の替わりに、4トランジスタSRAMセルMC11Aが用いられ、ワード線*WL1の電位でオン/オフされるスイッチがPMOSトランジスタQC及びQDで構成されている。
例えば、ノードN1及びN2がそれぞれ高レベル及び低レベルでNMOSトランジスタQ1及びQ2がそれぞれオフ及びオンになっていると時、ワード線*WL1が低レベルに遷移してPMOSトランジスタQC及びQDがオンになると、ビット線*B1上の正電荷はPMOSトランジスタQD及びNMOSトランジスタQ2を通ってグランドに流れ、ビット線*B1の電位が低下する。ノードN2の電位は、ビット線*B1の電位とPMOSトランジスタQ4及びNMOSトランジスタQ2のオン抵抗の比により定まり、この電位がNMOSトランジスタQ1の閾値電圧以下になるように設計されている。したがって、NMOSトランジスタQ1はオフを維持する。
他の点は、上記第1実施例と同一である。
なお、本発明には外にも種々の変形例が含まれる。
例えば、上記実施形態ではメモリセルがSRAMセルである場合について説明したが、本発明は複数の相補ビット線対と1対の相補データバスライン対との間にスイッチが接続されたすべてのメモリ回路に適用可能である。また、本発明のマルチプレクサは、メモリ回路以外の各種デジタル回路に適用可能である。
さらに、上記実施形態ではデータバスラインDB及び*DBを高レベルにプリチャージする場合を説明したが、データバスラインDBと*DBとを同電位にプリチャージすればよく、低レベル、又は高レベルと低レベルの中間電位にプリチャージする場合であっても、本発明の効果が得られる。
また、マルチプレクサの選択制御回路として、デコーダの替わりに、1ビットのみ選択ビット(例えば‘1’)にされるレジスタやシフトレジスタを用いてもよい。
スイッチは、オン/オフ制御できるものであればよく、FETに限定されず、バイポーラトランジスタであってもよい。
【図面の簡単な説明】
【図1】本発明の第1実施形態のマルチプレクサ10Aを示す概略回路図である。
【図2】図1の入力信号線SI1及び*SI1が選択される場合の動作を示す波形図である。
【図3】図1のマルチプレクサを用いた本発明の第2実施形態のSRAM回路を示す概略図である。
【図4】図3中のコラム回路41びチャージ回路21のより詳細な構成を示す図である。
【図5】図3のメモリセルMC11の記憶内容を読み出す場合の動作を示す波形図である。
【図6】本発明の第2実施形態のコラム回路びチャージ回路を示す、図4に対応した図である。
【図7】従来のマルチプレクサの概略回路図である。
【図8】図7の入力信号線SI1及び*SI1が選択される場合の動作を示す、図2と対応した波形図である。
【符号の説明】
10、10A マルチプレクサ
11〜18 スイッチ
20 デコーダ
21、51〜54 チャージ回路
22 センスアンプ回路
31〜38 ダミースイッチ
41〜44 コラム回路
50 ロウデコーダ
55 出力回路
60 制御回路
MC11〜MC24、MC11A メモリセル
SI1〜SI4 入力信号線
SO、*SO データバスライン
SEL 選択制御信号
*PCG プリチャージ信号
SAD センスアンプ駆動信号
B1〜B4、*B1〜*B4 ビット線
DB、*DB データバスライン
C1〜C4、*C1〜*C4 入力選択線
RA ロウアドレス
CA コラムアドレス
WL1、WL2、*WL1 ワード線

Claims (9)

  1. 同電位にプリチャージされる第1及び第2出力バスラインに接続された複数のスイッチ回路と、該複数のスイッチ回路の1つを選択的にオンにする選択制御回路とを有し、各スイッチ回路は、
    相補的な信号が供給される第1及び第2入力信号線の該第1入力信号線と該第1出力バスラインとの間及び該第2入力信号線と該第2出力バスラインとの間にそれぞれ接続され、選択制御信号に応じてオン/オフされる第1及び第2スイッチと、
    該第1入力信号線と該第2出力バスラインとの間及び該第2入力信号線と該第1出力バスラインとの間にそれぞれ接続され、オフにされる第1及び第2ダミースイッチと、
    を有することを特徴とするマルチプレクサ。
  2. 上記第1及び第2出力バスライン間の電位差を増幅するセンスアンプをさらに有することを特徴とする請求項1記載のマルチプレクサ。
  3. 請求項1又は2記載のマルチプレクサが形成されていることを特徴とする半導体装置。
  4. 同電位にプリチャージされる第1及び第2データバスラインに接続された複数のコラム回路を有するメモリ回路において、各コラム回路は、ロウアドレスに応じて活性化されるワード線に接続された制御入力端と、第1及び第2ビット線にそれぞれ接続され該制御入力端が活性である時に記憶内容に応じた相補的な電位を出力する第1及び第2データ端とを有するメモリセルと、該第1ビット線と該第1データバスラインとの間及び該第2ビット線と該第2データバスラインとの間にそれぞれ接続され、コラムアドレスに応じてオン/オフされる第1及び第2コラムスイッチと、
    該第1ビット線と該第2データバスラインとの間及び該第2ビット線と該第1データバスラインとの間にそれぞれ接続され、オフにされる第1及び第2ダミーコラムスイッチと、
    を有することを特徴とするメモリ回路。
  5. 上記第1及び第2コラムスイッチをオンにする前に上記第1及び第2ビット線並びに上記第1及び第2データバスラインをプリチャージするチャージ回路、
    をさらに有することを特徴とする請求項4記載のメモリ回路。
  6. 上記プリチャージ回路は、上記相補的な電位のうち高い方と同じ電位でプリチャージすることを特徴とする請求項5記載のメモリ回路。
  7. 上記第1ダミーコラムスイッチは、上記第1ビット線と上記第2データバスラインとの間に並列接続された第1pMOSトランジスタと第1nMOSトランジスタとを有し、上記第2ダミーコラムスイッチは、上記第2ビット線と上記第1データバスラインとの間に接続された第2pMOSトランジスタと第2nMOSトランジスタとを有する、
    ことを特徴とする請求項5記載のメモリ回路。
  8. 上記メモリセルは、
    相補的な電位をもつ第1端と第2端を有するフリップフロップと、
    該第1端と上記第1データ端との間に接続された第1電流路と第1制御入力端とを備えた第1スイッチと、
    該第2端と上記第2データ端との間に接続された第2電流路と第2制御入力端とを備えた第2スイッチと、
    を有し、該メモリセルの上記制御入力端は該第1及び第2制御入力端を有することを特徴とする請求項4乃至7のいずれか1つに記載のメモリ回路。
  9. 請求項4乃至8のいずれか1つに記載のメモリ回路が形成されていることを特徴とする半導体装置。
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