JP3307571B2 - 単一のビットラインを有する４デバイス型ｓｒａｍセル - Google Patents
単一のビットラインを有する４デバイス型ｓｒａｍセルInfo
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は静的メモリ装置に関
し、特に、単一のビットラインを有する４デバイス型の
スタティック・ランダム・アクセス・メモリ（ＳＲＡ
Ｍ）に関する。
し、特に、単一のビットラインを有する４デバイス型の
スタティック・ランダム・アクセス・メモリ（ＳＲＡ
Ｍ）に関する。
【０００２】
【従来の技術】シリコン面積を減らすためにデバイスを
削除するＳＲＡＭメモリ・セルの種々の構造が設計さ
れ、開発されてきている。これらの構造では、より小さ
な配列サイズが必要とされる。図１は、公知の基本的な
６トランジスタのＣＭＯＳ ＳＲＡＭセル１０を示して
いる。データは、逆の電圧構造の双安定性トランジスタ
・フリップフロップ（つまり、ラッチ）の２つの側面を
有する電圧レベルとしてセル１０に記憶される。例え
ば、１方の状態ではノードＡは高でノードＢは低で、一
方、逆の状態ではノードＡは低でノードＢは高であり、
２つの安定状態（つまり、双安定）となる。
削除するＳＲＡＭメモリ・セルの種々の構造が設計さ
れ、開発されてきている。これらの構造では、より小さ
な配列サイズが必要とされる。図１は、公知の基本的な
６トランジスタのＣＭＯＳ ＳＲＡＭセル１０を示して
いる。データは、逆の電圧構造の双安定性トランジスタ
・フリップフロップ（つまり、ラッチ）の２つの側面を
有する電圧レベルとしてセル１０に記憶される。例え
ば、１方の状態ではノードＡは高でノードＢは低で、一
方、逆の状態ではノードＡは低でノードＢは高であり、
２つの安定状態（つまり、双安定）となる。
【０００３】基本的な６トランジスタ型ＣＭＯＳセルを
縮小するために取られた一方法が図２に示してある。図
２はシングル・エンドの５トランジスタ型スタティック
ＣＭＯＳセル２０を表している。この５トランジスタ型
ＣＭＯＳセル２０は、通常の６トランジスタ・セルより
もセルあたりのトランジスタおよびビットラインが１個
少なく有する。この５トランジスタ構造では、ビットラ
インからセルを離すトランジスタＴ５（つまり、転送ト
ランジスタ）がソース・フォロワ・モードで作動し、ビ
ットラインからセルの内部ノードＢへ転送される電圧を
制限するので、セル２０への｀１’の書込みは困難であ
る。ビットラインだけからの電荷転送では、セルに以前
書き込んだ｀０’を｀１’に上書きすることは困難であ
る。
縮小するために取られた一方法が図２に示してある。図
２はシングル・エンドの５トランジスタ型スタティック
ＣＭＯＳセル２０を表している。この５トランジスタ型
ＣＭＯＳセル２０は、通常の６トランジスタ・セルより
もセルあたりのトランジスタおよびビットラインが１個
少なく有する。この５トランジスタ構造では、ビットラ
インからセルを離すトランジスタＴ５（つまり、転送ト
ランジスタ）がソース・フォロワ・モードで作動し、ビ
ットラインからセルの内部ノードＢへ転送される電圧を
制限するので、セル２０への｀１’の書込みは困難であ
る。ビットラインだけからの電荷転送では、セルに以前
書き込んだ｀０’を｀１’に上書きすることは困難であ
る。
【０００４】基本的な６トランジスタ型ＣＭＯＳセルを
縮小するために取られた別な方法は図３に示されてい
る。図３は、抵抗付加プルアップ・デバイスＲ0、Ｒ1を
有する４トランジスタ型スタティック・セル３０を示し
ており、Ｒ負荷ＳＲＡＭセルとも称する。このセル構造
は２個のトランジスタ分だけ通常の６デバイスＳＲＡＭ
のセル・サイズを減少する。しかし、得られたセル３０
はアクセスされない時（つまりスタンバイ・モード
で）、少量の電流は常に抵抗Ｒ０、Ｒ１を介して流れる
ので、６トランジスタのＣＭＯＳ ＳＲＡＭセルより電
流漏れが多い。セル３０内の２つの安定状態のどれに対
しても、１つの抵抗が記憶部のドレインの電荷漏れをプ
ルアップしてオフセットし、かつトランジスタに転送す
る機能を果たし、同時に、他の抵抗が低い（｀０’）ノ
ードへの電流を制限するための負荷として機能する。
縮小するために取られた別な方法は図３に示されてい
る。図３は、抵抗付加プルアップ・デバイスＲ0、Ｒ1を
有する４トランジスタ型スタティック・セル３０を示し
ており、Ｒ負荷ＳＲＡＭセルとも称する。このセル構造
は２個のトランジスタ分だけ通常の６デバイスＳＲＡＭ
のセル・サイズを減少する。しかし、得られたセル３０
はアクセスされない時（つまりスタンバイ・モード
で）、少量の電流は常に抵抗Ｒ０、Ｒ１を介して流れる
ので、６トランジスタのＣＭＯＳ ＳＲＡＭセルより電
流漏れが多い。セル３０内の２つの安定状態のどれに対
しても、１つの抵抗が記憶部のドレインの電荷漏れをプ
ルアップしてオフセットし、かつトランジスタに転送す
る機能を果たし、同時に、他の抵抗が低い（｀０’）ノ
ードへの電流を制限するための負荷として機能する。
【０００５】セル・デバイスの縮小という上記の展開に
続いて、次の論理上の縮小がトランジスタの数を上記の
Ｒ負荷ＳＲＡＭセル３０より１個少ない、３個へと減少
させる。図４は３個のトランジスタＱ４、Ｑ５、Ｑ６を
使用してシングル・エンドの３デバイスＲ負荷セル４０
を作るセル形状の一例を示している。この３デバイスＲ
負荷セル４０構造は、前述の５デバイスＣＭＯＳ ＳＲ
ＡＭセル２０と同じような機能を有する。｀１’の書込
みに加え、図４のセル構造も｀０’の書込みはあったと
しても困難である。この３デバイスＲ負荷セル４０のパ
ッシブ抵抗Ｒ０、Ｒ１は可能な限りスタンバイ電力の消
耗を低く維持するため、１０から１００Ｇオームの範囲
では非常に高くしなくてはならない。従って、これらの
抵抗の回復時間はセル４０内の安定した高レベルを適切
にプルアップ、かつ／あるいは維持するためには非常に
遅すぎる。
続いて、次の論理上の縮小がトランジスタの数を上記の
Ｒ負荷ＳＲＡＭセル３０より１個少ない、３個へと減少
させる。図４は３個のトランジスタＱ４、Ｑ５、Ｑ６を
使用してシングル・エンドの３デバイスＲ負荷セル４０
を作るセル形状の一例を示している。この３デバイスＲ
負荷セル４０構造は、前述の５デバイスＣＭＯＳ ＳＲ
ＡＭセル２０と同じような機能を有する。｀１’の書込
みに加え、図４のセル構造も｀０’の書込みはあったと
しても困難である。この３デバイスＲ負荷セル４０のパ
ッシブ抵抗Ｒ０、Ｒ１は可能な限りスタンバイ電力の消
耗を低く維持するため、１０から１００Ｇオームの範囲
では非常に高くしなくてはならない。従って、これらの
抵抗の回復時間はセル４０内の安定した高レベルを適切
にプルアップ、かつ／あるいは維持するためには非常に
遅すぎる。
【０００６】
【発明が解決しようとする課題】本発明が解決しようと
する課題は、特性に与える衝撃を最小とする小型のＳＲ
ＡＭセルを開発すること、および、上記の公知技術にお
ける問題を克服することである。
する課題は、特性に与える衝撃を最小とする小型のＳＲ
ＡＭセルを開発すること、および、上記の公知技術にお
ける問題を克服することである。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、本発明によるメモリ・セルは記憶ノードに接続した
入力部を持つスタティック・インバータを有する。イン
ピーダンスがその記憶ノードを電源に接続する。そのス
タティック・インバータの出力部に接続した入力部を有
する第一トランジスタが、上記記憶ノードを書込みライ
ンに接続する。最後に、ワードライン・アクセス信号に
応じて、上記記憶ノードを単一のデータ・ビットライン
に接続する。本発明によるメモリ・セルはさらにシング
ル・エンドの４トランジスタＣＭＯＳ ＳＲＡＭセルを
有する。
め、本発明によるメモリ・セルは記憶ノードに接続した
入力部を持つスタティック・インバータを有する。イン
ピーダンスがその記憶ノードを電源に接続する。そのス
タティック・インバータの出力部に接続した入力部を有
する第一トランジスタが、上記記憶ノードを書込みライ
ンに接続する。最後に、ワードライン・アクセス信号に
応じて、上記記憶ノードを単一のデータ・ビットライン
に接続する。本発明によるメモリ・セルはさらにシング
ル・エンドの４トランジスタＣＭＯＳ ＳＲＡＭセルを
有する。
【０００８】本発明によれば、メモリ・アレイは横と縦
の行列を形成するように配列された複数のメモリ・セル
を有し、各メモリ・セルは本発明によるシングル・エン
ドの４トランジスタＣＭＯＳ ＳＲＡＭセルを有する。
の行列を形成するように配列された複数のメモリ・セル
を有し、各メモリ・セルは本発明によるシングル・エン
ドの４トランジスタＣＭＯＳ ＳＲＡＭセルを有する。
【０００９】
【発明の実施の形態】図５には本発明によるシングル・
エンドの４トランジスタＳＲＡＭ ＣＭＯＳセル５０を
示しており、このセル５０は図２に示した従来のシング
ル・エンドの５トランジスタＣＭＯＳ ＳＲＡＭセル２
０のよりトランジスタが１つ少ない構造を有する。本発
明によるシングル・エンドの４トランジスタＳＲＡＭ
ＣＭＯＳ セル５０では、２つのＰＦＥＴ負荷デバイス
の一方が、セルのサイズをさらに縮小するためにポリシ
リコン負荷抵抗Ｒ0で置き換えられている。さらに、セ
ル５０への信頼性のある書込みアクセスはＳＲＡＭセル
・メモリ・アレイ内の各セル５０に書込みバンプ・ポー
ト５２を加えることにより得られる。
エンドの４トランジスタＳＲＡＭ ＣＭＯＳセル５０を
示しており、このセル５０は図２に示した従来のシング
ル・エンドの５トランジスタＣＭＯＳ ＳＲＡＭセル２
０のよりトランジスタが１つ少ない構造を有する。本発
明によるシングル・エンドの４トランジスタＳＲＡＭ
ＣＭＯＳ セル５０では、２つのＰＦＥＴ負荷デバイス
の一方が、セルのサイズをさらに縮小するためにポリシ
リコン負荷抵抗Ｒ0で置き換えられている。さらに、セ
ル５０への信頼性のある書込みアクセスはＳＲＡＭセル
・メモリ・アレイ内の各セル５０に書込みバンプ・ポー
ト５２を加えることにより得られる。
【００１０】書込みバンプ信号は、書込み可能信号と復
号したワードライン信号のアンド論理の立ち上がり端か
ら発生したワンショット・パルスを含む。つまり、通常
の書込みライン５４を共有するセルの各横列に対して、
各々のワード・ラインおよび書込み可能信号から発生し
た対応の書込みバンプ・パルスがある。所定のワード・
ラインに沿った一列のセルが書き込まれるように設計さ
れているなら、内部セル・ノード「Ａ」と「Ｂ」が互い
の閾値電圧（Ｖｔ）以下に効果的に初期化される。図６
は予め「０」を記憶したセル５０に「１」を書込む際の
内部ノードの等化プロセスを示す。書込みバンプ・パル
スが記憶トランジスタＴ２をソース・フォロワ・モード
で作動してセル・ノード「Ｂ」をプルアップさせる。セ
ル・ノード「Ｂ」がプルアップするにつれて、交差結合
を介してトランジスタＴ１がオン動作してセル・ノード
「Ａ」をプルダウンさせる。セル・ノード「Ｂ」が供給
電圧ＶＤＤの約１／２までプルアップを続け、同時にセ
ル・ノード「Ａ」はプルダウンを続け、互いの閾値電圧
（Ｖｔ）以下に２つの内部ノードＡ、Ｂをクランプす
る。
号したワードライン信号のアンド論理の立ち上がり端か
ら発生したワンショット・パルスを含む。つまり、通常
の書込みライン５４を共有するセルの各横列に対して、
各々のワード・ラインおよび書込み可能信号から発生し
た対応の書込みバンプ・パルスがある。所定のワード・
ラインに沿った一列のセルが書き込まれるように設計さ
れているなら、内部セル・ノード「Ａ」と「Ｂ」が互い
の閾値電圧（Ｖｔ）以下に効果的に初期化される。図６
は予め「０」を記憶したセル５０に「１」を書込む際の
内部ノードの等化プロセスを示す。書込みバンプ・パル
スが記憶トランジスタＴ２をソース・フォロワ・モード
で作動してセル・ノード「Ｂ」をプルアップさせる。セ
ル・ノード「Ｂ」がプルアップするにつれて、交差結合
を介してトランジスタＴ１がオン動作してセル・ノード
「Ａ」をプルダウンさせる。セル・ノード「Ｂ」が供給
電圧ＶＤＤの約１／２までプルアップを続け、同時にセ
ル・ノード「Ａ」はプルダウンを続け、互いの閾値電圧
（Ｖｔ）以下に２つの内部ノードＡ、Ｂをクランプす
る。
【００１１】書込みサイクルの間、ワードライン・アク
セス信号に応答して所定のワードライン５４の選択によ
り、セル５０およびビットライン５６間のＮＦＥＴトラ
ンジスタ（すなわちビット転送デバイス）Ｔ３がソース
・フォロワ・モードで作動して電荷をビットライン５６
からセル５０へ転送する。これにより、セル・ノード
「Ｂ」が供給電圧ＶＤＤから閾値電圧分だけ低い電圧に
までさらにプル・アップし続け、一方、セル・ノード
「Ａ」が接地ＧＮＤにまでプル・ダウンし続ける。さら
に、書込みサイクルの終わりで、ワードライン５４から
選択信号が取り去られ、ビット転送デバイスＴ３がセル
５０をビットライン５６から分離する。セル５０が分離
している間、接地または基板への電流漏れのために高ノ
ード「Ｂ」を供給電圧近くに維持するために負荷抵抗Ｒ
０を介して電流漏れ補償電流が供給される。これらの電
流漏れは、オフ状態のビット転送デバイスＴ３ないし記
憶トランジスタＴ２の閾値の数分の一程度の漏れや、共
通のドレイン拡散により作られたＰ−Ｎダイオードの基
板への漏れなどである。
セス信号に応答して所定のワードライン５４の選択によ
り、セル５０およびビットライン５６間のＮＦＥＴトラ
ンジスタ（すなわちビット転送デバイス）Ｔ３がソース
・フォロワ・モードで作動して電荷をビットライン５６
からセル５０へ転送する。これにより、セル・ノード
「Ｂ」が供給電圧ＶＤＤから閾値電圧分だけ低い電圧に
までさらにプル・アップし続け、一方、セル・ノード
「Ａ」が接地ＧＮＤにまでプル・ダウンし続ける。さら
に、書込みサイクルの終わりで、ワードライン５４から
選択信号が取り去られ、ビット転送デバイスＴ３がセル
５０をビットライン５６から分離する。セル５０が分離
している間、接地または基板への電流漏れのために高ノ
ード「Ｂ」を供給電圧近くに維持するために負荷抵抗Ｒ
０を介して電流漏れ補償電流が供給される。これらの電
流漏れは、オフ状態のビット転送デバイスＴ３ないし記
憶トランジスタＴ２の閾値の数分の一程度の漏れや、共
通のドレイン拡散により作られたＰ−Ｎダイオードの基
板への漏れなどである。
【００１２】図７は書込み「０」操作の際の内部ノード
等化プロセスを示す。セル５０に予め記憶させた「１」
を用いるが、記憶トランジスタＴ２（図５）は非活性な
ので書込みバンプ・パルスは内部セル・ノード「Ｂ」に
影響を与えない。有効なワードラインは、書込み「０」
操作の際に、接地したビットライン５６に転送トランジ
スタＴ３（図５）を介してセル・ノード「Ｂ」を接地す
る。書込み「０」操作に対して、両内部セル・ノード
「Ａ」と「Ｂ」はレールからレール（つまり、それぞれ
ＶＤＤとＧＮＤ）である。
等化プロセスを示す。セル５０に予め記憶させた「１」
を用いるが、記憶トランジスタＴ２（図５）は非活性な
ので書込みバンプ・パルスは内部セル・ノード「Ｂ」に
影響を与えない。有効なワードラインは、書込み「０」
操作の際に、接地したビットライン５６に転送トランジ
スタＴ３（図５）を介してセル・ノード「Ｂ」を接地す
る。書込み「０」操作に対して、両内部セル・ノード
「Ａ」と「Ｂ」はレールからレール（つまり、それぞれ
ＶＤＤとＧＮＤ）である。
【００１３】ワードライン５４からアクセス信号を取り
去ると、分離されたセル５０は６トランジスタＣＭＯＳ
ＳＲＡＭセルと同じように安定状態を維持する。図５
に示したように、交差結合したＮＭＯＳトランジスタＴ
１とＴ２がセル５０内でバイナリ「０」を記憶する。負
荷／プルアップ抵抗Ｒ０の値は、記憶した「０」用のセ
ル５０におけるスタンバイ電力損失を最小にするため充
分に高い（つまり、１０から１００ギガ・オームのオー
ダにある）。
去ると、分離されたセル５０は６トランジスタＣＭＯＳ
ＳＲＡＭセルと同じように安定状態を維持する。図５
に示したように、交差結合したＮＭＯＳトランジスタＴ
１とＴ２がセル５０内でバイナリ「０」を記憶する。負
荷／プルアップ抵抗Ｒ０の値は、記憶した「０」用のセ
ル５０におけるスタンバイ電力損失を最小にするため充
分に高い（つまり、１０から１００ギガ・オームのオー
ダにある）。
【００１４】セル５０から「１」あるいは「０」の読取
りは、セル５０毎に単一のビットラインだけを使用して
いる際に「０」から「１」を検出増幅器（図示せず）が
識別するのを可能とするビット・スイッチ回路（図示せ
ず）に基準電圧ノードを組み込むことにより行われる。
ビット・スイッチ回路および検出増幅器は公知であり、
ここでは詳細な説明は省略する。図８は、本発明による
４トランジスタ型ＣＭＯＳ ＳＲＡＭセル５０について
の、書込み「１」、読取り「１」、書込み「０」、読取
り「０」操作を示す。図８で｀SENSE AMP COMP’という
表示をつけた基準電圧が各読取り／書込み操作の際に基
準電圧ノードで発生する。検出増幅器は｀BITLINE TRU
E’ノードと｀SENSE AMP COMP’基準ノード間の差を算
出し、読取り操作の間に検出増幅器に分離「セット」信
号が付与されると差分オフセットを増幅する。基準電圧
レベルより上か下かという差分オフセットの方向がセル
５０に記憶させるべき「１」あるいは「０」を判定す
る。
りは、セル５０毎に単一のビットラインだけを使用して
いる際に「０」から「１」を検出増幅器（図示せず）が
識別するのを可能とするビット・スイッチ回路（図示せ
ず）に基準電圧ノードを組み込むことにより行われる。
ビット・スイッチ回路および検出増幅器は公知であり、
ここでは詳細な説明は省略する。図８は、本発明による
４トランジスタ型ＣＭＯＳ ＳＲＡＭセル５０について
の、書込み「１」、読取り「１」、書込み「０」、読取
り「０」操作を示す。図８で｀SENSE AMP COMP’という
表示をつけた基準電圧が各読取り／書込み操作の際に基
準電圧ノードで発生する。検出増幅器は｀BITLINE TRU
E’ノードと｀SENSE AMP COMP’基準ノード間の差を算
出し、読取り操作の間に検出増幅器に分離「セット」信
号が付与されると差分オフセットを増幅する。基準電圧
レベルより上か下かという差分オフセットの方向がセル
５０に記憶させるべき「１」あるいは「０」を判定す
る。
【００１５】本発明の主な長所はサイズが小さいことで
ある。ビットラインと転送トランジスタが１つ少ないこ
とは、同じシリコン基板上で全てのプロセッサとメモリ
が空間の取り合いをする時に、半導体業界ではアレイ面
積の節約となる。本発明はシングル・エンド５デバイス
・プレデセッサが直面した諸問題を克服することにな
る。書込みバンプ・ポート５２は「１」の書込みを単純
化し、従来のものより｀書込み操作をより信頼できるも
のにする。さらに、シングル・エンド５トランジスタＣ
ＭＯＳ ＳＲＡＭセル（図２）における２つのＰＭＯＳ
負荷トランジスタの一方を、複数の負荷／プルアップ抵
抗で置換することによりセルのサイズが縮小し（図５の
４トランジスタＣＭＯＳ ＳＲＡＭセル）、これが深刻
な特性の逆衝撃を与えることなく、しかも通常の２抵抗
Ｒ−負荷セル（図３）よりも電力損失が少ないという、
別のレベルのシリコン密度の改良を提供する。
ある。ビットラインと転送トランジスタが１つ少ないこ
とは、同じシリコン基板上で全てのプロセッサとメモリ
が空間の取り合いをする時に、半導体業界ではアレイ面
積の節約となる。本発明はシングル・エンド５デバイス
・プレデセッサが直面した諸問題を克服することにな
る。書込みバンプ・ポート５２は「１」の書込みを単純
化し、従来のものより｀書込み操作をより信頼できるも
のにする。さらに、シングル・エンド５トランジスタＣ
ＭＯＳ ＳＲＡＭセル（図２）における２つのＰＭＯＳ
負荷トランジスタの一方を、複数の負荷／プルアップ抵
抗で置換することによりセルのサイズが縮小し（図５の
４トランジスタＣＭＯＳ ＳＲＡＭセル）、これが深刻
な特性の逆衝撃を与えることなく、しかも通常の２抵抗
Ｒ−負荷セル（図３）よりも電力損失が少ないという、
別のレベルのシリコン密度の改良を提供する。
【００１６】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）記憶ノードに接続した入力部を有するスタティッ
ク・インバータと、上記記憶ノードを電源に接続するた
めのインピーダンスと、上記スタティック・インバータ
の出力部に接続した入力部を有し、上記記憶ノードを書
込みラインに接続する第一トランジスタと、ワードライ
ン・アクセス信号に応じて、上記記憶ノードを単一のデ
ータ・ビットラインに接続する第二トランジスタとを、
有することを特徴とするメモリ・セル。 （２）上記スタティック・インバータは、上記電源と接
地の間の第四トランジスタと直列に接続した第三トラン
ジスタを有し、第三および第四トランジスタの各々のベ
ースは接続され、上記スタティック・インバータの入力
部を形成し、上記スタティック・インバータはさらに、
直列に接続した第三トランジスタと第四トランジスタの
中間の相補的記憶ノードを有することを特徴とする、上
記（１）に記載のメモリ・セル。 （３）上記書込みラインは、書込み可能信号と復号した
ワードライン信号のアンド論理の立ち上がり端から発生
したワンショット・パルス信号を受信することを特徴と
する、上記（１）に記載のメモリ・セル。 （４）上記スタティック・インバータは、上記電源と接
地の間の第四トランジスタと直列に接続した第三トラン
ジスタを有し、第三および第四トランジスタの各々のベ
ースは接続され、上記スタティック・インバータの入力
部を形成し、上記スタティック・インバータはさらに、
直列に接続した第三トランジスタと第四トランジスタの
中間の相補的記憶ノードを有し、また、書込み可能信号
と復号したワードライン信号のアンド論理の立ち上がり
端から発生したワンショット・パルス信号を受信する書
込みラインを有することを特徴とする、上記（１）に記
載のメモリ・セル。 （５）さらに、単独のビットラインを有するシングルエ
ンドの４デバイス型スタティック・ランダム・アクセス
・メモリ・セルを有することを特徴とする、上記（１）
に記載のメモリ・セル。 （６）記憶ノードに接続した入力部を有するスタティッ
ク・インバータと、上記記憶ノードを電源に接続するた
めのインピーダンスと、上記スタティック・インバータ
の出力部に接続した入力部を有し、上記記憶ノードを書
込みラインに接続する第一トランジスタと、ワードライ
ン・アクセス信号に応じて、上記記憶ノードを単一のデ
ータ・ビットラインに接続する第二トランジスタとを有
し、横列および縦行のマトリックスを形成するように配
列した複数のメモリ・セルを有することを特徴とするメ
モリ・アレイ。 （７）上記スタティック・インバータは、上記電源と接
地の間の第四トランジスタと直列に接続した第三トラン
ジスタを有し、第三および第四トランジスタの各々のベ
ースは接続され、上記スタティック・インバータの入力
部を形成し、上記スタティック・インバータはさらに、
直列に接続した第三トランジスタと第四トランジスタの
中間の相補的記憶ノードを有することを特徴とする、上
記（６）に記載のメモリ・アレイ。 （８）上記書込みラインは、書込み可能信号と復号した
ワードライン信号のアンド論理の立ち上がり端から発生
したワンショット・パルス信号を受信することを特徴と
する、上記（６）に記載のメモリ・アレイ。 （９）上記スタティック・インバータは、上記電源と接
地の間の第四トランジスタと直列に接続した第三トラン
ジスタを有し、第三および第四トランジスタの各々のベ
ースは接続され、上記スタティック・インバータの入力
部を形成し、上記スタティック・インバータはさらに、
直列に接続した第三トランジスタと第四トランジスタの
中間の相補的記憶ノードを有し、また、書込み可能信号
と復号したワードライン信号のアンド論理の立ち上がり
端から発生したワンショット・パルス信号を受信する書
込みラインを有することを特徴とする、上記（６）に記
載のメモリ・アレイ。 （１０）さらに、単独のビットラインを有するシングル
エンドの４デバイス型スタティック・ランダム・アクセ
ス・メモリ・セルを有することを特徴とする、上記
（６）に記載のメモリ・アレイ。 （１１）記憶ノードに接続した入力部を有するスタティ
ック・インバータであり、上記スタティック・インバー
タは、上記電源と接地の間の第二トランジスタと直列に
接続した第一トランジスタを有し、第一および第二トラ
ンジスタの各々のベースは接続され、上記スタティック
・インバータの入力部を形成し、上記スタティック・イ
ンバータはさらに、直列に接続した第一トランジスタと
第二トランジスタの中間の相補的記憶ノードを有し、上
記記憶ノードを電源に接続するためのインピーダンス
と、上記スタティック・インバータの出力部に接続した
入力部を有し、上記記憶ノードを、書込み可能信号と復
号したワードライン信号のアンド論理の立ち上がり端か
ら発生したワンショット・パルス信号を受信する書込み
ラインに接続する第三トランジスタと、書込みライン・
アクセス信号に応じて、上記記憶ノードをデータ・ビッ
トラインに接続するための第四トランジスタとを有する
ことを特徴とする、シングルエンドの４デバイス型スタ
ティック・ランダム・アクセス・メモリ・セル・メモ
リ。
の事項を開示する。 （１）記憶ノードに接続した入力部を有するスタティッ
ク・インバータと、上記記憶ノードを電源に接続するた
めのインピーダンスと、上記スタティック・インバータ
の出力部に接続した入力部を有し、上記記憶ノードを書
込みラインに接続する第一トランジスタと、ワードライ
ン・アクセス信号に応じて、上記記憶ノードを単一のデ
ータ・ビットラインに接続する第二トランジスタとを、
有することを特徴とするメモリ・セル。 （２）上記スタティック・インバータは、上記電源と接
地の間の第四トランジスタと直列に接続した第三トラン
ジスタを有し、第三および第四トランジスタの各々のベ
ースは接続され、上記スタティック・インバータの入力
部を形成し、上記スタティック・インバータはさらに、
直列に接続した第三トランジスタと第四トランジスタの
中間の相補的記憶ノードを有することを特徴とする、上
記（１）に記載のメモリ・セル。 （３）上記書込みラインは、書込み可能信号と復号した
ワードライン信号のアンド論理の立ち上がり端から発生
したワンショット・パルス信号を受信することを特徴と
する、上記（１）に記載のメモリ・セル。 （４）上記スタティック・インバータは、上記電源と接
地の間の第四トランジスタと直列に接続した第三トラン
ジスタを有し、第三および第四トランジスタの各々のベ
ースは接続され、上記スタティック・インバータの入力
部を形成し、上記スタティック・インバータはさらに、
直列に接続した第三トランジスタと第四トランジスタの
中間の相補的記憶ノードを有し、また、書込み可能信号
と復号したワードライン信号のアンド論理の立ち上がり
端から発生したワンショット・パルス信号を受信する書
込みラインを有することを特徴とする、上記（１）に記
載のメモリ・セル。 （５）さらに、単独のビットラインを有するシングルエ
ンドの４デバイス型スタティック・ランダム・アクセス
・メモリ・セルを有することを特徴とする、上記（１）
に記載のメモリ・セル。 （６）記憶ノードに接続した入力部を有するスタティッ
ク・インバータと、上記記憶ノードを電源に接続するた
めのインピーダンスと、上記スタティック・インバータ
の出力部に接続した入力部を有し、上記記憶ノードを書
込みラインに接続する第一トランジスタと、ワードライ
ン・アクセス信号に応じて、上記記憶ノードを単一のデ
ータ・ビットラインに接続する第二トランジスタとを有
し、横列および縦行のマトリックスを形成するように配
列した複数のメモリ・セルを有することを特徴とするメ
モリ・アレイ。 （７）上記スタティック・インバータは、上記電源と接
地の間の第四トランジスタと直列に接続した第三トラン
ジスタを有し、第三および第四トランジスタの各々のベ
ースは接続され、上記スタティック・インバータの入力
部を形成し、上記スタティック・インバータはさらに、
直列に接続した第三トランジスタと第四トランジスタの
中間の相補的記憶ノードを有することを特徴とする、上
記（６）に記載のメモリ・アレイ。 （８）上記書込みラインは、書込み可能信号と復号した
ワードライン信号のアンド論理の立ち上がり端から発生
したワンショット・パルス信号を受信することを特徴と
する、上記（６）に記載のメモリ・アレイ。 （９）上記スタティック・インバータは、上記電源と接
地の間の第四トランジスタと直列に接続した第三トラン
ジスタを有し、第三および第四トランジスタの各々のベ
ースは接続され、上記スタティック・インバータの入力
部を形成し、上記スタティック・インバータはさらに、
直列に接続した第三トランジスタと第四トランジスタの
中間の相補的記憶ノードを有し、また、書込み可能信号
と復号したワードライン信号のアンド論理の立ち上がり
端から発生したワンショット・パルス信号を受信する書
込みラインを有することを特徴とする、上記（６）に記
載のメモリ・アレイ。 （１０）さらに、単独のビットラインを有するシングル
エンドの４デバイス型スタティック・ランダム・アクセ
ス・メモリ・セルを有することを特徴とする、上記
（６）に記載のメモリ・アレイ。 （１１）記憶ノードに接続した入力部を有するスタティ
ック・インバータであり、上記スタティック・インバー
タは、上記電源と接地の間の第二トランジスタと直列に
接続した第一トランジスタを有し、第一および第二トラ
ンジスタの各々のベースは接続され、上記スタティック
・インバータの入力部を形成し、上記スタティック・イ
ンバータはさらに、直列に接続した第一トランジスタと
第二トランジスタの中間の相補的記憶ノードを有し、上
記記憶ノードを電源に接続するためのインピーダンス
と、上記スタティック・インバータの出力部に接続した
入力部を有し、上記記憶ノードを、書込み可能信号と復
号したワードライン信号のアンド論理の立ち上がり端か
ら発生したワンショット・パルス信号を受信する書込み
ラインに接続する第三トランジスタと、書込みライン・
アクセス信号に応じて、上記記憶ノードをデータ・ビッ
トラインに接続するための第四トランジスタとを有する
ことを特徴とする、シングルエンドの４デバイス型スタ
ティック・ランダム・アクセス・メモリ・セル・メモ
リ。
【図１】従来の６トランジスタＣＭＯＳ ＳＲＡＭセル
の構造図である。
の構造図である。
【図２】従来のシングル・エンドの５トランジスタＣＭ
ＯＳ ＳＲＡＭセルの構造図である。
ＯＳ ＳＲＡＭセルの構造図である。
【図３】従来の４トランジスタＲ負荷ＣＭＯＳ ＳＲＡ
Ｍセルの構造図である。
Ｍセルの構造図である。
【図４】従来の３トランジスタＲ負荷ＣＭＯＳ ＳＲＡ
Ｍセルの構造図である。
Ｍセルの構造図である。
【図５】本発明によるシングル・エンドの４トランジス
タＣＭＯＳ ＳＲＡＭセルの構造図である。
タＣＭＯＳ ＳＲＡＭセルの構造図である。
【図６】本発明によるシングル・エンドの４トランジス
タＣＭＯＳ ＳＲＡＭセルの書込み「１」操作について
の電圧対時間特性を示すグラフである。
タＣＭＯＳ ＳＲＡＭセルの書込み「１」操作について
の電圧対時間特性を示すグラフである。
【図７】本発明によるシングル・エンドの４トランジス
タＣＭＯＳ ＳＲＡＭセルの書込み「０」操作について
の電圧対時間特性を示すグラフである。
タＣＭＯＳ ＳＲＡＭセルの書込み「０」操作について
の電圧対時間特性を示すグラフである。
【図８】本発明によるシングル・エンドの４トランジス
タＣＭＯＳ ＳＲＡＭセルの書込み「１」、読取り
「１」、書込み「０」、読取り「０」の一連の操作につ
いての電圧対時間特性を示すグラフである。
タＣＭＯＳ ＳＲＡＭセルの書込み「１」、読取り
「１」、書込み「０」、読取り「０」の一連の操作につ
いての電圧対時間特性を示すグラフである。
【図９】各メモリ・セルは本発明によるシングル・エン
ドの４トランジスタＣＭＯＳＳＲＡＭセルを有し、その
メモリ・セルの複数を横と縦の行列を形成するように配
列したメモリ・アレイを示す構造図である。
ドの４トランジスタＣＭＯＳＳＲＡＭセルを有し、その
メモリ・セルの複数を横と縦の行列を形成するように配
列したメモリ・アレイを示す構造図である。
５０ シングル・エンド４トランジスタＣＭＯＳ ＳＲ
ＡＭセル ５２ 書込みバンプ・ポート ５４ ワードライン ５６ ビットライン
ＡＭセル ５２ 書込みバンプ・ポート ５４ ワードライン ５６ ビットライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・アンソニー・ロス、ジュニア アメリカ合衆国78613、テキサス州、セ ダーパーク、ローン・バック・パス 1018 (56)参考文献 特開 平４−219696（ＪＰ，Ａ) 特開 昭57−20992（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/41 - 11/419
Claims (10)
- 【請求項１】記憶ノードに接続された入力部を有し、相
補的記憶ノードである出力部を有し、基準電源間に接続
されたスタティック・インバータと、 上記記憶ノードを基準電源に接続するためのインピーダ
ンスと、 復号化ワードライン信号に応答して発生される書込みバ
ンプ信号を受理する書込みバンプ・ポートと、 上記スタティック・インバータの上記出力部に接続され
た入力部を有し上記記憶ノードを上記書込みバンプ・ポ
ートへ接続するための第一トランジスタと、 ワードライン・アクセス信号に応じて、上記記憶ノード
を単一のデータ・ビットラインに接続するための第二ト
ランジスタと、 を具備し、 上記書込みバンプ信号は、上記記憶ノードへの論理
「１」の書込みに当り、上記両ノードを等化状態へ向け
て初期化する作用を果たすことを特徴とするメモリ・セ
ル。 - 【請求項２】上記スタティック・インバータは、上記基
準電源間に直列接続された第三トランジスタおよび第四
トランジスタを含み、該第三および第四トランジスタの
各々の制御電極が相互接続されて上記スタティック・イ
ンバータの入力部を形成し、上記スタティック・インバ
ータは、さらに、直列に接続した第三トランジスタと第
四トランジスタの中間の相補的記憶ノードを有すること
を特徴とする、請求項１に記載のメモリ・セル。 - 【請求項３】上記書込みバンプ信号は、書込み可能信号
および復号化ワードライン信号のアンド論理の立上り縁
から発生したワンショット・パルスであることを特徴と
する、請求項１または２に記載のメモリ・セル。 - 【請求項４】さらに、単独のビットラインを有するシン
グルエンドの４デバイス型スタティック・ランダム・ア
クセス・メモリ・セルを有することを特徴とする、請求
項１，２または３に記載のメモリ・セル。 - 【請求項５】横列および縦行のマトリックスを形成する
ように配列した複数のメモリ・セルから成るメモリ・ア
レイであって、上記各メモリ・セルが 記憶ノードに接続された入力部を有し、相補的記憶ノー
ドである出力部を有し、基準電源間に接続されたスタテ
ィック・インバータと、 上記記憶ノードを基準電源に接続するためのインピーダ
ンスと、 復号化ワードライン信号に応答して発生される書込みバ
ンプ信号を受理する書込みバンプ・ポートと、 上記スタティック・インバータの上記出力部に接続され
た入力部を有し上記記憶ノードを上記書込みバンプ・ポ
ートへ接続するための第一トランジスタと、 ワードライン・アクセス信号に応じて、上記記憶ノード
を単一のデータ・ビットラインに接続するための第二ト
ランジスタと、 を具備し、 上記書込みバンプ信号は、上記記憶ノードへの論理
「１」の書込みに当り、上記両ノードを等化状態へ向け
て初期化する作用を果たすことを特徴とするメモリ・ア
レイ。 - 【請求項６】上記スタティック・インバータは、上記基
準電源間に直列接続された第三トランジスタおよび第四
トランジスタを含み、該第三および第四トランジスタの
各々の制御電極が相互接続されて上記スタティック・イ
ンバータの入力部を形成し、上記スタティック・インバ
ータは、さらに、直列に接続した第三トランジスタと第
四トランジスタの中間の相補的記憶ノードを有すること
を特徴とする、請求項５に記載のメモリ・アレイ。 - 【請求項７】上記書込みバンプ信号は、書込み可能信号
および復号化ワードライン信号のアンド論理の立上り縁
から発生したワンショット・パルスであることを特徴と
する、請求項５または６に記載のメモリ・セル。 - 【請求項８】さらに、単独のビットラインを有するシン
グルエンドの４デバイス型スタティック・ランダム・ア
クセス・メモリ・セルを有することを特徴とする、請求
項５，６または７に記載のメモリ・アレイ。 - 【請求項９】記憶ノードに接続された入力部を有し、相
補的記憶ノードである出力部を有し、基準電源間に接続
されたスタティック・インバータと、 書込み可能信号と復号化ワードライン信号のアンド論理
の立上がり端から発生したワンショット・パルス信号を
受信するための書込みバンプ・ポートと、 上記スタティック・インバータの上記出力部に接続され
た入力部を有し、上記記憶ノードを上記書込みバンプ・
ポートへ接続するための第一トランジスタであって、論
理「１」の書込みに当り上記両ノードを等化状態へ向け
て初期化するための書込みバンプ信号を受理する第一ト
ランジスタと、 ワードライン・アクセス信号に応じて、上記記憶ノード
を単一のデータ・ビットラインに接続するための第二ト
ランジスタと、 から成る、単独のビットラインを有するシングルエンド
の４デバイス型スタティック・ランダム・アクセス・メ
モリ・セル。 - 【請求項１０】上記スタティック・インバータは、上記
基準電源間に直列接続された第三トランジスタおよび第
四トランジスタを含み、該第三および第四トランジスタ
の各々の制御電極が相互接続されて上記スタティック・
インバータの入力部を形成し、上記スタティック・イン
バータは、さらに、直列に接続した第三トランジスタと
第四トランジスタの中間の相補的記憶ノードを有するこ
とを特徴とする、請求項９に記載のメモリ・セル。
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|---|---|---|---|
| US08/773,561 US5805496A (en) | 1996-12-27 | 1996-12-27 | Four device SRAM cell with single bitline |
| US08/773561 | 1996-12-27 |
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|---|---|
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