KR100253781B1 - 스태틱형 반도체 기억 장치 및 그 동작 방법 - Google Patents

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Abstract

대용량화에 따른 판독 속도의 저하를 작게 하고, 동시에 저전압측의 동작 영역을 넓게 할 수 있는 스태틱형 반도체 기억 장치를 제공한다.
메인 비트선쌍 MB, /MB와, 메인 비트선쌍 MB, /MB에 접속되는 복수의 메모리 블록(1)을 구비하고, 메모리 블록(1)의 각각은 로컬 비트선쌍 LB, /LB와, 로컬 비트선쌍 LB, /LB에 접속되는 스태틱 메모리(4)와, 로컬 비트선쌍 LB, /LB의 전위차를 증폭하는 증폭기(20)와, 로컬 비트선쌍 LB, /LB와 메인 비트선쌍 MB, /MB간의 데이터 전송을 하는 데이터 전송 게이트(21, 23)를 포함한다.

Description

스태틱형 반도체 기억 장치 및 그 동작 방법
본 발명은 반도체 기억 장치에 관한 것으로서, 더욱 상세하게는, 스태틱형 반도체 기억 장치에 관한 것이다.
도 9는 종래의 스태틱형 반도체 기억 장치의 전체 구성을 도시하는 블록도이다.
이 스태틱형 반도체 기억 장치는 메모리셀(4)과, 횡방향으로 늘어선 메모리셀(4)에 공유되는 워드선WL과, 종방향으로 늘어선 메모리셀(4)에 공유되는 비트선쌍 BL, /BL과, 입력되는 어드레스에 응답하여 1개의 워드선 WL을 선택하는 행 디코더(6)와, 비트선쌍 BL, /BL의 일단(一端)에 접속되는 판독/기입 회로(10)를 구비한다. 여기에서, 판독/기입 회로(10)는 외부와 데이터 송수신을 행한다.
도 10은 도 9에 도시되는 메모리셀(4)의 일례를 도시하는 스태틱형 반도체 기억 소자의 등가 회로도이다. 이 스태틱형 반도체 기억 소자는, 부하 소자Rl, R2로서 고저항을 이용한 고저항 부하형 SRAM메모리셀이고, 액세스 트랜지스터 Q1, Q2와 드라이버 트랜지스터 Q3, Q4와 기억 노드 Nl, N2를 포함한다. 여기에서, 액세스 트랜지스터 Q1는, 게이트가 워드선 WL에 접속된다. 또한, 소스 및 드레인은 비트선 BL과 노드 N1에 접속된다. 마찬가지로 액세스 트랜지스터 Q2는, 게이트가 워드선 WL에 접속되고, 소스 및 드레인은 비트선 /BL과 노드 N2에 접속된다. 또한, 드라이버 트랜지스터 Q3는, 게이트가 노드 N2에 접속되고, 소스가 접지 노드에, 드레인이 노드 N1에 접속된다. 한편, 드라이버 트랜지스터 Q4는 게이트가 노드 N1에 접속되고, 소스가 접지 노드에, 드레인이 노드 N2에 접속된다.
도 11은 도 9에 도시된 메모리셀(4)의 다른 예를 도시하는 스태틱형 반도체 기억 소자의 등가 회로도이다. 이 스태틱형 반도체 기억 소자는, 부하 소자로서 PMOS 트랜지스터 Q50, Q60를 이용한 것 이외에는, 도 10에 도시된 메모리셀과 같은 구성을 갖는다(CMOS형 SRAM메모리셀이라고 한다). PMOS 트랜지스터 Q50의 게이트는 노드 N2에 접속되고, 소스는 전원 노드에, 드레인은 노드 N1에 접속된다. 또한, PMOS 트랜지스터 Q60는 그 게이트가 노드 N1에 접속되고, 소스가 전원 노드에, 드레인이 노드 N2에 접속된다.
여기에서, 메모리셀의 면적 축소를 위해서 고저항 부하가 이용되는 고저항 부하형 SRAM 메모리셀에서는 부하 소자를 폴리 실리콘으로 형성하고, 실리콘 기판상의 NMOS 트랜지스터 Q1, Q2, Q3, Q4 상에 형성된다. 마찬가지로, 도 11에 도시되는 CMOS형 SRAM메모리셀에서는 PMOS 트랜지스터 Q50, Q60을 박막 트랜지스터로 하여, NMOS 트랜지스터 Q1, Q2, Q3, Q4의 윗쪽에 형성한다.
고저항을 트랜지스터의 상층에 형성하는 예는,「A34-ns 1-Mbit CMOS SRAM Using Triple Polysilicon」, IEEE Journa1 of Solid-State Circuits, Vo1. SC22, No.5, October l987, pp·727-732에 소개되어 있다. 또한, 박막 트랜지스터를 사용한 메모리셀의 예는「A9-ns 1-Mbit CMOS SRAM」, IEEE Journa1 of Solid-State Circuits, Vo1.24, No.5, October l989, pp·1219-1225에 소개되어 있다.
그러나, 상기와 같은 종래의 스태틱형 반도체 기억 장치에 있어서는, 대용량을 실현하는 경우 1개의 비트선에 접속되는 메모리셀의 갯수가 증가하고, 비트선의 부하 용량이 증가한다. 이에 따라, 대용량화에 따른 판독/기입 속도의 저하가 문제가 된다.
또한, 저전압 동작시에는 메모리셀의 구동 능력이 저하되는 한편, 비트선BL의 부하 용량이 크기 때문에, 메모리셀로부터 판독된 데이터가 판독/기입 회로(10)까지 전송할 수 없다고 하는 문제, 또는 비트선쌍 BL, /BL간의 전위차가 작아져 판독/기입 회로(10)로 검지할 수 없다고 하는 문제가 발생한다.
본 발명의 목적은, 종래와 같은 메모리셀을 이용하면서, 대용량화에 따른 판독 속도의 저하가 작은 스태틱형 반도체 기억 장치를 제공하는 것이다. 또한, 본 발명의 다른 목적은, 종래와 같은 메모리셀을 이용하면서, 저전압측에 동작 영역이 넓은 스태틱형 반도체 기억 장치를 제공하는 것이다.
도 1은 본 발명의 실시예1에 따른 스태틱형 반도체 기억 장치의 전체 구성을 도시한 블록도
도 2는 도 1에 도시된 메모리 블록의 구성을 도시한 회로도
도 3은 도 1에 도시된 판독/기입 회로의 구성을 도시한 회로도
도 4는 도 1에 도시된 스태틱형 반도체 기억 장치의 데이터 판독 동작을 설명하기 위한 타이밍도
도 5는 도 1에 도시된 스태틱형 반도체 기억 장치의 데이터 기입 동작을 설명하기 위한 타이밍도
도 6은 본 발명의 실시예2에 따른 스태틱형 반도체 기억 장치의 구성을 도시한 회로도
도 7은 본 발명의 실시예3에 따른 스태틱형 반도체 기억 장치의 전체 구성을 도시한 블록도
도 8은 도 7에 도시된 스태틱형 반도체 기억 장치의 구체적 구성을 도시한 회로도
도 9는 종래의 스태틱형 반도체 기억 장치의 전체 구성을 도시한 블록도
도 10은 종래의 고저항 부하형 SRAM 메모리셀의 구성을 도시한 회로도
도 11은 종래의 CMOS형 SRAM 메모리셀의 구성을 도시한 회로도
도면의 주요부분에 대한 부호의 설명
1 ; 메모리블록 4 ; 스태틱 메모리
20 ; 증폭기 21 ; 데이터 전송 게이트
MB, /MB ; 메인 비트선쌍 LB, /LB ; 로컬 비트선쌍
WL ; 워드선 SL, SL0, SL1 ; 세그먼트 선택선
Q3, Q4 ; 드라이버 트랜지스터
Q5, Q6, Q7, Q8, Q12, Q13 ; PMOS 트랜지스터
본 발명에 따른 스태틱형 반도체 기억 장치는, 복수의 주비트선쌍과, 복수의 워드선과, 복수의 주비트선쌍중 1개에 접속되는 복수의 메모리 블록을 구비하며, 복수의 메모리 블록은 제각기 부비트선쌍과, 부비트선쌍과 복수의 워드선 중 1개에 접속되는 스태틱 메모리와, 부비트선쌍의 전위차를 증폭하는 증폭기와, 부비트선쌍과 복수의 주비트선쌍중 1개와의 사이에서 데이터 전송을 행하는 데이터 전송 게이트를 포함한다.
또한, 본 발명에 따른 스태틱형 반도체 기억 장치는, 청구항 1에 기재된 스태틱형 반도체 기억 장치로서, 스태틱형 메모리는 2개의 제 1 도전형 드라이버 트랜지스터를 포함하며, 증폭기는 소스가 제 1 전원 노드에, 드레인이 부비트선쌍의 한쪽에, 게이트가 부비트선쌍의 다른쪽에 접속되는 제 2 도전형의 제 1 트랜지스터와, 소스가 제 2 전원 노드에, 드레인이 제 1 트랜지스터의 게이트에, 게이트가 제 1 트랜지스터의 드레인에 접속되는 제 2 도전형의 제 2 트랜지스터를 포함한다.
또한, 본 발명에 따른 스태틱형 반도체 기억 장치는, 청구항 2에 기재된 스태틱형 반도체 기억 장치로서, 데이터 전송 게이트는 부비트선쌍과 주비트선쌍을 선택적으로 접속하는 제 2 도전형의 제 3 트랜지스터를 포함하는 것이다.
또한, 본 발명에 따른 스태틱형 반도체 기억 장치는, 청구항 3에 기재된 스태틱형 반도체 기억 장치로서, 제 3 트랜지스터의 게이트에 접속되고, 주비트선쌍과 직교하는 선택선을 추가로 구비하는 것이다.
또한, 본 발명에 따른 스태틱형 반도체 기억 장치의 동작 방법은, 복수의 주비트선쌍과, 복수의 워드선과, 복수의 주비트선쌍중 1개에 접속되는 복수의 메모리 블록을 구비하되, 복수의 메모리 블록은 제각기 부비트선쌍과, 부비트선쌍과 복수의 워드선의 중 1개에 접속되는 스태틱 메모리와, 부비트선쌍의 전위차를 증폭하는 증폭기와, 부비트선쌍과 복수의 주비트선쌍 중 1개와의 사이에서 데이터를 전송하는 데이터 전송 게이트를 포함하는 스태틱형 반도체 기억 장치로서, 복수의 주비트선쌍중 1개와 부비트선쌍을 동일 전위로 하는 단계와, 복수의 워드선 중 1개를 선택하는 단계와, 선택된 복수의 워드선 중 1개에 접속된 스태틱 메모리로부터 부비트선쌍으로 판독된 데이터를 증폭하는 단계와, 증폭된 데이터를 부비트선쌍으로부터 주비트선쌍으로 전송하는 단계를 포함하는 것이다.
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 또한, 도면 중 동일 부호는 동일 또는 상당 부분을 나타낸다.
(실시예 1)
도 1은 본 발명의 실시예1에 따른 스태틱형 반도체 기억 장치의 전체 구성을 도시하는 블록도이다. 도 1에 도시한 바와 같이, 이 스태틱형 반도체 기억 장치는, 메인 비트선쌍 MB, /MB와, 메인 비트선쌍 MB, /MB의 사이에 2차원적으로 배치되고 증폭기 세그먼트(2)와 메모리 세그먼트(3)를 포함하는 메모리 블록(1)과, 워드선 WL과, 입력되는 어드레스에 응답하여 워드선WL을 선택적으로 활성화시키는 행 디코더(6)와, 세그먼트 선택선 SL과, 입력되는 어드레스에 응답하여 세그먼트 선택선 SL을 선택적으로 활성화시키는 세그먼트 디코더(8)와, 메인 비트선쌍 MB, /MB의 일단에 접속되어 외부와 데이터를 송수신하는 판독/기입 회로(10)를 구비한다. 또한, 도시되어 있지는 않지만, 증폭기 세그먼트(2)에 공급되는 프리챠지 신호 /Pc가 행 디코더(6) 또는 세그먼트 디코더(8)에서 발생된다.
도 2는 도 1에 도시된 메모리 블록(1)의 구체적인 구성을 도시하는 회로도이다.
도 2에 도시된 바와 같이, 메모리 블록(1)은 로컬 비트선쌍 LB, /LB와 로컬 비트선쌍 LB, /LB의 사이에 배치되는 메모리셀(4)과, 증폭기 세그먼트(2)를 포함한다. 또한, 로컬 비트선쌍 LB, /LB와 그 사이에 배치되는 복수의 메모리셀(4)이 메모리 세그먼트(3)에 포함된다.
여기에서, 메모리셀(4)은 드라이버 트랜지스터 Q3, Q4와, 액세스 트랜지스터 Q1, Q2와, 부하소자Rl, R2를 포함한다. 여기에서, 부하소자R1, R2는 도 2에 도시된 바와 같이 저항이지만, 도 11에 도시되는 PMOS 트랜지스터 Q5, Q6이나 박막 트랜지스터이더라도 마찬가지이다.
또한, 증폭기 세그먼트(2)는, 로컬 비트선쌍 LB, /LB에 접속되는 증폭기(20)와, 로컬 비트선쌍 LB, /LB와 메인 비트선쌍 MB, /MB와의 사이에서 데이터를 전송하는 데이터 전송 게이트(21, 23)와, 로컬 비트선쌍 LB, /LB를 프리챠지하는 프리챠지부(22)를 포함한다. 증폭기(20)는 소스가 전원 노드에, 드레인이 로컬 비트선 LB에, 게이트가 로컬 비트선 /LB에 접속되는 PMOS 트랜지스터 Q5와, 소스가 전원 노드에, 드레인이 PMOS 트랜지스터 Q5의 게이트에, 게이트가 PMOS 트랜지스터 Q5의 드레인에 접속되는 PMOS 트랜지스터 Q6를 포함한다. 이 증폭기(20)는 활성화된 워드선WL에 접속된 메모리셀(4)의 드라이버 트랜지스터 Q3, Q4와 조합되어 래치 회로를 구성한다. 이에 따라, 로컬 비트선쌍 LB, /LB에 전송된 메모리셀(4)의 데이터가 증폭된다.
데이터 전송 게이트(21)는, 게이트가 로컬 비트선쌍 LB, /LB 및 메인 비트선쌍 MB, /MB에 직교하는 세그먼트 선택선 SL에 접속되고, 소스 및 드레인이 메인 비트선MB 또는 로컬 비트선 LB에 접속되는 PMOS 트랜지스터 Q7를 포함한다. 또한, 데이터 전송 게이트(23)는, 게이트가 세그먼트 선택선 SL에, 소스 및 드레인이 메인 비트선 /MB 또는 로컬 비트선 /LB에 접속되는 PMOS 트랜지스터 Q8를 포함한다.
여기에서, PMOS 트랜지스터 Q7, Q8는 활성화된 세그먼트 선택 신호 /SS가 게이트에 공급됨에 따라 온 상태로 되고, 로컬 비트선쌍 LB, /LB와 메인 비트선쌍 MB, /MB간의 데이터 전송이 행해진다.
프리챠지부(22)는, 소스가 전원 노드에, 드레인이 로컬 비트선 LB에, 게이트가 프리챠지 신호선 PL에 접속되는 PMOS 트랜지스터 Q9, Ql0와, 소스 및 드레인이 로컬 비트선쌍 LB, /LB에 접속되고, 게이트가 프리챠지 신호선 PL에 접속되는 PMOS 트랜지스터 Ql1를 포함한다. 여기에서, PMOS 트랜지스터 Q9, Q10, Q11의 게이트에 프리챠지 신호선 PL을 통해 활성화된 프리챠지 신호 /Pc가 공급되면, PMOS 트랜지스터 Q9와 PMOS 트랜지스터 Q10가 온 상태로 됨으로써, 로컬 비트선 LB와 로컬 비트선 /LB가 전원 전위로 프리챠지된다. 또한, PMOS 트랜지스터 Q11가 온 상태로 됨으로써, 로컬 비트선쌍 LB, /LB의 전위가 같아 진다.
도 3은 도 1에 도시된 판독/기입 회로(10)의 구체적 구성을 도시하는 회로도이다.
도 3에 도시된 바와 같이, 판독/기입 회로(10)는 부하 회로 MBL과, 기입 드라이버 WD와, 센스 증폭기 SA를 포함한다.
여기에서, 부하 회로 MBL는 소스가 접지 노드에, 드레인이 메인 비트선MB 또는 메인 비트선 /MB에 접속되고, 게이트에는 전원 노드가 접속되는 NMOS 트랜지스터 Q12를 포함한다. 이 NMOS 트랜지스터 Q12는 항상 온 상태이고, 메인 비트선쌍 MB, /MB가 로우 레벨로 프리챠지된다.
또한, 기입 드라이버 WD는 기입 제어 신호 WE에 의해 제어되는 3상태 버퍼로 구성되어 있고, 기입 제어 신호WE가 활성화되면 NMOS 트랜지스터 Q15, Q19와 PMOS 트랜지스터 Q14, Q18가 온 상태로 되어 외부로부터 입력된 기입 데이터가 메인 비트선쌍 MB, /MB으로 전송된다. 그리고, 메인 비트선쌍 MB, /MB 상의 데이터는 도2에 도시되는 PMOS 트랜지스터 Q7, Q8를 통해 로컬 비트선쌍 LB, /LB에 전송된다. 더우기, 로컬 비트선쌍 LB, /LB에 전송된 데이터는 액세스 트랜지스터 Q1, ,Q2를 통해서 메모리셀(4)의 기억 노드로 전송된다.
또한, 센스 증폭기 SA는 PMOS 트랜지스터 Q21, Q22, Q23와 NMOS 트랜지스터 Q24, Q25와, 인버터INV3를 포함한다. 이 센스 증폭기 SA는 활성화된 센스 증폭기 제어 신호 /SE가 공급됨으로써 메인 비트선쌍 MB, /MB에 생긴 전압차의 차동 증폭을 행하여 메모리셀(4)로부터 판독된 판독 데이터를 인버터INV3의 출력 노드에서 출력한다.
다음에, 본 발명의 실시예1에 따른 스태틱형 반도체 기억 장치의 판독 동작을 도 4의 타이밍도를 참조해서 설명한다.
우선, 도 4(a)에 도시된 바와 같이, 판독 동작에 앞서 프리차지 신호 /Pc를 로우 레벨로 한다. 이에 따라, 도 2에 도시된 PMOS 트랜지스터 Q9, Q10, Q11가 온 상태로 됨으로써, 도4(c)에 도시된 바와 같이, 로컬 비트선쌍 LB, /LB가 전원 전위로 프리챠지되고 동시에 동일 전위로 된다(①).
다음에, 행 디코더(6)는 입력되는 어드레스를 디코드하여, 도 4(b)에 도시된 바와 같이, 선택하는 워드선을 하이 레벨로 활성화시킨다. 이에 따라 메모리셀(4)에 포함되는 액세스 트랜지스터 Q1, Q2가 온 상태로 되고, 로컬 비트선쌍 LB, /LB에는, 도 4(c)에 도시되는 바와 같이 메모리셀(4)에 기억되어 있던 데이터에 의한 전위차가 발생한다(②).
다음에, 로컬 비트선쌍 LB, /LB에 생긴 전위차는 증폭기(20)에 포함되는 PMOS 트랜지스터 Q5, Q6와 메모리셀(4)에 포함되는 드라이버 트랜지스터 Q3, Q4와의 조합에 의해 도 4(c)에 도시되는 바와 같이 최대한으로 증폭된다. 이와 같이 로컬 비트선쌍 LB, /LB의 전위차가 최대로 되기 때문에, 메모리셀(4)로부터 데이터가 판독될 때에 메모리셀(4)에 포함되는 기억 노드의 데이터가 파괴되었을 경우에도 데이터의 재기입 동작이 행해져서 메모리셀(4)에 포함되는 기억 노드의 데이터가 유지된다.
그 후, 세그먼트 선택선 SL을 도4 (d)에 도시된 바와 같이 활성화시켜서 메인 비트선쌍 MB, /MB에 로컬 비트선쌍 LB, /LB 상의 데이터를 전송한다(③).
그 후, 도 4(f)에 도시되는 바와 같이, 센스 증폭기 제어 신호 /SE가 활성화되면, 메인 비트선쌍 MB, /MB 상에 전송된 데이터가 판독/기입 회로(10)에 포함되는 센스 증폭기 SA로 검지 증폭되어, 도 4(h)에 도시된 바와 같이 인버터INV3의 출력 노드로부터 판독 데이터로서 출력된다(⑤).
여기에서, 증폭기 세그먼트(2)에 포함되는 PMOS 트랜지스터의 트랜지스터 사이즈를 크게 하면, 메인 비트선 MB, /MB의 용량이 크더라도, 비교적 고속으로 구동될 수 있다. 또한, 메인 비트선쌍 MB, /MB에 접속되는 PMOS 트랜지스터 Q7, Q8의 수는, 종래의 스태틱형 반도체 기억 장치에 있어서 비트선쌍 BL, /BL에 접속되는 메모리셀의 수에 비해 적게 할 수 있기 때문에 메인 비트선쌍 MB, /MB의 용량을 줄이고, 한층 더 고속으로 데이터를 전송할 수 있다.
또한, 로컬 비트선쌍 LB, /LB 상의 데이터를 메인 비트선쌍 MB, /MB에 전송할 때, 로컬 비트선쌍 LB, /LB의 전위차에 영향을 미치지만, 예를 들면, 증폭기 세그먼트(2)에 포함되는 PMOS 트랜지스터 Q5 또는 PMOS 트랜지스터 Q6와 PMOS 트랜지스터 Q7 또는 PMOS 트랜지스터 Q8와의 트랜지스터 사이즈의 비를 3 대 1 등으로 함으로써, 로컬 비트선쌍 LB, /LB의 전위차에 대한 영향을 도 4(c)에 도시되는 바와 같이 저감할 수 있다(④).
다음에, 본 발명의 실시예1에 따른 스태틱형 반도체 기억 장치의 기입 동작을 도 5의 타이밍도를 참조하여 설명한다.
우선, 판독 동작과 마찬가지로, 도 5(a)에 도시된 바와 같이, 프리챠지신호 /Pc가 로우 레벨로 활성화된다. 이에 따라, 로컬 비트선쌍 LB, /LB의 전위가 전원 전위로 프리챠지되는 동시에 동일 전위로 된다(①). 또한, 이 때 메인 비트선쌍 MB, /MB는 판독/기입 회로(10)에 포함되는 부하 회로 MBL에 의해 접지 전위로 되어 있다.
다음에, 도 5(b)에 도시된 바와 같이, 행 디코더(6)에 의해 선택된 워드선 WL이 하이 레벨로 활성화된다. 이에 따라, 활성화된 워드선 WL에 접속되는 메모리셀(4)로부터 도 5(c)에 도시된 바와 같이 로컬 비트선쌍 LB, /LB로 데이터가 판독된다(②).
메모리셀(4)로부터 로컬 비트선쌍 LB, /LB로 판독된 데이터는 도 5(c)에 도시된 바와 같이 증폭기(20)에 포함되는 PMOS 트랜지스터 Q5, Q6와 메모리셀(4)에 포함되는 트랜지스터 Q3, Q4의 결합에 의해 최대한 증폭된다.
한편, 도 5(e)에 도시된 바와 같이, 기입 제어 신호 WE가 하이 레벨로 되면, 판독/기입 회로(10)에 포함되는 기입 드라이버 WD가 활성화되고, 외부로부터 입력되는 기입 데이터는, 도 5(g)에 도시된 바와 같이 메인 비트선쌍 MB, /MB에 전송된다(⑥).
그리고, 도 5(h)에 도시된 바와 같이, 세그먼트 선택 신호 /SS가 로우 레벨로 활성화되면, 데이터 전송 게이트(21, 23)에 포함되는 PMOS 트랜지스터 Q7, Q8가 온 상태로 되어, 메인 비트선쌍 MB, /MB상의 데이터가 로컬 비트선쌍 LB, /LB에 전송되는(⑦) 동시에, 액세스 트랜지스터 Q1, Q2를 통해서 메모리셀(4)의 기억 노드에 전송된다.
이상으로부터 본 발명의 실시예1에 따른 스태틱형 반도체 기억 장치에 따르면, 메인 비트선 MB, /MB의 용량이 크더라도, 비교적 고속으로 메인 비트선MB, /MB를 구동할 수 있다. 또한, 메인 비트선쌍 MB, /MB에 접속되는 PMOS 트랜지스터 Q7, Q8의 수는 종래의 스태틱형 반도체 기억 장치에 있어서 비트선쌍 BL, /BL에 접속되는 메모리셀의 수에 비해서 적게 할 수 있기 때문에, 메인 비트선쌍 MB, /MB의 용량을 줄이고, 또한 고속의 데이터 전송이 가능해 진다.
또한, 데이터의 판독 및 기입시에 있어서, 메모리셀(4)에 포함되는 기억 노드의 데이터가 파괴되었을 경우에 데이터의 재기입 동작이 행하여져 메모리셀(4)의 데이터는 결국 유지되기 때문에, 특히 저전압 동작시등의 동작 범위가 확대되고, 넓은 전압 범위에서 동작하는 스태틱형 반도체 기억 장치를 얻을 수 있다.
(실시예 2)
도 6은 본 발명의 실시예2에 따른 스태틱형 반도체 기억 장치의 구성을 도시하는 회로도이다.
도 6에 도시된 바와 같이, 실시예2에 따른 스태틱형 반도체 기억 장치는 상기 실시예1에 따른 스태틱형 반도체 기억 장치와 같은 구성을 가지지만, 메인 비트선쌍 MB, /MB의 사이에 메인 비트선쌍 MB, /MB와 직교하는 방향으로 나란히 2개의 메모리 블록(1)이 배치된다. 여기에서, 한쪽 메모리 블록(1)에 포함되는 PMOS 트랜지스터 Q7, Q8의 게이트에는 세그먼트 선택선 SL0이 접속된다. 또한, 다른쪽의 메모리 블록(1)에 포함되는 PMOS 트랜지스터 Q7, Q8의 게이트에는 세그먼트 선택선 SL1이 접속된다.
이렇게 구성함으로써, 메인 비트선쌍 MB, /MB 사이에 나란히 배치된 2개의 메모리 블록(1)은 제각기, 상기 실시예1에 따른 메모리 블록(1)과 같이 동작할 수 있다. 따라서, 복수의 메모리 블록에 대해서 한쌍의 메인 비트선쌍 MB, /MB를 배치해도 되므로, 메인 비트선쌍 MB, /MB의 간격을 넓게 할 수 있게 되고, 제조 효율을 높일 수 있다.
(실시예 3)
상기 실시예1 및 실시예2에 따른 스태틱형 반도체 기억 장치에서는, 도 1, 도 6에 각각 도시된 바와 같이, 세그먼트 선택선 SL, SL0, SL1에는 복수의 메모리 블록(1)이 접속되어 있다. 따라서, 세그먼트 선택선 SL, SL0, SL1을 선택 상태로 하면, 모든 메인 비트선쌍 MB, /MB에 메모리셀(4)로부터 판독된 데이터가 전송된다. 그러나, 메모리 장치의 구성으로서 데이터의 입출력핀이 예를들면 1개나 4개와 같이 적은 경우는, 그것보다 많은 데이터를 일괄해서 메인 비트선쌍 MB, /MB로 판독하는 것은 소비 전력의 낭비가 된다. 예를 들면, 실시예1에 따른 스태틱형 반도체 기억 장치에 있어서는 세그먼트 선택선 SL이 활성화되어 있는 동안, 증폭기 세그먼트(2)로부터 판독/기입 회로(10)내의 부하 회로 MBL에 직류 전류가 흐른다.
도 7은 이러한 문제를 해결하기 위한 실시예3에 따른 스태틱형 반도체 기억 장치의 전체 구성을 도시하는 블록도이다.
도 7에 도시된 바와 같이, 실시예3에 따른 스태틱형 반도체 기억 장치는 상기 실시예2에 따른 스태틱형 반도체 기억 장치와 같은 구성을 가지지만, 메인 비트선쌍 MB, /MB의 사이에 Y선택선 YS를 배선하고, Y선택선 YS의 일단에는 Y디코더(12)가 구비된다. 여기에서, Y디코더(12)는 입력되는 어드레스에 응답해서 Y선택선 YS를 선택적으로 활성화시킨다.
도 8은 도 7에 도시되는 스태틱형 반도체 기억 장치의 구성을 구체적으로 도시하는 회로도이다. 도 8에 도시된 바와 같이, 데이터 전송 게이트(21, 23)와 메인비트선쌍 MB, /MB의 사이에는 PMOS 트랜지스터 Q12가 접속되고, PMOS 트랜지스터 Q12의 게이트는 Y선택선 YS에 접속된다.
본 실시예3에 따른 스태틱형 반도체 기억 장치의 동작은, 상기 실시예2에 따른 스태틱형 반도체 기억 장치의 동작과 같은 것이지만, Y선택선 YS가 활성화된 경우에만 PMOS 트랜지스터 Q12가 온 상태로 되기 때문에, 활성화된 Y선택선 YS로 연결되어 있는 메인 비트선쌍 MB, /MB에만 로컬 비트선쌍 LB, /LB 상의 데이터가 메인 비트선쌍 MB, /MB에 전송된다.
이상으로부터, 본 실시예3에 따른 스태틱형 반도체 기억 장치에 따르면, 일부분에 있어서만 로컬 비트선쌍 LB, /LB와 메인 비트선쌍 MB, /MB간의 데이터 전송을 행할 수 있어 소비 전력을 저감할 수 있게 된다.
본 발명에 따른 스태틱형 반도체 기억 장치에 따르면, 부비트선쌍과 주비트선쌍을 구비하고, 부비트선쌍에서 판독된 데이터를 주비트선쌍으로 전송하기 때문에, 대용량화에 따른 판독 속도의 저하를 작게 할 수 있다.
또한, 본 발명에 따른 스태틱형 반도체 기억 장치에 따르면, 스태틱 메모리에 제 1 도전형 드라이버 트랜지스터, 증폭기에 제 2 도전형 트랜지스터를 각각 구비하고, 래치 회로를 구성해서 데이터를 증폭시키기 때문에, 저전압측의 동작 전압의 범위를 넓게 할 수 있다.
또한, 본 발명에 따른 스태틱형 반도체 기억 장치에 따르면, 데이터 전송 게이트를 제 2 도전형 트랜지스터로 구성함으로써 설계를 용이하게 할 수 있다.
또한, 본 발명에 따른 스태틱형 반도체 기억 장치에 따르면, 주비트선쌍과 직교하는 선택선을 추가로 구비하고, 선택선을 활성화함으로써 부비트선쌍과 주비트선쌍간의 데이터 전송을 행할 수 있기 때문에 대용량화에 따른 판독 속도의 저하를 작게 할 수 있다.
또한, 본 발명에 따른 스태틱형 반도체 기억 장치의 동작 방법에 따르면, 증폭된 데이터를 부비트선쌍으로부터 주비트선쌍으로 전송하기 때문에, 스태틱 메모리로부터의 데이터의 판독을 고속으로 행할 수 있고, 동시에 저전압측의 동작 영역을 넓게 할 수 있다.

Claims (5)

  1. 복수의 주비트선쌍과,
    복수의 워드선과,
    상기 복수의 주비트선쌍 중 1개에 접속되는 복수의 메모리 블록을 구비하며,
    상기 복수의 메모리 블록은 제각기,
    부비트선쌍과,
    상기 부비트선쌍과 상기 복수의 워드선 중 1개에 접속되는 스태틱 메모리와,
    상기 부비트선쌍의 전위차를 증폭하는 증폭기와,
    상기 부비트선쌍과 상기 복수의 주비트선쌍 중 1개와의 사이에서 데이터를 전송하는 데이터 전송 게이트를 포함하는
    스태틱형 반도체 기억 장치.
  2. 제 1항에 있어서,
    상기 스태틱 메모리는 2개의 제 1 도전형 드라이버 트랜지스터를 포함하고,
    상기 증폭기는,
    소스가 제 1 전원 노드에, 드레인이 상기 부비트선쌍의 한쪽에, 게이트가 상기 부비트선쌍의 다른쪽에 접속되는 제 2 도전형의 제 1 트랜지스터와,
    소스가 제 2 전원 노드에, 드레인이 상기 제 1 트랜지스터의 게이트에, 게이트가 상기 제 1 트랜지스터의 드레인에 접속되는 제 2 도전형의 제 2 트랜지스터를 포함하는
    스태틱형 반도체 기억 장치.
  3. 제 2 항에 있어서,
    상기 데이터 전송 게이트는, 상기 부비트선쌍과 상기 주비트선쌍을 선택적으로 접속하는 상기 제 2 도전형의 제 3 트랜지스터를 포함하는 스태틱형 반도체 기억 장치.
  4. 제 3 항에 있어서,
    상기 제 3 트랜지스터의 게이트에 접속되고, 상기 주비트선쌍과 직교하는 선택선을 더 구비하는 스태틱형 반도체 기억 장치.
  5. 복수의 주비트선쌍과,
    복수의 워드선과,
    상기 복수의 주비트선쌍 중 1개에 접속되는 복수의 메모리 블록을 구비하며,
    상기 복수의 메모리 블록은 제각기,
    부비트선쌍과,
    상기 부비트선쌍과 상기 복수의 워드선 중 1개에 접속되는 스태틱 메모리와,
    상기 부비트선쌍의 전위차를 증폭하는 증폭기와,
    상기 부비트선쌍과 상기 복수의 주비트선쌍 중 1개와의 사이에서 데이터를 전송하는 데이터 전송 게이트를 포함하는
    스태틱형 반도체 기억 장치로서,
    상기 복수의 주비트선쌍 중 1개와 상기 부비트선쌍을 동일 전위로 하는 단계와,
    상기 복수의 워드선 중 1개를 선택하는 단계와,
    선택된 상기 복수의 워드선 중 1개에 접속된 상기 스태틱 메모리로부터 상기 부비트선쌍으로 판독된 데이터를 증폭하는 단계와,
    증폭된 상기 데이터를 상기 부비트선쌍에서 상기 주비트선쌍으로 전송하는 단계
    를 포함하는 스태틱형 반도체 기억 장치의 동작 방법.
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