JPH07334985A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07334985A JPH07334985A JP6126250A JP12625094A JPH07334985A JP H07334985 A JPH07334985 A JP H07334985A JP 6126250 A JP6126250 A JP 6126250A JP 12625094 A JP12625094 A JP 12625094A JP H07334985 A JPH07334985 A JP H07334985A
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
Abstract
(57)【要約】
【目的】 データ線アクセスの高速化が実現され、かつ
遷移時間を短縮することができる階層データ線構造を有
する半導体記憶装置を提供する。 【構成】 ビット線対ＢＬａ，ＢＬｂに接続するセグメ
ントデータ線対は、読出用セグメントデータ線対ＳＲＢ
ａ，ＳＲＢｂと、書込用セグメントデータ線対ＳＷＢ
ａ，ＳＷＢｂとに分離される。また、セグメントデータ
線対に接続されるグローバルデータ線対は、読出用グロ
ーバルデータ線対ＧＷＢａ，ＧＷＢｂと、書込用グロー
バルデータ線対ＧＲＢａ，ＧＲＢｂの各々に分離され
る。ビット線対ＢＬａ，ＢＬｂと読出用セグメントデー
タ線対ＳＲＢａ，ＳＲＢｂとの接続は、読出アンプＲＡ
Ｓを介して行なわれ、読出用セグメントデータ線対ＳＲ
Ｂａ，ＳＲＢｂと、読出用グローバルデータ線対ＧＲＢ
ａ，ＧＲＢｂとは、読出アンプＲＡＧを介して接続され
る。
遷移時間を短縮することができる階層データ線構造を有
する半導体記憶装置を提供する。 【構成】 ビット線対ＢＬａ，ＢＬｂに接続するセグメ
ントデータ線対は、読出用セグメントデータ線対ＳＲＢ
ａ，ＳＲＢｂと、書込用セグメントデータ線対ＳＷＢ
ａ，ＳＷＢｂとに分離される。また、セグメントデータ
線対に接続されるグローバルデータ線対は、読出用グロ
ーバルデータ線対ＧＷＢａ，ＧＷＢｂと、書込用グロー
バルデータ線対ＧＲＢａ，ＧＲＢｂの各々に分離され
る。ビット線対ＢＬａ，ＢＬｂと読出用セグメントデー
タ線対ＳＲＢａ，ＳＲＢｂとの接続は、読出アンプＲＡ
Ｓを介して行なわれ、読出用セグメントデータ線対ＳＲ
Ｂａ，ＳＲＢｂと、読出用グローバルデータ線対ＧＲＢ
ａ，ＧＲＢｂとは、読出アンプＲＡＧを介して接続され
る。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に階層データ線構造を有するダイナミック型半導
体記憶装置（以下「ＤＲＡＭ」と称する）に関するもの
である。
し、特に階層データ線構造を有するダイナミック型半導
体記憶装置（以下「ＤＲＡＭ」と称する）に関するもの
である。
【０００２】
【従来の技術】図１１は一般のＤＲＡＭの構成の一例を
示すブロック図である。
示すブロック図である。
【０００３】図を参照して、ＤＲＡＭ２００において
は、メモリセルアレイ２０１には複数のワード線ＷＬお
よび複数のビット線対ＢＬが互いに交差するように配置
されており、それらのワード線とビット線対の各々のビ
ット線との各交点にメモリセルが設けられている。メモ
リセルの選択はロウアドレスバッファ２０２に入力され
たロウアドレス信号に基づいてロウデコーダ２０３が駆
動され、これによって選択された１つのワード線と、コ
ラムアドレスバッファ２０４に入力されたコラムアドレ
ス信号に基づいてコラムデコーダ２０５が駆動され、こ
れによって選択された１つのビット線対の一方のビット
線との交点ごとに行なわれる。選択されたメモリセルに
データが書込まれたり、あるいはそのメモリセルに蓄え
られているデータが読出されたりするが、このデータの
書込／読出の指示は制御回路２０８に与えられる読出／
書込制御信号（Ｒ／Ｗ）によって行なわれる。データの
書込時には、入力データ（Ｄｉｎ）がＩ／Ｏ回路２０７
を介して選択されたメモリセルに入力される。一方、デ
ータの読出時には選択されたメモリセルに蓄えられてい
るデータがセンスアンプ２０６によって検出された後増
幅され、Ｉ／Ｏ回路２０７を介して出力データ（Ｄｏｕ
ｔ）として外部へ出力される。
は、メモリセルアレイ２０１には複数のワード線ＷＬお
よび複数のビット線対ＢＬが互いに交差するように配置
されており、それらのワード線とビット線対の各々のビ
ット線との各交点にメモリセルが設けられている。メモ
リセルの選択はロウアドレスバッファ２０２に入力され
たロウアドレス信号に基づいてロウデコーダ２０３が駆
動され、これによって選択された１つのワード線と、コ
ラムアドレスバッファ２０４に入力されたコラムアドレ
ス信号に基づいてコラムデコーダ２０５が駆動され、こ
れによって選択された１つのビット線対の一方のビット
線との交点ごとに行なわれる。選択されたメモリセルに
データが書込まれたり、あるいはそのメモリセルに蓄え
られているデータが読出されたりするが、このデータの
書込／読出の指示は制御回路２０８に与えられる読出／
書込制御信号（Ｒ／Ｗ）によって行なわれる。データの
書込時には、入力データ（Ｄｉｎ）がＩ／Ｏ回路２０７
を介して選択されたメモリセルに入力される。一方、デ
ータの読出時には選択されたメモリセルに蓄えられてい
るデータがセンスアンプ２０６によって検出された後増
幅され、Ｉ／Ｏ回路２０７を介して出力データ（Ｄｏｕ
ｔ）として外部へ出力される。
【０００４】図１２は従来のＤＲＡＭの２組のビット線
対の部分を示した図であり、一方のビット線対のみをそ
の回路構成を詳細に示している。
対の部分を示した図であり、一方のビット線対のみをそ
の回路構成を詳細に示している。
【０００５】図を参照して、ビット線対ＢＬａ，ＢＬｂ
に交差するように複数のワード線ＷＬが配置されてお
り、各ビット線ＢＬａまたはＢＬｂと各ワード線ＷＬと
の交点にメモリセルＭＣが設けられている。図において
は、ビット線ＢＬａに接続された１つのメモリセルＭＣ
とビット線ＢＬｂに接続された１つのメモリセルＭＣの
みが示され、他のメモリセルは省略されている。各メモ
リセルＭＣは、転送用トランジスタＱｓと記憶用キャパ
シタＣとからなる。トランジスタＱｓはビット線ＢＬａ
またはＢＬｂと記憶用キャパシタＣとの間に接続され、
そのゲートはワード線ＷＬに接続されている。
に交差するように複数のワード線ＷＬが配置されてお
り、各ビット線ＢＬａまたはＢＬｂと各ワード線ＷＬと
の交点にメモリセルＭＣが設けられている。図において
は、ビット線ＢＬａに接続された１つのメモリセルＭＣ
とビット線ＢＬｂに接続された１つのメモリセルＭＣの
みが示され、他のメモリセルは省略されている。各メモ
リセルＭＣは、転送用トランジスタＱｓと記憶用キャパ
シタＣとからなる。トランジスタＱｓはビット線ＢＬａ
またはＢＬｂと記憶用キャパシタＣとの間に接続され、
そのゲートはワード線ＷＬに接続されている。
【０００６】また、ビット線ＢＬａ，ＢＬｂには、Ｎ型
センスアンプＮＳＡと、Ｐ型センスアンプＰＳＡとが接
続されている。Ｎ型センスアンプＮＡＳは、Ｎチャンネ
ルＭＯＳトランジスタＱ１およびＱ２からなる。トラン
ジスタＱ１はビット線ＢＬｂとノードＮ１との間に接続
され、そのゲートはビット線ＢＬａに接続されている。
トランジスタＱ２は、ビット線ＢＬａとノードＮ１との
間に接続されて、そのゲートはビット線ＢＬｂに接続さ
れている。ノードＮ１はＮチャンネルＭＯＳトランジス
タＱ３を介して接地電位に結合されており、トランジス
タＱ３のゲートはセンスアンプ活性化信号φＳN が与え
られる。Ｐ型センスアンプＰＳＡは、ＰチャンネルＭＯ
ＳトランジスタＱ４およびＱ５からなる。トランジスタ
Ｑ４はビット線ＢＬｂとノードＮ２との間に接続され、
そのゲートはビット線ＢＬａに接続されている。トラン
ジスタＱ５はビット線ＢＬａとノードＮ２との間に接続
され、そのゲートはビット線ＢＬｂに接続されている。
ノードＮ２はＰチャンネルＭＯＳトランジスタＱ６を介
して電源電位Ｖｃｃに接続されており、トランジスタＱ
６のゲートにはセンスアンプ活性化信号φＳP が与えら
れる。さらにビット線対ＢＬａ，ＢＬｂの間にはＮチャ
ンネルＭＯＳトランジスタＱ７が接続されており、その
ゲートにはイコライズ信号ＢＬＥＱが与えられる。
センスアンプＮＳＡと、Ｐ型センスアンプＰＳＡとが接
続されている。Ｎ型センスアンプＮＡＳは、Ｎチャンネ
ルＭＯＳトランジスタＱ１およびＱ２からなる。トラン
ジスタＱ１はビット線ＢＬｂとノードＮ１との間に接続
され、そのゲートはビット線ＢＬａに接続されている。
トランジスタＱ２は、ビット線ＢＬａとノードＮ１との
間に接続されて、そのゲートはビット線ＢＬｂに接続さ
れている。ノードＮ１はＮチャンネルＭＯＳトランジス
タＱ３を介して接地電位に結合されており、トランジス
タＱ３のゲートはセンスアンプ活性化信号φＳN が与え
られる。Ｐ型センスアンプＰＳＡは、ＰチャンネルＭＯ
ＳトランジスタＱ４およびＱ５からなる。トランジスタ
Ｑ４はビット線ＢＬｂとノードＮ２との間に接続され、
そのゲートはビット線ＢＬａに接続されている。トラン
ジスタＱ５はビット線ＢＬａとノードＮ２との間に接続
され、そのゲートはビット線ＢＬｂに接続されている。
ノードＮ２はＰチャンネルＭＯＳトランジスタＱ６を介
して電源電位Ｖｃｃに接続されており、トランジスタＱ
６のゲートにはセンスアンプ活性化信号φＳP が与えら
れる。さらにビット線対ＢＬａ，ＢＬｂの間にはＮチャ
ンネルＭＯＳトランジスタＱ７が接続されており、その
ゲートにはイコライズ信号ＢＬＥＱが与えられる。
【０００７】図１２の回路の読出動作について図１３の
タイミングチャートを用いて説明する。
タイミングチャートを用いて説明する。
【０００８】ロウアドレスストローブ信号ＲＡＳの負活
性信号（以下「ＲＡＳ↓」と称する）が、「Ｈ」レベル
のとき、すなわちオフタイム期間には、センスアンプ活
性化信号φＳN が「Ｈ」レベル、センスアンプ活性化信
号φＳP が「Ｌ」レベルになり、センスアンプＮＳＡお
よびＰＳＡは活性状態になっている。これにより、ビッ
ト線対ＢＬａ，ＢＬｂの一方の電位が「Ｈ」レベル、他
方の電位が「Ｌ」レベルに保持される。
性信号（以下「ＲＡＳ↓」と称する）が、「Ｈ」レベル
のとき、すなわちオフタイム期間には、センスアンプ活
性化信号φＳN が「Ｈ」レベル、センスアンプ活性化信
号φＳP が「Ｌ」レベルになり、センスアンプＮＳＡお
よびＰＳＡは活性状態になっている。これにより、ビッ
ト線対ＢＬａ，ＢＬｂの一方の電位が「Ｈ」レベル、他
方の電位が「Ｌ」レベルに保持される。
【０００９】次に、ロウアドレスストローブ信号ＲＡＳ
↓が「Ｌ」レベルのとき、すなわちアクティブ期間に
は、まずセンスアンプ活性化信号φＳN を「Ｌ」レベ
ル、センスアンプ活性化信号φＳP を「Ｈ」レベルにす
ることにより、センスアンプＮＳＡおよびＰＳＡが非活
性状態にされた後、イコライズ信号ＢＬＥＱが一旦
「Ｈ」レベルにされ、ビット線対ＢＬａ，ＢＬｂが短絡
される。これにより、ビット線ＢＬａおよびＢＬｂの電
位が共に「Ｈ」レベルと「Ｌ」レベルとの中間電位「プ
リチャージ電位」になる。そして、イコライズ信号ＢＬ
ＥＱが「Ｌ」レベルに戻された後、ワード線駆動信号φ
ＷＬが「Ｈ」レベルに立上る。これにより、選択された
ワード線ＷＬに接続されたメモリセルＭＣの情報が対応
するビット線ＢＬａまたはＢＬｂに読出され、ビット線
ＢＬａまたはＢＬｂの電位がメモリセルＭＣの情報に従
ってわずかに上昇または低下する。このとき、選択され
たメモリセルＭＣが接続されていない方のビット線ＢＬ
ａまたはＢＬｂの電位は、上述のプリチャージ電位のま
ま保たれる。その後に、センスアンプ活性化信号φＳN
が「Ｈ」レベルにされ、かつセンスアンプ活性化信号φ
ＳP が「Ｌ」レベルにされて、センスアンプＮＳＡおよ
びＰＳＡが活性状態にされると、ビット線ＢＬａとビッ
ト線ＢＬｂとの間の電位差が増幅される。その結果、ビ
ット線対ＢＬａ，ＢＬｂのうち電位の高い方が「Ｈ」レ
ベルに固定され、電位の低いほうが「Ｌ」レベルに固定
される。この状態でコラムデコーダ２０５が駆動され、
所望のビット線と入出力線Ｉ／Ｏａ，Ｉ／Ｏｂとの間に
設けられているＮチャンネルＭＯＳトランジスタＱ７，
Ｑ８をオンにする。これによって、所望のビット線対の
電位差が、Ｉ／Ｏ回路２０７に接続する１対の入出力線
Ｉ／Ｏａ，Ｉ／Ｏｂを経て取出されて読出動作が行なわ
れる。
↓が「Ｌ」レベルのとき、すなわちアクティブ期間に
は、まずセンスアンプ活性化信号φＳN を「Ｌ」レベ
ル、センスアンプ活性化信号φＳP を「Ｈ」レベルにす
ることにより、センスアンプＮＳＡおよびＰＳＡが非活
性状態にされた後、イコライズ信号ＢＬＥＱが一旦
「Ｈ」レベルにされ、ビット線対ＢＬａ，ＢＬｂが短絡
される。これにより、ビット線ＢＬａおよびＢＬｂの電
位が共に「Ｈ」レベルと「Ｌ」レベルとの中間電位「プ
リチャージ電位」になる。そして、イコライズ信号ＢＬ
ＥＱが「Ｌ」レベルに戻された後、ワード線駆動信号φ
ＷＬが「Ｈ」レベルに立上る。これにより、選択された
ワード線ＷＬに接続されたメモリセルＭＣの情報が対応
するビット線ＢＬａまたはＢＬｂに読出され、ビット線
ＢＬａまたはＢＬｂの電位がメモリセルＭＣの情報に従
ってわずかに上昇または低下する。このとき、選択され
たメモリセルＭＣが接続されていない方のビット線ＢＬ
ａまたはＢＬｂの電位は、上述のプリチャージ電位のま
ま保たれる。その後に、センスアンプ活性化信号φＳN
が「Ｈ」レベルにされ、かつセンスアンプ活性化信号φ
ＳP が「Ｌ」レベルにされて、センスアンプＮＳＡおよ
びＰＳＡが活性状態にされると、ビット線ＢＬａとビッ
ト線ＢＬｂとの間の電位差が増幅される。その結果、ビ
ット線対ＢＬａ，ＢＬｂのうち電位の高い方が「Ｈ」レ
ベルに固定され、電位の低いほうが「Ｌ」レベルに固定
される。この状態でコラムデコーダ２０５が駆動され、
所望のビット線と入出力線Ｉ／Ｏａ，Ｉ／Ｏｂとの間に
設けられているＮチャンネルＭＯＳトランジスタＱ７，
Ｑ８をオンにする。これによって、所望のビット線対の
電位差が、Ｉ／Ｏ回路２０７に接続する１対の入出力線
Ｉ／Ｏａ，Ｉ／Ｏｂを経て取出されて読出動作が行なわ
れる。
【００１０】その後、ロウアドレスストローブ信号ＲＡ
Ｓ↓が「Ｈ」レベルに立上るとアクティブ期間が終了
し、ワード線駆動信号φＷＬが「Ｌ」レベルレベルに立
下る。これにより、選択されたワード線ＷＬに接続され
たメモリセルＭＣのトランジスタＱｓがオフする。しか
し、センスアンプＮＳＡおよびＰＳＡは、次のアクティ
ブ期間が始まるまで活性状態のまま保持される。そし
て、ロウアドレスストローブ信号ＲＡＳ↓が「Ｌ」レベ
ルとなっってアクティブ期間になると、再び上記の動作
が行なわれる。
Ｓ↓が「Ｈ」レベルに立上るとアクティブ期間が終了
し、ワード線駆動信号φＷＬが「Ｌ」レベルレベルに立
下る。これにより、選択されたワード線ＷＬに接続され
たメモリセルＭＣのトランジスタＱｓがオフする。しか
し、センスアンプＮＳＡおよびＰＳＡは、次のアクティ
ブ期間が始まるまで活性状態のまま保持される。そし
て、ロウアドレスストローブ信号ＲＡＳ↓が「Ｌ」レベ
ルとなっってアクティブ期間になると、再び上記の動作
が行なわれる。
【００１１】書込動作は読出動作の逆のルートで行なわ
れる。すなわち、書込データがＩ／Ｏ回路２０７に与え
られると、入出力線Ｉ／Ｏａ，Ｉ／Ｏｂの一方の電位が
「Ｈ」レベルに他方の電位が「Ｌ」レベルとなる。この
状態で、コラムデコーダ２０５が駆動され、所望のビッ
ト線対に接続するトランジスタＱ７，Ｑ８をオンにす
る。これによって、入出力線Ｉ／Ｏａ，Ｉ／Ｏｂの電位
は所望のビット線対に伝達され、その一方のビット線を
「Ｈ」レベル、他方のビット線を「Ｌ」レベルにする。
このとき、ビット線対に現れた電位が逆の場合、強制的
にセンスアンプを反転させてビット線の各々を所望の電
位に保持する。一方、ロウデコーダの駆動によってワー
ド線の１本が選択され、そのワード線とビット線との交
点に位置するメモリセルのトランジスタＱｓをオンさ
せ、キャパシタＣと対応するビット線とが導通状態にな
る。このようにして、所望のビット線に現れた電位が所
望のワード線の選択によって定められるメモリセルＭＣ
に保持されて、書込動作が行なわれる。
れる。すなわち、書込データがＩ／Ｏ回路２０７に与え
られると、入出力線Ｉ／Ｏａ，Ｉ／Ｏｂの一方の電位が
「Ｈ」レベルに他方の電位が「Ｌ」レベルとなる。この
状態で、コラムデコーダ２０５が駆動され、所望のビッ
ト線対に接続するトランジスタＱ７，Ｑ８をオンにす
る。これによって、入出力線Ｉ／Ｏａ，Ｉ／Ｏｂの電位
は所望のビット線対に伝達され、その一方のビット線を
「Ｈ」レベル、他方のビット線を「Ｌ」レベルにする。
このとき、ビット線対に現れた電位が逆の場合、強制的
にセンスアンプを反転させてビット線の各々を所望の電
位に保持する。一方、ロウデコーダの駆動によってワー
ド線の１本が選択され、そのワード線とビット線との交
点に位置するメモリセルのトランジスタＱｓをオンさ
せ、キャパシタＣと対応するビット線とが導通状態にな
る。このようにして、所望のビット線に現れた電位が所
望のワード線の選択によって定められるメモリセルＭＣ
に保持されて、書込動作が行なわれる。
【００１２】図１４は図１１におけるメモリアレイ２０
１を複数のサブメモリアレイに分割し、かつデータ線を
階層化したＤＲＡＭの構造を示した図である。
１を複数のサブメモリアレイに分割し、かつデータ線を
階層化したＤＲＡＭの構造を示した図である。
【００１３】図を参照して、サブメモリアレイ２０１ａ
−１〜２０１ｄ−３の、図では１２個のサブメモリアレ
イが格子状に配列されている。メモリアレイ２０１ａ−
１〜２０１ａ−３にはロウデコーダ２０３ａが対応して
設けられ、以下同様にロウデコーダ２０３ｂ〜２０３ｄ
が対応する各サブメモリアレイのブロックの左端に設け
られている。サブメモリアレイの各々の縦方向のスペー
スには、サブメモリアレイに設けられているビット線対
ＢＬａ，ＢＬｂに接続するセグメントデータ線対ＳＩ／
Ｏａ，ＳＩ／Ｏｂが配置され、各サブメモリアレイの各
々の横方向のスペースには、セグメントデータ線が接続
されるグローバルデータ線対ＧＩ／Ｏａ，ＧＩ／Ｏｂが
配置されている。グローバルデータ線対ＧＩ／Ｏａ，Ｇ
Ｉ／Ｏｂの端部の各々にはプリアンプＰＡ1 〜ＰＡ3 が
接続されている。
−１〜２０１ｄ−３の、図では１２個のサブメモリアレ
イが格子状に配列されている。メモリアレイ２０１ａ−
１〜２０１ａ−３にはロウデコーダ２０３ａが対応して
設けられ、以下同様にロウデコーダ２０３ｂ〜２０３ｄ
が対応する各サブメモリアレイのブロックの左端に設け
られている。サブメモリアレイの各々の縦方向のスペー
スには、サブメモリアレイに設けられているビット線対
ＢＬａ，ＢＬｂに接続するセグメントデータ線対ＳＩ／
Ｏａ，ＳＩ／Ｏｂが配置され、各サブメモリアレイの各
々の横方向のスペースには、セグメントデータ線が接続
されるグローバルデータ線対ＧＩ／Ｏａ，ＧＩ／Ｏｂが
配置されている。グローバルデータ線対ＧＩ／Ｏａ，Ｇ
Ｉ／Ｏｂの端部の各々にはプリアンプＰＡ1 〜ＰＡ3 が
接続されている。
【００１４】以下このＤＲＡＭの動作について簡単に説
明する。ロウデコーダの駆動によって、各サブメモリア
レイのワード線ＷＬが選択され、そのビット線対ＢＬ
ａ，ＢＬｂから読出されたデータは、セグメントデータ
線対ＳＩ／Ｏａ，ＳＩ／Ｏｂに読出される。そしてセグ
メントデータ線対に読出されたデータはさらにグローバ
ルデータ線対ＧＩ／Ｏａ，ＧＩ／Ｏｂに転送され、さら
にプリアンプＰＡ1 において増幅され、記憶情報として
外部に取出される。
明する。ロウデコーダの駆動によって、各サブメモリア
レイのワード線ＷＬが選択され、そのビット線対ＢＬ
ａ，ＢＬｂから読出されたデータは、セグメントデータ
線対ＳＩ／Ｏａ，ＳＩ／Ｏｂに読出される。そしてセグ
メントデータ線対に読出されたデータはさらにグローバ
ルデータ線対ＧＩ／Ｏａ，ＧＩ／Ｏｂに転送され、さら
にプリアンプＰＡ1 において増幅され、記憶情報として
外部に取出される。
【００１５】一方、書込動作は外部から取込まれたデー
タがグローバルデータ線対ＧＩ／Ｏａ，ＧＩ／Ｏｂおよ
びセグメントデータ線対ＳＩ／Ｏａ，ＳＩ／Ｏｂを介し
てサブメモリアレイのビット線対に転送され、ロウデコ
ーダによって所望のワード線ＷＬが選択され、所望のメ
モリセルに書込まれる。
タがグローバルデータ線対ＧＩ／Ｏａ，ＧＩ／Ｏｂおよ
びセグメントデータ線対ＳＩ／Ｏａ，ＳＩ／Ｏｂを介し
てサブメモリアレイのビット線対に転送され、ロウデコ
ーダによって所望のワード線ＷＬが選択され、所望のメ
モリセルに書込まれる。
【００１６】このように、メモリセルの記憶容量が大き
くなると、メモリアレイが複数のサブメモリアレイに分
割された状況で、かつデータ線のデータを高速に外部に
対して入出力させるために、このデータ線の容量を分散
させる階層データ線構造が提案されている。
くなると、メモリアレイが複数のサブメモリアレイに分
割された状況で、かつデータ線のデータを高速に外部に
対して入出力させるために、このデータ線の容量を分散
させる階層データ線構造が提案されている。
【００１７】図１５および図１６は、ＩＳＳＣＣ９１
Ｄｉｇ．ｏｆ Ｔｅｃｈ．Ｐａｐｅｒｓ ｐｐ．１１２
−１１３において従来提案されている階層データ線構造
を示した図である。
Ｄｉｇ．ｏｆ Ｔｅｃｈ．Ｐａｐｅｒｓ ｐｐ．１１２
−１１３において従来提案されている階層データ線構造
を示した図である。
【００１８】なお両図においては、各サブメモリアレイ
における１つのビット線対をベースにした階層データ線
構造が示されている。
における１つのビット線対をベースにした階層データ線
構造が示されている。
【００１９】図１５を参照して、ビット線対ＢＬａ，Ｂ
Ｌｂの各々はそのゲートにコラム信号Ｙが入力されるＮ
チャンネルＭＯＳトランジスタＴ１ａ，Ｔ１ｂを介して
セグメントデータ線対ＳＩ／Ｏａ，ＳＩ／Ｏｂの各々の
データ線にノードＮ３ａ，Ｎ３ｂで接続されている。セ
グメントデータ線ＳＩ／Ｏａ，ＳＩ／Ｏｂの各々は、そ
のゲートにサブメモリアレイ選択信号ＢＳが入力される
ＮチャンネルトランジスタＴ２ａ，Ｔ２ｂを介してグロ
ーバルデータ線対ＧＩ／Ｏａ，ＧＩ／Ｏｂの各々のデー
タ線にノードＮ４ａ，Ｎ４ｂにおいて接続される。グロ
ーバルデータ線はその一端がライトドライバ７１を介し
てＤｉｎバッファ７３に接続され、外部端子Ｄｉｎから
データの入力を受ける。一方、グローバルデータ線のノ
ードＮ５ａ，Ｎ５ｂの各々は、プリアンプＰＡを介して
メインアンプＭＡに接続され、外部端子Ｄｏｕｔを介し
て外部へデータを出力する。このように図１５の階層デ
ータ線構造では、セグメントデータ線とグローバルデー
タ線はともに読出／書込動作を共通としたＳＩ／Ｏ線対
およびＧＩ／Ｏ対で構成されている。ビット線とセグメ
ントデータ線はコラムデコーダ信号Ｙでスイッチングさ
れ、セグメントデータ線とグローバルデータ線は制御信
号ＢＳでスイッチングされる。しかし、この構成におい
ては、ビット線対の電位差が転送ゲートを介してセグメ
ントデータ線およびグローバルデータ線に転送されるた
め、データ線が全体として長くなり、データ線の付加容
量によってグローバルデータ線の端部での電位差が減少
する。したがって、プリアンプＰＡにおけるデータ増幅
に時間がかかることになる。
Ｌｂの各々はそのゲートにコラム信号Ｙが入力されるＮ
チャンネルＭＯＳトランジスタＴ１ａ，Ｔ１ｂを介して
セグメントデータ線対ＳＩ／Ｏａ，ＳＩ／Ｏｂの各々の
データ線にノードＮ３ａ，Ｎ３ｂで接続されている。セ
グメントデータ線ＳＩ／Ｏａ，ＳＩ／Ｏｂの各々は、そ
のゲートにサブメモリアレイ選択信号ＢＳが入力される
ＮチャンネルトランジスタＴ２ａ，Ｔ２ｂを介してグロ
ーバルデータ線対ＧＩ／Ｏａ，ＧＩ／Ｏｂの各々のデー
タ線にノードＮ４ａ，Ｎ４ｂにおいて接続される。グロ
ーバルデータ線はその一端がライトドライバ７１を介し
てＤｉｎバッファ７３に接続され、外部端子Ｄｉｎから
データの入力を受ける。一方、グローバルデータ線のノ
ードＮ５ａ，Ｎ５ｂの各々は、プリアンプＰＡを介して
メインアンプＭＡに接続され、外部端子Ｄｏｕｔを介し
て外部へデータを出力する。このように図１５の階層デ
ータ線構造では、セグメントデータ線とグローバルデー
タ線はともに読出／書込動作を共通としたＳＩ／Ｏ線対
およびＧＩ／Ｏ対で構成されている。ビット線とセグメ
ントデータ線はコラムデコーダ信号Ｙでスイッチングさ
れ、セグメントデータ線とグローバルデータ線は制御信
号ＢＳでスイッチングされる。しかし、この構成におい
ては、ビット線対の電位差が転送ゲートを介してセグメ
ントデータ線およびグローバルデータ線に転送されるた
め、データ線が全体として長くなり、データ線の付加容
量によってグローバルデータ線の端部での電位差が減少
する。したがって、プリアンプＰＡにおけるデータ増幅
に時間がかかることになる。
【００２０】図１６は従来の他の階層データ線構造を示
した図である。図を参照して、図１５で示された階層デ
ータ線構造と異なる点は、セグメントデータ線を読出用
と書込用に分離した点にある。すなわち、ビット線対Ｂ
Ｌａ，ＢＬｂは、読出アンプＲＡとそのゲートに読出コ
ラム信号ＹW が入力されるＮチャンネルＭＯＳトランジ
スタＴ５ａ，Ｔ５ｂとを通してノードＮ７ａ，Ｎ７ｂに
おいて書込用セグメントデータ線対ＳＷＢａ，ＳＷＢｂ
に接続される。
した図である。図を参照して、図１５で示された階層デ
ータ線構造と異なる点は、セグメントデータ線を読出用
と書込用に分離した点にある。すなわち、ビット線対Ｂ
Ｌａ，ＢＬｂは、読出アンプＲＡとそのゲートに読出コ
ラム信号ＹW が入力されるＮチャンネルＭＯＳトランジ
スタＴ５ａ，Ｔ５ｂとを通してノードＮ７ａ，Ｎ７ｂに
おいて書込用セグメントデータ線対ＳＷＢａ，ＳＷＢｂ
に接続される。
【００２１】読出アンプＲＡは、読出用セグメントデー
タ線対の一方ＳＲＢａのノードＮ６ａと、接地電位との
間に直列に接続されたＮチャンネルＭＯＳトランジスタ
Ｔ３ａおよびＴ４ａと、読出用セグメントデータ線対の
他方ＳＲＢｂのノードＮ６ｂと接地電位との間に直列に
接続されたＮチャンネルＭＯＳトランジスタＴ３ｂおよ
びＴ４ｂとから構成される。トランジスタＴ３ａのゲー
トにはビット線対の一方のビット線ＢＬａが接続し、ト
ランジスタＴ３ｂのゲートにはビット線対の他方のビッ
ト線ＢＬｂが接続する。またトランジスタＴ４ａ，Ｔ４
ｂのゲートには読出用コラム信号ＹR が入力される。
タ線対の一方ＳＲＢａのノードＮ６ａと、接地電位との
間に直列に接続されたＮチャンネルＭＯＳトランジスタ
Ｔ３ａおよびＴ４ａと、読出用セグメントデータ線対の
他方ＳＲＢｂのノードＮ６ｂと接地電位との間に直列に
接続されたＮチャンネルＭＯＳトランジスタＴ３ｂおよ
びＴ４ｂとから構成される。トランジスタＴ３ａのゲー
トにはビット線対の一方のビット線ＢＬａが接続し、ト
ランジスタＴ３ｂのゲートにはビット線対の他方のビッ
ト線ＢＬｂが接続する。またトランジスタＴ４ａ，Ｔ４
ｂのゲートには読出用コラム信号ＹR が入力される。
【００２２】読出用セグメントデータ線対ＳＲＢａ，Ｓ
ＲＢｂの各々はそのゲートに読出用制御信号ＢＳＲが入
力されるＮチャンネルＭＯＳトランジスタＴ７ａ，Ｔ７
ｂの各々を介してノードＮ９ａ，Ｎ９ｂおいてグローバ
ルデータ線ＧＩ／Ｏａ，ＧＩ／Ｏｂの各々に接続され
る。一方、書込用セグメントデータ線対ＳＷＢａ，ＳＷ
Ｂｂの各々はそのゲートに書込用制御信号ＢＳＷが入力
されるＮチャンネルＭＯＳトランジスタＴ６ａ，Ｔ６ｂ
を介してノードＮ８ａ，Ｎ８ｂにおいてグローバルデー
タ線ＧＩ／Ｏａ，ＧＩ／Ｏｂに各々接続される。他の構
成については図１４で示されたデータ線構造と同一であ
る。
ＲＢｂの各々はそのゲートに読出用制御信号ＢＳＲが入
力されるＮチャンネルＭＯＳトランジスタＴ７ａ，Ｔ７
ｂの各々を介してノードＮ９ａ，Ｎ９ｂおいてグローバ
ルデータ線ＧＩ／Ｏａ，ＧＩ／Ｏｂの各々に接続され
る。一方、書込用セグメントデータ線対ＳＷＢａ，ＳＷ
Ｂｂの各々はそのゲートに書込用制御信号ＢＳＷが入力
されるＮチャンネルＭＯＳトランジスタＴ６ａ，Ｔ６ｂ
を介してノードＮ８ａ，Ｎ８ｂにおいてグローバルデー
タ線ＧＩ／Ｏａ，ＧＩ／Ｏｂに各々接続される。他の構
成については図１４で示されたデータ線構造と同一であ
る。
【００２３】このようにこの階層データ線構造では、ビ
ット線対の読出データは、読出アンプＲＡを介して読出
用セグメントデータ線ＳＲＢａ，ＳＲＢｂに増幅されて
伝達され、一方、書込データは書込用コラム信号ＹW で
制御される転送ゲートＴ５ａ，Ｔ５ｂを介して書込用セ
グメントデータ線ＳＷＢａ，ＳＷＢｂを通してビット線
対ＢＬａ，ＢＬｂに書込まれる。なお読出用セグメント
データ線対とグローバルデータ線対とは、読出用制御信
号ＢＳＲでスイッチングされ、書込用セグメントデータ
線とグローバルデータ線対とは書込用制御信号ＢＳＷで
スイッチングされる。この階層データ線構造におけるデ
ータの読出／書込動作の高速化に関しては、１９９０
Ｓｙｍｐ．ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔ Ｄｉｇ．
ｏｆ Ｔｅｃｈ Ｐａｐｅｒｓ ｐｐ．１７−１８にお
いて説明されてている。
ット線対の読出データは、読出アンプＲＡを介して読出
用セグメントデータ線ＳＲＢａ，ＳＲＢｂに増幅されて
伝達され、一方、書込データは書込用コラム信号ＹW で
制御される転送ゲートＴ５ａ，Ｔ５ｂを介して書込用セ
グメントデータ線ＳＷＢａ，ＳＷＢｂを通してビット線
対ＢＬａ，ＢＬｂに書込まれる。なお読出用セグメント
データ線対とグローバルデータ線対とは、読出用制御信
号ＢＳＲでスイッチングされ、書込用セグメントデータ
線とグローバルデータ線対とは書込用制御信号ＢＳＷで
スイッチングされる。この階層データ線構造におけるデ
ータの読出／書込動作の高速化に関しては、１９９０
Ｓｙｍｐ．ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔ Ｄｉｇ．
ｏｆ Ｔｅｃｈ Ｐａｐｅｒｓ ｐｐ．１７−１８にお
いて説明されてている。
【００２４】
【発明が解決しようとする課題】しかしながら、上記の
ような階層データ線構造ではより一層の大容量の半導体
記憶装置の高速化には不十分であり、またデータ線対の
占有面積の減少という点でも不十分である。
ような階層データ線構造ではより一層の大容量の半導体
記憶装置の高速化には不十分であり、またデータ線対の
占有面積の減少という点でも不十分である。
【００２５】この発明は上記のような課題を解決するた
めになされたもので、大容量の半導体記憶装置の高速化
を実現し、かつ階層データ線対の占有面積を減少するこ
とができる半導体記憶装置を提供することを目的とす
る。
めになされたもので、大容量の半導体記憶装置の高速化
を実現し、かつ階層データ線対の占有面積を減少するこ
とができる半導体記憶装置を提供することを目的とす
る。
【００２６】
【課題を解決するための手段】請求項１の発明に係る半
導体記憶装置は、階層データ線構造を有する半導体記憶
装置であって、複数のメモリセルとセンスアンプとが接
続される第１のデータ線対と、第１のデータ線対に接続
され、データの書込に用いられる第２のデータ線対と、
第１のデータ線対に第１の読出アンプを介して接続さ
れ、データの読出しに用いられる第３のデータ線対と、
第２のデータ線対に接続され、外部からのデータを取込
む第４のデータ線対と、第３のデータ線対に第２の読出
アンプを介して接続され、外部へデータを取出す第５の
データ線対とを備えたものである。
導体記憶装置は、階層データ線構造を有する半導体記憶
装置であって、複数のメモリセルとセンスアンプとが接
続される第１のデータ線対と、第１のデータ線対に接続
され、データの書込に用いられる第２のデータ線対と、
第１のデータ線対に第１の読出アンプを介して接続さ
れ、データの読出しに用いられる第３のデータ線対と、
第２のデータ線対に接続され、外部からのデータを取込
む第４のデータ線対と、第３のデータ線対に第２の読出
アンプを介して接続され、外部へデータを取出す第５の
データ線対とを備えたものである。
【００２７】請求項２の発明に係る半導体記憶装置は、
請求項１の半導体記憶装置において、半導体記憶装置の
メモリアレイは複数のサブメモリアレイからなり、サブ
メモリアレイの各々は所定間隔離されて格子状に配置さ
れ、第１のデータ線対はサブメモリアレイの各々に配置
されるビット線対であり、第２および第３のデータ線対
は、サブメモリアレイの各々の間のスペースであって、
ビット線対が配置される方向のスペースに配置され、第
４および第５のデータ線対は、サブメモリアレイの各々
の間の他の方向のスペースに配置されるものである。
請求項１の半導体記憶装置において、半導体記憶装置の
メモリアレイは複数のサブメモリアレイからなり、サブ
メモリアレイの各々は所定間隔離されて格子状に配置さ
れ、第１のデータ線対はサブメモリアレイの各々に配置
されるビット線対であり、第２および第３のデータ線対
は、サブメモリアレイの各々の間のスペースであって、
ビット線対が配置される方向のスペースに配置され、第
４および第５のデータ線対は、サブメモリアレイの各々
の間の他の方向のスペースに配置されるものである。
【００２８】請求項３の発明に係る半導体記憶装置は、
請求項２の半導体記憶装置において、第１の読出アンプ
は、第３のデータ線対の各々のデータ線が、それらのソ
ース／ドレインに接続される２つのＭＯＳトランジスタ
を含み、ＭＯＳトランジスタの各々のゲートに第１のデ
ータ線対の各々のデータ線が接続されるものである。
請求項２の半導体記憶装置において、第１の読出アンプ
は、第３のデータ線対の各々のデータ線が、それらのソ
ース／ドレインに接続される２つのＭＯＳトランジスタ
を含み、ＭＯＳトランジスタの各々のゲートに第１のデ
ータ線対の各々のデータ線が接続されるものである。
【００２９】請求項４の発明に係る半導体記憶装置は、
階層データ線構造を有する半導体記憶装置であって、複
数のメモリセルとセンスアンプとが接続される第１のデ
ータ線対と、第１のデータ線対に接続され、かつ第１の
データ線対に読出アンプを介して接続され、データの書
込／読出に用いられる第２のデータ線対と、少なくとも
１対のデータ線よりなり、第２のデータ線対に接続さ
れ、外部に対してデータの取込／取出を行なう第３のデ
ータ線対とを備えたものである。
階層データ線構造を有する半導体記憶装置であって、複
数のメモリセルとセンスアンプとが接続される第１のデ
ータ線対と、第１のデータ線対に接続され、かつ第１の
データ線対に読出アンプを介して接続され、データの書
込／読出に用いられる第２のデータ線対と、少なくとも
１対のデータ線よりなり、第２のデータ線対に接続さ
れ、外部に対してデータの取込／取出を行なう第３のデ
ータ線対とを備えたものである。
【００３０】請求項５の発明に係る半導体記憶装置は、
請求項４の半導体記憶装置において、読出アンプは第２
のデータ線対の各々のデータ線が、それらのソース／ド
レインに接続される２つのＭＯＳトランジスタを含み、
ＭＯＳトランジスタの各々のゲートに、第１のデータ線
対の各々のデータ線が接続されるものである。
請求項４の半導体記憶装置において、読出アンプは第２
のデータ線対の各々のデータ線が、それらのソース／ド
レインに接続される２つのＭＯＳトランジスタを含み、
ＭＯＳトランジスタの各々のゲートに、第１のデータ線
対の各々のデータ線が接続されるものである。
【００３１】請求項６の発明に係る半導体記憶装置は、
請求項４の半導体記憶装置において、第３のデータ線対
は、第４のデータ線対と第５のデータ線対とからなり、
第４のデータ線対は、第２のデータ線対に接続され、外
部からのデータを取込み、第５のデータ線対は、第２の
読出アンプを介して第２のデータ線対に接続され、外部
へデータを取出すものである。
請求項４の半導体記憶装置において、第３のデータ線対
は、第４のデータ線対と第５のデータ線対とからなり、
第４のデータ線対は、第２のデータ線対に接続され、外
部からのデータを取込み、第５のデータ線対は、第２の
読出アンプを介して第２のデータ線対に接続され、外部
へデータを取出すものである。
【００３２】請求項７の半導体記憶装置は、請求項４の
半導体記憶装置において、第３のデータ線対は、１対の
データ線対よりなり、第２のデータ線対に接続され、か
つ第２のデータ線対に第２の読出アンプを介して接続さ
れるものである。
半導体記憶装置において、第３のデータ線対は、１対の
データ線対よりなり、第２のデータ線対に接続され、か
つ第２のデータ線対に第２の読出アンプを介して接続さ
れるものである。
【００３３】請求項８の発明に係る半導体記憶装置は、
請求項４の半導体記憶装置において、第３のデータ線対
は、１対のデータ線対よりなり、第２のデータ線対に直
接的に接続されるものである。
請求項４の半導体記憶装置において、第３のデータ線対
は、１対のデータ線対よりなり、第２のデータ線対に直
接的に接続されるものである。
【００３４】請求項９の半導体記憶装置は、階層データ
線構造を有する半導体記憶装置であって、複数のメモリ
セルとセンスアンプとが接続される第１のデータ線対
と、第１のデータ線対に接続され、データの書込みに用
いられる第２のデータ線対と、第１のデータ線対に第１
の読出アンプを介して接続され、データの読出しに用い
られる第３のデータ線対と、第２のデータ線対に接続さ
れ、かつ第３のデータ線対に第２の読出アンプを介して
接続され、外部に対してデータの取込／取出を行なう第
４のデータ線対とを備えたものである。
線構造を有する半導体記憶装置であって、複数のメモリ
セルとセンスアンプとが接続される第１のデータ線対
と、第１のデータ線対に接続され、データの書込みに用
いられる第２のデータ線対と、第１のデータ線対に第１
の読出アンプを介して接続され、データの読出しに用い
られる第３のデータ線対と、第２のデータ線対に接続さ
れ、かつ第３のデータ線対に第２の読出アンプを介して
接続され、外部に対してデータの取込／取出を行なう第
４のデータ線対とを備えたものである。
【００３５】請求項１０の発明に係る半導体記憶装置
は、階層データ線構造を有する半導体記憶装置であっ
て、複数のメモリセルとセンスアンプとが接続される第
１のデータ線対と、第１のデータ線対に接続されて、デ
ータの書込／読出に用いられる第２のデータ線対と、第
２のデータ線対に接続され、かつ第２のデータ線対に対
して読出アンプを介して接続され、外部に対してデータ
の取込／取出を行なう第３のデータ線対とを備えたもの
である。
は、階層データ線構造を有する半導体記憶装置であっ
て、複数のメモリセルとセンスアンプとが接続される第
１のデータ線対と、第１のデータ線対に接続されて、デ
ータの書込／読出に用いられる第２のデータ線対と、第
２のデータ線対に接続され、かつ第２のデータ線対に対
して読出アンプを介して接続され、外部に対してデータ
の取込／取出を行なう第３のデータ線対とを備えたもの
である。
【００３６】
【作用】請求項１の発明においては、第１のデータ線対
に接続される第１階層のデータ線および第２階層のデー
タ線がいずれも読出用と書込用に分離される。
に接続される第１階層のデータ線および第２階層のデー
タ線がいずれも読出用と書込用に分離される。
【００３７】請求項２の発明においては、請求項１の発
明の作用に加えて、第２および第３のデータ線対はメモ
リアレイの各々の間のスペースであって、ビット線対が
配置される方向のスペースに配置され、第４および第５
のデータ線対はメモリアレイの各々の間の他の方向のス
ペースに配置される。
明の作用に加えて、第２および第３のデータ線対はメモ
リアレイの各々の間のスペースであって、ビット線対が
配置される方向のスペースに配置され、第４および第５
のデータ線対はメモリアレイの各々の間の他の方向のス
ペースに配置される。
【００３８】請求項３の発明においては、請求項２の発
明の作用に加えて、第１の読出アンプはＭＯＳトランジ
スタによって構成される。
明の作用に加えて、第１の読出アンプはＭＯＳトランジ
スタによって構成される。
【００３９】請求項４の発明においては、読出／書込動
作に共用される第２のデータ線対が読出アンプを介して
第１のデータ線対に接続される。
作に共用される第２のデータ線対が読出アンプを介して
第１のデータ線対に接続される。
【００４０】請求項５の発明においては、請求項４の発
明の作用に加えて、読出アンプはＭＯＳトランジスタで
構成される。
明の作用に加えて、読出アンプはＭＯＳトランジスタで
構成される。
【００４１】請求項６の発明においては、請求項４の発
明の作用に加えて、第３のデータ線対は読出用と書込用
とに分離され、第５のデータ線対は第２の読出アンプを
介して第２のデータ線対に接続される。
明の作用に加えて、第３のデータ線対は読出用と書込用
とに分離され、第５のデータ線対は第２の読出アンプを
介して第２のデータ線対に接続される。
【００４２】請求項７の発明においては、請求項４の発
明の作用に加えて、第３のデータ線対は読出／書込動作
に共用され、第２のデータ線対には第２のアンプを介し
て接続される。
明の作用に加えて、第３のデータ線対は読出／書込動作
に共用され、第２のデータ線対には第２のアンプを介し
て接続される。
【００４３】請求項８の発明においては、請求項４の発
明の作用に加えて、第２および第３のデータ線対はいず
れも読出／書込動作に共用される。
明の作用に加えて、第２および第３のデータ線対はいず
れも読出／書込動作に共用される。
【００４４】請求項９の発明においては、第４のデータ
線対が第２の読出アンプを介して第２のデータ線対に接
続される。
線対が第２の読出アンプを介して第２のデータ線対に接
続される。
【００４５】請求項１０の発明においては、第３のデー
タ線対が読出アンプを介して第２のデータ線対に接続さ
れる。
タ線対が読出アンプを介して第２のデータ線対に接続さ
れる。
【００４６】
【実施例】図１はこの発明の第１の実施例による階層デ
ータ線構造を示した回路図である。図においては、説明
を簡略化するために、１つのビット線対に基づいた階層
データ線構造のみが示されている。
ータ線構造を示した回路図である。図においては、説明
を簡略化するために、１つのビット線対に基づいた階層
データ線構造のみが示されている。
【００４７】図を参照して、ビット線対に接続するセグ
メントデータ線対およびセグメントデータ線に接続する
グローバルデータ線対ともに読出用と書込用とに分離さ
れて構成されている。以下具体的にその構成について説
明する。
メントデータ線対およびセグメントデータ線に接続する
グローバルデータ線対ともに読出用と書込用とに分離さ
れて構成されている。以下具体的にその構成について説
明する。
【００４８】ビット線対ＢＬａ，ＢＬｂは読出アンプＲ
ＡＳとそのゲートに書込用コラムデコーダ信号ＹW が入
力されるＮチャンネルＭＯＳトランジスタＴ５ａ，Ｔ５
ｂとを通して書込用セグメントデータ線対ＳＷＢａ，Ｓ
ＷＢｂにノードＮ１２ａ，Ｎ１２ｂにおいて接続され
る。
ＡＳとそのゲートに書込用コラムデコーダ信号ＹW が入
力されるＮチャンネルＭＯＳトランジスタＴ５ａ，Ｔ５
ｂとを通して書込用セグメントデータ線対ＳＷＢａ，Ｓ
ＷＢｂにノードＮ１２ａ，Ｎ１２ｂにおいて接続され
る。
【００４９】一方、読出アンプＲＡＳは、読出用セグメ
ントデータ線対の一方ＳＲＢａのノードＮ１１ａと接地
電位との間に直列に接続されたＮチャンネルトランジス
タＴ３ａおよびＴ４ａと、読出用セグメントデータ線対
の他方ＳＲＢｂのノードＮ１１ｂと接地電位との間に直
列に接続されたＮチャンネルＭＯＳトランジスタＴ３ｂ
およびＴ４ｂとから構成される。トランジスタＴ３ａの
ゲートにはビット線ＢＬａが、トランジスタＴ３ｂのゲ
ートにはビット線ＢＬｂが接続される。またトランジス
タＴ４ａ，Ｔ４ｂのゲートには読出用コラムデコーダ信
号ＹR が入力される。
ントデータ線対の一方ＳＲＢａのノードＮ１１ａと接地
電位との間に直列に接続されたＮチャンネルトランジス
タＴ３ａおよびＴ４ａと、読出用セグメントデータ線対
の他方ＳＲＢｂのノードＮ１１ｂと接地電位との間に直
列に接続されたＮチャンネルＭＯＳトランジスタＴ３ｂ
およびＴ４ｂとから構成される。トランジスタＴ３ａの
ゲートにはビット線ＢＬａが、トランジスタＴ３ｂのゲ
ートにはビット線ＢＬｂが接続される。またトランジス
タＴ４ａ，Ｔ４ｂのゲートには読出用コラムデコーダ信
号ＹR が入力される。
【００５０】読出用セグメントデータ線対ＳＲＢａ，Ｓ
ＲＢｂは読出アンプＲＡＧを介して読出用グローバルデ
ータ線対ＧＲＢａ，ＧＲＢｂのノードＮ１４ａ，Ｎ１４
ｂに接続される。読出アンプＲＡＧは、ノードＮ１４ａ
と接地電位との間に直列に接続されたＮチャンネルＭＯ
ＳトランジスタＴ１２ａおよびＴ１１ａと、ノードＮ１
４ｂと接地電位との間に直列に接続されたＮチャンネル
ＭＯＳトランジスタＴ１２ｂおよびＴ１１ｂとから構成
される。トランジスタＴ１２ａのゲートには読出用セグ
メントデータ線ＳＲＢａが、トランジスタＴ１２ｂのゲ
ートにはセグメントデータ線ＳＲＢｂが各々接続され、
トランジスタＴ１１ａおよびＴ１１ｂのゲートには読出
用サブメモリアレイ選択信号ＢＳＲが入力される。
ＲＢｂは読出アンプＲＡＧを介して読出用グローバルデ
ータ線対ＧＲＢａ，ＧＲＢｂのノードＮ１４ａ，Ｎ１４
ｂに接続される。読出アンプＲＡＧは、ノードＮ１４ａ
と接地電位との間に直列に接続されたＮチャンネルＭＯ
ＳトランジスタＴ１２ａおよびＴ１１ａと、ノードＮ１
４ｂと接地電位との間に直列に接続されたＮチャンネル
ＭＯＳトランジスタＴ１２ｂおよびＴ１１ｂとから構成
される。トランジスタＴ１２ａのゲートには読出用セグ
メントデータ線ＳＲＢａが、トランジスタＴ１２ｂのゲ
ートにはセグメントデータ線ＳＲＢｂが各々接続され、
トランジスタＴ１１ａおよびＴ１１ｂのゲートには読出
用サブメモリアレイ選択信号ＢＳＲが入力される。
【００５１】書込用セグメントデータ線対ＳＷＢａ，Ｓ
ＷＢｂの各々はそのゲートに書込用サブメモリアレイ選
択信号ＢＳＷが入力されるＮチャンネルＭＯＳトランジ
スタＴ６ａ，Ｔ６ｂの各々を介して書込用グローバルデ
ータ線対ＧＷＢａ，ＧＷＢｂの各々のノードＮ１３ａ，
Ｎ１３ｂに接続される。読出用グローバルデータ線対Ｇ
ＲＢａ，ＧＲＢｂの各々のノードＮ１５ａ，Ｎ１５ｂ
は、プリアンプＰＡに接続され、プリアンプＰＡの出力
がメインアンプＭＡを介して、出力端子Ｄｏｕｔに接続
される。書込用グローバルデータ線対ＧＷＢａ，ＧＷＢ
ｂは、ライトバッファ７１を介してＤｉｎバッファ７３
に接続され、Ｄｉｎバッファ７３は入力端子Ｄｉｎに接
続される。
ＷＢｂの各々はそのゲートに書込用サブメモリアレイ選
択信号ＢＳＷが入力されるＮチャンネルＭＯＳトランジ
スタＴ６ａ，Ｔ６ｂの各々を介して書込用グローバルデ
ータ線対ＧＷＢａ，ＧＷＢｂの各々のノードＮ１３ａ，
Ｎ１３ｂに接続される。読出用グローバルデータ線対Ｇ
ＲＢａ，ＧＲＢｂの各々のノードＮ１５ａ，Ｎ１５ｂ
は、プリアンプＰＡに接続され、プリアンプＰＡの出力
がメインアンプＭＡを介して、出力端子Ｄｏｕｔに接続
される。書込用グローバルデータ線対ＧＷＢａ，ＧＷＢ
ｂは、ライトバッファ７１を介してＤｉｎバッファ７３
に接続され、Ｄｉｎバッファ７３は入力端子Ｄｉｎに接
続される。
【００５２】次に、この階層データ線構造における読出
動作と書込動作について説明する。まず読出動作に入る
と、ビット線対のビット線ＢＬａおよびＢＬｂはセンス
アンプで増幅され、一方のビット線の電位が「Ｈ」レベ
ルとなり、もう一方のビット線の電位が「Ｌ」レベルと
なる。ここでは説明の便宜上、ビット線ＢＬａが「Ｈ」
レベルとなり、ビット線ＢＬｂの電位が「Ｌ」レベルに
なると想定する。すると、ビット線ＢＬａがそのゲート
に接続されるトランジスタＴ３ａはオンとなるが、トラ
ンジスタＴ３ｂはオフ状態が維持される。一方、読出動
作に入ると、読出用のコラムデコーダ信号ＹR は「Ｈ」
レベルとなり、トランジスタＴ４ａおよびＴ４ｂをいず
れもオンとする。したがって、ノードＮ１１ａと接地電
位との間に直列されているトランジスタＴ３ａおよびＴ
４ａはいずれもオンとなるため、所定電位に予めプリチ
ャージされていた読出用セグメントデータ線対の一方の
データ線ＳＲＢａの電位は降下するが、セグメントデー
タ線ＳＲＢｂはプリチャージ電位を保ったままとなる。
動作と書込動作について説明する。まず読出動作に入る
と、ビット線対のビット線ＢＬａおよびＢＬｂはセンス
アンプで増幅され、一方のビット線の電位が「Ｈ」レベ
ルとなり、もう一方のビット線の電位が「Ｌ」レベルと
なる。ここでは説明の便宜上、ビット線ＢＬａが「Ｈ」
レベルとなり、ビット線ＢＬｂの電位が「Ｌ」レベルに
なると想定する。すると、ビット線ＢＬａがそのゲート
に接続されるトランジスタＴ３ａはオンとなるが、トラ
ンジスタＴ３ｂはオフ状態が維持される。一方、読出動
作に入ると、読出用のコラムデコーダ信号ＹR は「Ｈ」
レベルとなり、トランジスタＴ４ａおよびＴ４ｂをいず
れもオンとする。したがって、ノードＮ１１ａと接地電
位との間に直列されているトランジスタＴ３ａおよびＴ
４ａはいずれもオンとなるため、所定電位に予めプリチ
ャージされていた読出用セグメントデータ線対の一方の
データ線ＳＲＢａの電位は降下するが、セグメントデー
タ線ＳＲＢｂはプリチャージ電位を保ったままとなる。
【００５３】このようにして、ビット線対に現れた電位
はセグメントデータ線対の電位変化として読出アンプＲ
ＡＳによって増幅されることになる。セグメントデータ
線対ＳＲＢａ，ＳＲＢｂに現れた電位差は同様に読出ア
ンプＲＡＧによって増幅されて読出用グローバルデータ
線対ＧＲＢａ，ＧＲＢｂに増幅される。この例では、ト
ランジスタＴ１２ａがオフとなり、トランジスタＴ１２
ｂがオンとなるので、読出用グローバルデータ線ＧＲＢ
ａの電位が「Ｈ」レベルとなり、読出用グローバルデー
タ線ＧＲＢｂの電位が「Ｌ」レベルとなる。このように
読出用グローバルデータ線対に現れた電位差は、プリア
ンプＰＡおよびメインアンプＭＡによってさらに増幅さ
れて端子Ｄｏｕｔから外部へ取出される。
はセグメントデータ線対の電位変化として読出アンプＲ
ＡＳによって増幅されることになる。セグメントデータ
線対ＳＲＢａ，ＳＲＢｂに現れた電位差は同様に読出ア
ンプＲＡＧによって増幅されて読出用グローバルデータ
線対ＧＲＢａ，ＧＲＢｂに増幅される。この例では、ト
ランジスタＴ１２ａがオフとなり、トランジスタＴ１２
ｂがオンとなるので、読出用グローバルデータ線ＧＲＢ
ａの電位が「Ｈ」レベルとなり、読出用グローバルデー
タ線ＧＲＢｂの電位が「Ｌ」レベルとなる。このように
読出用グローバルデータ線対に現れた電位差は、プリア
ンプＰＡおよびメインアンプＭＡによってさらに増幅さ
れて端子Ｄｏｕｔから外部へ取出される。
【００５４】なお、読出アンプＲＡＧは、読出用サブメ
モリアレイ選択信号ＢＳＲによって活性化される。なお
一般的に、読出用グローバルデータ線の負荷容量は、図
１４に示されたレイアウトからも明らかなように読出用
セグメントデータ線より大きくなっている。
モリアレイ選択信号ＢＳＲによって活性化される。なお
一般的に、読出用グローバルデータ線の負荷容量は、図
１４に示されたレイアウトからも明らかなように読出用
セグメントデータ線より大きくなっている。
【００５５】書込動作においては、端子Ｄｉｎから入力
されたデータはＤｉｎバッファ７３で一旦保持された後
ライトバッファ７１に転送され、このデータは、書込用
グローバルデータ線対ＧＷＢａ，ＧＷＢｂの各々の電位
差として現れる。この例では説明を簡略化するために、
書込用グローバルデータ線ＧＷＢａの電位を「Ｈ」レベ
ルとし、書込用グローバルデータ線ＧＷＢｂの電位を
「Ｌ」レベルと想定する。
されたデータはＤｉｎバッファ７３で一旦保持された後
ライトバッファ７１に転送され、このデータは、書込用
グローバルデータ線対ＧＷＢａ，ＧＷＢｂの各々の電位
差として現れる。この例では説明を簡略化するために、
書込用グローバルデータ線ＧＷＢａの電位を「Ｈ」レベ
ルとし、書込用グローバルデータ線ＧＷＢｂの電位を
「Ｌ」レベルと想定する。
【００５６】書込動作に入ると、書込用サブメモリアレ
イ選択信号ＢＳＷが「Ｈ」レベルとなり、転送ゲートと
なるトランジスタＴ６ａおよびＴ６ｂをオンとする。こ
れによって、書込用グローバルデータ線対に現れた電位
差は、書込用セグメントデータ線対ＳＷＢａ，ＳＷＢｂ
の電位差として転送される。すなわちこの例において
は、書込用セグメントデータ線ＳＷＢａの電位が「Ｈ」
レベルとなり、書込用セグメントデータ線ＳＷＢｂの電
位が「Ｌ」レベルとなる。この状態で、書込用コラムデ
コーダ信号ＹW は「Ｈ」レベルとなって、トランジスタ
Ｔ５ａおよびＴ５ｂの各々をオンとして、書込用セグメ
ントデータ線対の電位はビット線対ＢＬａ，ＢＬｂに転
送され、書込動作が行なわれる。
イ選択信号ＢＳＷが「Ｈ」レベルとなり、転送ゲートと
なるトランジスタＴ６ａおよびＴ６ｂをオンとする。こ
れによって、書込用グローバルデータ線対に現れた電位
差は、書込用セグメントデータ線対ＳＷＢａ，ＳＷＢｂ
の電位差として転送される。すなわちこの例において
は、書込用セグメントデータ線ＳＷＢａの電位が「Ｈ」
レベルとなり、書込用セグメントデータ線ＳＷＢｂの電
位が「Ｌ」レベルとなる。この状態で、書込用コラムデ
コーダ信号ＹW は「Ｈ」レベルとなって、トランジスタ
Ｔ５ａおよびＴ５ｂの各々をオンとして、書込用セグメ
ントデータ線対の電位はビット線対ＢＬａ，ＢＬｂに転
送され、書込動作が行なわれる。
【００５７】このようにセグメントデータ線対およびグ
ローバルデータ線対の各々を書込用と読出用に分離する
ことによってデータ線の付加容量が低減され、データ線
のアクセスの高速化が実現される。また、この実施例に
おいては、ビット線対とセグメントデータ線対およびセ
グメントデータ線対とグローバルデータ線とにおいて読
出動作において、各々読出アンプを用いて間接的に接続
している。
ローバルデータ線対の各々を書込用と読出用に分離する
ことによってデータ線の付加容量が低減され、データ線
のアクセスの高速化が実現される。また、この実施例に
おいては、ビット線対とセグメントデータ線対およびセ
グメントデータ線対とグローバルデータ線とにおいて読
出動作において、各々読出アンプを用いて間接的に接続
している。
【００５８】この利点について図１５で示した従来例の
構成と比較して説明する。図１５の構成であれば、ビッ
ト線対はセグメントＩ／Ｏ線対に接続されており、この
セグメントＩ／Ｏ線対の各々はプリチャージ電位に保持
されている。したがって、読出動作に入って、ビット線
対ＢＬａ，ＢＬｂに現れた電位差はそのセンスアンプに
よって、所定のレベルまで徐々に増幅されることにな
る。したがって、この増幅途中で、読出用のコラムデコ
ーダ信号Ｙが選択されトランジスタＴ１ａおよびＴ１ｂ
がオンされると、場合によっては、低電位側へ増幅され
るビット線の一方に、セグメントＩ／Ｏ線のプリチャー
ジ電位が逆流することになり、読出動作のトラブルを生
じるおそれがある。したがって、図１５の従来例では、
コラムデコーダ信号Ｙは、ビット線対の電位差が完全に
増幅された後にオンさせる必要があり、それだけ読出動
作が遅れることになる。
構成と比較して説明する。図１５の構成であれば、ビッ
ト線対はセグメントＩ／Ｏ線対に接続されており、この
セグメントＩ／Ｏ線対の各々はプリチャージ電位に保持
されている。したがって、読出動作に入って、ビット線
対ＢＬａ，ＢＬｂに現れた電位差はそのセンスアンプに
よって、所定のレベルまで徐々に増幅されることにな
る。したがって、この増幅途中で、読出用のコラムデコ
ーダ信号Ｙが選択されトランジスタＴ１ａおよびＴ１ｂ
がオンされると、場合によっては、低電位側へ増幅され
るビット線の一方に、セグメントＩ／Ｏ線のプリチャー
ジ電位が逆流することになり、読出動作のトラブルを生
じるおそれがある。したがって、図１５の従来例では、
コラムデコーダ信号Ｙは、ビット線対の電位差が完全に
増幅された後にオンさせる必要があり、それだけ読出動
作が遅れることになる。
【００５９】一方、図１で示したような読出アンプを介
してビット線対に現れた電位差を、セグメントデータ線
対に増幅する構造では、このような問題は生じない。す
なわち、ビット線対で増幅された電位は、トランジスタ
Ｔ３ａまたはＴ３ｂを徐々に導通状態にしていき、これ
によって、セグメントデータ線対の電位が直ちに変化し
だすことになる。そして、ビット線対と読出用のセグメ
ントデータ線対とは直接に接続されていないため、従来
例のようにセグメントデータ線対の電位がビット線対に
逆流するおそれもなく、直ちに読出用コラムデコーダ信
号ＹR を「Ｈ」レベルにすることができ、その分読出動
作が迅速化されることになる。
してビット線対に現れた電位差を、セグメントデータ線
対に増幅する構造では、このような問題は生じない。す
なわち、ビット線対で増幅された電位は、トランジスタ
Ｔ３ａまたはＴ３ｂを徐々に導通状態にしていき、これ
によって、セグメントデータ線対の電位が直ちに変化し
だすことになる。そして、ビット線対と読出用のセグメ
ントデータ線対とは直接に接続されていないため、従来
例のようにセグメントデータ線対の電位がビット線対に
逆流するおそれもなく、直ちに読出用コラムデコーダ信
号ＹR を「Ｈ」レベルにすることができ、その分読出動
作が迅速化されることになる。
【００６０】次にこの実施例における構造において、読
出動作から書込動作に移った場合の利点について、図２
を参照しつつ、図１５で示された従来例と比較して以下
説明する。
出動作から書込動作に移った場合の利点について、図２
を参照しつつ、図１５で示された従来例と比較して以下
説明する。
【００６１】図２の（１）は、図１のこの発明の第１の
実施例における構造において、読出動作から書込動作に
移った場合の各信号の変化を示すタイミングチャートで
ある。
実施例における構造において、読出動作から書込動作に
移った場合の各信号の変化を示すタイミングチャートで
ある。
【００６２】図を参照して、読出用コラムデコーダ信号
ＹR が読出動作に入って「Ｈ」レベルとなると、先に説
明したように、読出用セグメントデータ線対ＳＲＢａ，
ＳＲＢｂのいずれか一方の電位がプリチャージ電位より
低下する。そして、これは読出しアンプＲＡＧを介して
読出用グローバルデータ線の電位変化をもたらし、その
変化に基づいて、プリアンプＰＡでの増幅が行なわれ
る。読出用セグメントデータ線の増幅が行なわれ、読出
用コラムデコーダ信号ＹR が「Ｌ」レベルとなると、読
出用セグメントデータ線対および読出用グローバルデー
タ線対の電位の状態は、そのまま保持されることになる
ので、直ちに書込動作に移ることができる。すなわち読
出動作の開始から書込動作の開始に要する遷移時間Ｔｃ
は図のように表されることになる。
ＹR が読出動作に入って「Ｈ」レベルとなると、先に説
明したように、読出用セグメントデータ線対ＳＲＢａ，
ＳＲＢｂのいずれか一方の電位がプリチャージ電位より
低下する。そして、これは読出しアンプＲＡＧを介して
読出用グローバルデータ線の電位変化をもたらし、その
変化に基づいて、プリアンプＰＡでの増幅が行なわれ
る。読出用セグメントデータ線の増幅が行なわれ、読出
用コラムデコーダ信号ＹR が「Ｌ」レベルとなると、読
出用セグメントデータ線対および読出用グローバルデー
タ線対の電位の状態は、そのまま保持されることになる
ので、直ちに書込動作に移ることができる。すなわち読
出動作の開始から書込動作の開始に要する遷移時間Ｔｃ
は図のように表されることになる。
【００６３】一方、図１６に示された従来例において
は、読出動作が行なわれ、ビット線対の電位差は、グロ
ーバルＩ／Ｏ線対に現れてその電位差がプリアンプＰＡ
によって増幅される状態となっても、書込動作を始める
ことはできない。すなわちプリアンプＰＡによって増幅
が完了し、読出されたデータがそこでラッチされた状態
となって初めて、グローバルＩ／Ｏ線対を書込動作のデ
ータ線として使用することが可能となるからである。し
たがって、書込用コラムデコーダ信号ＹW はプリアンプ
ＰＡの動作が完了後に「Ｈ」レベルとなる。したがっ
て、図１６の構造による遷移時間Ｔｃは図のように表さ
れ、図１の実施例における遷移時間Ｔｃと比べて長くな
ってしまう。
は、読出動作が行なわれ、ビット線対の電位差は、グロ
ーバルＩ／Ｏ線対に現れてその電位差がプリアンプＰＡ
によって増幅される状態となっても、書込動作を始める
ことはできない。すなわちプリアンプＰＡによって増幅
が完了し、読出されたデータがそこでラッチされた状態
となって初めて、グローバルＩ／Ｏ線対を書込動作のデ
ータ線として使用することが可能となるからである。し
たがって、書込用コラムデコーダ信号ＹW はプリアンプ
ＰＡの動作が完了後に「Ｈ」レベルとなる。したがっ
て、図１６の構造による遷移時間Ｔｃは図のように表さ
れ、図１の実施例における遷移時間Ｔｃと比べて長くな
ってしまう。
【００６４】上記の説明では、読出動作から書込動作に
移った場合の遷移時間を問題としたが、読出動作から書
込動作に移る場合の遷移時間も同様に、第１の実施例に
よるものは、図１６の従来例に比べるものに比べて短く
なることは明白である。
移った場合の遷移時間を問題としたが、読出動作から書
込動作に移る場合の遷移時間も同様に、第１の実施例に
よるものは、図１６の従来例に比べるものに比べて短く
なることは明白である。
【００６５】図３はこの発明の第１の実施例によるもの
であって、ビット線対およびセグメントデータ線対が複
数あるときの具体的な回路図であり、図４は図３におい
て与えられる信号の発生回路を示した図である。
であって、ビット線対およびセグメントデータ線対が複
数あるときの具体的な回路図であり、図４は図３におい
て与えられる信号の発生回路を示した図である。
【００６６】図３を参照して、この例では、サブメモリ
アレイ２０１ａ−１に、２ビットのデータが格納される
構成を示している。すなわち、サブメモリアレイ２０１
ａ−１には、４対のビット線対ＢＬ１ａ，ＢＬ１ｂ〜Ｂ
Ｌ４ａ，ＢＬ４ｂが設けられており、それぞれにワード
線ＷＬ０との交点によって定められるメモリセルＭＣ１
〜ＭＣ４が設けられている。各ビット線対の端部には、
センスアンプＳＡ１〜ＳＡ４が設けられ、さらに読出ア
ンプＲＡＳ１〜ＲＡＳ４が設けられ、それぞれ２対の読
出用セグメントデータ線ＳＲＢ１ａ，ＳＲＢ１ｂおよび
ＳＲＢ２ａ，ＳＲＢ２ｂと、２対の書込用セグメントデ
ータ線対ＳＷＢ１ａ，ＳＷＢ１ｂおよびＳＷＢ２ａ，Ｓ
ＷＢ２ｂに接続されている。読出用セグメントデータ線
対と書込用セグメントデータ線対とは交互に配列され、
図１４に示されているように、サブメモリアレイの各々
の縦方向（ビット線が配置される方向）のスペースにサ
ブメモリアレイと並行に配置される。ビット線対ＢＬ１
ａ，ＢＬ１ｂおよびＢＬ２ａ，ＢＬ２ｂと、書込用セグ
メントデータ線との間に設けられている転送ゲートに
は、書込用コラムデータ信号ＹW １が接続され、読出ア
ンプＲＡＳ１およびＲＡＳ２には読出用コラムデコーダ
信号ＹR １が入力される。すなわちビット線対ＢＬ１
と、ＢＬ２とで２ビットのデータを格納することにな
る。同様に、２つのビット対ＢＬ３およびＢＬ４の読出
しアンプＲＡＳ３およびＲＡＳ４にも、書込用コラムデ
コーダ信号ＹW ２および書込用コラムデコーダ信号ＹR
２がそれぞれ入力される。
アレイ２０１ａ−１に、２ビットのデータが格納される
構成を示している。すなわち、サブメモリアレイ２０１
ａ−１には、４対のビット線対ＢＬ１ａ，ＢＬ１ｂ〜Ｂ
Ｌ４ａ，ＢＬ４ｂが設けられており、それぞれにワード
線ＷＬ０との交点によって定められるメモリセルＭＣ１
〜ＭＣ４が設けられている。各ビット線対の端部には、
センスアンプＳＡ１〜ＳＡ４が設けられ、さらに読出ア
ンプＲＡＳ１〜ＲＡＳ４が設けられ、それぞれ２対の読
出用セグメントデータ線ＳＲＢ１ａ，ＳＲＢ１ｂおよび
ＳＲＢ２ａ，ＳＲＢ２ｂと、２対の書込用セグメントデ
ータ線対ＳＷＢ１ａ，ＳＷＢ１ｂおよびＳＷＢ２ａ，Ｓ
ＷＢ２ｂに接続されている。読出用セグメントデータ線
対と書込用セグメントデータ線対とは交互に配列され、
図１４に示されているように、サブメモリアレイの各々
の縦方向（ビット線が配置される方向）のスペースにサ
ブメモリアレイと並行に配置される。ビット線対ＢＬ１
ａ，ＢＬ１ｂおよびＢＬ２ａ，ＢＬ２ｂと、書込用セグ
メントデータ線との間に設けられている転送ゲートに
は、書込用コラムデータ信号ＹW １が接続され、読出ア
ンプＲＡＳ１およびＲＡＳ２には読出用コラムデコーダ
信号ＹR １が入力される。すなわちビット線対ＢＬ１
と、ＢＬ２とで２ビットのデータを格納することにな
る。同様に、２つのビット対ＢＬ３およびＢＬ４の読出
しアンプＲＡＳ３およびＲＡＳ４にも、書込用コラムデ
コーダ信号ＹW ２および書込用コラムデコーダ信号ＹR
２がそれぞれ入力される。
【００６７】読出用セグメントデータ線対ＳＲＢ１ａ，
ＳＲＢ１ｂおよびＳＲＢ２ａ，ＳＲＢ２ｂは、それぞれ
読出アンプＲＡＧ１およびＲＡＧ２を介して２対の読出
用グローバルデータ線対ＧＲＢ１ａ，ＧＲＢ１ｂおよび
ＧＲＢ２ａ，ＧＲＢ２ｂの各々に接続される。なお読出
アンプＲＡＧ１およびＲＡＧ２には、読出用サブメモリ
アレイ選択信号ＢＳＲがそれぞれ入力される。一方、書
込用セグメントデータ線対ＳＷＢ１ａ，ＳＷＢ１ｂおよ
びＳＷＢ２ａ，ＳＷＢ２ｂは、各々書込用のサブメモリ
アレイ選択信号ＢＳＷが入力されるトランジスタを介し
て２対の書込用グローバルデータ線対ＧＷＢ１ａ，ＧＷ
Ｂ１ｂおよびＧＷＢ２ａ，ＧＷＢ２ｂに接続される。な
お読出用のグローバルデータ線と書込用のグローバルデ
ータ線対とは交互に配列され、図１４の従来例に示され
ているように、サブメモリアレイの各々の間の横方向
（ビット線が配置される方向と平行）のスペースに各サ
ブメモリアレイに沿って配列される。
ＳＲＢ１ｂおよびＳＲＢ２ａ，ＳＲＢ２ｂは、それぞれ
読出アンプＲＡＧ１およびＲＡＧ２を介して２対の読出
用グローバルデータ線対ＧＲＢ１ａ，ＧＲＢ１ｂおよび
ＧＲＢ２ａ，ＧＲＢ２ｂの各々に接続される。なお読出
アンプＲＡＧ１およびＲＡＧ２には、読出用サブメモリ
アレイ選択信号ＢＳＲがそれぞれ入力される。一方、書
込用セグメントデータ線対ＳＷＢ１ａ，ＳＷＢ１ｂおよ
びＳＷＢ２ａ，ＳＷＢ２ｂは、各々書込用のサブメモリ
アレイ選択信号ＢＳＷが入力されるトランジスタを介し
て２対の書込用グローバルデータ線対ＧＷＢ１ａ，ＧＷ
Ｂ１ｂおよびＧＷＢ２ａ，ＧＷＢ２ｂに接続される。な
お読出用のグローバルデータ線と書込用のグローバルデ
ータ線対とは交互に配列され、図１４の従来例に示され
ているように、サブメモリアレイの各々の間の横方向
（ビット線が配置される方向と平行）のスペースに各サ
ブメモリアレイに沿って配列される。
【００６８】この構成による読出および書込動作につい
ては、図１のデータ線構成において説明したものと同様
であるのでここでの説明は繰返さない。図４を参照し
て、コラムデコード信号を発生するコラムデコーダ２０
５は、ナンド回路ＮＡ１〜ＮＡ４によって構成され、各
々には、コラムアドレスをプリデコードした信号Ｙｉ
（ｉ＝１〜４），Ｙｊ（ｊ＝１〜４），読出可能信号Ｒ
Ｅおよび書込読出信号ＷＥが図のように入力されて構成
される。一方、サブメモリアレイ信号を発生する選択信
号発生回路１は、２つのナンド回路ＮＡ５およびＮＡ６
によって構成され、それらには、ロウアドレスに対応す
る信号ＢＳｉ（ｉ＝１〜ｎ），読出可能信号ＲＥおよび
書込可能信号ＷＥの各々が図のように入力される。信号
ＢＳｉは、具体的には図１４において各サブメモリアレ
イに対応するロウデコーダを駆動する信号に対応させて
生成すれば良い。このようにして、図１４において示さ
れているように、所望のサブメモリアレイに格納されて
いるデータが外部へ取出され、かつ外部から所望のサブ
メモリアレイの所望のメモリセルにデータを取込むこと
が可能となる。
ては、図１のデータ線構成において説明したものと同様
であるのでここでの説明は繰返さない。図４を参照し
て、コラムデコード信号を発生するコラムデコーダ２０
５は、ナンド回路ＮＡ１〜ＮＡ４によって構成され、各
々には、コラムアドレスをプリデコードした信号Ｙｉ
（ｉ＝１〜４），Ｙｊ（ｊ＝１〜４），読出可能信号Ｒ
Ｅおよび書込読出信号ＷＥが図のように入力されて構成
される。一方、サブメモリアレイ信号を発生する選択信
号発生回路１は、２つのナンド回路ＮＡ５およびＮＡ６
によって構成され、それらには、ロウアドレスに対応す
る信号ＢＳｉ（ｉ＝１〜ｎ），読出可能信号ＲＥおよび
書込可能信号ＷＥの各々が図のように入力される。信号
ＢＳｉは、具体的には図１４において各サブメモリアレ
イに対応するロウデコーダを駆動する信号に対応させて
生成すれば良い。このようにして、図１４において示さ
れているように、所望のサブメモリアレイに格納されて
いるデータが外部へ取出され、かつ外部から所望のサブ
メモリアレイの所望のメモリセルにデータを取込むこと
が可能となる。
【００６９】図５はこの発明の第２の実施例による階層
データ線構造を示した図である。この第２の実施例によ
るデータ線構造は、先の第１の実施例による読出／書込
用のセグメントデータ線を、読出および書込用として共
用するセグメントデータ線対ＳＩ／Ｏａ，ＳＩ／Ｏｂの
構造にした点である。その他の構造については、図１で
示されている先の第１の実施例と同様である。すなわ
ち、セグメントデータ線対のノードＮ１６ａ，Ｎ１６ｂ
の各々は読出アンプＲＡＳに接続され、またノードＮ１
７ａ，Ｎ１７ｂの各々は転送ゲートＴ５ａ，Ｔ５ｂの各
々を通してビット線対ＢＬａ，ＢＬｂに接続される。ま
た、セグメントデータ線対の端部は書込用グローバルデ
ータ線対ＧＷＢａ，ＧＷＢｂの各々のノードＮ１９ａ，
Ｎ１９ｂにおいて、転送ゲートＴ１３ａ，Ｔ１３ｂを介
して接続する。また、セグメントデータ線対のノードＮ
１８ａ，Ｎ１８ｂは、読出アンプＲＡＧに各々接続され
る。
データ線構造を示した図である。この第２の実施例によ
るデータ線構造は、先の第１の実施例による読出／書込
用のセグメントデータ線を、読出および書込用として共
用するセグメントデータ線対ＳＩ／Ｏａ，ＳＩ／Ｏｂの
構造にした点である。その他の構造については、図１で
示されている先の第１の実施例と同様である。すなわ
ち、セグメントデータ線対のノードＮ１６ａ，Ｎ１６ｂ
の各々は読出アンプＲＡＳに接続され、またノードＮ１
７ａ，Ｎ１７ｂの各々は転送ゲートＴ５ａ，Ｔ５ｂの各
々を通してビット線対ＢＬａ，ＢＬｂに接続される。ま
た、セグメントデータ線対の端部は書込用グローバルデ
ータ線対ＧＷＢａ，ＧＷＢｂの各々のノードＮ１９ａ，
Ｎ１９ｂにおいて、転送ゲートＴ１３ａ，Ｔ１３ｂを介
して接続する。また、セグメントデータ線対のノードＮ
１８ａ，Ｎ１８ｂは、読出アンプＲＡＧに各々接続され
る。
【００７０】このようにセグメントデータ線対は読出お
よび書込動作に共用される１対のデータ線となっている
ため、このセグメントデータ線対を図１の読出用のセグ
メントデータ線対ＳＲＢａ，ＳＲＢｂと比較してみる
と、転送ゲートＴ５ａ，Ｔ５ｂおよびＴ１３ａ，Ｔ１３
ｂが付加された分だけ、セグメントデータ線の付加容量
が大きくなることになる。したがって、この実施例によ
るデータ線構造によれば、第１の実施例に比べてアクセ
ス時間の点で少し不利となる。しかしながら、セグメン
トデータ線対自身の負荷容量が元々小さい場合、すなわ
ちたとえばセグメントデータ線対の長さが短いような場
合には、アクセス時間に対する影響を小さくすることが
できる。そして、この場合、セグメントデータ線対が１
対であるため、第１の実施例に比べてセグメントデータ
線対の占有面積を減少することができる。
よび書込動作に共用される１対のデータ線となっている
ため、このセグメントデータ線対を図１の読出用のセグ
メントデータ線対ＳＲＢａ，ＳＲＢｂと比較してみる
と、転送ゲートＴ５ａ，Ｔ５ｂおよびＴ１３ａ，Ｔ１３
ｂが付加された分だけ、セグメントデータ線の付加容量
が大きくなることになる。したがって、この実施例によ
るデータ線構造によれば、第１の実施例に比べてアクセ
ス時間の点で少し不利となる。しかしながら、セグメン
トデータ線対自身の負荷容量が元々小さい場合、すなわ
ちたとえばセグメントデータ線対の長さが短いような場
合には、アクセス時間に対する影響を小さくすることが
できる。そして、この場合、セグメントデータ線対が１
対であるため、第１の実施例に比べてセグメントデータ
線対の占有面積を減少することができる。
【００７１】次に、この第２の実施例によるデータ線構
造における読出動作から書込動作への以降に要する遷移
時間について、図６のタイムチャートを参照しつつ第１
実施例と比較してみる。
造における読出動作から書込動作への以降に要する遷移
時間について、図６のタイムチャートを参照しつつ第１
実施例と比較してみる。
【００７２】第２の実施例によれば、セグメントデータ
線対が読出動作と書込動作において共用されている。そ
のため、ビット線対ＢＬａ，ＢＬｂに現れたデータが増
幅されてセグメントデータ線対ＳＩ／Ｏａ，ＳＩ／Ｏｂ
に現れても、この電位差が、ＲＡＧを介してプリアンプ
ＰＡによって増幅され、そこで増幅された電位差がラッ
チされるまで、セグメントデータ線対は読出したデータ
を保持しなければならない。そしてプリアンプＰＡによ
って増幅されてデータがラッチされた時点で、書込動作
に移ることができる。したがって、その遷移時間Ｔｃは
図のような長さとなる。一方、先の第１の実施例では、
ビット線対ＢＬａ，ＢＬｂのデータが読出アンプＲＡＳ
によって増幅されて、読出用セグメントデータ線対ＳＲ
Ｂａ，ＳＲＢｂに現れてデータがラッチされた時点で、
読出動作から書込動作に移ることができる。したがっ
て、第１の実施例に比べて第２の実施例による遷移時間
は若干長くなることになる。しかし、従来例として示し
た図１６における遷移時間（図２の（２）参照）に比べ
た場合は、この第２の実施例における遷移時間は従来例
に比べてより短くなることになる。
線対が読出動作と書込動作において共用されている。そ
のため、ビット線対ＢＬａ，ＢＬｂに現れたデータが増
幅されてセグメントデータ線対ＳＩ／Ｏａ，ＳＩ／Ｏｂ
に現れても、この電位差が、ＲＡＧを介してプリアンプ
ＰＡによって増幅され、そこで増幅された電位差がラッ
チされるまで、セグメントデータ線対は読出したデータ
を保持しなければならない。そしてプリアンプＰＡによ
って増幅されてデータがラッチされた時点で、書込動作
に移ることができる。したがって、その遷移時間Ｔｃは
図のような長さとなる。一方、先の第１の実施例では、
ビット線対ＢＬａ，ＢＬｂのデータが読出アンプＲＡＳ
によって増幅されて、読出用セグメントデータ線対ＳＲ
Ｂａ，ＳＲＢｂに現れてデータがラッチされた時点で、
読出動作から書込動作に移ることができる。したがっ
て、第１の実施例に比べて第２の実施例による遷移時間
は若干長くなることになる。しかし、従来例として示し
た図１６における遷移時間（図２の（２）参照）に比べ
た場合は、この第２の実施例における遷移時間は従来例
に比べてより短くなることになる。
【００７３】図７はこの発明の第３の実施例による階層
データ線構造を示した図である。この実施例は、第１の
実施例において、書込用と読出用の２対のグローバルデ
ータ線の構造を、読出および書込用として共用のグロー
バルデータ線対にした点である。その他の構造について
は、第１の実施例と同様である。すなわち、グローバル
データ線対ＧＩ／Ｏａ，ＧＩ／Ｏｂの各々には、ノード
Ｎ８ａ，Ｎ８ｂにおいて、書込用セグメントデータ線対
ＳＷＢａ，ＳＷＢｂの各々が接続され、またノードＮ９
ａ，Ｎ９ｂの各々には、読出用セグメントＳＲＢａ，Ｓ
ＲＢｂの各々が読出アンプＲＡＧを介して接続される。
また、読出用のプリアンプＰＡおよび書込用のライトバ
ッファ７１も、グローバルデータ線対に各々接続されて
いる。
データ線構造を示した図である。この実施例は、第１の
実施例において、書込用と読出用の２対のグローバルデ
ータ線の構造を、読出および書込用として共用のグロー
バルデータ線対にした点である。その他の構造について
は、第１の実施例と同様である。すなわち、グローバル
データ線対ＧＩ／Ｏａ，ＧＩ／Ｏｂの各々には、ノード
Ｎ８ａ，Ｎ８ｂにおいて、書込用セグメントデータ線対
ＳＷＢａ，ＳＷＢｂの各々が接続され、またノードＮ９
ａ，Ｎ９ｂの各々には、読出用セグメントＳＲＢａ，Ｓ
ＲＢｂの各々が読出アンプＲＡＧを介して接続される。
また、読出用のプリアンプＰＡおよび書込用のライトバ
ッファ７１も、グローバルデータ線対に各々接続されて
いる。
【００７４】この構造は、グローバルデータ線対ＧＩ／
Ｏａ，ＧＩ／Ｏｂを、第１の実施例における読出用グロ
ーバルデータ線対ＧＲＢａ，ＧＲＢｂのデータ線として
見た場合、ライトバッファ７１が付加された分だけ、グ
ローバルデータ線対としての負荷容量が第１の実施例よ
り増加したことになる。したがって、動作の点で、第１
の実施例と比べてアクセス時間の点で少し不利となり、
また読出動作と書込動作に移る遷移時間も第１の実施例
に比べて大きくなることになる。しかし、グローバルデ
ータ線対が短い場合のように、グローバルデータ線対自
身の負荷容量が元々小さい場合には、アクセス時間に対
する影響を小さくすることができる。この場合、グロー
バルデータ線対の本数は、第１の実施例に比べて半分と
なるため、グローバルデータ線対による占有面積を減少
することができる。
Ｏａ，ＧＩ／Ｏｂを、第１の実施例における読出用グロ
ーバルデータ線対ＧＲＢａ，ＧＲＢｂのデータ線として
見た場合、ライトバッファ７１が付加された分だけ、グ
ローバルデータ線対としての負荷容量が第１の実施例よ
り増加したことになる。したがって、動作の点で、第１
の実施例と比べてアクセス時間の点で少し不利となり、
また読出動作と書込動作に移る遷移時間も第１の実施例
に比べて大きくなることになる。しかし、グローバルデ
ータ線対が短い場合のように、グローバルデータ線対自
身の負荷容量が元々小さい場合には、アクセス時間に対
する影響を小さくすることができる。この場合、グロー
バルデータ線対の本数は、第１の実施例に比べて半分と
なるため、グローバルデータ線対による占有面積を減少
することができる。
【００７５】図８はこの発明の第４の実施例による階層
データ線構造を示す図である。この実施例は、第１の実
施例における、セグメントデータ線対およびグローバル
データ線対を、読出および書込動作に共用する共用のセ
グメントデータ線対ＳＩ／Ｏａ，ＳＩ／Ｏｂおよびグロ
ーバルデータ線対ＧＩ／Ｏａ，ＧＩ／Ｏｂの構成に代え
たものである。この構成によると、先の実施例でも述べ
たように、セグメントデータ線対とグローバルデータ線
対の負荷容量が、第１の実施例による負荷容量に比べ
て、大きくなるため、読出および書込動作におけるアク
セス時間の点で少し不利となり、また読出動作から書込
動作に移るのに要する遷移時間が大きくなることにな
る。しかし、セグメントデータ線対が短いような場合で
セグメントデータ線対自身の負荷容量が元々小さい場合
や、グローバルデータ線対が短い場合のように、グロー
バルデータ線対自身の負荷容量が元々小さい場合には、
アクセス時間に対する影響は小さくなることになる。こ
の場合、セグメントデータ線対と、グローバルデータ線
対の所要本数は、第１の実施例によるものに比べて半数
にできるため、セグメントデータ線対およびグローバル
データ線対による占有面積を減少させることができる。
データ線構造を示す図である。この実施例は、第１の実
施例における、セグメントデータ線対およびグローバル
データ線対を、読出および書込動作に共用する共用のセ
グメントデータ線対ＳＩ／Ｏａ，ＳＩ／Ｏｂおよびグロ
ーバルデータ線対ＧＩ／Ｏａ，ＧＩ／Ｏｂの構成に代え
たものである。この構成によると、先の実施例でも述べ
たように、セグメントデータ線対とグローバルデータ線
対の負荷容量が、第１の実施例による負荷容量に比べ
て、大きくなるため、読出および書込動作におけるアク
セス時間の点で少し不利となり、また読出動作から書込
動作に移るのに要する遷移時間が大きくなることにな
る。しかし、セグメントデータ線対が短いような場合で
セグメントデータ線対自身の負荷容量が元々小さい場合
や、グローバルデータ線対が短い場合のように、グロー
バルデータ線対自身の負荷容量が元々小さい場合には、
アクセス時間に対する影響は小さくなることになる。こ
の場合、セグメントデータ線対と、グローバルデータ線
対の所要本数は、第１の実施例によるものに比べて半数
にできるため、セグメントデータ線対およびグローバル
データ線対による占有面積を減少させることができる。
【００７６】図９はこの発明の第５の実施例による階層
データ線構造を示した図である。この実施例は、図８で
示された第４の実施例と比較して、読出アンプＲＡＳを
削除した構成である。すなわち、ビット線対ＢＬａ，Ｂ
Ｌｂの各々は、転送ゲートＴ１ａ，Ｔ１ｂを介して読出
および書込用に共用のセグメントデータ線対ＳＩ／Ｏ
ａ，ＳＩ／Ｏｂの各々にノードＮ３ａ，Ｎ３ｂにおいて
接続されている。この実施例では、読出アンプを設けて
いないため、ビット線対に現れたデータに基づいた、セ
グメントデータ線対の増幅が遅れることになるが、セグ
メントデータ線対の負荷容量が第４の実施例に比べて小
さくなり、また読出アンプＲＡＳが設けられていない分
だけでセグメントデータ線対に係る占有面積を減少する
ことができる。
データ線構造を示した図である。この実施例は、図８で
示された第４の実施例と比較して、読出アンプＲＡＳを
削除した構成である。すなわち、ビット線対ＢＬａ，Ｂ
Ｌｂの各々は、転送ゲートＴ１ａ，Ｔ１ｂを介して読出
および書込用に共用のセグメントデータ線対ＳＩ／Ｏ
ａ，ＳＩ／Ｏｂの各々にノードＮ３ａ，Ｎ３ｂにおいて
接続されている。この実施例では、読出アンプを設けて
いないため、ビット線対に現れたデータに基づいた、セ
グメントデータ線対の増幅が遅れることになるが、セグ
メントデータ線対の負荷容量が第４の実施例に比べて小
さくなり、また読出アンプＲＡＳが設けられていない分
だけでセグメントデータ線対に係る占有面積を減少する
ことができる。
【００７７】図１０はこの発明の第６の実施例による階
層データ線構造を示した図である。この実施例は、図４
で示された従来例における、セグメントデータ線対を、
読出および書込に共用するセグメントデータ線対ＳＩ／
Ｏａ，ＳＩ／Ｏｂの構成に代えたものである。この構成
は、図４の従来例に比べて、セグメントデータ線対の負
荷容量が大きくなるため、読出および書込動作における
アクセス時間の点で不利となり、また読出動作から書込
動作へ移行するのに要する遷移時間が図４の従来例に比
べて大きくなることになる。しかし、セグメントデータ
線対が短い場合などのように、セグメントデータ線自身
の負荷容量が元々小さい場合は、このアクセス時間に対
する影響を小さくすることができる。この場合、セグメ
ントデータ線対の本数は図４の従来例に比べて半数にで
きるため、セグメントデータ線に係る占有面積を減少さ
せることができる。
層データ線構造を示した図である。この実施例は、図４
で示された従来例における、セグメントデータ線対を、
読出および書込に共用するセグメントデータ線対ＳＩ／
Ｏａ，ＳＩ／Ｏｂの構成に代えたものである。この構成
は、図４の従来例に比べて、セグメントデータ線対の負
荷容量が大きくなるため、読出および書込動作における
アクセス時間の点で不利となり、また読出動作から書込
動作へ移行するのに要する遷移時間が図４の従来例に比
べて大きくなることになる。しかし、セグメントデータ
線対が短い場合などのように、セグメントデータ線自身
の負荷容量が元々小さい場合は、このアクセス時間に対
する影響を小さくすることができる。この場合、セグメ
ントデータ線対の本数は図４の従来例に比べて半数にで
きるため、セグメントデータ線に係る占有面積を減少さ
せることができる。
【００７８】なお、上記の第２の実施例から第６の実施
例においては、第１の実施例の図１に対応した、１対の
ビット線対を基にした構成を示した。しかし、これらの
実施例においては、第１の実施例における図３および図
４の構造を基本的に適用できるものであり、各種の制御
信号の発生回路も、第１の実施例による考え方を基にし
て構成することができる。
例においては、第１の実施例の図１に対応した、１対の
ビット線対を基にした構成を示した。しかし、これらの
実施例においては、第１の実施例における図３および図
４の構造を基本的に適用できるものであり、各種の制御
信号の発生回路も、第１の実施例による考え方を基にし
て構成することができる。
【００７９】
【発明の効果】請求項１の発明は以上説明したとおり、
第１のデータ線対に接続される第１階層のデータ線およ
び第２階層のデータ線とがいずれも読出用と書込用に分
離されるので、読出動作と書込動作との切換えに必要な
遷移時間が短縮される。
第１のデータ線対に接続される第１階層のデータ線およ
び第２階層のデータ線とがいずれも読出用と書込用に分
離されるので、読出動作と書込動作との切換えに必要な
遷移時間が短縮される。
【００８０】請求項２の発明は以上説明したとおり、請
求項１の発明の効果に加えて、第２および第３のデータ
線対は、サブメモリアレイの各々の間のスペースであっ
て、ビット線対が配置される方向のスペースに配置さ
れ、第４および第５のデータ線対はメモリアレイの各々
の間の他方向のスペースに配置されるので、メモリアレ
イの全体的な占有面積を減少させ効率的な配置となる。
求項１の発明の効果に加えて、第２および第３のデータ
線対は、サブメモリアレイの各々の間のスペースであっ
て、ビット線対が配置される方向のスペースに配置さ
れ、第４および第５のデータ線対はメモリアレイの各々
の間の他方向のスペースに配置されるので、メモリアレ
イの全体的な占有面積を減少させ効率的な配置となる。
【００８１】請求項３の発明は以上説明したとおり、請
求項２の発明の効果に加えて、第１の読出アンプはＭＯ
Ｓトランジスタによって構成されるので、第３のデータ
線対の読出時のアクセスが高速化される。
求項２の発明の効果に加えて、第１の読出アンプはＭＯ
Ｓトランジスタによって構成されるので、第３のデータ
線対の読出時のアクセスが高速化される。
【００８２】請求項４の発明は以上説明したとおり、読
出／書込動作に共用される第２のデータ線対が読出アン
プを介して第１のデータ線対に接続されるので、第２の
データ線対の占有面積が減少する。
出／書込動作に共用される第２のデータ線対が読出アン
プを介して第１のデータ線対に接続されるので、第２の
データ線対の占有面積が減少する。
【００８３】請求項５の発明は以上説明したとおり、請
求項４の発明の効果に加えて、読出アンプはＭＯＳトラ
ンジスタで構成されるので、読出時のアクセスが高速化
される。
求項４の発明の効果に加えて、読出アンプはＭＯＳトラ
ンジスタで構成されるので、読出時のアクセスが高速化
される。
【００８４】請求項６の発明は以上説明したとおり、請
求項４の発明の効果に加えて、第３のデータ線対は読出
用と書込用とに分離され、第５のデータ線対は第２の読
出アンプを介して第２のデータ線対に接続されるので、
読出動作と書込動作との切換えに必要な遷移時間が短縮
される。
求項４の発明の効果に加えて、第３のデータ線対は読出
用と書込用とに分離され、第５のデータ線対は第２の読
出アンプを介して第２のデータ線対に接続されるので、
読出動作と書込動作との切換えに必要な遷移時間が短縮
される。
【００８５】請求項７の発明は以上説明したとおり、請
求項４の発明の効果に加えて、第３のデータ線対は読出
／書込動作に共用され、第２のデータ線対には第２のア
ンプを介して接続されるので、読出時のアクセスが高速
化され、かつ第３のデータ線対の占有面積が減少する。
求項４の発明の効果に加えて、第３のデータ線対は読出
／書込動作に共用され、第２のデータ線対には第２のア
ンプを介して接続されるので、読出時のアクセスが高速
化され、かつ第３のデータ線対の占有面積が減少する。
【００８６】請求項８の発明は以上説明したとおり、請
求項４の発明の効果に加えて、第２および第３のデータ
線対はいずれも読出／書込動作に共用されるので、階層
データ線の占有面積が減少する。
求項４の発明の効果に加えて、第２および第３のデータ
線対はいずれも読出／書込動作に共用されるので、階層
データ線の占有面積が減少する。
【００８７】請求項９の発明は以上説明したとおり、第
４のデータ線対が第２の読出アンプを介して第２のデー
タ線対に接続されるので、第２のデータ線対の付加容量
が低減する。
４のデータ線対が第２の読出アンプを介して第２のデー
タ線対に接続されるので、第２のデータ線対の付加容量
が低減する。
【００８８】請求項１０の発明は以上説明したとおり、
第３のデータ線対が読出アンプを介して第２のデータ線
対に接続されるので、第２のデータ線対の付加容量が低
減される。
第３のデータ線対が読出アンプを介して第２のデータ線
対に接続されるので、第２のデータ線対の付加容量が低
減される。
【図１】 この発明の第１の実施例による階層データ線
構造を示した図である。
構造を示した図である。
【図２】 図１の実施例における遷移時間を、図１６の
従来例による階層データ線構造における遷移時間とを比
較するためのタイミングチャートである。
従来例による階層データ線構造における遷移時間とを比
較するためのタイミングチャートである。
【図３】 この発明の第１の実施例において、ビット線
対およびセグメントデータ線対を複数としたときの回路
構成を示した図である。
対およびセグメントデータ線対を複数としたときの回路
構成を示した図である。
【図４】 図３における回路図で示されている各制御信
号の発生回路を示した図である。
号の発生回路を示した図である。
【図５】 この発明の第２の実施例による階層データ線
構造を示した図である。
構造を示した図である。
【図６】 この発明の第２の実施例による階層データ線
構造における遷移時間を説明するためのタイミングチャ
ートである。
構造における遷移時間を説明するためのタイミングチャ
ートである。
【図７】 この発明の第３の実施例による階層データ線
構造を示した図である。
構造を示した図である。
【図８】 この発明の第４の実施例による階層データ線
構造を示した図である。
構造を示した図である。
【図９】 この発明の第５の実施例による階層データ線
構造を示した図である。
構造を示した図である。
【図１０】 この発明の第６の実施例による階層データ
線構造を示した図である。
線構造を示した図である。
【図１１】 一般のＤＲＡＭの構成を示したブロック図
である。
である。
【図１２】 一般のＤＲＡＭにおけるビット線対構造を
示した回路図である。
示した回路図である。
【図１３】 図１２に示された回路図の動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図１４】 従来のＤＲＡＭにおいて、メモリアレイが
複数のサブメモリアレイに分割された場合の構造を示し
た図である。
複数のサブメモリアレイに分割された場合の構造を示し
た図である。
【図１５】 従来の階層データ線構造の一例を示した図
である。
である。
【図１６】 従来の階層データ線構造の他の例を示した
図である。
図である。
ＢＬａ，ＢＬｂ ビット線対、ＳＷＢａ，ＳＷＢｂ 書
込用セグメントデータ線対、ＳＲＢａ，ＳＲＢｂ 読出
用セグメントデータ線対、ＧＷＢａ，ＧＷＢｂ書込用グ
ローバルデータ線対、ＧＲＢａ，ＧＲＢｂ 読出用グロ
ーバルデータ線対、２０１ メモリアレイ、２０１ａ−
１〜２０１ｄ−３ サブメモリアレイ、ＲＡＳ 読出ア
ンプ、ＲＡＧ 読出アンプ、Ｔ３ａ，Ｔ３ｂ Ｎチャン
ネルＭＯＳトランジスタ、ＳＩ／Ｏａ，ＳＩ／Ｏｂ セ
グメントデータ線対、ＧＩ／Ｏａ，ＧＩ／Ｏｂ グロー
バルデータ線対、なお、図において同一符号は、同一ま
たは相当部分を示す。
込用セグメントデータ線対、ＳＲＢａ，ＳＲＢｂ 読出
用セグメントデータ線対、ＧＷＢａ，ＧＷＢｂ書込用グ
ローバルデータ線対、ＧＲＢａ，ＧＲＢｂ 読出用グロ
ーバルデータ線対、２０１ メモリアレイ、２０１ａ−
１〜２０１ｄ−３ サブメモリアレイ、ＲＡＳ 読出ア
ンプ、ＲＡＧ 読出アンプ、Ｔ３ａ，Ｔ３ｂ Ｎチャン
ネルＭＯＳトランジスタ、ＳＩ／Ｏａ，ＳＩ／Ｏｂ セ
グメントデータ線対、ＧＩ／Ｏａ，ＧＩ／Ｏｂ グロー
バルデータ線対、なお、図において同一符号は、同一ま
たは相当部分を示す。
Claims (10)
- 【請求項１】 階層データ線構造を有する半導体記憶装
置であって、 複数のメモリセルとセンスアンプとが接続される第１の
データ線対と、 前記第１のデータ線対に接続され、データの書込みに用
いられる第２のデータ線対と、 前記第１のデータ線対に第１の読出アンプを介して接続
され、データの読出しに用いられる第３のデータ線対
と、 前記第２のデータ線対に接続され、外部からのデータを
取込む第４のデータ線対と、 前記第３のデータ線対に第２の読出アンプを介して接続
され、外部へデータを取出す第５のデータ線対とを備え
た、半導体記憶装置。 - 【請求項２】 前記半導体記憶装置のメモリアレイは複
数のサブメモリアレイからなり、前記メモリアレイの各
々は所定間隔離されて格子状に配置され、 前記第１のデータ線対は、前記サブメモリアレイの各々
に配置されるビット線対であり、 前記第２および第３のデータ線対は、前記サブメモリア
レイの各々の間のスペースであって、前記ビット線対が
配置される方向のスペースに配置され、 前記第４および第５のデータ線対は、前記サブメモリア
レイの各々の間の他の方向のスペースに配置される、請
求項１記載の半導体記憶装置。 - 【請求項３】 前記第１の読出アンプは、前記第３のデ
ータ線対の各々のデータ線が、それらのソース／ドレイ
ンに接続される２つのＭＯＳトランジスタを含み、 前記ＭＯＳトランジスタの各々のゲートに前記第１のデ
ータ線対の各々のデータ線が接続される、請求項２記載
の半導体記憶装置。 - 【請求項４】 階層データ線構造を有する半導体記憶装
置であって、 複数のメモリセルとセンスアンプとが接続される第１の
データ線対と、 前述第１のデータ線対に接続され、かつ前記第１のデー
タ線対に読出アンプを介して接続され、データの書込／
読出に用いられる第２のデータ線対と、 少なくとも１対のデータ線よりなり、前記第２のデータ
線対に接続され、外部に対してデータの取込／取出を行
なう第３のデータ線対とを備えた、半導体記憶装置。 - 【請求項５】 前記読出アンプは前記第２のデータ線対
の各々のデータ線がそれらのソース／ドレインに接続さ
れる２つのＭＯＳトランジスタを含み、 前記ＭＯＳトランジスタの各々のゲートに前記第１のデ
ータ線対の各々のデータ線が接続される、請求項４記載
の半導体記憶装置。 - 【請求項６】 前記第３のデータ線対は、前記第４のデ
ータ線対と第５のデータ線対とからなり、 前記第４のデータ線対は、前記第２のデータ線対に接続
され、外部からのデータを取込み、 前記第５のデータ線対は、第２の読出アンプを介して前
記第２のデータ線対に接続され、外部へデータを取出
す、請求項４記載の半導体記憶装置。 - 【請求項７】 前記第３のデータ線対は、１対のデータ
線対よりなって前記第２のデータ線対に接続され、かつ
前記第２のデータ線対に第２の読出アンプを介して接続
される、請求項４記載の半導体記憶装置。 - 【請求項８】 前記第３のデータ線対は、１対のデータ
線対よりなり、前記第２のデータ線対の直接的に接続さ
れる、請求項４記載の半導体記憶装置。 - 【請求項９】 階層データ線構造を有する半導体記憶装
置であって、 複数のメモリセルとセンスアンプとが接続される第１の
データ線対と、 前記第１のデータ線対に接続され、データの書込みに用
いられる第２のデータ線対と、 前記第１のデータ線対に第１の読出アンプを介して接続
され、データの読出しに用いられる第３のデータ線対
と、 前記第２のデータ線対に接続され、かつ前記第３のデー
タ線対に第２の読出アンプを介して接続され、外部に対
してデータの取込／取出を行なう第４のデータ線対とを
備えた、半導体記憶装置。 - 【請求項１０】 階層データ線構造を有する半導体記憶
装置であって、 複数のメモリセルとセンスアンプとが接続される第１の
データ線対と、 前記第１のデータ線対に接続され、データの書込／読出
に用いられる第２のデータ線対と、 前記第２のデータ線対に接続され、かつ前記第２のデー
タ線対に対して読出アンプを介して接続され、外部に対
してデータの取込／取出を行なう第３のデータ線対とを
備えた、半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6126250A JPH07334985A (ja) | 1994-06-08 | 1994-06-08 | 半導体記憶装置 |
| US08/440,022 US5657286A (en) | 1994-06-08 | 1995-05-12 | Semiconductor memory device having improved manner of data line connection in hierarchical data line structure |
| US08/840,469 US5946252A (en) | 1994-06-08 | 1997-04-18 | Semiconductor memory device having improved manner of data line connection in hierarchical data line structure |
| US09/203,475 US5959918A (en) | 1994-06-08 | 1998-12-02 | Semiconductor memory device having improved manner of data line connection in hierarchical data line structure |
| US09/327,418 US6118715A (en) | 1994-06-08 | 1999-06-08 | Semiconductor memory device having improved manner of data line connection in hierarchical data line structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6126250A JPH07334985A (ja) | 1994-06-08 | 1994-06-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07334985A true JPH07334985A (ja) | 1995-12-22 |
Family
ID=14930528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6126250A Pending JPH07334985A (ja) | 1994-06-08 | 1994-06-08 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (4) | US5657286A (ja) |
| JP (1) | JPH07334985A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6665208B2 (en) | 2001-03-12 | 2003-12-16 | Renesas Technology Corporation | Semiconductor integrated circuit device including a cache having a comparator and a memory |
| JP2006173643A (ja) * | 2006-01-12 | 2006-06-29 | Renesas Technology Corp | 半導体記憶装置 |
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| US8295113B2 (en) | 2009-10-30 | 2012-10-23 | Elpida Memory, Inc. | Semiconductor device |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07334985A (ja) * | 1994-06-08 | 1995-12-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3579205B2 (ja) * | 1996-08-06 | 2004-10-20 | 株式会社ルネサステクノロジ | 半導体記憶装置、半導体装置、データ処理装置及びコンピュータシステム |
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| JP2000173269A (ja) | 1998-12-08 | 2000-06-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
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| JPS62203552A (ja) * | 1986-03-03 | 1987-09-08 | All:Kk | 磁石回転機 |
| US5193076A (en) * | 1988-12-22 | 1993-03-09 | Texas Instruments Incorporated | Control of sense amplifier latch timing |
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| JPH05234380A (ja) * | 1992-02-21 | 1993-09-10 | Sharp Corp | 半導体記憶装置 |
| JPH05342855A (ja) * | 1992-06-04 | 1993-12-24 | Nec Corp | 半導体メモリ回路 |
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| JP2812097B2 (ja) * | 1992-09-30 | 1998-10-15 | 日本電気株式会社 | 半導体記憶装置 |
| JP3067060B2 (ja) * | 1992-10-20 | 2000-07-17 | 三洋電機株式会社 | 半導体記憶装置 |
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| JPH0973776A (ja) * | 1995-09-07 | 1997-03-18 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
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1994
- 1994-06-08 JP JP6126250A patent/JPH07334985A/ja active Pending
-
1995
- 1995-05-12 US US08/440,022 patent/US5657286A/en not_active Expired - Fee Related
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1997
- 1997-04-18 US US08/840,469 patent/US5946252A/en not_active Expired - Fee Related
-
1998
- 1998-12-02 US US09/203,475 patent/US5959918A/en not_active Expired - Fee Related
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| US8295113B2 (en) | 2009-10-30 | 2012-10-23 | Elpida Memory, Inc. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US6118715A (en) | 2000-09-12 |
| US5959918A (en) | 1999-09-28 |
| US5946252A (en) | 1999-08-31 |
| US5657286A (en) | 1997-08-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030415 |