JP2003100079A - 半導体記憶装置 - Google Patents
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
Abstract
(57)【要約】
【課題】 ノイズに強く、書込動作が速く、消費電流が
小さな半導体記憶装置を提供する。 【解決手段】 ＤＲＡＭにおいて、リードゲート１５の
ＮチャネルＭＯＳトランジスタ１７，１８のゲートにそ
れぞれビット線／ＢＬ,ＢＬを接続し、ライトゲート１
６のＮチャネルＭＯＳトランジスタ２３，２４のゲート
にそれぞれライトデータ線ＷＤＬ，／ＷＤＬを接続す
る。したがって、リードデータ線対ＲＤＬ，／ＲＤＬお
よびライトデータ線対ＷＤＬ，／ＷＤＬとビット線対Ｂ
Ｌ，／ＢＬとは直接接続されないので、データ線対ＲＤ
Ｌ，／ＲＤＬ；ＷＤＬ，／ＷＤＬに生じたノイズによっ
てビット線対ＢＬ，／ＢＬのデータ信号が破壊されるこ
とがない。
小さな半導体記憶装置を提供する。 【解決手段】 ＤＲＡＭにおいて、リードゲート１５の
ＮチャネルＭＯＳトランジスタ１７，１８のゲートにそ
れぞれビット線／ＢＬ,ＢＬを接続し、ライトゲート１
６のＮチャネルＭＯＳトランジスタ２３，２４のゲート
にそれぞれライトデータ線ＷＤＬ，／ＷＤＬを接続す
る。したがって、リードデータ線対ＲＤＬ，／ＲＤＬお
よびライトデータ線対ＷＤＬ，／ＷＤＬとビット線対Ｂ
Ｌ，／ＢＬとは直接接続されないので、データ線対ＲＤ
Ｌ，／ＲＤＬ；ＷＤＬ，／ＷＤＬに生じたノイズによっ
てビット線対ＢＬ，／ＢＬのデータ信号が破壊されるこ
とがない。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特にデータ信号の書換が可能な半導体記憶装置
に関する。
に関し、特にデータ信号の書換が可能な半導体記憶装置
に関する。
【０００２】
【従来の技術】図２０は、従来のダイナミックランダム
アクセスメモリ（以下、ＤＲＡＭと称す）の要部を示す
回路ブロック図である。
アクセスメモリ（以下、ＤＲＡＭと称す）の要部を示す
回路ブロック図である。
【０００３】図２０において、このＤＲＡＭは、２つの
メモリセルアレイＭＡ１，ＭＡ２を備える。メモリセル
アレイＭＡ１，ＭＡ２の各々は、ワード線ＷＬとビット
線対ＢＬ，／ＢＬとの交差部に配置されたメモリセルＭ
Ｃを含む。メモリセルＭＣは、１つのデータ信号を記憶
する。
メモリセルアレイＭＡ１，ＭＡ２を備える。メモリセル
アレイＭＡ１，ＭＡ２の各々は、ワード線ＷＬとビット
線対ＢＬ，／ＢＬとの交差部に配置されたメモリセルＭ
Ｃを含む。メモリセルＭＣは、１つのデータ信号を記憶
する。
【０００４】メモリセルアレイＭＡ１，ＭＡ２のビット
線対ＢＬ，／ＢＬには、それぞれビット線イコライズ回
路８２，８３が配置される。ビット線イコライズ回路８
２，８３は、それぞれビット線イコライズ信号ＢＬＥＱ
Ｌ，ＢＬＥＱＲが活性化レベルの「Ｌ」レベルにされた
ことに応じて活性化され、対応のビット線対ＢＬ，／Ｂ
Ｌをビット線プリチャージ電位ＶＢＬ（＝ＶＣＣ／２）
にプリチャージする。
線対ＢＬ，／ＢＬには、それぞれビット線イコライズ回
路８２，８３が配置される。ビット線イコライズ回路８
２，８３は、それぞれビット線イコライズ信号ＢＬＥＱ
Ｌ，ＢＬＥＱＲが活性化レベルの「Ｌ」レベルにされた
ことに応じて活性化され、対応のビット線対ＢＬ，／Ｂ
Ｌをビット線プリチャージ電位ＶＢＬ（＝ＶＣＣ／２）
にプリチャージする。
【０００５】メモリセルアレイＭＡ１のビット線ＢＬ，
／ＢＬとノードＮ８１，Ｎ８２との間には転送ゲート８
０が設けられ、メモリセルアレイＭＡ２のビット線Ｂ
Ｌ，／ＢＬとノードＮ８１，Ｎ８２との間には転送ゲー
ト８１が設けられる。転送ゲート８０，８１は、それぞ
れ信号ＢＬＩＬ，ＢＬＩＲが「Ｌ」レベルにされたこと
に応じて非導通になる。
／ＢＬとノードＮ８１，Ｎ８２との間には転送ゲート８
０が設けられ、メモリセルアレイＭＡ２のビット線Ｂ
Ｌ，／ＢＬとノードＮ８１，Ｎ８２との間には転送ゲー
ト８１が設けられる。転送ゲート８０，８１は、それぞ
れ信号ＢＬＩＬ，ＢＬＩＲが「Ｌ」レベルにされたこと
に応じて非導通になる。
【０００６】ノードＮ８１，Ｎ８２には、センスアンプ
８４が接続される。センスアンプ８４は、センスアンプ
活性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび
「Ｌ」レベルにされたことに応じて活性化され、ノード
Ｎ８１，Ｎ８２間に生じた微小電位差を電源電圧ＶＣＣ
に増幅する。ノードＮ８１，Ｎ８２は、列選択ゲート８
５を介してグローバルＩＯ線対ＧＩＯ，／ＧＩＯの一方
端に接続される。列選択ゲート８５は、対応の列選択線
ＣＳＬが選択レベルの「Ｈ」レベルにされたことに応じ
て導通する。
８４が接続される。センスアンプ８４は、センスアンプ
活性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび
「Ｌ」レベルにされたことに応じて活性化され、ノード
Ｎ８１，Ｎ８２間に生じた微小電位差を電源電圧ＶＣＣ
に増幅する。ノードＮ８１，Ｎ８２は、列選択ゲート８
５を介してグローバルＩＯ線対ＧＩＯ，／ＧＩＯの一方
端に接続される。列選択ゲート８５は、対応の列選択線
ＣＳＬが選択レベルの「Ｈ」レベルにされたことに応じ
て導通する。
【０００７】グローバルＩＯ線対ＧＩＯ，／ＧＩＯの他
方端には、ＧＩＯ線イコライズ回路８６、リードアンプ
８７およびライトドライバ８８が接続されている。ＧＩ
Ｏ線イコライズ回路８６は、ＧＩＯ線イコライズ信号Ｇ
ＩＯＥＱが活性化レベルの「Ｌ」レベルにされたことに
応じて活性化され、グローバルＩＯ線ＧＩＯ，／ＧＩＯ
を電源電位ＶＣＣにプリチャージする。リードアンプ８
７は、信号ＰＡＥが活性化レベルの「Ｈ」レベルにされ
たことに応じて活性化され、グローバルＩＯ線ＧＩＯと
／ＧＩＯの電位の高低を比較し、比較結果に応じた論理
レベルの読出データ信号ＲＤを出力する。
方端には、ＧＩＯ線イコライズ回路８６、リードアンプ
８７およびライトドライバ８８が接続されている。ＧＩ
Ｏ線イコライズ回路８６は、ＧＩＯ線イコライズ信号Ｇ
ＩＯＥＱが活性化レベルの「Ｌ」レベルにされたことに
応じて活性化され、グローバルＩＯ線ＧＩＯ，／ＧＩＯ
を電源電位ＶＣＣにプリチャージする。リードアンプ８
７は、信号ＰＡＥが活性化レベルの「Ｈ」レベルにされ
たことに応じて活性化され、グローバルＩＯ線ＧＩＯと
／ＧＩＯの電位の高低を比較し、比較結果に応じた論理
レベルの読出データ信号ＲＤを出力する。
【０００８】ライトドライバ８８は、ライトドライバ活
性化信号ＷＤＥが活性化レベルの「Ｈ」レベルにされた
ことに応じて活性化され、書込データ信号ＷＤの論理レ
ベルに従って、グローバルＩＯ線ＧＩＯ，／ＧＩＯのう
ちのいずれか一方を「Ｈ」レベルにするとともに他方を
「Ｌ」レベルにする。
性化信号ＷＤＥが活性化レベルの「Ｈ」レベルにされた
ことに応じて活性化され、書込データ信号ＷＤの論理レ
ベルに従って、グローバルＩＯ線ＧＩＯ，／ＧＩＯのう
ちのいずれか一方を「Ｈ」レベルにするとともに他方を
「Ｌ」レベルにする。
【０００９】すなわちライトドライバ８８は、図２１に
示すように、ＮＡＮＤゲート９１，９２、インバータ９
３〜９７、ＰチャネルＭＯＳトランジスタ９８，９９お
よびＮチャネルＭＯＳトランジスタ１００，１０１を含
む。ＰチャネルＭＯＳトランジスタ９８，９９は電源電
位ＶＣＣのラインとグローバルＩＯ線ＧＩＯ，／ＧＩＯ
との間にそれぞれ接続され、ＮチャネルＭＯＳトランジ
スタ１００，１０１はそれぞれグローバルＩＯ線ＧＩ
Ｏ，／ＧＩＯと接地電位ＧＮＤのラインとの間に接続さ
れる。
示すように、ＮＡＮＤゲート９１，９２、インバータ９
３〜９７、ＰチャネルＭＯＳトランジスタ９８，９９お
よびＮチャネルＭＯＳトランジスタ１００，１０１を含
む。ＰチャネルＭＯＳトランジスタ９８，９９は電源電
位ＶＣＣのラインとグローバルＩＯ線ＧＩＯ，／ＧＩＯ
との間にそれぞれ接続され、ＮチャネルＭＯＳトランジ
スタ１００，１０１はそれぞれグローバルＩＯ線ＧＩ
Ｏ，／ＧＩＯと接地電位ＧＮＤのラインとの間に接続さ
れる。
【００１０】ライトドライバ活性化信号ＷＤＥは、ＮＡ
ＮＤゲート９１，９２の一方入力ノードに入力される。
書込データ信号ＷＤは、ＮＡＮＤゲート９１の他方入力
ノードに直接入力されるとともに、インバータ９３を介
してＮＡＮＤゲート９２の他方入力ノードに入力され
る。ＮＡＮＤゲート９１の出力信号は、インバータ９
４，９５を介してＰチャネルＭＯＳトランジスタ９８の
ゲートに入力されるとともに、インバータ９４を介して
ＮチャネルＭＯＳトランジスタ１０１のゲートに入力さ
れる。ＮＡＮＤゲート９２の出力信号は、インバータ９
６を介してＮチャネルＭＯＳトランジスタ１００のゲー
トに入力されるとともに、インバータ９６，９７を介し
てＰチャネルＭＯＳトランジスタ９９のゲートに入力さ
れる。
ＮＤゲート９１，９２の一方入力ノードに入力される。
書込データ信号ＷＤは、ＮＡＮＤゲート９１の他方入力
ノードに直接入力されるとともに、インバータ９３を介
してＮＡＮＤゲート９２の他方入力ノードに入力され
る。ＮＡＮＤゲート９１の出力信号は、インバータ９
４，９５を介してＰチャネルＭＯＳトランジスタ９８の
ゲートに入力されるとともに、インバータ９４を介して
ＮチャネルＭＯＳトランジスタ１０１のゲートに入力さ
れる。ＮＡＮＤゲート９２の出力信号は、インバータ９
６を介してＮチャネルＭＯＳトランジスタ１００のゲー
トに入力されるとともに、インバータ９６，９７を介し
てＰチャネルＭＯＳトランジスタ９９のゲートに入力さ
れる。
【００１１】書込動作時であり、かつライトマスク信号
によってデータの書換が禁止されていない場合は、ライ
トドライバ活性化信号ＷＤＥは活性化レベルの「Ｈ」レ
ベルにされ、ＮＡＮＤゲート９１，９２の各々はインバ
ータとして動作する。書込データ信号ＷＤが「Ｈ」レベ
ルの場合は、ＭＯＳトランジスタ９８，１０１が導通す
るともにＭＯＳトランジスタ９９，１００が非導通にな
り、グローバルＩＯ線ＧＩＯ，／ＧＩＯはそれぞれ
「Ｈ」レベルおよび「Ｌ」レベルにされる。書込データ
信号ＷＤが「Ｌ」レベルの場合は、ＭＯＳトランジスタ
９９，１００が導通するとともにＭＯＳトランジスタ９
８，１０１が非導通になり、グローバルＩＯ線ＧＩＯ，
／ＧＩＯはそれぞれ「Ｌ」レベルおよび「Ｈ」レベルに
される。
によってデータの書換が禁止されていない場合は、ライ
トドライバ活性化信号ＷＤＥは活性化レベルの「Ｈ」レ
ベルにされ、ＮＡＮＤゲート９１，９２の各々はインバ
ータとして動作する。書込データ信号ＷＤが「Ｈ」レベ
ルの場合は、ＭＯＳトランジスタ９８，１０１が導通す
るともにＭＯＳトランジスタ９９，１００が非導通にな
り、グローバルＩＯ線ＧＩＯ，／ＧＩＯはそれぞれ
「Ｈ」レベルおよび「Ｌ」レベルにされる。書込データ
信号ＷＤが「Ｌ」レベルの場合は、ＭＯＳトランジスタ
９９，１００が導通するとともにＭＯＳトランジスタ９
８，１０１が非導通になり、グローバルＩＯ線ＧＩＯ，
／ＧＩＯはそれぞれ「Ｌ」レベルおよび「Ｈ」レベルに
される。
【００１２】次に、図２０および図２１に示したＤＲＡ
Ｍの動作について説明する。ただし、メモリセルアレイ
ＭＡ１，ＭＡ２のうちのメモリセルアレイＭＡ１が選択
されたものとする。
Ｍの動作について説明する。ただし、メモリセルアレイ
ＭＡ１，ＭＡ２のうちのメモリセルアレイＭＡ１が選択
されたものとする。
【００１３】読出動作時は、まず、ビット線イコライズ
信号ＢＬＥＱＬが非活性化レベルの「Ｈ」レベルに立上
げられてビット線イコライズ回路８２が非活性化される
とともに、アレイ選択信号ＢＬＩＲが「Ｌ」レベルにさ
れて転送ゲート８１が非導通にされる。次いでワード線
ＷＬが選択レベルの「Ｈ」レベルにされ、メモリセルＭ
Ｃが活性化され、メモリセルＭＣの記憶データに従って
ビット線対ＢＬ，／ＢＬ間に微小電位差が発生する。
信号ＢＬＥＱＬが非活性化レベルの「Ｈ」レベルに立上
げられてビット線イコライズ回路８２が非活性化される
とともに、アレイ選択信号ＢＬＩＲが「Ｌ」レベルにさ
れて転送ゲート８１が非導通にされる。次いでワード線
ＷＬが選択レベルの「Ｈ」レベルにされ、メモリセルＭ
Ｃが活性化され、メモリセルＭＣの記憶データに従って
ビット線対ＢＬ，／ＢＬ間に微小電位差が発生する。
【００１４】次に、センスアンプ活性化信号ＳＥ，／Ｓ
Ｅがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされて
センスアンプ８４が活性化され、一方のビット線（たと
えばＢＬ）が「Ｈ」レベルにされるとともに他方のビッ
ト線（この場合は／ＢＬ）が「Ｌ」レベルにされる。次
いで、ＧＩＯ線イコライズ信号ＧＩＯＥＱが非活性化レ
ベルの「Ｈ」レベルにされてＧＩＯ線イコライズ回路８
６が非活性化され、グローバルＩＯ線対ＧＩＯ，／ＧＩ
Ｏのイコライズが停止される。
Ｅがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされて
センスアンプ８４が活性化され、一方のビット線（たと
えばＢＬ）が「Ｈ」レベルにされるとともに他方のビッ
ト線（この場合は／ＢＬ）が「Ｌ」レベルにされる。次
いで、ＧＩＯ線イコライズ信号ＧＩＯＥＱが非活性化レ
ベルの「Ｈ」レベルにされてＧＩＯ線イコライズ回路８
６が非活性化され、グローバルＩＯ線対ＧＩＯ，／ＧＩ
Ｏのイコライズが停止される。
【００１５】次に、列選択線ＣＳＬが選択レベルの
「Ｈ」レベルに立上げられて列選択ゲート８５が導通
し、ビット線ＢＬ，／ＢＬの電位がそれぞれグローバル
ＩＯ線ＧＩＯ，／ＧＩＯに伝達される。リードアンプ８
７は、信号ＰＡＥが活性化レベルの「Ｈ」レベルにされ
たことに応じて活性化され、グローバルＩＯ線ＧＩＯと
／ＧＩＯの電位の高低を比較し、比較結果に応じた論理
レベルの読出データ信号ＲＤを出力する。
「Ｈ」レベルに立上げられて列選択ゲート８５が導通
し、ビット線ＢＬ，／ＢＬの電位がそれぞれグローバル
ＩＯ線ＧＩＯ，／ＧＩＯに伝達される。リードアンプ８
７は、信号ＰＡＥが活性化レベルの「Ｈ」レベルにされ
たことに応じて活性化され、グローバルＩＯ線ＧＩＯと
／ＧＩＯの電位の高低を比較し、比較結果に応じた論理
レベルの読出データ信号ＲＤを出力する。
【００１６】書込動作時は、読出動作時と同様にして、
ビット線イコライズ回路８２が非活性化され、転送ゲー
ト８１が非導通にされ、センスアンプ８４が活性化され
て一方のビット線が「Ｈ」レベルにされるとともに他方
のビット線が「Ｌ」レベルにされ、ＧＩＯ線イコライズ
回路８６が非活性化されてグローバルＩＯ線対ＧＩＯ，
／ＧＩＯのイコライズが停止される。
ビット線イコライズ回路８２が非活性化され、転送ゲー
ト８１が非導通にされ、センスアンプ８４が活性化され
て一方のビット線が「Ｈ」レベルにされるとともに他方
のビット線が「Ｌ」レベルにされ、ＧＩＯ線イコライズ
回路８６が非活性化されてグローバルＩＯ線対ＧＩＯ，
／ＧＩＯのイコライズが停止される。
【００１７】次に、ライトドライバ活性化信号ＷＤＥが
活性化レベルの「Ｈ」レベルにされてライトドライバ８
８が活性化され、書込データ信号ＷＤの論理レベルに応
じて、グローバルＩＯ線ＧＩＯ，／ＧＩＯのうちの一方
が「Ｈ」レベルにされ他方が「Ｌ」レベルにされる。次
いで、列選択線ＣＳＬが選択レベルの「Ｈ」レベルにさ
れて列選択ゲート８５が導通し、グローバルＩＯ線ＧＩ
Ｏ，／ＧＩＯの電位がビット線ＢＬ，／ＢＬに伝達さ
れ、ビット線（図ではＢＬ）の電位がメモリセルＭＣに
書込まれる。
活性化レベルの「Ｈ」レベルにされてライトドライバ８
８が活性化され、書込データ信号ＷＤの論理レベルに応
じて、グローバルＩＯ線ＧＩＯ，／ＧＩＯのうちの一方
が「Ｈ」レベルにされ他方が「Ｌ」レベルにされる。次
いで、列選択線ＣＳＬが選択レベルの「Ｈ」レベルにさ
れて列選択ゲート８５が導通し、グローバルＩＯ線ＧＩ
Ｏ，／ＧＩＯの電位がビット線ＢＬ，／ＢＬに伝達さ
れ、ビット線（図ではＢＬ）の電位がメモリセルＭＣに
書込まれる。
【００１８】
【発明が解決しようとする課題】しかし、従来のＤＲＡ
Ｍでは、ビット線対ＢＬ，／ＢＬとグローバルＩＯ線対
ＧＩＯ，／ＧＩＯとが列選択ゲート８５を介して直接接
続されるので、グローバルＩＯ線対ＧＩＯ，／ＧＩＯの
プリチャージが不完全であった場合、あるいはグローバ
ルＩＯ線対ＧＩＯ，／ＧＩＯに他の配線の干渉によるノ
イズが発生した場合に、ビット線対ＢＬ，／ＢＬに読出
されたデータ信号が破壊されるという問題があった。ビ
ット線対ＢＬ，／ＢＬに読出されたデータ信号が破壊さ
れるのを防止する方法としてセンスアンプ８４の電流駆
動力を大きくする方法もあるが、センスアンプ８４のレ
イアウト面積が増大する問題がある。
Ｍでは、ビット線対ＢＬ，／ＢＬとグローバルＩＯ線対
ＧＩＯ，／ＧＩＯとが列選択ゲート８５を介して直接接
続されるので、グローバルＩＯ線対ＧＩＯ，／ＧＩＯの
プリチャージが不完全であった場合、あるいはグローバ
ルＩＯ線対ＧＩＯ，／ＧＩＯに他の配線の干渉によるノ
イズが発生した場合に、ビット線対ＢＬ，／ＢＬに読出
されたデータ信号が破壊されるという問題があった。ビ
ット線対ＢＬ，／ＢＬに読出されたデータ信号が破壊さ
れるのを防止する方法としてセンスアンプ８４の電流駆
動力を大きくする方法もあるが、センスアンプ８４のレ
イアウト面積が増大する問題がある。
【００１９】また、データ信号ＷＤをメモリセルＭＣに
書込むごとにグローバルＩＯ線対ＧＩＯ，／ＧＩＯを
「Ｈ」レベルにプリチャージする必要があったので、プ
リチャージするための期間が必要となり、書込動作の高
速化が困難であった。
書込むごとにグローバルＩＯ線対ＧＩＯ，／ＧＩＯを
「Ｈ」レベルにプリチャージする必要があったので、プ
リチャージするための期間が必要となり、書込動作の高
速化が困難であった。
【００２０】また、ライトマスク動作を行なう場合に、
グローバルＩＯ線対ＧＩＯ，／ＧＩＯを「Ｈ」レベルに
プリチャージした後に列選択ゲート８５を導通させてい
たので、「Ｈ」レベルにされたグローバルＩＯ線ＧＩＯ
または／ＧＩＯから「Ｌ」レベルにされたビット線ＢＬ
または／ＢＬに電流が流出し、電流が無駄に消費されて
いた。
グローバルＩＯ線対ＧＩＯ，／ＧＩＯを「Ｈ」レベルに
プリチャージした後に列選択ゲート８５を導通させてい
たので、「Ｈ」レベルにされたグローバルＩＯ線ＧＩＯ
または／ＧＩＯから「Ｌ」レベルにされたビット線ＢＬ
または／ＢＬに電流が流出し、電流が無駄に消費されて
いた。
【００２１】それゆえに、この発明の主たる目的は、ノ
イズに強く、書込動作が速く、消費電流が小さな半導体
記憶装置を提供することである。
イズに強く、書込動作が速く、消費電流が小さな半導体
記憶装置を提供することである。
【００２２】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、データ信号の書換が可能な半導体記憶装置で
あって、複数行複数列に配置された複数のメモリセル
と、それぞれ複数行に対応して設けられた複数のワード
線と、それぞれ複数列に対応して設けられた複数のビッ
ト線対とを含むメモリブロックと、各ビット線対に対応
して設けられ、対応のビット線対間に生じた電位差を増
幅するセンスアンプと、行アドレス信号に従って複数の
ワード線のうちのいずれかのワード線を選択し、そのワ
ード線に対応する各メモリセルを活性化させる行デコー
ダと、列アドレス信号に従って複数のビット線対のうち
のいずれかのビット線対を選択する列デコーダと、複数
のビット線対に共通に設けられた読出データ線対と、複
数のビット線対に共通に設けられた書込データ線対と、
読出データ線対の一方端に接続され、データ信号の読出
を行なうための読出回路と、書込データ線対の一方端に
接続され、データ信号の書込を行なうための書込回路
と、読出動作時は列デコーダによって選択されたビット
線対と読出データ線対の他方端とを結合し、書込動作時
は列デコーダによって選択されたビット線対と書込デー
タ線対の他方端とを結合する入出力制御回路とを備えた
ものである。ここで、入出力制御回路は、各ビット線対
に対応して設けられ、それらの入力電極がそれぞれ対応
のビット線対に含まれる第１および第２のビット線に接
続された第１および第２のトランジスタと、各ビット線
対に対応して設けられ、読出動作時に列デコーダによっ
て対応のビット線対が選択されたことに応じて、対応の
第１および第２のトランジスタをそれぞれ読出データ線
対に含まれる第１および第２の読出データ線と第１の基
準電位のラインとの間に接続する第１の切換回路と、各
ビット線対に対応して設けられ、それらの入力電極がそ
れぞれ書込データ線対に含まれる第１および第２の書込
データ線に接続された第３および第４のトランジスタ
と、各ビット線対に対応して設けられ、書込動作時に列
デコーダによって対応のビット線対が選択されたことに
応じて、対応の第３および第４のトランジスタをそれぞ
れ対応のビット線対に含まれる第１および第２のビット
線と第２の基準電位のラインとの間に接続する第２の切
換回路とを含む。
憶装置は、データ信号の書換が可能な半導体記憶装置で
あって、複数行複数列に配置された複数のメモリセル
と、それぞれ複数行に対応して設けられた複数のワード
線と、それぞれ複数列に対応して設けられた複数のビッ
ト線対とを含むメモリブロックと、各ビット線対に対応
して設けられ、対応のビット線対間に生じた電位差を増
幅するセンスアンプと、行アドレス信号に従って複数の
ワード線のうちのいずれかのワード線を選択し、そのワ
ード線に対応する各メモリセルを活性化させる行デコー
ダと、列アドレス信号に従って複数のビット線対のうち
のいずれかのビット線対を選択する列デコーダと、複数
のビット線対に共通に設けられた読出データ線対と、複
数のビット線対に共通に設けられた書込データ線対と、
読出データ線対の一方端に接続され、データ信号の読出
を行なうための読出回路と、書込データ線対の一方端に
接続され、データ信号の書込を行なうための書込回路
と、読出動作時は列デコーダによって選択されたビット
線対と読出データ線対の他方端とを結合し、書込動作時
は列デコーダによって選択されたビット線対と書込デー
タ線対の他方端とを結合する入出力制御回路とを備えた
ものである。ここで、入出力制御回路は、各ビット線対
に対応して設けられ、それらの入力電極がそれぞれ対応
のビット線対に含まれる第１および第２のビット線に接
続された第１および第２のトランジスタと、各ビット線
対に対応して設けられ、読出動作時に列デコーダによっ
て対応のビット線対が選択されたことに応じて、対応の
第１および第２のトランジスタをそれぞれ読出データ線
対に含まれる第１および第２の読出データ線と第１の基
準電位のラインとの間に接続する第１の切換回路と、各
ビット線対に対応して設けられ、それらの入力電極がそ
れぞれ書込データ線対に含まれる第１および第２の書込
データ線に接続された第３および第４のトランジスタ
と、各ビット線対に対応して設けられ、書込動作時に列
デコーダによって対応のビット線対が選択されたことに
応じて、対応の第３および第４のトランジスタをそれぞ
れ対応のビット線対に含まれる第１および第２のビット
線と第２の基準電位のラインとの間に接続する第２の切
換回路とを含む。
【００２３】好ましくは、第１および第２のトランジス
タの各々はＮチャネルＭＯＳトランジスタであり、第１
の基準電位は接地電位である。
タの各々はＮチャネルＭＯＳトランジスタであり、第１
の基準電位は接地電位である。
【００２４】また好ましくは、読出回路は、第１および
第２の読出データ線を予め電源電位に充電するプリチャ
ージ回路と、第１および第２の読出データ線の電位の高
低を比較し、比較結果に応じた論理レベルのデータ信号
を出力するリードアンプとを含む。
第２の読出データ線を予め電源電位に充電するプリチャ
ージ回路と、第１および第２の読出データ線の電位の高
低を比較し、比較結果に応じた論理レベルのデータ信号
を出力するリードアンプとを含む。
【００２５】また好ましくは、第３および第４のトラン
ジスタの各々はＮチャネルＭＯＳトランジスタであり、
第２の基準電位は接地電位である。
ジスタの各々はＮチャネルＭＯＳトランジスタであり、
第２の基準電位は接地電位である。
【００２６】また好ましくは、書込回路は、書込データ
信号の論理レベルに従って第１および第２の書込データ
線のうちのいずれか一方の書込データ線を電源電位にす
るとともに他方の書込データ線を接地電位にし、データ
の書換を禁止するライトマスクモード時は第１および第
２の書込データ線をともに接地電位にする。
信号の論理レベルに従って第１および第２の書込データ
線のうちのいずれか一方の書込データ線を電源電位にす
るとともに他方の書込データ線を接地電位にし、データ
の書換を禁止するライトマスクモード時は第１および第
２の書込データ線をともに接地電位にする。
【００２７】また好ましくは第３および第４のトランジ
スタの各々はＰチャネルＭＯＳトランジスタであり、第
２の基準電位は電源電位である。
スタの各々はＰチャネルＭＯＳトランジスタであり、第
２の基準電位は電源電位である。
【００２８】また好ましくは、書込回路は、書込データ
信号の論理レベルに従って第１および第２の書込データ
線のうちのいずれか一方の書込データ線を電源電位にす
るとともに他方の書込データ線を接地電位にし、データ
の書換を禁止するライトマスクモード時は第１および第
２の書込データ線をともに電源電位にする。
信号の論理レベルに従って第１および第２の書込データ
線のうちのいずれか一方の書込データ線を電源電位にす
るとともに他方の書込データ線を接地電位にし、データ
の書換を禁止するライトマスクモード時は第１および第
２の書込データ線をともに電源電位にする。
【００２９】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１によるＤＲＡＭ１の全体構成を示すブ
ロック図である。図１において、このＤＲＡＭは、行／
列アドレスバッファ＋クロック発生回路２、行／列デコ
ード回路３、メモリマット４およびデータ入出力回路５
を備える。このＤＲＡＭ１では、同時に８ｋ個（ただ
し、ｋは１以上の整数である）のデータ信号ＤＱ１〜Ｄ
Ｑ８ｋの入出力が可能となっており、８つのデータ信号
ごとに１つのライトマスク信号ＷＭの入力端子が設けら
れている。
明の実施の形態１によるＤＲＡＭ１の全体構成を示すブ
ロック図である。図１において、このＤＲＡＭは、行／
列アドレスバッファ＋クロック発生回路２、行／列デコ
ード回路３、メモリマット４およびデータ入出力回路５
を備える。このＤＲＡＭ１では、同時に８ｋ個（ただ
し、ｋは１以上の整数である）のデータ信号ＤＱ１〜Ｄ
Ｑ８ｋの入出力が可能となっており、８つのデータ信号
ごとに１つのライトマスク信号ＷＭの入力端子が設けら
れている。
【００３０】行／列アドレスバッファ＋クロック発生回
路には、外部アドレス信号Ａ０〜Ａｍ（ただし、ｍは０
以上の整数である）および外部制御信号／ＲＡＳ，／Ｃ
ＡＳ，／ＷＥに従って、行アドレス信号ＲＡ０〜ＲＡ
ｍ、列アドレス信号ＣＡ０〜ＣＡｍ、リードクロック信
号ＣＬＫＲおよびライトクロック信号ＣＬＫＷなどを生
成し、ＤＲＡＭ１全体を制御する。
路には、外部アドレス信号Ａ０〜Ａｍ（ただし、ｍは０
以上の整数である）および外部制御信号／ＲＡＳ，／Ｃ
ＡＳ，／ＷＥに従って、行アドレス信号ＲＡ０〜ＲＡ
ｍ、列アドレス信号ＣＡ０〜ＣＡｍ、リードクロック信
号ＣＬＫＲおよびライトクロック信号ＣＬＫＷなどを生
成し、ＤＲＡＭ１全体を制御する。
【００３１】メモリマット４は、複数（図では３つ）の
センスアンプ帯ＳＡ１〜ＳＡ３と、それらの間に配置さ
れたメモリセルアレイＭＡ１，ＭＡ２とを含む。メモリ
セルアレイＭＡ１，ＭＡ２は、それぞれが１つのデータ
信号を記憶する複数のメモリセルを含む。複数のメモリ
セルは、予め定められた数８ｋずつグループ化されてい
る。各メモリセルグループは、行アドレスおよび列アド
レスによって決定される所定のアドレスに配置される。
センスアンプ帯ＳＡ１〜ＳＡ３と、それらの間に配置さ
れたメモリセルアレイＭＡ１，ＭＡ２とを含む。メモリ
セルアレイＭＡ１，ＭＡ２は、それぞれが１つのデータ
信号を記憶する複数のメモリセルを含む。複数のメモリ
セルは、予め定められた数８ｋずつグループ化されてい
る。各メモリセルグループは、行アドレスおよび列アド
レスによって決定される所定のアドレスに配置される。
【００３２】行／列デコード回路３は、行／列アドレス
バッファ＋クロック発生回路２から与えられる行アドレ
ス信号ＲＡ０〜ＲＡｍおよび列アドレス信号ＣＡ０〜Ｃ
Ａｍに従って、メモリセルアレイＭＡ１，ＭＡ２のアド
レスを指定する。センスアンプ帯ＳＡ１，ＳＡ２には、
後述するセンスアンプ＋入出力制御回路群が設けられて
いる。センスアンプ＋入出力制御回路群は、行／列デコ
ード回路３によって指定されたアドレスの８ｋ個のメモ
リセルをデータ入出力回路５に接続する。データ入出力
回路５は、ライトドライバ＋リードアンプ帯６および入
出力バッファ群７を含む。ライトドライバ＋リードアン
プ帯６には、ライトドライバ群およびリードアンプ群が
設けられている。
バッファ＋クロック発生回路２から与えられる行アドレ
ス信号ＲＡ０〜ＲＡｍおよび列アドレス信号ＣＡ０〜Ｃ
Ａｍに従って、メモリセルアレイＭＡ１，ＭＡ２のアド
レスを指定する。センスアンプ帯ＳＡ１，ＳＡ２には、
後述するセンスアンプ＋入出力制御回路群が設けられて
いる。センスアンプ＋入出力制御回路群は、行／列デコ
ード回路３によって指定されたアドレスの８ｋ個のメモ
リセルをデータ入出力回路５に接続する。データ入出力
回路５は、ライトドライバ＋リードアンプ帯６および入
出力バッファ群７を含む。ライトドライバ＋リードアン
プ帯６には、ライトドライバ群およびリードアンプ群が
設けられている。
【００３３】リードアンプ群は、リードクロック信号Ｃ
ＬＫＲに同期して動作し、選択された８ｋ個のメモリセ
ルからの読出データ信号Ｑ１〜Ｑ８ｋを入出力バッファ
群７に与える。入出力バッファ群７は、外部制御信号／
ＯＥに応答してリードアンプ群からの読出データ信号Ｑ
１〜Ｑ８ｋを外部に出力する。ライトドライバ群は、ラ
イトクロック信号ＣＬＫＷに同期して動作し、外部から
の書込データ信号Ｄ１〜Ｄ８ｋを選択された８ｋ個のメ
モリセルに書込む。ただし、８ｋ個のメモリセルのうち
ライトマスク信号ＷＭ１〜ＷＭｋによって指定されたメ
モリセルにはデータは書込まれない。
ＬＫＲに同期して動作し、選択された８ｋ個のメモリセ
ルからの読出データ信号Ｑ１〜Ｑ８ｋを入出力バッファ
群７に与える。入出力バッファ群７は、外部制御信号／
ＯＥに応答してリードアンプ群からの読出データ信号Ｑ
１〜Ｑ８ｋを外部に出力する。ライトドライバ群は、ラ
イトクロック信号ＣＬＫＷに同期して動作し、外部から
の書込データ信号Ｄ１〜Ｄ８ｋを選択された８ｋ個のメ
モリセルに書込む。ただし、８ｋ個のメモリセルのうち
ライトマスク信号ＷＭ１〜ＷＭｋによって指定されたメ
モリセルにはデータは書込まれない。
【００３４】図２は、図１に示したメモリマット４の構
成を示すブロック図である。図２において、メモリセル
アレイＭＡ１，ＭＡ２の各々は、それぞれデータ信号Ｄ
Ｑ１〜ＤＱ８ｋに対応する８ｋ個のメモリブロックＭＢ
に分割されている。またセンスアンプ帯ＳＡ１〜ＳＡ３
の各々は、それぞれデータ信号ＤＱ１〜ＤＱ８ｋに対応
する８ｋ個のセンスブロックＳＢに分割されている。
成を示すブロック図である。図２において、メモリセル
アレイＭＡ１，ＭＡ２の各々は、それぞれデータ信号Ｄ
Ｑ１〜ＤＱ８ｋに対応する８ｋ個のメモリブロックＭＢ
に分割されている。またセンスアンプ帯ＳＡ１〜ＳＡ３
の各々は、それぞれデータ信号ＤＱ１〜ＤＱ８ｋに対応
する８ｋ個のセンスブロックＳＢに分割されている。
【００３５】メモリマット４には、それぞれデータ信号
Ｑ１〜Ｑ８ｋを読出すための８ｋ個の読出データ線対Ｒ
ＤＬ，／ＲＤＬと、それぞれデータ信号Ｄ１〜Ｄ８ｋを
書込むための８ｋ個の書込データ線対ＷＤＬ，／ＷＤＬ
とが設けられている。読出データ線対ＲＤＬ，／ＲＤＬ
および書込データ線対ＷＤＬ，／ＷＤＬは、対応の３つ
のセンスブロックＳＢおよび２つのメモリブロックＭＢ
を横切るように配置され、それらの一方端はライトドラ
イバ＋リードアンプ帯６に接続されている。
Ｑ１〜Ｑ８ｋを読出すための８ｋ個の読出データ線対Ｒ
ＤＬ，／ＲＤＬと、それぞれデータ信号Ｄ１〜Ｄ８ｋを
書込むための８ｋ個の書込データ線対ＷＤＬ，／ＷＤＬ
とが設けられている。読出データ線対ＲＤＬ，／ＲＤＬ
および書込データ線対ＷＤＬ，／ＷＤＬは、対応の３つ
のセンスブロックＳＢおよび２つのメモリブロックＭＢ
を横切るように配置され、それらの一方端はライトドラ
イバ＋リードアンプ帯６に接続されている。
【００３６】メモリブロックＭＢは、図３に示すよう
に、複数行複数列に配置された複数のメモリセルＭＣ
と、それぞれ複数行に対応して設けられた複数のワード
線ＷＬと、それぞれ複数列に対応して設けられた複数の
ビット線対ＢＬ,／ＢＬとを含む。メモリセルＭＣは、
アクセス用のＮチャネルＭＯＳトランジスタＱと情報記
憶用のキャパシタＣとを含む周知のものである。
に、複数行複数列に配置された複数のメモリセルＭＣ
と、それぞれ複数行に対応して設けられた複数のワード
線ＷＬと、それぞれ複数列に対応して設けられた複数の
ビット線対ＢＬ,／ＢＬとを含む。メモリセルＭＣは、
アクセス用のＮチャネルＭＯＳトランジスタＱと情報記
憶用のキャパシタＣとを含む周知のものである。
【００３７】ワード線ＷＬを選択レベルの「Ｈ」レベル
にすると、ワード線ＷＬに対応する行の各メモリセルＭ
Ｃが活性化され、各メモリセルＭＣのデータの書込／読
出が可能になる。書込動作時は、１本のワード線ＷＬを
選択レベルの「Ｈ」レベルにしてメモリセルＭＣを活性
化させた後、対応の書込データ信号（たとえばＤ１）に
従って１つのビット線対ＢＬ，／ＢＬのうちの一方のビ
ット線を「Ｈ」レベルにし他方のビット線を「Ｌ」レベ
ルにする。これにより、ビット線の電位が所望のメモリ
セルＭＣに書込まれる。読出動作時は、ビット線対Ｂ
Ｌ，／ＢＬの電位をビット線プリチャージ電位ＶＢＬ
（＝ＶＣＣ／２）にイコライズした後、１本のワード線
ＷＬを選択レベルの「Ｈ」レベルにしてメモリセルＭＣ
を活性化させる。これにより、各ビット線対ＢＬ，／Ｂ
Ｌ間にメモリセルＭＣの記憶データに応じた微小電位差
が生じる。各ビット線対間の微小電位差を電源電圧ＶＣ
Ｃに増幅した後、１つのビット線対の電位差を検出する
ことにより所望のメモリセルＭＣのデータ信号を読出す
ことができる。
にすると、ワード線ＷＬに対応する行の各メモリセルＭ
Ｃが活性化され、各メモリセルＭＣのデータの書込／読
出が可能になる。書込動作時は、１本のワード線ＷＬを
選択レベルの「Ｈ」レベルにしてメモリセルＭＣを活性
化させた後、対応の書込データ信号（たとえばＤ１）に
従って１つのビット線対ＢＬ，／ＢＬのうちの一方のビ
ット線を「Ｈ」レベルにし他方のビット線を「Ｌ」レベ
ルにする。これにより、ビット線の電位が所望のメモリ
セルＭＣに書込まれる。読出動作時は、ビット線対Ｂ
Ｌ，／ＢＬの電位をビット線プリチャージ電位ＶＢＬ
（＝ＶＣＣ／２）にイコライズした後、１本のワード線
ＷＬを選択レベルの「Ｈ」レベルにしてメモリセルＭＣ
を活性化させる。これにより、各ビット線対ＢＬ，／Ｂ
Ｌ間にメモリセルＭＣの記憶データに応じた微小電位差
が生じる。各ビット線対間の微小電位差を電源電圧ＶＣ
Ｃに増幅した後、１つのビット線対の電位差を検出する
ことにより所望のメモリセルＭＣのデータ信号を読出す
ことができる。
【００３８】センスアンプ帯ＳＡ２のセンスブロックＳ
Ｂは、図４に示すように、上記２つのメモリブロックＭ
Ｂ，ＭＢの各奇数番のビット線対ＢＬ，／ＢＬに共通に
設けられたセンスアンプ＋入出力制御回路８を含む。セ
ンスアンプ帯ＳＡ１，ＳＡ３のセンスブロックＳＢは、
隣接するメモリブロックＭＢの各偶数番のビット線対Ｂ
Ｌ，／ＢＬに対応して設けられたセンスアンプ＋入出力
制御回路９を含む。
Ｂは、図４に示すように、上記２つのメモリブロックＭ
Ｂ，ＭＢの各奇数番のビット線対ＢＬ，／ＢＬに共通に
設けられたセンスアンプ＋入出力制御回路８を含む。セ
ンスアンプ帯ＳＡ１，ＳＡ３のセンスブロックＳＢは、
隣接するメモリブロックＭＢの各偶数番のビット線対Ｂ
Ｌ，／ＢＬに対応して設けられたセンスアンプ＋入出力
制御回路９を含む。
【００３９】センスアンプ＋入出力制御回路８は、図５
に示すように、転送ゲート１０，１１、ビット線イコラ
イズ回路１２，１３、センスアンプ１４、リードゲート
１５、およびライトゲート１６を含む。転送ゲート１０
は、メモリセルアレイＭＡ１のメモリブロックＭＢの対
応のビット線対ＢＬ，／ＢＬとノードＮ１，Ｎ２との間
にそれぞれ接続され、それらのゲートがともに信号ＢＬ
ＩＬを受ける１対のＮチャネルＭＯＳトランジスタを含
む。転送ゲート１１は、メモリセルアレイＭＡ２のメモ
リブロックＭＢの対応のビット線対ＢＬ，／ＢＬとノー
ドＮ１，Ｎ２との間にそれぞれ接続され、それらのゲー
トがともに信号ＢＬＩＲを受ける１対のＮチャネルＭＯ
Ｓトランジスタを含む。
に示すように、転送ゲート１０，１１、ビット線イコラ
イズ回路１２，１３、センスアンプ１４、リードゲート
１５、およびライトゲート１６を含む。転送ゲート１０
は、メモリセルアレイＭＡ１のメモリブロックＭＢの対
応のビット線対ＢＬ，／ＢＬとノードＮ１，Ｎ２との間
にそれぞれ接続され、それらのゲートがともに信号ＢＬ
ＩＬを受ける１対のＮチャネルＭＯＳトランジスタを含
む。転送ゲート１１は、メモリセルアレイＭＡ２のメモ
リブロックＭＢの対応のビット線対ＢＬ，／ＢＬとノー
ドＮ１，Ｎ２との間にそれぞれ接続され、それらのゲー
トがともに信号ＢＬＩＲを受ける１対のＮチャネルＭＯ
Ｓトランジスタを含む。
【００４０】行／列デコード回路３によって信号ＢＬＩ
Ｌ，ＢＬＩＲのうちの信号ＢＬＩＬが「Ｌ」レベルにさ
れると、転送ゲート１０の２つのＮチャネルＭＯＳトラ
ンジスタが非導通になり、メモリセルアレイＭＡ１のビ
ット線対ＢＬ，／ＢＬとノードＮ１，Ｎ２とが切離され
る。行／列デコード回路３によって信号ＢＬＩＬ，ＢＬ
ＩＲのうちの信号ＢＬＩＲが「Ｌ」レベルにされると、
転送ゲート１１の２つのＮチャネルＭＯＳトランジスタ
が非導通になり、メモリセルアレイＭＡ２のビット線対
ＢＬ，／ＢＬとノードＮ１，Ｎ２とが切離される。
Ｌ，ＢＬＩＲのうちの信号ＢＬＩＬが「Ｌ」レベルにさ
れると、転送ゲート１０の２つのＮチャネルＭＯＳトラ
ンジスタが非導通になり、メモリセルアレイＭＡ１のビ
ット線対ＢＬ，／ＢＬとノードＮ１，Ｎ２とが切離され
る。行／列デコード回路３によって信号ＢＬＩＬ，ＢＬ
ＩＲのうちの信号ＢＬＩＲが「Ｌ」レベルにされると、
転送ゲート１１の２つのＮチャネルＭＯＳトランジスタ
が非導通になり、メモリセルアレイＭＡ２のビット線対
ＢＬ，／ＢＬとノードＮ１，Ｎ２とが切離される。
【００４１】ビット線イコライズ回路１２は、メモリセ
ルアレイＭＡ１のビット線対ＢＬ，／ＢＬに接続され、
ビット線イコライズ信号ＢＬＥＱＬが活性化レベルの
「Ｌ」レベルにされたことに応じて対応のビット線対Ｂ
Ｌ，／ＢＬをビット線プリチャージ電位ＶＢＬにイコラ
イズする。
ルアレイＭＡ１のビット線対ＢＬ，／ＢＬに接続され、
ビット線イコライズ信号ＢＬＥＱＬが活性化レベルの
「Ｌ」レベルにされたことに応じて対応のビット線対Ｂ
Ｌ，／ＢＬをビット線プリチャージ電位ＶＢＬにイコラ
イズする。
【００４２】すなわちビット線イコライズ回路１２は、
図６に示すように、ＰチャネルＭＯＳトランジスタ２５
〜２７を含む。ＰチャネルＭＯＳトランジスタ２５はビ
ット線ＢＬと／ＢＬの間に接続され、ＰチャネルＭＯＳ
トランジスタ２６，２７はビット線ＢＬと／ＢＬの間に
直列接続される。ＰチャネルＭＯＳトランジスタ２５〜
２７のゲートには、ビット線イコライズ信号ＢＬＥＱＬ
が与えられる。ＰチャネルＭＯＳトランジスタ２６と２
７の間のノードには、ビット線プリチャージ電位ＶＢＬ
が与えられる。
図６に示すように、ＰチャネルＭＯＳトランジスタ２５
〜２７を含む。ＰチャネルＭＯＳトランジスタ２５はビ
ット線ＢＬと／ＢＬの間に接続され、ＰチャネルＭＯＳ
トランジスタ２６，２７はビット線ＢＬと／ＢＬの間に
直列接続される。ＰチャネルＭＯＳトランジスタ２５〜
２７のゲートには、ビット線イコライズ信号ＢＬＥＱＬ
が与えられる。ＰチャネルＭＯＳトランジスタ２６と２
７の間のノードには、ビット線プリチャージ電位ＶＢＬ
が与えられる。
【００４３】行／列デコード回路３によってビット線イ
コライズ信号ＢＬＥＱＬが活性化レベルの「Ｌ」レベル
にされると、ＰチャネルＭＯＳトランジスタ２５〜２７
が導通してビット線ＢＬ，／ＢＬがともにビット線プリ
チャージ電位ＶＢＬにされる。行／列デコード回路３に
よってビット線イコライズ信号ＢＬＥＱＬが非活性化レ
ベルの「Ｈ」レベルにされると、ＰチャネルＭＯＳトラ
ンジスタ２５〜２７が非導通になってビット線ＢＬ，／
ＢＬのイコライズが停止される。
コライズ信号ＢＬＥＱＬが活性化レベルの「Ｌ」レベル
にされると、ＰチャネルＭＯＳトランジスタ２５〜２７
が導通してビット線ＢＬ，／ＢＬがともにビット線プリ
チャージ電位ＶＢＬにされる。行／列デコード回路３に
よってビット線イコライズ信号ＢＬＥＱＬが非活性化レ
ベルの「Ｈ」レベルにされると、ＰチャネルＭＯＳトラ
ンジスタ２５〜２７が非導通になってビット線ＢＬ，／
ＢＬのイコライズが停止される。
【００４４】ビット線イコライズ回路１３は、メモリセ
ルアレイＭＡ２のビット線対ＢＬ，／ＢＬに接続され、
ビット線イコライズ信号ＢＬＥＱＲが活性化レベルの
「Ｌ」レベルにされたことに応じて対応のビット線対Ｂ
Ｌ，／ＢＬをビット線プリチャージ電位ＶＢＬにイコラ
イズする。ビット線イコライズ回路１３は、ビット線イ
コライズ回路１２と同様の構成である。
ルアレイＭＡ２のビット線対ＢＬ，／ＢＬに接続され、
ビット線イコライズ信号ＢＬＥＱＲが活性化レベルの
「Ｌ」レベルにされたことに応じて対応のビット線対Ｂ
Ｌ，／ＢＬをビット線プリチャージ電位ＶＢＬにイコラ
イズする。ビット線イコライズ回路１３は、ビット線イ
コライズ回路１２と同様の構成である。
【００４５】センスアンプ１４は、センスアンプ活性化
信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」
レベルにされたことに応じて活性化され、ノードＮ１，
Ｎ２間に生じた微小電位差を電源電圧ＶＣＣに増幅す
る。すなわちセンスアンプ１４は、図７に示すように、
ＰチャネルＭＯＳトランジスタ２８〜３０およびＮチャ
ネルＭＯＳトランジスタ３１〜３３を含む。Ｐチャネル
ＭＯＳトランジスタ２８は、電源電位ＶＣＣのラインと
ノードＮ２８との間に接続され、そのゲートは信号／Ｓ
Ｅを受ける。ＰチャネルＭＯＳトランジスタ２９，３０
は、ノードＮ２８とノードＮ１，Ｎ２との間にそれぞれ
接続され、それらのゲートはそれぞれノードＮ２，Ｎ１
に接続される。ＮチャネルＭＯＳトランジスタ３１，３
２は、それぞれノードＮ１，Ｎ２とノードＮ３３との間
に接続され、それらのゲートはそれぞれノードＮ２，Ｎ
１に接続される。ＮチャネルＭＯＳトランジスタ３３
は、ノードＮ３３と接地電位ＧＮＤのラインとの間に接
続され、そのゲートは信号ＳＥを受ける。
信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」
レベルにされたことに応じて活性化され、ノードＮ１，
Ｎ２間に生じた微小電位差を電源電圧ＶＣＣに増幅す
る。すなわちセンスアンプ１４は、図７に示すように、
ＰチャネルＭＯＳトランジスタ２８〜３０およびＮチャ
ネルＭＯＳトランジスタ３１〜３３を含む。Ｐチャネル
ＭＯＳトランジスタ２８は、電源電位ＶＣＣのラインと
ノードＮ２８との間に接続され、そのゲートは信号／Ｓ
Ｅを受ける。ＰチャネルＭＯＳトランジスタ２９，３０
は、ノードＮ２８とノードＮ１，Ｎ２との間にそれぞれ
接続され、それらのゲートはそれぞれノードＮ２，Ｎ１
に接続される。ＮチャネルＭＯＳトランジスタ３１，３
２は、それぞれノードＮ１，Ｎ２とノードＮ３３との間
に接続され、それらのゲートはそれぞれノードＮ２，Ｎ
１に接続される。ＮチャネルＭＯＳトランジスタ３３
は、ノードＮ３３と接地電位ＧＮＤのラインとの間に接
続され、そのゲートは信号ＳＥを受ける。
【００４６】行／列デコード回路３によってセンスアン
プ活性化信号ＳＥ，／ＳＥがそれぞれ「Ｌ」レベルおよ
び「Ｈ」レベルにされている場合は、ＰチャネルＭＯＳ
トランジスタ２８およびＮチャネルＭＯＳトランジスタ
３３が非導通になり、センスアンプ１４は非活性化され
る。行／列デコード回路３によってセンスアンプ活性化
信号ＳＡ，／ＳＡがそれぞれ「Ｈ」レベルおよび「Ｌ」
レベルにされると、ＰチャネルＭＯＳトランジスタ２８
およびＮチャネルＭＯＳトランジスタ３３が導通してセ
ンスアンプ１４が活性化される。
プ活性化信号ＳＥ，／ＳＥがそれぞれ「Ｌ」レベルおよ
び「Ｈ」レベルにされている場合は、ＰチャネルＭＯＳ
トランジスタ２８およびＮチャネルＭＯＳトランジスタ
３３が非導通になり、センスアンプ１４は非活性化され
る。行／列デコード回路３によってセンスアンプ活性化
信号ＳＡ，／ＳＡがそれぞれ「Ｈ」レベルおよび「Ｌ」
レベルにされると、ＰチャネルＭＯＳトランジスタ２８
およびＮチャネルＭＯＳトランジスタ３３が導通してセ
ンスアンプ１４が活性化される。
【００４７】ノードＮ１の電位がノードＮ２の電位より
も高い場合は、ＭＯＳトランジスタ２９，３２の抵抗値
がＭＯＳトランジスタ３０，３１の抵抗値よりも小さく
なり、ノードＮ１の電位が電源電位ＶＣＣまで引上げら
れるとともにノードＮ２の電位が接地電位ＧＮＤまで引
下げられる。ノードＮ２の電位がノードＮ１の電位より
も高い場合は、ＭＯＳトランジスタ３０，３１の抵抗値
がＭＯＳトランジスタ２９，３２の抵抗値よりも小さく
なり、ノードＮ２の電位が電源電位ＶＣＣまで引上げら
れるともにノードＮ１の電位が接地電位ＧＮＤまで引下
げられる。
も高い場合は、ＭＯＳトランジスタ２９，３２の抵抗値
がＭＯＳトランジスタ３０，３１の抵抗値よりも小さく
なり、ノードＮ１の電位が電源電位ＶＣＣまで引上げら
れるとともにノードＮ２の電位が接地電位ＧＮＤまで引
下げられる。ノードＮ２の電位がノードＮ１の電位より
も高い場合は、ＭＯＳトランジスタ３０，３１の抵抗値
がＭＯＳトランジスタ２９，３２の抵抗値よりも小さく
なり、ノードＮ２の電位が電源電位ＶＣＣまで引上げら
れるともにノードＮ１の電位が接地電位ＧＮＤまで引下
げられる。
【００４８】図５に戻って、リードゲート１５は、Ｎチ
ャネルＭＯＳトランジスタ１７〜１９を含む。Ｎチャネ
ルＭＯＳトランジスタ１７，１９は接地電位ＧＮＤのラ
インと対応のリードデータ線ＲＤＬとの間に直列接続さ
れ、ＮチャネルＭＯＳトランジスタ１８，２０は接地電
位ＧＮＤのラインと対応のリードデータ線／ＲＤＬとの
間に直列接続される。ＮチャネルＭＯＳトランジスタ１
７，１８のゲートはそれぞれノードＮ２，Ｎ１に接続さ
れ、ＮチャネルＭＯＳトランジスタ１９，２０のゲート
はともに対応の列のリード列選択線ＲＣＳＬに接続され
る。リード列選択線ＲＣＳＬは、各センスアンプ＋入出
力制御回路８に対応して、センスアンプ帯ＳＡ２の８ｋ
個のセンスブロックＳＢに共通に設けられている。
ャネルＭＯＳトランジスタ１７〜１９を含む。Ｎチャネ
ルＭＯＳトランジスタ１７，１９は接地電位ＧＮＤのラ
インと対応のリードデータ線ＲＤＬとの間に直列接続さ
れ、ＮチャネルＭＯＳトランジスタ１８，２０は接地電
位ＧＮＤのラインと対応のリードデータ線／ＲＤＬとの
間に直列接続される。ＮチャネルＭＯＳトランジスタ１
７，１８のゲートはそれぞれノードＮ２，Ｎ１に接続さ
れ、ＮチャネルＭＯＳトランジスタ１９，２０のゲート
はともに対応の列のリード列選択線ＲＣＳＬに接続され
る。リード列選択線ＲＣＳＬは、各センスアンプ＋入出
力制御回路８に対応して、センスアンプ帯ＳＡ２の８ｋ
個のセンスブロックＳＢに共通に設けられている。
【００４９】読出動作時は、まずリードデータ線ＲＤ
Ｌ，／ＲＤＬが「Ｈ」レベル（電源電位ＶＣＣ）にプリ
チャージされる。行／列デコード回路３によってリード
列選択線ＲＣＳＬが選択レベルの「Ｈ」レベルにされる
と、ＮチャネルＭＯＳトランジスタ１９，２０が導通す
る。ノードＮ１，Ｎ２がそれぞれ「Ｈ」レベルおよび
「Ｌ」レベルの場合は、ＮチャネルＭＯＳトランジスタ
１８が導通するともにＮチャネルＭＯＳトランジスタ１
７が非導通になり、リードデータ線ＲＤＬ，／ＲＤＬが
それぞれ「Ｈ」レベルおよび「Ｌ」レベルになる。ノー
ドＮ１，Ｎ２がそれぞれ「Ｌ」レベルおよび「Ｈ」の場
合は、ＮチャネルＭＯＳトランジスタ１７が導通すると
もにＮチャネルＭＯＳトランジスタ１８が非導通にな
り、リードデータ線ＲＤＬ，／ＲＤＬがそれぞれ「Ｌ」
レベルおよび「Ｈ」レベルになる。
Ｌ，／ＲＤＬが「Ｈ」レベル（電源電位ＶＣＣ）にプリ
チャージされる。行／列デコード回路３によってリード
列選択線ＲＣＳＬが選択レベルの「Ｈ」レベルにされる
と、ＮチャネルＭＯＳトランジスタ１９，２０が導通す
る。ノードＮ１，Ｎ２がそれぞれ「Ｈ」レベルおよび
「Ｌ」レベルの場合は、ＮチャネルＭＯＳトランジスタ
１８が導通するともにＮチャネルＭＯＳトランジスタ１
７が非導通になり、リードデータ線ＲＤＬ，／ＲＤＬが
それぞれ「Ｈ」レベルおよび「Ｌ」レベルになる。ノー
ドＮ１，Ｎ２がそれぞれ「Ｌ」レベルおよび「Ｈ」の場
合は、ＮチャネルＭＯＳトランジスタ１７が導通すると
もにＮチャネルＭＯＳトランジスタ１８が非導通にな
り、リードデータ線ＲＤＬ，／ＲＤＬがそれぞれ「Ｌ」
レベルおよび「Ｈ」レベルになる。
【００５０】ライトゲート１６は、ＮチャネルＭＯＳト
ランジスタ２１〜２４を含む。ＮチャネルＭＯＳトラン
ジスタ２１，２３はノードＮ２と接地電位ＧＮＤのライ
ンとの間に直列接続され、ＮチャネルＭＯＳトランジス
タ２２，２４はノードＮ１と接地電位ＧＮＤのラインと
の間に直列接続される。ＮチャネルＭＯＳトランジスタ
２１，２２のゲートはともに対応の列のライト列選択線
ＷＣＳＬに接続される。ＮチャネルＭＯＳトランジスタ
２３，２４のゲートは、それぞれライトデータ線ＷＤ
Ｌ，／ＷＤＬに接続される。ライト列選択線ＷＣＳＬ
は、各センスアンプ＋入出力制御回路８に対応して、セ
ンスアンプ帯ＳＡ２の８ｋ個のセンスブロックＳＢに共
通に設けられている。
ランジスタ２１〜２４を含む。ＮチャネルＭＯＳトラン
ジスタ２１，２３はノードＮ２と接地電位ＧＮＤのライ
ンとの間に直列接続され、ＮチャネルＭＯＳトランジス
タ２２，２４はノードＮ１と接地電位ＧＮＤのラインと
の間に直列接続される。ＮチャネルＭＯＳトランジスタ
２１，２２のゲートはともに対応の列のライト列選択線
ＷＣＳＬに接続される。ＮチャネルＭＯＳトランジスタ
２３，２４のゲートは、それぞれライトデータ線ＷＤ
Ｌ，／ＷＤＬに接続される。ライト列選択線ＷＣＳＬ
は、各センスアンプ＋入出力制御回路８に対応して、セ
ンスアンプ帯ＳＡ２の８ｋ個のセンスブロックＳＢに共
通に設けられている。
【００５１】行／列デコード回路３によってライト列選
択線ＷＣＳＬが選択レベルの「Ｈ」レベルにされると、
ＮチャネルＭＯＳトランジスタ２１，２２が導通する。
ライトデータ線ＷＤＬ，／ＷＤＬがそれぞれ「Ｈ」レベ
ルおよび「Ｌ」レベルの場合は、ＮチャネルＭＯＳトラ
ンジスタ２３，２４のうちのＮチャネルＭＯＳトランジ
スタ２３が導通してノードＮ２が「Ｌ」レベルにされ、
ノードＮ１はセンスアンプ１４によって「Ｈ」レベルに
される。ライトデータ線ＷＤＬ，／ＷＤＬがそれぞれ
「Ｌ」レベルおよび「Ｈ」レベルの場合は、Ｎチャネル
ＭＯＳトランジスタ２３，２４のうちのＮチャネルＭＯ
Ｓトランジスタ２４が導通してノードＮ１が「Ｌ」レベ
ルにされ、ノードＮ２はセンスアンプ１４によって
「Ｈ」レベルにされる。
択線ＷＣＳＬが選択レベルの「Ｈ」レベルにされると、
ＮチャネルＭＯＳトランジスタ２１，２２が導通する。
ライトデータ線ＷＤＬ，／ＷＤＬがそれぞれ「Ｈ」レベ
ルおよび「Ｌ」レベルの場合は、ＮチャネルＭＯＳトラ
ンジスタ２３，２４のうちのＮチャネルＭＯＳトランジ
スタ２３が導通してノードＮ２が「Ｌ」レベルにされ、
ノードＮ１はセンスアンプ１４によって「Ｈ」レベルに
される。ライトデータ線ＷＤＬ，／ＷＤＬがそれぞれ
「Ｌ」レベルおよび「Ｈ」レベルの場合は、Ｎチャネル
ＭＯＳトランジスタ２３，２４のうちのＮチャネルＭＯ
Ｓトランジスタ２４が導通してノードＮ１が「Ｌ」レベ
ルにされ、ノードＮ２はセンスアンプ１４によって
「Ｈ」レベルにされる。
【００５２】センスアンプ帯ＳＡ１のセンスアンプ＋入
出力制御回路９は、センスアンプ帯ＳＡ２のセンスアン
プ＋入出力制御回路８から転送ゲート１０，１１および
メモリセルアレイＭＡ２用のビット線イコライズ回路１
３を除去したものである。センスアンプ帯ＳＡ３のセン
スアンプ＋入出力制御回路９は、センスアンプ帯ＳＡ２
のセンスアンプ＋入出力制御回路８から転送ゲート１
０，１１およびメモリセルアレイＭＡ１用のビット線イ
コライズ回路１２を除去したものである。なお、センス
アンプ帯ＳＡ１用の列選択線ＲＣＳＬ，ＷＣＳＬとセン
スアンプ帯ＳＡ３用の列選択線ＲＣＳＬ，ＷＣＳＬと
は、別個に設けられている。
出力制御回路９は、センスアンプ帯ＳＡ２のセンスアン
プ＋入出力制御回路８から転送ゲート１０，１１および
メモリセルアレイＭＡ２用のビット線イコライズ回路１
３を除去したものである。センスアンプ帯ＳＡ３のセン
スアンプ＋入出力制御回路９は、センスアンプ帯ＳＡ２
のセンスアンプ＋入出力制御回路８から転送ゲート１
０，１１およびメモリセルアレイＭＡ１用のビット線イ
コライズ回路１２を除去したものである。なお、センス
アンプ帯ＳＡ１用の列選択線ＲＣＳＬ，ＷＣＳＬとセン
スアンプ帯ＳＡ３用の列選択線ＲＣＳＬ，ＷＣＳＬと
は、別個に設けられている。
【００５３】各リードデータ線対ＲＤＬ，／ＲＤＬに
は、図８に示すように、データ線イコライズ回路３５お
よびリードアンプ４０が設けられている。データ線イコ
ライズ回路３５は、データ線イコライズ信号ＤＬＥＱが
活性化レベルの「Ｌ」レベルにされたことに応じて対応
のリードデータ線対ＲＤＬ，／ＲＤＬを「Ｈ」レベル
（電源電位ＶＣＣ）にイコライズする。
は、図８に示すように、データ線イコライズ回路３５お
よびリードアンプ４０が設けられている。データ線イコ
ライズ回路３５は、データ線イコライズ信号ＤＬＥＱが
活性化レベルの「Ｌ」レベルにされたことに応じて対応
のリードデータ線対ＲＤＬ，／ＲＤＬを「Ｈ」レベル
（電源電位ＶＣＣ）にイコライズする。
【００５４】すなわちデータ線イコライズ回路３５は、
ＰチャネルＭＯＳトランジスタ３６〜３８を含む。Ｐチ
ャネルＭＯＳトランジスタ３６，３７はリードデータ線
ＲＤＬと／ＲＤＬの間に直列接続され、ＰチャネルＭＯ
Ｓトランジスタ３８はリードデータ線ＲＤＬと／ＲＤＬ
の間に接続される。ＰチャネルＭＯＳトランジスタ３６
〜３８のゲートには、データ線イコライズ信号ＤＬＥＱ
が与えられる。ＰチャネルＭＯＳトランジスタ３６，３
７の間のノードには、電源電位ＶＣＣが与えられる。
ＰチャネルＭＯＳトランジスタ３６〜３８を含む。Ｐチ
ャネルＭＯＳトランジスタ３６，３７はリードデータ線
ＲＤＬと／ＲＤＬの間に直列接続され、ＰチャネルＭＯ
Ｓトランジスタ３８はリードデータ線ＲＤＬと／ＲＤＬ
の間に接続される。ＰチャネルＭＯＳトランジスタ３６
〜３８のゲートには、データ線イコライズ信号ＤＬＥＱ
が与えられる。ＰチャネルＭＯＳトランジスタ３６，３
７の間のノードには、電源電位ＶＣＣが与えられる。
【００５５】信号ＤＬＥＱが活性化レベルの「Ｌ」レベ
ルにされると、ＰチャネルＭＯＳトランジスタ３６〜３
８が導通してリードデータ線ＲＤＬ，／ＲＤＬがともに
電源電位ＶＣＣにされる。信号ＤＬＥＱが非活性化レベ
ルの「Ｈ」レベルにされると、ＰチャネルＭＯＳトラン
ジスタ３６〜３８が非導通になってリードデータ線ＲＤ
Ｌ，／ＲＤＬのイコライズが停止される。
ルにされると、ＰチャネルＭＯＳトランジスタ３６〜３
８が導通してリードデータ線ＲＤＬ，／ＲＤＬがともに
電源電位ＶＣＣにされる。信号ＤＬＥＱが非活性化レベ
ルの「Ｈ」レベルにされると、ＰチャネルＭＯＳトラン
ジスタ３６〜３８が非導通になってリードデータ線ＲＤ
Ｌ，／ＲＤＬのイコライズが停止される。
【００５６】リードアンプ４０は、プリアンプ活性化信
号ＰＡＥが活性化レベルの「Ｈ」レベルにされたことに
応じて活性化され、リードデータ線ＲＤＬと／ＲＤＬの
電位の高低を比較し、比較結果に応じた内部データ信号
ＲＤを出力する。
号ＰＡＥが活性化レベルの「Ｈ」レベルにされたことに
応じて活性化され、リードデータ線ＲＤＬと／ＲＤＬの
電位の高低を比較し、比較結果に応じた内部データ信号
ＲＤを出力する。
【００５７】すなわちリードアンプ４０は、図９に示す
ように、プリアンプ４１、ＯＲゲート４９，５０、ＮＡ
ＮＤゲート５１，５２およびインバータ５４を含み、Ｎ
ＡＮＤゲート５１，５２はフリップフロップ５３を構成
する。プリアンプ４１は、ＰチャネルＭＯＳトランジス
タ４２〜４５およびＮチャネルＭＯＳトランジスタ４６
〜４８を含む。ＰチャネルＭＯＳトランジスタ４２は、
リードデータ線／ＲＤＬとノードＮ４２との間に接続さ
れ、そのゲートはプリアンプ活性化信号ＰＡＥを受け
る。ＰチャネルＭＯＳトランジスタ４３は、リードデー
タ線ＲＤＬとノードＮ４３との間に接続され、そのゲー
トはプリアンプ活性化信号ＰＡＥを受ける。
ように、プリアンプ４１、ＯＲゲート４９，５０、ＮＡ
ＮＤゲート５１，５２およびインバータ５４を含み、Ｎ
ＡＮＤゲート５１，５２はフリップフロップ５３を構成
する。プリアンプ４１は、ＰチャネルＭＯＳトランジス
タ４２〜４５およびＮチャネルＭＯＳトランジスタ４６
〜４８を含む。ＰチャネルＭＯＳトランジスタ４２は、
リードデータ線／ＲＤＬとノードＮ４２との間に接続さ
れ、そのゲートはプリアンプ活性化信号ＰＡＥを受け
る。ＰチャネルＭＯＳトランジスタ４３は、リードデー
タ線ＲＤＬとノードＮ４３との間に接続され、そのゲー
トはプリアンプ活性化信号ＰＡＥを受ける。
【００５８】ＰチャネルＭＯＳトランジスタ４４，４５
は、電源電位ＶＣＣのラインとノードＮ４２，Ｎ４３と
の間にそれぞれ接続され、それらのゲートはそれぞれノ
ードＮ４３，Ｎ４２に接続される。ＮチャネルＭＯＳト
ランジスタ４６，４７は、それぞれノードＮ４２，Ｎ４
３とノードＮ４８との間に接続され、それらのゲートは
それぞれノードＮ４３，Ｎ４２に接続される。Ｎチャネ
ルＭＯＳトランジスタ４８は、ノードＮ４８と接地電位
ＧＮＤのラインとの間に接続され、そのゲートはプリア
ンプ活性化信号ＰＡＥを受ける。
は、電源電位ＶＣＣのラインとノードＮ４２，Ｎ４３と
の間にそれぞれ接続され、それらのゲートはそれぞれノ
ードＮ４３，Ｎ４２に接続される。ＮチャネルＭＯＳト
ランジスタ４６，４７は、それぞれノードＮ４２，Ｎ４
３とノードＮ４８との間に接続され、それらのゲートは
それぞれノードＮ４３，Ｎ４２に接続される。Ｎチャネ
ルＭＯＳトランジスタ４８は、ノードＮ４８と接地電位
ＧＮＤのラインとの間に接続され、そのゲートはプリア
ンプ活性化信号ＰＡＥを受ける。
【００５９】読出動作時は、まず信号ＰＡＥが非活性化
レベルの「Ｌ」レベルにされる。これにより、Ｐチャネ
ルＭＯＳトランジスタ４２，４３が導通してリードデー
タ線ＲＤＬ，／ＲＤＬの電位がそれぞれノードＮ４３，
Ｎ４２に取込まれるとともに、ＮチャネルＭＯＳトラン
ジスタ４８が非導通になってプリアンプ４１が非活性化
される。
レベルの「Ｌ」レベルにされる。これにより、Ｐチャネ
ルＭＯＳトランジスタ４２，４３が導通してリードデー
タ線ＲＤＬ，／ＲＤＬの電位がそれぞれノードＮ４３，
Ｎ４２に取込まれるとともに、ＮチャネルＭＯＳトラン
ジスタ４８が非導通になってプリアンプ４１が非活性化
される。
【００６０】次いで信号ＰＡＥが活性化レベルの「Ｈ」
レベルにされる。これにより、ＰチャネルＭＯＳトラン
ジスタ４２，４３が非導通になるとともにＮチャネルＭ
ＯＳトランジスタ４８が導通し、プリアンプ４１が活性
化される。ノードＮ４２の電位がノードＮ４３の電位よ
りも高い場合は、ＭＯＳトランジスタ４４，４７の抵抗
値がＭＯＳトランジスタ４５，４６の抵抗値よりも小さ
くなり、ノードＮ４２が「Ｈ」レベルに引上げられると
もにノードＮ４３が「Ｌ」レベルに引下げられる。ノー
ドＮ４３の電位がノードＮ４２の電位よりも高い場合
は、ＭＯＳトランジスタ４５，４６の抵抗値がＭＯＳト
ランジスタ４４，４７の抵抗値よりも小さくなり、ノー
ドＮ４３が「Ｈ」レベルに引上げられるとともにノード
Ｎ４２が「Ｌ」レベルに引下げられる。
レベルにされる。これにより、ＰチャネルＭＯＳトラン
ジスタ４２，４３が非導通になるとともにＮチャネルＭ
ＯＳトランジスタ４８が導通し、プリアンプ４１が活性
化される。ノードＮ４２の電位がノードＮ４３の電位よ
りも高い場合は、ＭＯＳトランジスタ４４，４７の抵抗
値がＭＯＳトランジスタ４５，４６の抵抗値よりも小さ
くなり、ノードＮ４２が「Ｈ」レベルに引上げられると
もにノードＮ４３が「Ｌ」レベルに引下げられる。ノー
ドＮ４３の電位がノードＮ４２の電位よりも高い場合
は、ＭＯＳトランジスタ４５，４６の抵抗値がＭＯＳト
ランジスタ４４，４７の抵抗値よりも小さくなり、ノー
ドＮ４３が「Ｈ」レベルに引上げられるとともにノード
Ｎ４２が「Ｌ」レベルに引下げられる。
【００６１】ノードＮ４２，Ｎ４３は、それぞれＯＲゲ
ート５０，４９の一方入力ノードに接続される。プリア
ンプ活性化信号ＰＡＥは、インバータ５４を介してＯＲ
ゲート４９，５０の他方入力ノードに入力される。ＯＲ
ゲート４９，５０の出力信号は、それぞれフリップフロ
ップ５３のセット端子５３ａおよびリセット端子５３ｂ
に入力される。フリップフロップ５３の出力信号は、リ
ードアンプ４２の出力信号ＲＤとなる。フリップフロッ
プ５３は、読出動作ごとに、リセット信号（図示せず）
によりリセットされるものとする。
ート５０，４９の一方入力ノードに接続される。プリア
ンプ活性化信号ＰＡＥは、インバータ５４を介してＯＲ
ゲート４９，５０の他方入力ノードに入力される。ＯＲ
ゲート４９，５０の出力信号は、それぞれフリップフロ
ップ５３のセット端子５３ａおよびリセット端子５３ｂ
に入力される。フリップフロップ５３の出力信号は、リ
ードアンプ４２の出力信号ＲＤとなる。フリップフロッ
プ５３は、読出動作ごとに、リセット信号（図示せず）
によりリセットされるものとする。
【００６２】読出動作時は、まず信号ＰＡＥが非活性化
レベルの「Ｌ」レベルにされる。これにより、ＯＲゲー
ト４９，５０の出力信号はともに「Ｈ」レベルに固定さ
れる。次いで信号ＰＡＥが活性化レベルの「Ｈ」レベル
にされる。これにより、ノードＮ４２，Ｎ４３のレベル
がそれぞれフリップフロップ５３のリセット端子５３ｂ
およびセット端子５３ａに与えられる。ノードＮ４２，
Ｎ４３がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの場
合は、フリップフロップ５３がセットされ、内部データ
信号ＲＤが「Ｈ」レベルになる。ノードＮ４２，Ｎ４３
がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合は、
フリップフロップ５３がリセットされて内部データ信号
ＲＤが「Ｌ」レベルになる。内部データ信号ＲＤは、入
出力バッファにより、読出データ信号Ｑとして外部に出
力される。
レベルの「Ｌ」レベルにされる。これにより、ＯＲゲー
ト４９，５０の出力信号はともに「Ｈ」レベルに固定さ
れる。次いで信号ＰＡＥが活性化レベルの「Ｈ」レベル
にされる。これにより、ノードＮ４２，Ｎ４３のレベル
がそれぞれフリップフロップ５３のリセット端子５３ｂ
およびセット端子５３ａに与えられる。ノードＮ４２，
Ｎ４３がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの場
合は、フリップフロップ５３がセットされ、内部データ
信号ＲＤが「Ｈ」レベルになる。ノードＮ４２，Ｎ４３
がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合は、
フリップフロップ５３がリセットされて内部データ信号
ＲＤが「Ｌ」レベルになる。内部データ信号ＲＤは、入
出力バッファにより、読出データ信号Ｑとして外部に出
力される。
【００６３】各ライトデータ線対ＷＤＬ，／ＷＤＬに
は、図１０に示すように、ライトドライバ６０が設けら
れている。ライトドライバ６０は、ＮＡＮＤゲート６
１，６２およびインバータ６３〜６５を含む。入出力バ
ッファによって外部データ信号Ｄに基づいて生成された
書込データ信号ＷＤは、ＮＡＮＤゲート６１の一方入力
ノードに入力されるとともに、インバータ６３を介して
ＮＡＮＤゲート６２の一方入力ノードに入力される。ラ
イトドライバ活性化信号ＷＤＥは、ＮＡＮＤゲート６
１，６２の他方入力ノードに入力される。ＮＡＮＤゲー
ト６１の出力信号は、インバータ６４で反転されてライ
トデータ線ＷＤＬに与えられる。ＮＡＮＤゲート６２の
出力信号は、インバータ６５で反転されてライトデータ
線／ＷＤＬに与えられる。
は、図１０に示すように、ライトドライバ６０が設けら
れている。ライトドライバ６０は、ＮＡＮＤゲート６
１，６２およびインバータ６３〜６５を含む。入出力バ
ッファによって外部データ信号Ｄに基づいて生成された
書込データ信号ＷＤは、ＮＡＮＤゲート６１の一方入力
ノードに入力されるとともに、インバータ６３を介して
ＮＡＮＤゲート６２の一方入力ノードに入力される。ラ
イトドライバ活性化信号ＷＤＥは、ＮＡＮＤゲート６
１，６２の他方入力ノードに入力される。ＮＡＮＤゲー
ト６１の出力信号は、インバータ６４で反転されてライ
トデータ線ＷＤＬに与えられる。ＮＡＮＤゲート６２の
出力信号は、インバータ６５で反転されてライトデータ
線／ＷＤＬに与えられる。
【００６４】書込動作時であり、かつ対応のライトマス
ク信号ＷＭが非活性化レベルの「Ｌ」レベルであるとき
は、信号ＷＤＥが活性化レベルの「Ｈ」レベルにされ、
ＮＡＮＤゲート６１，６２の各々はインバータとして動
作する。信号ＷＤが「Ｈ」レベルの場合はライトデータ
線ＷＤＬ，／ＷＤＬがそれぞれ「Ｈ」レベルおよび
「Ｌ」レベルにされ、信号ＷＤが「Ｌ」レベルの場合は
ライトデータ線ＷＤＬ，／ＷＤＬがそれぞれ「Ｌ」レベ
ルおよび「Ｈ」レベルにされる。
ク信号ＷＭが非活性化レベルの「Ｌ」レベルであるとき
は、信号ＷＤＥが活性化レベルの「Ｈ」レベルにされ、
ＮＡＮＤゲート６１，６２の各々はインバータとして動
作する。信号ＷＤが「Ｈ」レベルの場合はライトデータ
線ＷＤＬ，／ＷＤＬがそれぞれ「Ｈ」レベルおよび
「Ｌ」レベルにされ、信号ＷＤが「Ｌ」レベルの場合は
ライトデータ線ＷＤＬ，／ＷＤＬがそれぞれ「Ｌ」レベ
ルおよび「Ｈ」レベルにされる。
【００６５】書込動作時以外のとき、および書込動作時
であっても対応のライトマスク信号ＷＭが活性化レベル
の「Ｈ」レベルにされているときは、信号ＷＤＥが非活
性化レベルの「Ｌ」レベルにされる。これにより、ＮＡ
ＮＤゲート６１，６２の出力ノードがともに「Ｈ」レベ
ルに固定され、ライトデータ線ＷＤＬ，／ＷＤＬがとも
に「Ｌ」レベルに固定される。ライトデータ線ＷＤＬ，
／ＷＤＬがともに「Ｌ」レベルにされると、図５のＮチ
ャネルＭＯＳトランジスタ２３，２４がともに非導通に
なり、ライト列選択線ＷＣＳＬが選択レベルの「Ｈ」レ
ベルにされてもデータ信号の書換は行なわれない。
であっても対応のライトマスク信号ＷＭが活性化レベル
の「Ｈ」レベルにされているときは、信号ＷＤＥが非活
性化レベルの「Ｌ」レベルにされる。これにより、ＮＡ
ＮＤゲート６１，６２の出力ノードがともに「Ｈ」レベ
ルに固定され、ライトデータ線ＷＤＬ，／ＷＤＬがとも
に「Ｌ」レベルに固定される。ライトデータ線ＷＤＬ，
／ＷＤＬがともに「Ｌ」レベルにされると、図５のＮチ
ャネルＭＯＳトランジスタ２３，２４がともに非導通に
なり、ライト列選択線ＷＣＳＬが選択レベルの「Ｈ」レ
ベルにされてもデータ信号の書換は行なわれない。
【００６６】図１１は、図１〜図１０で示したＤＲＡＭ
１の読出動作を示すタイムチャートである。ただし、メ
モリセルアレイＭＡ１およびセンスアンプ帯ＳＡ２が選
択されたものとし、１つのデータ信号の読出についての
み説明する。
１の読出動作を示すタイムチャートである。ただし、メ
モリセルアレイＭＡ１およびセンスアンプ帯ＳＡ２が選
択されたものとし、１つのデータ信号の読出についての
み説明する。
【００６７】まず、ある時刻ｔ１において、ビット線イ
コライズ信号ＢＬＥＱＬが「Ｌ」レベルから「Ｈ」レベ
ルに立上げられるとともにアレイ選択信号ＢＬＩＲが
「Ｈ」レベルから「Ｌ」レベルに立下げられる。これに
より、図５のビット線イコライズ回路１２が非活性化さ
れるとともに転送ゲート１１の１対のＮチャネルＭＯＳ
トランジスタが非導通になる。
コライズ信号ＢＬＥＱＬが「Ｌ」レベルから「Ｈ」レベ
ルに立上げられるとともにアレイ選択信号ＢＬＩＲが
「Ｈ」レベルから「Ｌ」レベルに立下げられる。これに
より、図５のビット線イコライズ回路１２が非活性化さ
れるとともに転送ゲート１１の１対のＮチャネルＭＯＳ
トランジスタが非導通になる。
【００６８】次に、時刻ｔ２において、行アドレス信号
ＲＡ０〜ＲＡｍに応じた行のワード線ＷＬが選択レベル
の「Ｈ」レベルに立上げられ、その行の各メモリセルＭ
Ｃが活性化されて各ビット線対ＢＬ，／ＢＬ間に微小電
位差が発生する。次いで時刻ｔ３において、センスアン
プ活性化信号ＳＥが「Ｌ」レベルから「Ｈ」レベルに立
上げられるとともに信号／ＳＥが「Ｈ」レベルから
「Ｌ」レベルに立下げられてセンスアンプ１４が活性化
され、ビット線（たとえばＢＬ）が「Ｈ」レベルにされ
るとともにビット線（この場合は／ＢＬ）が「Ｌ」レベ
ルにされる。たとえばビット線ＢＬ，／ＢＬがそれぞれ
「Ｈ」レベルおよび「Ｌ」レベルにされると、図５のＮ
チャネルＭＯＳトランジスタ１７が非導通になるととも
にＮチャネルＭＯＳトランジスタ１８が導通する。
ＲＡ０〜ＲＡｍに応じた行のワード線ＷＬが選択レベル
の「Ｈ」レベルに立上げられ、その行の各メモリセルＭ
Ｃが活性化されて各ビット線対ＢＬ，／ＢＬ間に微小電
位差が発生する。次いで時刻ｔ３において、センスアン
プ活性化信号ＳＥが「Ｌ」レベルから「Ｈ」レベルに立
上げられるとともに信号／ＳＥが「Ｈ」レベルから
「Ｌ」レベルに立下げられてセンスアンプ１４が活性化
され、ビット線（たとえばＢＬ）が「Ｈ」レベルにされ
るとともにビット線（この場合は／ＢＬ）が「Ｌ」レベ
ルにされる。たとえばビット線ＢＬ，／ＢＬがそれぞれ
「Ｈ」レベルおよび「Ｌ」レベルにされると、図５のＮ
チャネルＭＯＳトランジスタ１７が非導通になるととも
にＮチャネルＭＯＳトランジスタ１８が導通する。
【００６９】次に、時刻ｔ４において、データ線イコラ
イズ信号ＤＬＥＱが「Ｌ」レベルから「Ｈ」レベルに立
上げられ、図８のデータ線イコライズ回路３５が非活性
化されてリードデータ線対ＲＤＬ，／ＲＤＬのイコライ
ズが停止される。次いで、時刻ｔ５において、列アドレ
ス信号ＣＡ０〜ＣＡｍに応じた列のリード列選択線ＲＣ
ＳＬが選択レベルの「Ｈ」レベルに立上げられ、図５の
ＮチャネルＭＯＳトランジスタ１９，２０が導通し、リ
ードデータ線／ＲＤＬからＮチャネルＭＯＳトランジス
タ２０，１８を介して接地電位ＧＮＤのラインに電流が
流出し、リードデータ線／ＲＤＬの電位が徐々に低下す
る。
イズ信号ＤＬＥＱが「Ｌ」レベルから「Ｈ」レベルに立
上げられ、図８のデータ線イコライズ回路３５が非活性
化されてリードデータ線対ＲＤＬ，／ＲＤＬのイコライ
ズが停止される。次いで、時刻ｔ５において、列アドレ
ス信号ＣＡ０〜ＣＡｍに応じた列のリード列選択線ＲＣ
ＳＬが選択レベルの「Ｈ」レベルに立上げられ、図５の
ＮチャネルＭＯＳトランジスタ１９，２０が導通し、リ
ードデータ線／ＲＤＬからＮチャネルＭＯＳトランジス
タ２０，１８を介して接地電位ＧＮＤのラインに電流が
流出し、リードデータ線／ＲＤＬの電位が徐々に低下す
る。
【００７０】次に、時刻ｔ６において、リード列選択線
ＲＣＳＬが非選択レベルの「Ｌ」レベルに立下げられ、
ＮチャネルＭＯＳトランジスタ１９，２０が非導通にさ
れてリードデータ線対ＲＤＬ，／ＲＤＬと接地電位ＧＮ
Ｄのラインとが切離される。また、プリアンプ活性化信
号ＰＡＥが所定時間だけパルス的に「Ｈ」レベルにさ
れ、リードアンプ４０が活性化されて読出データ信号Ｒ
Ｄのレベルが確定する。次いで時刻ｔ７においてデータ
線イコライズ信号ＤＬＥＱが活性化レベルの「Ｌ」レベ
ルに立下げられ、リードデータ線ＲＤＬ，／ＲＤＬが電
源電位ＶＣＣにプリチャージされて、１回の読出動作が
終了する。
ＲＣＳＬが非選択レベルの「Ｌ」レベルに立下げられ、
ＮチャネルＭＯＳトランジスタ１９，２０が非導通にさ
れてリードデータ線対ＲＤＬ，／ＲＤＬと接地電位ＧＮ
Ｄのラインとが切離される。また、プリアンプ活性化信
号ＰＡＥが所定時間だけパルス的に「Ｈ」レベルにさ
れ、リードアンプ４０が活性化されて読出データ信号Ｒ
Ｄのレベルが確定する。次いで時刻ｔ７においてデータ
線イコライズ信号ＤＬＥＱが活性化レベルの「Ｌ」レベ
ルに立下げられ、リードデータ線ＲＤＬ，／ＲＤＬが電
源電位ＶＣＣにプリチャージされて、１回の読出動作が
終了する。
【００７１】図１２は、図１〜図１０に示したＤＲＡＭ
１の書込動作を示すタイムチャートである。ただし、メ
モリセルアレイＭＡ１およびセンスアンプ帯ＳＡ２が選
択されたものとし、１つのデータ信号の書込についての
み説明する。またライトマスク信号ＷＭは、「Ｌ」レベ
ルに固定されているものとする。
１の書込動作を示すタイムチャートである。ただし、メ
モリセルアレイＭＡ１およびセンスアンプ帯ＳＡ２が選
択されたものとし、１つのデータ信号の書込についての
み説明する。またライトマスク信号ＷＭは、「Ｌ」レベ
ルに固定されているものとする。
【００７２】まず、図１１で示した時刻ｔ１〜ｔ３にお
ける読出動作と同様にして、図５のビット線イコライズ
回路１２が非活性化され、転送ゲート１１の１対のＮチ
ャネルＭＯＳトランジスタが非導通にされ、ワード線Ｗ
Ｌが選択レベルの「Ｈ」レベルにされ、センスアンプ１
４が活性化されてビット線対ＢＬ，／ＢＬ間の電位差が
電源電位ＶＣＣに増幅される。
ける読出動作と同様にして、図５のビット線イコライズ
回路１２が非活性化され、転送ゲート１１の１対のＮチ
ャネルＭＯＳトランジスタが非導通にされ、ワード線Ｗ
Ｌが選択レベルの「Ｈ」レベルにされ、センスアンプ１
４が活性化されてビット線対ＢＬ，／ＢＬ間の電位差が
電源電位ＶＣＣに増幅される。
【００７３】次いで時刻ｔ１１において、書込データ信
号ＷＤのレベルが確定するとともにライトデータ線ＷＤ
Ｌ，／ＷＤＬのレベルが確定する。たとえば、ライトデ
ータ線ＷＤＬ，／ＷＤＬが、それぞれ「Ｈ」レベルおよ
び「Ｌ」レベルにされたものとする。これにより、図５
のＮチャネルＭＯＳトランジスタ２３が導通するととも
にＮチャネルＭＯＳトランジスタ２４が非導通になる。
号ＷＤのレベルが確定するとともにライトデータ線ＷＤ
Ｌ，／ＷＤＬのレベルが確定する。たとえば、ライトデ
ータ線ＷＤＬ，／ＷＤＬが、それぞれ「Ｈ」レベルおよ
び「Ｌ」レベルにされたものとする。これにより、図５
のＮチャネルＭＯＳトランジスタ２３が導通するととも
にＮチャネルＭＯＳトランジスタ２４が非導通になる。
【００７４】次に、時刻ｔ１２において、列アドレス信
号ＣＡ０〜ＣＡｍに応じた列のライト列選択線ＷＣＳＬ
が所定時間だけ選択レベルの「Ｈ」レベルにされ、図５
のＮチャネルＭＯＳトランジスタ２１，２２が導通す
る。これにより、ビット線／ＢＬがＮチャネルＭＯＳト
ランジスタ２１，２３を介して接地され、センスアンプ
１４によってビット線ＢＬ，／ＢＬがそれぞれ「Ｈ」レ
ベルおよび「Ｌ」レベルにされる。この後、ワード線Ｗ
Ｌが非選択レベルの「Ｌ」レベルにされ、センスアンプ
１４が非活性化され、ビット線イコライズ回路１２が活
性化されて、書込動作が終了する。
号ＣＡ０〜ＣＡｍに応じた列のライト列選択線ＷＣＳＬ
が所定時間だけ選択レベルの「Ｈ」レベルにされ、図５
のＮチャネルＭＯＳトランジスタ２１，２２が導通す
る。これにより、ビット線／ＢＬがＮチャネルＭＯＳト
ランジスタ２１，２３を介して接地され、センスアンプ
１４によってビット線ＢＬ，／ＢＬがそれぞれ「Ｈ」レ
ベルおよび「Ｌ」レベルにされる。この後、ワード線Ｗ
Ｌが非選択レベルの「Ｌ」レベルにされ、センスアンプ
１４が非活性化され、ビット線イコライズ回路１２が活
性化されて、書込動作が終了する。
【００７５】図１３は、図１〜図１０に示したＤＲＡＭ
１の書込動作を示す他のタイムチャートである。ただ
し、メモリセルアレイＭＡ１およびセンスアンプ帯ＳＡ
２が選択されたものとし、１つのデータ信号の書込につ
いてのみ説明する。初期状態は、図１２で説明した書込
動作と同じである。
１の書込動作を示す他のタイムチャートである。ただ
し、メモリセルアレイＭＡ１およびセンスアンプ帯ＳＡ
２が選択されたものとし、１つのデータ信号の書込につ
いてのみ説明する。初期状態は、図１２で説明した書込
動作と同じである。
【００７６】まず時刻ｔ１１において、ライトマスク信
号ＷＭが活性化レベルの「Ｈ」レベルに立上げられてラ
イトドライバ活性化信号ＷＤＥが非活性化レベルの
「Ｌ」レベルに立下げられる。また、書込データ信号Ｗ
Ｄのレベルが確定するが、ライトドライバ活性化信号Ｗ
ＤＥが「Ｌ」レベルにされているので、図１０のライト
ドライバ６０が非活性化されてライトデータ線ＷＤＬ，
／ＷＤＬがともに「Ｌ」レベルに固定され、図５のＮチ
ャネルＭＯＳトランジスタ２３，２４がともに非導通に
なる。
号ＷＭが活性化レベルの「Ｈ」レベルに立上げられてラ
イトドライバ活性化信号ＷＤＥが非活性化レベルの
「Ｌ」レベルに立下げられる。また、書込データ信号Ｗ
Ｄのレベルが確定するが、ライトドライバ活性化信号Ｗ
ＤＥが「Ｌ」レベルにされているので、図１０のライト
ドライバ６０が非活性化されてライトデータ線ＷＤＬ，
／ＷＤＬがともに「Ｌ」レベルに固定され、図５のＮチ
ャネルＭＯＳトランジスタ２３，２４がともに非導通に
なる。
【００７７】次に、時刻ｔ１２において、ライト列選択
線ＷＣＳＬが所定時間だけパルス的に「Ｈ」レベルに立
上げられて図５のＮチャネルＭＯＳトランジスタ２１，
２２が導通するが、ＮチャネルＭＯＳトランジスタ２
３，２４が非導通になっているので、ビット線ＢＬ，／
ＢＬのレベルは変化せず、データの書換は行なわれな
い。この後、ワード線ＷＬが非選択レベルの「Ｌ」レベ
ルにされ、センスアンプ１４が非活性化され、ビット線
イコライズ回路１２が活性化されて、書込動作が終了す
る。
線ＷＣＳＬが所定時間だけパルス的に「Ｈ」レベルに立
上げられて図５のＮチャネルＭＯＳトランジスタ２１，
２２が導通するが、ＮチャネルＭＯＳトランジスタ２
３，２４が非導通になっているので、ビット線ＢＬ，／
ＢＬのレベルは変化せず、データの書換は行なわれな
い。この後、ワード線ＷＬが非選択レベルの「Ｌ」レベ
ルにされ、センスアンプ１４が非活性化され、ビット線
イコライズ回路１２が活性化されて、書込動作が終了す
る。
【００７８】この実施の形態１では、リードゲート１５
およびライトゲート１６をともにゲート受けタイプにし
たので、リードデータ線対ＲＤＬ，／ＲＤＬとビット線
対ＢＬ，／ＢＬとが直接接続されず、ライトデータ線対
ＷＤＬ，／ＷＤＬとビット線対ＢＬ，／ＢＬとが直接接
続されることもない。したがって、データ線対ＲＤＬ，
／ＲＤＬ；ＷＤＬ，／ＷＤＬに生じたノイズによってビ
ット線対ＢＬ，／ＢＬのデータ信号が破壊されることが
ない。
およびライトゲート１６をともにゲート受けタイプにし
たので、リードデータ線対ＲＤＬ，／ＲＤＬとビット線
対ＢＬ，／ＢＬとが直接接続されず、ライトデータ線対
ＷＤＬ，／ＷＤＬとビット線対ＢＬ，／ＢＬとが直接接
続されることもない。したがって、データ線対ＲＤＬ，
／ＲＤＬ；ＷＤＬ，／ＷＤＬに生じたノイズによってビ
ット線対ＢＬ，／ＢＬのデータ信号が破壊されることが
ない。
【００７９】また、書込動作時はライトデータ線ＷＤ
Ｌ，／ＷＤＬをプリチャージしないので、書込動作毎に
グローバルＩＯ線対ＧＩＯ，／ＧＩＯを電源電位ＶＣＣ
にプリチャージしていた従来に比べ、書込動作の高速化
を図ることができる。
Ｌ，／ＷＤＬをプリチャージしないので、書込動作毎に
グローバルＩＯ線対ＧＩＯ，／ＧＩＯを電源電位ＶＣＣ
にプリチャージしていた従来に比べ、書込動作の高速化
を図ることができる。
【００８０】また、ライトマスク信号ＷＭを「Ｈ」レベ
ルにしてデータの書換を禁止する場合は、ライトデータ
線ＷＤＬ，／ＷＤＬをともに「Ｌ」レベルにしてライト
ゲート１６のＮチャネルＭＯＳトランジスタ２３，２４
を非導通にするので、ライトデータ線対ＷＤＬ，／ＷＤ
Ｌおよびビット線対ＢＬ，／ＢＬから電流が流出するこ
とがない。したがって、消費電流の低減化を図ることが
できる。また、これらの効果により、センスアンプ１４
の動作の安定化を図ることができる。
ルにしてデータの書換を禁止する場合は、ライトデータ
線ＷＤＬ，／ＷＤＬをともに「Ｌ」レベルにしてライト
ゲート１６のＮチャネルＭＯＳトランジスタ２３，２４
を非導通にするので、ライトデータ線対ＷＤＬ，／ＷＤ
Ｌおよびビット線対ＢＬ，／ＢＬから電流が流出するこ
とがない。したがって、消費電流の低減化を図ることが
できる。また、これらの効果により、センスアンプ１４
の動作の安定化を図ることができる。
【００８１】なお、図５のライトゲート１６では、ノー
ドＮ１と接地電位ＧＮＤのラインとの間にＮチャネルＭ
ＯＳトランジスタ２２，２４を直列接続するとともに、
ノードＮ２と接地電位ＧＮＤのラインとの間にＮチャネ
ルＭＯＳトランジスタ２１，２３を直列接続したが、図
１４に示すように、ノードＮ１と接地電位ＧＮＤのライ
ンとの間にＮチャネルＭＯＳトランジスタ２４，２２を
直列接続するとともに、ノードＮ２と接地電位ＧＮＤの
ラインとの間にＮチャネルＭＯＳトランジスタ２３，２
１を直列接続しても同じ効果が得られることは言うまで
もない。
ドＮ１と接地電位ＧＮＤのラインとの間にＮチャネルＭ
ＯＳトランジスタ２２，２４を直列接続するとともに、
ノードＮ２と接地電位ＧＮＤのラインとの間にＮチャネ
ルＭＯＳトランジスタ２１，２３を直列接続したが、図
１４に示すように、ノードＮ１と接地電位ＧＮＤのライ
ンとの間にＮチャネルＭＯＳトランジスタ２４，２２を
直列接続するとともに、ノードＮ２と接地電位ＧＮＤの
ラインとの間にＮチャネルＭＯＳトランジスタ２３，２
１を直列接続しても同じ効果が得られることは言うまで
もない。
【００８２】［実施の形態２］図１５は、この発明の実
施の形態２によるＤＲＡＭの要部を示す回路ブロック図
であって、図５と対比される図である。図１５を参照し
て、このＤＲＡＭが実施の形態１のＤＲＡＭ１と異なる
点は、ライトゲート１６がライトゲート７０で置換され
るとともに、ライト列選択線ＷＣＳＬがライト列選択線
／ＷＣＳＬで置換されている点である。列アドレス信号
ＣＡ０〜ＣＡｍに応じた列のライト列選択線／ＷＣＳＬ
は、行／列デコード回路３によって選択レベルの「Ｌ」
レベルに立下げられる。
施の形態２によるＤＲＡＭの要部を示す回路ブロック図
であって、図５と対比される図である。図１５を参照し
て、このＤＲＡＭが実施の形態１のＤＲＡＭ１と異なる
点は、ライトゲート１６がライトゲート７０で置換され
るとともに、ライト列選択線ＷＣＳＬがライト列選択線
／ＷＣＳＬで置換されている点である。列アドレス信号
ＣＡ０〜ＣＡｍに応じた列のライト列選択線／ＷＣＳＬ
は、行／列デコード回路３によって選択レベルの「Ｌ」
レベルに立下げられる。
【００８３】ライトゲート７０は、ＰチャネルＭＯＳト
ランジスタ７１〜７４を含む。ＰチャネルＭＯＳトラン
ジスタ７１，７３はノードＮ２と電源電位ＶＣＣのライ
ンとの間に直列接続され、ＰチャネルＭＯＳトランジス
タ７２，７４はノードＮ１と電源電位ＶＣＣのラインと
の間に直列接続される。ＰチャネルＭＯＳトランジスタ
７１，７２のゲートはともにライト列選択線／ＷＣＳＬ
に接続され、ＰチャネルＭＯＳトランジスタ７３，７４
のゲートはそれぞれライトデータ線ＷＤＬ，／ＷＤＬに
接続される。
ランジスタ７１〜７４を含む。ＰチャネルＭＯＳトラン
ジスタ７１，７３はノードＮ２と電源電位ＶＣＣのライ
ンとの間に直列接続され、ＰチャネルＭＯＳトランジス
タ７２，７４はノードＮ１と電源電位ＶＣＣのラインと
の間に直列接続される。ＰチャネルＭＯＳトランジスタ
７１，７２のゲートはともにライト列選択線／ＷＣＳＬ
に接続され、ＰチャネルＭＯＳトランジスタ７３，７４
のゲートはそれぞれライトデータ線ＷＤＬ，／ＷＤＬに
接続される。
【００８４】行／列デコード回路３によってライト列選
択線／ＷＣＳＬが選択レベルの「Ｌ」レベルにされる
と、ＰチャネルＭＯＳトランジスタ７１，７２が導通す
る。ライトデータ線ＷＤＬ，／ＷＤＬがそれぞれ「Ｈ」
レベルおよび「Ｌ」レベルである場合は、ＰチャネルＭ
ＯＳトランジスタ７３，７４のうちのＰチャネルＭＯＳ
トランジスタ７４が導通してノードＮ１が「Ｈ」レベル
にされ、ノードＮ２はセンスアンプ１４によって「Ｌ」
レベルにされる。ライトデータ線ＷＤＬ，／ＷＤＬがそ
れぞれ「Ｌ」レベルおよび「Ｈ」レベルである場合は、
ＰチャネルＭＯＳトランジスタ７３，７４のうちのＰチ
ャネルＭＯＳトランジスタ７３が導通してノードＮ２が
「Ｈ」レベルにされ、ノードＮ１はセンスアンプ１４に
よって「Ｌ」レベルにされる。
択線／ＷＣＳＬが選択レベルの「Ｌ」レベルにされる
と、ＰチャネルＭＯＳトランジスタ７１，７２が導通す
る。ライトデータ線ＷＤＬ，／ＷＤＬがそれぞれ「Ｈ」
レベルおよび「Ｌ」レベルである場合は、ＰチャネルＭ
ＯＳトランジスタ７３，７４のうちのＰチャネルＭＯＳ
トランジスタ７４が導通してノードＮ１が「Ｈ」レベル
にされ、ノードＮ２はセンスアンプ１４によって「Ｌ」
レベルにされる。ライトデータ線ＷＤＬ，／ＷＤＬがそ
れぞれ「Ｌ」レベルおよび「Ｈ」レベルである場合は、
ＰチャネルＭＯＳトランジスタ７３，７４のうちのＰチ
ャネルＭＯＳトランジスタ７３が導通してノードＮ２が
「Ｈ」レベルにされ、ノードＮ１はセンスアンプ１４に
よって「Ｌ」レベルにされる。
【００８５】また、このＤＲＡＭでは、ライトドライバ
６０がライトドライバ７５で置換されている。ライトド
ライバ７５は、図１６に示すように、ライトドライバ６
０にインバータ７６，７７を追加したものである。イン
バータ７６は、インバータ６４の出力信号を反転させて
ライトデータ線／ＷＤＬに与える。インバータ７７は、
インバータ６５の出力信号を反転させてライトデータ線
ＷＤＬに与える。
６０がライトドライバ７５で置換されている。ライトド
ライバ７５は、図１６に示すように、ライトドライバ６
０にインバータ７６，７７を追加したものである。イン
バータ７６は、インバータ６４の出力信号を反転させて
ライトデータ線／ＷＤＬに与える。インバータ７７は、
インバータ６５の出力信号を反転させてライトデータ線
ＷＤＬに与える。
【００８６】書込動作時であり、かつライトマスク信号
ＷＭが非活性化レベルの「Ｌ」レベルであるときは、信
号ＷＤＥが活性化レベルの「Ｈ」レベルにされ、ＮＡＮ
Ｄゲート６１，６２はインバータとして動作する。信号
ＷＤが「Ｈ」レベルの場合はライトデータ線ＷＤＬ，／
ＷＤＬがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにさ
れ、信号ＷＤが「Ｌ」レベルの場合はライトデータ線Ｗ
ＤＬ，／ＷＤＬがそれぞれ「Ｌ」レベルおよび「Ｈ」レ
ベルにされる。
ＷＭが非活性化レベルの「Ｌ」レベルであるときは、信
号ＷＤＥが活性化レベルの「Ｈ」レベルにされ、ＮＡＮ
Ｄゲート６１，６２はインバータとして動作する。信号
ＷＤが「Ｈ」レベルの場合はライトデータ線ＷＤＬ，／
ＷＤＬがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにさ
れ、信号ＷＤが「Ｌ」レベルの場合はライトデータ線Ｗ
ＤＬ，／ＷＤＬがそれぞれ「Ｌ」レベルおよび「Ｈ」レ
ベルにされる。
【００８７】書込動作時以外のとき、および書込動作時
であってもライトマスク信号ＷＭが活性化レベルの
「Ｈ」レベルにされているときは、信号ＷＤＥが非活性
化レベルの「Ｌ」レベルにされ、ＮＡＮＤゲート６１，
６２の出力ノードがともに「Ｈ」レベルに固定され、ラ
イトデータ線ＷＤＬ，／ＷＤＬがともに「Ｈ」レベルに
固定される。ライトデータ線ＷＤＬ，／ＷＤＬがともに
「Ｈ」レベルにされると、図１５のＰチャネルＭＯＳト
ランジスタ７３，７４がともに非導通になり、ライト列
選択線／ＷＣＳＬが選択レベルの「Ｌ」レベルにされて
もデータ信号の書換は行なわれない。
であってもライトマスク信号ＷＭが活性化レベルの
「Ｈ」レベルにされているときは、信号ＷＤＥが非活性
化レベルの「Ｌ」レベルにされ、ＮＡＮＤゲート６１，
６２の出力ノードがともに「Ｈ」レベルに固定され、ラ
イトデータ線ＷＤＬ，／ＷＤＬがともに「Ｈ」レベルに
固定される。ライトデータ線ＷＤＬ，／ＷＤＬがともに
「Ｈ」レベルにされると、図１５のＰチャネルＭＯＳト
ランジスタ７３，７４がともに非導通になり、ライト列
選択線／ＷＣＳＬが選択レベルの「Ｌ」レベルにされて
もデータ信号の書換は行なわれない。
【００８８】図１７は、図１５および図１６に示される
ＤＲＡＭの書込動作を示すタイムチャートである。ただ
し、ライトマスク信号ＷＭは「Ｌ」レベルに固定されて
いるものとする。
ＤＲＡＭの書込動作を示すタイムチャートである。ただ
し、ライトマスク信号ＷＭは「Ｌ」レベルに固定されて
いるものとする。
【００８９】まず時刻ｔ１１において、書込データ線Ｗ
Ｄのレベルが確定するとともに、ライトデータ線ＷＤ
Ｌ，／ＷＤＬのレベルが確定する。たとえば、ライトデ
ータ線ＷＤＬ，／ＷＤＬは、それぞれ「Ｈ」レベルおよ
び「Ｌ」レベルにされたものとする。これにより、図１
５のＰチャネルＭＯＳトランジスタ７４が導通するとと
もにＰチャネルＭＯＳトランジスタ７３が非導通にな
る。
Ｄのレベルが確定するとともに、ライトデータ線ＷＤ
Ｌ，／ＷＤＬのレベルが確定する。たとえば、ライトデ
ータ線ＷＤＬ，／ＷＤＬは、それぞれ「Ｈ」レベルおよ
び「Ｌ」レベルにされたものとする。これにより、図１
５のＰチャネルＭＯＳトランジスタ７４が導通するとと
もにＰチャネルＭＯＳトランジスタ７３が非導通にな
る。
【００９０】次に、時刻ｔ１２において、列アドレス信
号ＣＡ０〜ＣＡｍに応じた列のライト列選択線／ＷＣＳ
Ｌが所定時間だけパルス的に選択レベルの「Ｌ」レベル
にされ、図１５のＰチャネルＭＯＳトランジスタ７１，
７２が導通する。これにより、ビット線ＢＬがＰチャネ
ルＭＯＳトランジスタ７２，７４を介して電源電位ＶＣ
Ｃのラインに接続され、センスアンプ１４によってビッ
ト線ＢＬ，／ＢＬがそれぞれ「Ｈ」レベルおよび「Ｌ」
レベルにされる。ビット線ＢＬまたは／ＢＬの電位は、
選択されたメモリセルＭＣに与えられる。
号ＣＡ０〜ＣＡｍに応じた列のライト列選択線／ＷＣＳ
Ｌが所定時間だけパルス的に選択レベルの「Ｌ」レベル
にされ、図１５のＰチャネルＭＯＳトランジスタ７１，
７２が導通する。これにより、ビット線ＢＬがＰチャネ
ルＭＯＳトランジスタ７２，７４を介して電源電位ＶＣ
Ｃのラインに接続され、センスアンプ１４によってビッ
ト線ＢＬ，／ＢＬがそれぞれ「Ｈ」レベルおよび「Ｌ」
レベルにされる。ビット線ＢＬまたは／ＢＬの電位は、
選択されたメモリセルＭＣに与えられる。
【００９１】図１８は、図１５および図１６に示したＤ
ＲＡＭの書込動作を示す他のタイムチャートである。時
刻ｔ１１において、ライトマスク信号ＷＭが活性化レベ
ルの「Ｈ」レベルに立上げられてライトドライバ活性化
信号ＷＤＥが非活性化レベルの「Ｌ」レベルに立下げら
れる。また、書込データ信号ＷＤのレベルが確定する
が、ライトドライバ活性化信号ＷＤＥが「Ｌ」レベルに
されているので、図１６のライトドライバ７５が非活性
化されてライトデータ線ＷＤＬ，／ＷＤＬがともに
「Ｈ」レベルに固定される。これにより、図１５のＰチ
ャネルＭＯＳトランジスタ７３，７４が非導通になる。
ＲＡＭの書込動作を示す他のタイムチャートである。時
刻ｔ１１において、ライトマスク信号ＷＭが活性化レベ
ルの「Ｈ」レベルに立上げられてライトドライバ活性化
信号ＷＤＥが非活性化レベルの「Ｌ」レベルに立下げら
れる。また、書込データ信号ＷＤのレベルが確定する
が、ライトドライバ活性化信号ＷＤＥが「Ｌ」レベルに
されているので、図１６のライトドライバ７５が非活性
化されてライトデータ線ＷＤＬ，／ＷＤＬがともに
「Ｈ」レベルに固定される。これにより、図１５のＰチ
ャネルＭＯＳトランジスタ７３，７４が非導通になる。
【００９２】次いで時刻ｔ１２において、ライト列選択
線／ＷＣＳＬが所定時間だけパルス的に「Ｌ」レベルに
立下げられて図１５のＰチャネルＭＯＳトランジスタ７
１，７２が導通するが、ＰチャネルＭＯＳトランジスタ
７３，７４が非導通になっているので、ビット線ＢＬ，
／ＢＬのレベルは変化せず、データ信号の書換は行なわ
れない。他の構成および動作は実施の形態１と同じであ
るので、その説明は繰返さない。
線／ＷＣＳＬが所定時間だけパルス的に「Ｌ」レベルに
立下げられて図１５のＰチャネルＭＯＳトランジスタ７
１，７２が導通するが、ＰチャネルＭＯＳトランジスタ
７３，７４が非導通になっているので、ビット線ＢＬ，
／ＢＬのレベルは変化せず、データ信号の書換は行なわ
れない。他の構成および動作は実施の形態１と同じであ
るので、その説明は繰返さない。
【００９３】同一サイズのＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタでは、ＰチャネルＭ
ＯＳトランジスタの電流駆動力はＮチャネルＭＯＳトラ
ンジスタの電流駆動力に比べて小さい。しかるに実施の
形態１では、ライトゲート１６によってビット線ＢＬ，
／ＢＬのうちの一方のビット線を「Ｌ」レベルにし、セ
ンスアンプ１４のＰチャネルＭＯＳトランジスタ２８〜
３０によって他方のビット線を「Ｈ」レベルにしていた
ので、センスアンプ１４のＰチャネルＭＯＳトランジス
タ２８〜３０のサイズを大きくする必要があり、センス
アンプ１４のレイアウト面積が大きくなる。しかし、こ
の実施の形態２では、ライトゲート７０によってビット
線ＢＬ，／ＢＬのうちの一方のビット線を「Ｈ」レベル
にし、センスアンプ１４のＮチャネルＭＯＳトランジス
タ３１〜３３によって他方のビット線を「Ｌ」レベルに
するので、センスアンプ１４のＰチャネルＭＯＳトラン
ジスタ２８〜３０のサイズを大きくする必要はない。し
たがって、実施の形態１に比べてセンスアンプ１４のレ
イアウト面積が小さくて済む。
タとＮチャネルＭＯＳトランジスタでは、ＰチャネルＭ
ＯＳトランジスタの電流駆動力はＮチャネルＭＯＳトラ
ンジスタの電流駆動力に比べて小さい。しかるに実施の
形態１では、ライトゲート１６によってビット線ＢＬ，
／ＢＬのうちの一方のビット線を「Ｌ」レベルにし、セ
ンスアンプ１４のＰチャネルＭＯＳトランジスタ２８〜
３０によって他方のビット線を「Ｈ」レベルにしていた
ので、センスアンプ１４のＰチャネルＭＯＳトランジス
タ２８〜３０のサイズを大きくする必要があり、センス
アンプ１４のレイアウト面積が大きくなる。しかし、こ
の実施の形態２では、ライトゲート７０によってビット
線ＢＬ，／ＢＬのうちの一方のビット線を「Ｈ」レベル
にし、センスアンプ１４のＮチャネルＭＯＳトランジス
タ３１〜３３によって他方のビット線を「Ｌ」レベルに
するので、センスアンプ１４のＰチャネルＭＯＳトラン
ジスタ２８〜３０のサイズを大きくする必要はない。し
たがって、実施の形態１に比べてセンスアンプ１４のレ
イアウト面積が小さくて済む。
【００９４】なお、図１５のライトゲート７０では、ノ
ードＮ１と電源電位ＶＣＣのラインとの間にＰチャネル
ＭＯＳトランジスタ７２，７４を直列接続するととも
に、ノードＮ２と電源電位ＶＣＣのラインとの間にＰチ
ャネルＭＯＳトランジスタ７１，７３を直列接続した
が、図１９に示すように、ノードＮ１と電源電位ＶＣＣ
のラインとの間にＰチャネルＭＯＳトランジスタ７４，
７２を直列接続するとともに、ノードＮ２と電源電位Ｖ
ＣＣのラインとの間にＰチャネルＭＯＳトランジスタ７
３，７１を直列接続しても同じ効果が得られることは言
うまでもない。
ードＮ１と電源電位ＶＣＣのラインとの間にＰチャネル
ＭＯＳトランジスタ７２，７４を直列接続するととも
に、ノードＮ２と電源電位ＶＣＣのラインとの間にＰチ
ャネルＭＯＳトランジスタ７１，７３を直列接続した
が、図１９に示すように、ノードＮ１と電源電位ＶＣＣ
のラインとの間にＰチャネルＭＯＳトランジスタ７４，
７２を直列接続するとともに、ノードＮ２と電源電位Ｖ
ＣＣのラインとの間にＰチャネルＭＯＳトランジスタ７
３，７１を直列接続しても同じ効果が得られることは言
うまでもない。
【００９５】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００９６】
【発明の効果】以上のように、この発明に係る半導体記
憶装置では、複数のメモリセル、複数のワード線および
複数のビット線対とを含むメモリブロックと、ビット線
対間に生じた電位差を増幅するセンスアンプと、行アド
レス信号に従って複数のワード線のうちのいずれかのワ
ード線を選択する行デコーダと、列アドレス信号に従っ
て複数のビット線対のうちのいずれかのビット線対を選
択する列デコーダと、読出データ線対と、書込データ線
対と、読出データ線対の一方端に接続された読出回路
と、書込データ線対の一方端に接続された書込回路と、
読出動作時は列デコーダによって選択されたビット線対
と読出データ線対の他方端とを結合し、書込動作時は列
デコーダによって選択されたビット線対と書込データ線
対の他方端とを結合する入出力制御回路とが設けられ
る。入出力制御回路は、各ビット線対に対して設けら
れ、それらの入力電極がそれぞれ対応のビット線対に含
まれる第１および第２のビット線に接続された第１およ
び第２のトランジスタと、各ビット線対に対して設けら
れ、読出動作時に列デコーダによって対応のビット線対
が選択されたことに応じて、対応の第１および第２のト
ランジスタをそれぞれ読出データ線対に含まれる第１お
よび第２の読出データ線と第１の基準電位のラインとの
間に接続する第１の切換回路と、各ビット線対に対応し
て設けられ、それらの入力電極がそれぞれ書込データ線
対に含まれる第１および第２の書込データ線に接続され
た第３および第４のトランジスタと、各ビット線対に対
応して設けられ、書込動作時に列デコーダによって対応
のビット線対が選択されたことに応じて、対応の第３お
よび第４のトランジスタをそれぞれ対応のビット線対に
含まれる第１および第２のビット線と第２の基準電位の
ラインとの間に接続する第２の切換回路とを含む。した
がって、読出動作時は、ビット線対と読出データ線対と
を第１および第２のトランジスタの入力電極を介して間
接的に接続するので、読出動作中に読出データ線対にノ
イズが発生した場合でも、ビット線対に読出されたデー
タ信号が破壊されることはない。また、書込動作時は、
書込データ線対を介して第３および第４のトランジスタ
の入力電位を制御するので、書込データ線対を電源電位
にプリチャージする必要はない。したがって、書込動作
の高速化を図ることができる。
憶装置では、複数のメモリセル、複数のワード線および
複数のビット線対とを含むメモリブロックと、ビット線
対間に生じた電位差を増幅するセンスアンプと、行アド
レス信号に従って複数のワード線のうちのいずれかのワ
ード線を選択する行デコーダと、列アドレス信号に従っ
て複数のビット線対のうちのいずれかのビット線対を選
択する列デコーダと、読出データ線対と、書込データ線
対と、読出データ線対の一方端に接続された読出回路
と、書込データ線対の一方端に接続された書込回路と、
読出動作時は列デコーダによって選択されたビット線対
と読出データ線対の他方端とを結合し、書込動作時は列
デコーダによって選択されたビット線対と書込データ線
対の他方端とを結合する入出力制御回路とが設けられ
る。入出力制御回路は、各ビット線対に対して設けら
れ、それらの入力電極がそれぞれ対応のビット線対に含
まれる第１および第２のビット線に接続された第１およ
び第２のトランジスタと、各ビット線対に対して設けら
れ、読出動作時に列デコーダによって対応のビット線対
が選択されたことに応じて、対応の第１および第２のト
ランジスタをそれぞれ読出データ線対に含まれる第１お
よび第２の読出データ線と第１の基準電位のラインとの
間に接続する第１の切換回路と、各ビット線対に対応し
て設けられ、それらの入力電極がそれぞれ書込データ線
対に含まれる第１および第２の書込データ線に接続され
た第３および第４のトランジスタと、各ビット線対に対
応して設けられ、書込動作時に列デコーダによって対応
のビット線対が選択されたことに応じて、対応の第３お
よび第４のトランジスタをそれぞれ対応のビット線対に
含まれる第１および第２のビット線と第２の基準電位の
ラインとの間に接続する第２の切換回路とを含む。した
がって、読出動作時は、ビット線対と読出データ線対と
を第１および第２のトランジスタの入力電極を介して間
接的に接続するので、読出動作中に読出データ線対にノ
イズが発生した場合でも、ビット線対に読出されたデー
タ信号が破壊されることはない。また、書込動作時は、
書込データ線対を介して第３および第４のトランジスタ
の入力電位を制御するので、書込データ線対を電源電位
にプリチャージする必要はない。したがって、書込動作
の高速化を図ることができる。
【００９７】好ましくは、第１および第２のトランジス
タの各々はＮチャネルＭＯＳトランジスタであり、第１
の基準電位は接地電位である。この場合は、第１および
第２のビット線のうちの電源電位側のビット線に対応す
る第１または第２のトランジスタが導通し、導通した第
１または第２のトランジスタに対応する第１または第２
の読出データ線が接地電位にされる。
タの各々はＮチャネルＭＯＳトランジスタであり、第１
の基準電位は接地電位である。この場合は、第１および
第２のビット線のうちの電源電位側のビット線に対応す
る第１または第２のトランジスタが導通し、導通した第
１または第２のトランジスタに対応する第１または第２
の読出データ線が接地電位にされる。
【００９８】また好ましくは、読出回路は、第１および
第２の読出データ線を予め電源電位に充電するプリチャ
ージ回路と、第１および第２の読出データ線の電位の高
低を比較し、比較結果に応じた論理レベルのデータ信号
を出力するリードアンプとを含む。この場合は、読出回
路を容易に構成できる。
第２の読出データ線を予め電源電位に充電するプリチャ
ージ回路と、第１および第２の読出データ線の電位の高
低を比較し、比較結果に応じた論理レベルのデータ信号
を出力するリードアンプとを含む。この場合は、読出回
路を容易に構成できる。
【００９９】また好ましくは、第３および第４のトラン
ジスタの各々はＮチャネルＭＯＳトランジスタであり、
第２の基準電位は接地電位である。この場合は、第１お
よび第２の読出データ線のうちの電源電位側の読出デー
タ線に対応する第３または第４のトランジスタが導通
し、導通した第３または第４のトランジスタに対応する
第１または第２のビット線が接地電位にされる。
ジスタの各々はＮチャネルＭＯＳトランジスタであり、
第２の基準電位は接地電位である。この場合は、第１お
よび第２の読出データ線のうちの電源電位側の読出デー
タ線に対応する第３または第４のトランジスタが導通
し、導通した第３または第４のトランジスタに対応する
第１または第２のビット線が接地電位にされる。
【０１００】また好ましくは、書込回路は、書込データ
信号の論理レベルに従って第１および第２の書込データ
線のうちのいずれか一方の書込データ線を電源電位にす
るとともに他方の書込データ線を接地電位にし、データ
の書換を禁止するライトマスクモード時は第１および第
２の書込データ線をともに接地電位にする。この場合
は、ライトマスクモード時においてビット線対および読
出データ線対から電流が流出しないので、消費電流が小
さくて済む。
信号の論理レベルに従って第１および第２の書込データ
線のうちのいずれか一方の書込データ線を電源電位にす
るとともに他方の書込データ線を接地電位にし、データ
の書換を禁止するライトマスクモード時は第１および第
２の書込データ線をともに接地電位にする。この場合
は、ライトマスクモード時においてビット線対および読
出データ線対から電流が流出しないので、消費電流が小
さくて済む。
【０１０１】また好ましくは、第３および第４のトラン
ジスタの各々はＰチャネルＭＯＳトランジスタであり、
第２の基準電位は電源電位である。この場合は、第１お
よび第２の読出データ線のうちの接地電位側の読出デー
タ線に対応する第３または第４のトランジスタが導通
し、導通した第３または第４のトランジスタに対応する
第１または第２のビット線が電源電位にされる。
ジスタの各々はＰチャネルＭＯＳトランジスタであり、
第２の基準電位は電源電位である。この場合は、第１お
よび第２の読出データ線のうちの接地電位側の読出デー
タ線に対応する第３または第４のトランジスタが導通
し、導通した第３または第４のトランジスタに対応する
第１または第２のビット線が電源電位にされる。
【０１０２】また好ましくは、書込回路は、書込データ
信号の論理レベルに従って第１および第２の書込データ
線のうちのいずれか一方の書込データ線を電源電位にす
るとともに他方の書込データ線を接地電位にし、データ
の書換を禁止するライトマスクモード時は第１および第
２の書込データ線をともに電源電位にする。この場合
は、ライトマスクモード時においてビット線対および読
出データ線対から電流が流出しないので、消費電流が小
さくて済む。
信号の論理レベルに従って第１および第２の書込データ
線のうちのいずれか一方の書込データ線を電源電位にす
るとともに他方の書込データ線を接地電位にし、データ
の書換を禁止するライトマスクモード時は第１および第
２の書込データ線をともに電源電位にする。この場合
は、ライトマスクモード時においてビット線対および読
出データ線対から電流が流出しないので、消費電流が小
さくて済む。
【図１】 この発明の実施の形態１によるＤＲＡＭの全
体構成を示すブロック図である。
体構成を示すブロック図である。
【図２】 図１に示したメモリマットの構成を示すブロ
ック図である。
ック図である。
【図３】 図２に示したメモリブロックの構成を示す回
路ブロック図である。
路ブロック図である。
【図４】 図２に示したセンスブロックの構成を示すブ
ロック図である。
ロック図である。
【図５】 図４に示したセンスアンプ＋入出力制御回路
８の構成を示す回路ブロック図である。
８の構成を示す回路ブロック図である。
【図６】 図５に示したビット線イコライズ回路の構成
を示す回路図である。
を示す回路図である。
【図７】 図５に示したセンスアンプの構成を示す回路
図である。
図である。
【図８】 図５に示したリードデータ線対に接続された
データ線イコライズ回路およびリードアンプの構成を示
す回路ブロック図である。
データ線イコライズ回路およびリードアンプの構成を示
す回路ブロック図である。
【図９】 図８に示したリードアンプの構成を示す回路
図である。
図である。
【図１０】 図５に示したライトデータ線対に接続され
たライトドライバの構成を示す回路図である。
たライトドライバの構成を示す回路図である。
【図１１】 図１〜図１０に示したＤＲＡＭの読出動作
を示すタイムチャートである。
を示すタイムチャートである。
【図１２】 図１〜図１０に示したＤＲＡＭの書込動作
を示すタイムチャートである。
を示すタイムチャートである。
【図１３】 図１〜図１０に示したＤＲＡＭの書込動作
を示す他のタイムチャートである。
を示す他のタイムチャートである。
【図１４】 実施の形態１の変更例を示す回路図であ
る。
る。
【図１５】 この発明の実施の形態２によるＤＲＡＭの
要部を示す回路ブロック図である。
要部を示す回路ブロック図である。
【図１６】 図１５に示したライトデータ線対に接続さ
れたライトドライバの構成を示す回路図である。
れたライトドライバの構成を示す回路図である。
【図１７】 図１５および図１６に示したＤＲＡＭの書
込動作を示すタイムチャートである。
込動作を示すタイムチャートである。
【図１８】 図１５および図１６に示したＤＲＡＭの書
込動作を示す他のタイムチャートである。
込動作を示す他のタイムチャートである。
【図１９】 実施の形態２の変更例を示す回路図であ
る。
る。
【図２０】 従来のＤＲＡＭの要部を示す回路ブロック
図である。
図である。
【図２１】 図２０に示したライトドライバの構成を示
す回路図である。
す回路図である。
１ ＤＲＡＭ、２ 行／列アドレスバッファ＋クロック
発生回路、３ 行／列デコード回路、４ メモリマッ
ト、５ データ入出力回路、６ ライトドライバ＋リー
ドアンプ帯、７ 入出力バッファ群、ＭＡ１，ＭＡ２
メモリセルアレイ、ＳＡ１〜ＳＡ３ センスアンプ帯、
ＭＢ メモリブロック、ＳＡ センスブロック、ＭＣ
メモリセル、ＷＬ ワード線、ＢＬ，／ＢＬ ビット線
対、８，９センスアンプ＋入出力制御回路、１０，１
１，８０，８１ 転送ゲート、１２，１３，８２，８３
ビット線イコライズ回路、１４，８４ センスアン
プ、１５ リードゲート、１６，１６′，７０，７０′
ライトゲート、１７〜２４，３１〜３３，４６〜４
８，１００，１０１ ＮチャネルＭＯＳトランジスタ、
ＲＤＬ，／ＲＤＬ リードデータ線対、ＷＤＬ，／ＷＤ
Ｌ ライトデータ線対、２５〜３０，３６〜３８，４２
〜４５，７１〜７４，９８，９９ ＰチャネルＭＯＳト
ランジスタ、３５ データ線イコライズ回路、４０，８
７ リードアンプ、４１ プリアンプ、４９，５０ Ｏ
Ｒゲート、５１，５２，６１，６２，９１，９２ ＮＡ
ＮＤゲート、５３ フリップフロップ、５４，６３〜６
５，７６，７７，９３〜９７ インバータ、６０，８８
ライトドライバ、８５ 列選択ゲート、８６ ＧＩＯ
線イコライズ回路、ＧＩＯ，／ＧＩＯ グローバルＩＯ
線対。
発生回路、３ 行／列デコード回路、４ メモリマッ
ト、５ データ入出力回路、６ ライトドライバ＋リー
ドアンプ帯、７ 入出力バッファ群、ＭＡ１，ＭＡ２
メモリセルアレイ、ＳＡ１〜ＳＡ３ センスアンプ帯、
ＭＢ メモリブロック、ＳＡ センスブロック、ＭＣ
メモリセル、ＷＬ ワード線、ＢＬ，／ＢＬ ビット線
対、８，９センスアンプ＋入出力制御回路、１０，１
１，８０，８１ 転送ゲート、１２，１３，８２，８３
ビット線イコライズ回路、１４，８４ センスアン
プ、１５ リードゲート、１６，１６′，７０，７０′
ライトゲート、１７〜２４，３１〜３３，４６〜４
８，１００，１０１ ＮチャネルＭＯＳトランジスタ、
ＲＤＬ，／ＲＤＬ リードデータ線対、ＷＤＬ，／ＷＤ
Ｌ ライトデータ線対、２５〜３０，３６〜３８，４２
〜４５，７１〜７４，９８，９９ ＰチャネルＭＯＳト
ランジスタ、３５ データ線イコライズ回路、４０，８
７ リードアンプ、４１ プリアンプ、４９，５０ Ｏ
Ｒゲート、５１，５２，６１，６２，９１，９２ ＮＡ
ＮＤゲート、５３ フリップフロップ、５４，６３〜６
５，７６，７７，９３〜９７ インバータ、６０，８８
ライトドライバ、８５ 列選択ゲート、８６ ＧＩＯ
線イコライズ回路、ＧＩＯ，／ＧＩＯ グローバルＩＯ
線対。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 大石 司
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 5M024 AA16 AA22 AA49 AA50 BB13
BB17 BB35 BB36 CC62 CC65
CC70 DD20 DD85 JJ30 JJ40
LL01 LL04 LL05 LL06 PP01
PP02 PP03 PP07 PP10
Claims (7)
- 【請求項１】 データ信号の書換が可能な半導体記憶装
置であって、 複数行複数列に配置された複数のメモリセルと、それぞ
れ前記複数行に対応して設けられた複数のワード線と、
それぞれ前記複数列に対応して設けられた複数のビット
線対とを含むメモリブロック、 各ビット線対に対応して設けられ、対応のビット線対間
に生じた電位差を増幅するセンスアンプ、 行アドレス信号に従って前記複数のワード線のうちのい
ずれかのワード線を選択し、そのワード線に対応する各
メモリセルを活性化させる行デコーダ、 列アドレス信号に従って前記複数のビット線対のうちの
いずれかのビット線対を選択する列デコーダ、 前記複数のビット線対に共通に設けられた読出データ線
対、 前記複数のビット線対に共通に設けられた書込データ線
対、 前記読出データ線対の一方端に接続され、データ信号の
読出を行なうための読出回路、 前記書込データ線対の一方端に接続され、データ信号の
書込を行なうための書込回路、および読出動作時は前記
列デコーダによって選択されたビット線対と前記読出デ
ータ線対の他方端とを結合し、書込動作時は前記列デコ
ーダによって選択されたビット線対と前記書込データ線
対の他方端とを結合する入出力制御回路を備え、 前記入出力制御回路は、 各ビット線対に対応して設けられ、それらの入力電極が
それぞれ対応のビット線対に含まれる第１および第２の
ビット線に接続された第１および第２のトランジスタ、 各ビット線対に対応して設けられ、読出動作時に前記列
デコーダによって対応のビット線対が選択されたことに
応じて、対応の第１および第２のトランジスタをそれぞ
れ前記読出データ線対に含まれる第１および第２の読出
データ線と第１の基準電位のラインとの間に接続する第
１の切換回路、各ビット線対に対応して設けられ、それ
らの入力電極がそれぞれ前記書込データ線対に含まれる
第１および第２の書込データ線に接続された第３および
第４のトランジスタ、および各ビット線対に対応して設
けられ、書込動作時に前記列デコーダによって対応のビ
ット線対が選択されたことに応じて、対応の第３および
第４のトランジスタをそれぞれ対応のビット線対に含ま
れる第１および第２のビット線と第２の基準電位のライ
ンとの間に接続する第２の切換回路を含む、半導体記憶
装置。 - 【請求項２】 前記第１および第２のトランジスタの各
々はＮチャネルＭＯＳトランジスタであり、 前記第１の基準電位は接地電位である、請求項１に記載
の半導体記憶装置。 - 【請求項３】 前記読出回路は、前記第１および第２の
読出データ線を予め電源電位に充電するプリチャージ回
路、および前記第１および第２の読出データ線の電位の
高低を比較し、比較結果に応じた論理レベルのデータ信
号を出力するリードアンプを含む、請求項２に記載の半
導体記憶装置。 - 【請求項４】 前記第３および第４のトランジスタの各
々はＮチャネルＭＯＳトランジスタであり、 前記第２の基準電位は接地電位である、請求項１から請
求項３のいずれかに記載の半導体記憶装置。 - 【請求項５】 前記書込回路は、 書込データ信号の論理レベルに従って第１および第２の
書込データ線のうちのいずれか一方の書込データ線を電
源電位にするとともに他方の書込データ線を接地電位に
し、 データの書換を禁止するライトマスクモード時は前記第
１および第２の書込データ線をともに接地電位にする、
請求項４に記載の半導体記憶装置。 - 【請求項６】 前記第３および第４のトランジスタの各
々はＰチャネルＭＯＳトランジスタであり、 前記第２の基準電位は電源電位である、請求項１から請
求項３のいずれかに記載の半導体記憶装置。 - 【請求項７】 前記書込回路は、 書込データ信号の論理レベルに従って前記第１および第
２の書込データ線のうちのいずれか一方の書込データ線
を電源電位にするとともに他方の書込データ線を接地電
位にし、 データの書換を禁止するライトマスクモード時は前記第
１および第２の書込データ線をともに電源電位にする、
請求項６に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001289315A JP2003100079A (ja) | 2001-09-21 | 2001-09-21 | 半導体記憶装置 |
| US10/138,266 US6728122B2 (en) | 2001-09-21 | 2002-05-06 | Semiconductor memory device capable of rewriting data signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001289315A JP2003100079A (ja) | 2001-09-21 | 2001-09-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003100079A true JP2003100079A (ja) | 2003-04-04 |
Family
ID=19111825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001289315A Pending JP2003100079A (ja) | 2001-09-21 | 2001-09-21 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP2003100079A (ja) |
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| US6950366B1 (en) | 2003-04-30 | 2005-09-27 | Advanced Micro Devices, Inc. | Method and system for providing a low power memory array |
| KR100630280B1 (ko) * | 2005-10-06 | 2006-10-04 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 입출력 라인 리셋방법 |
| KR101047058B1 (ko) * | 2009-10-30 | 2011-07-06 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 로컬 센스 앰프 |
| US8570823B2 (en) * | 2010-02-18 | 2013-10-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Sense amplifier with low sensing margin and high device variation tolerance |
| US9530513B1 (en) * | 2015-11-25 | 2016-12-27 | Intel Corporation | Methods and apparatus to read memory cells based on clock pulse counts |
| US11508436B2 (en) * | 2020-09-29 | 2022-11-22 | Sharp Semiconductor Innovation Corporation | Memory device |
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| JP2000149564A (ja) * | 1998-10-30 | 2000-05-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2000215669A (ja) * | 1999-01-19 | 2000-08-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
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|---|---|---|---|---|
| JPH0713857B2 (ja) | 1988-06-27 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
| US6038186A (en) * | 1997-09-12 | 2000-03-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device that can have power consumption reduced during self refresh mode |
| JP4667594B2 (ja) * | 2000-12-25 | 2011-04-13 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
-
2001
- 2001-09-21 JP JP2001289315A patent/JP2003100079A/ja active Pending
-
2002
- 2002-05-06 US US10/138,266 patent/US6728122B2/en not_active Expired - Lifetime
Patent Citations (4)
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Also Published As
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| US6728122B2 (en) | 2004-04-27 |
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