JP4031206B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明はスタティックＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等半導体記憶装置に関し、特に、消費電流を低減させるための回路に関するものである。
【０００２】
【従来の技術】
一般的に、半導体記憶装置においては、消費電流を低減させる目的として、擬似的に動作を模擬して自己制御を行う回路がよく用いられている。その代表的な例がダミーメモリ回路である。これはメモリセルからの読み出しを模擬し、読み出しが完了しているかどうかを検出することによって、内部活性化信号を非活性化状態に変化させるものである。
【０００３】
選択されたメモリセルからのデータの読み出しが始まると、ビットライン対を介してセンスアンプに伝えられ、そこでわずかな電位差のデータが増幅される。そのセンスアンプからの出力が出力回路を通してデータ出力とされる。通常、出力回路には、データをラッチする回路を伴っているため、出力ラッチが完了すれば、センスアンプは活性化状態にある必要はない。
【０００４】
そこで、ダミーメモリ回路を用いてセンスアンプの出力状態をモニタさせ、センスアンプの活性化状態あるいは出力ラッチのタイミングを制御する方法がよくとられている。
【０００５】
また、読み出し時のビットラインの振幅も、センスアンプが検知できる以上にスイングさせる必要がないが、これもダミー回路でワードラインを制御することによってビットラインのフルスイングを抑える方法がよく用いられている。
【０００６】
このダミーメモリ回路を用いて自己制御を行う場合、センスアンプからの出力が確実に行われたことを確認して、センスアンプやワードラインの活性化状態を制御しなければならない。
【０００７】
しかしながら、過剰に動作マージンをとると、メモリ回路自体の性能を下げてしまうことになる。また、逆に非活性化状態にするタイミングが早すぎれば、データの誤出力を招いてしまうことになる。そのため、ある程度の動作マージンを確実に設けなければならない。
【０００８】
また、製造ばらつきによる各メモリセル、センスアンプの特性、ビットラインの容量、抵抗といったもののばらつきという予期しにくい要因に対しても、正しいデータが出力できる回路でなければ、歩留まりを低下させてしまうことになる。さらに、制御回路自身の消費電流の増加もあるため、出来るだけ容易に動作マージンを確保できる方法が好ましい。
【０００９】
このため、通常ワードラインドライバの最遠端にダミー回路を用いると共に、何らかの方法で動作マージンを確保しようとしている。例えば、特開平８−２７３３６５号公報には、ダミーメモリセルをワードラインの最遠端に設け、さらにダミービットライン対の線幅を広く、且つ線間隔を狭くすることで寄生容量を通常のビットライン容量よりも大きくすることで、センスアンプや出力ラッチ回路を制御する動作タイミングにマージンを設けることが示されている。また、他の方法としてダミーメモリセルの駆動能力を小さくすることも提案している。
【００１０】
【発明が解決しようとする課題】
上記した方法では、ダミーセルやダミービットラインの特性を変更して動作マージンを確保しているため、プロセスのばらつきや、電源電圧の変動があった場合には動作マージンが変動する畏れがある。
【００１１】
この発明は、上記した問題点を解決するためになされたものにして、ダミーメモリセルやダミービットラインの特性を変えることなく、また余分な制御回路を追加することによってチップ面積の増加や消費電流の増加を招くことなく、容易にダミーメモリ回路を使った自己制御回路に動作マージンを持たせる方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この発明は、複数のメモリセルを有するメモリアレイと、このメモリセルから相補信号の入出力を行うビットライン対と、このビットライン対からの信号を増幅するセンスアンプと、前記ビットライン対をプリチャージするプリチャージ回路と、前記メモリセルからの読み出しを模擬するダミーメモリ回路と、を有する半導体記憶装置において、前記ダミーメモリ回路は、前記メモリセルの選択時に同期して選択されあらかじめ固定されたデータを持つダミーメモリセルと、このダミーメモリセルに接続されたダミービットライン対と、ダミービットライン対からのデータを検出して増幅するダミーセンスアンプと、前記ダミービットライン対をプリチャージするダミープリチャージ回路とを有し、ダミーセンスアンプで読み出しを行う直前には、ダミービットライン間に、ダミーメモリセルがあらかじめ与えられたデータと逆のデータに対応した一定の電位差を生じさせることを特徴とする。
【００１３】
上記したように、ダミーメモリセルがあらかじめ与えられたデータと逆のデータに対応した一定の電位差をダミービットライン間に生じさせることで、ダミービットライン一方側から”Ｌ”が出力される読み出しを行うには、通常よりもダミーセンスアンプ出力が遅れて出力されることになる。これを製造ばらつきなどによる特性変化の動作マージンとして用いれば、新たにタイミング制御の為の回路を追加することなく、メモリサイズの変化に対しても追随して一定の動作マージンを持った形で保証できる。
【００１４】
前記ダミープリチャージ回路は、前記ダミービットライン対のそれぞれを異なる第１、および第２の電位に保持し、この電位差を利用してダミーセンスアンプからの出力タイミングを制御するように構成すればよい。
【００１５】
また、前記ダミープリチャージ回路は、ダミービットライン対の片側をＰＭＯＳトランジスタ、他方をＮＭＯＳトランジスタで構成し、ビットライン対のプリチャージ電位に電位差を生じさせるように構成すればよい。
【００１６】
また、この発明は、前記ダミービットライン対に接続され、一時的にいずれか一方のダミービットラインの電位を下げ、ダミービットライン間に一時的に電位差を持たせるように構成することができる。
【００１７】
前記ダミーセンスアンプからの検出信号が、前記センスアンプの活性化状態を制御し、また、前記ダミーセンスアンプからの検出信号が、前記メモリセルを選択するワードラインの活性化状態を制御するように構成すればよい。
【００１８】
【発明の実施の形態】
以下、この発明につき図面を参照して説明する。図１は、この発明の第１の実施形態を示すブロック図である。
【００１９】
この実施形態にかかる半導体記憶装置は、第１及び第２のデータ入出力端を持ち選択状態のときこれら第１及び第２のデータ入出力端から互いに相補のレベル関係にあるデータを書込んで記憶すると共に、記憶しているデータを読出す複数のメモリセル（ＭＣ１〜ＭＣｎ，…）を行方向，列方向に配置したメモリセルアレイ１を備える。なお、図１に示すメモリセル１は、列方向には、便宜上１列のみ記載しているが、複数の列を備えている。
【００２０】
複数のメモリセル（ＭＣ１〜ＭＣｎ，…）の各行には、それぞれと対応して設けられ選択レベルのとき対応する行のメモリセルを選択状態とする複数のワード線ＷＬ０〜ＷＬｎが設けられ、複数のメモリセル（ＭＣ１〜ＭＣｎ，…）の各列には、それぞれと対応して設けられ対応する列のメモリセルの第１及び第２のデータ入出力端と対応接続する第１及び第２のビット線（ＢＬ１，ＢＬ２，…）から成る複数のビット線対が設けられている。
【００２１】
アドレス入力回路８から与えられる行アドレス信号ＡＤＸに従って、行アドレスデコーダ２は、ワード線活性化信号ＷＬＥが活性化レベルのとき行アドレス信号ＡＤＸに従って複数のワード線ＷＬ１〜ＷＬｎのうちの所定のワード線を選択レベルとする。プリチャージ回路３は、内部制御回路９から与えられるプリチャージ制御信号ＰＲＣの活性化レベルに応答して前記複数のビット線対を所定の電位にプリチャージする。
【００２２】
また、アドレス入力回路８から列アドレス信号ＡＤＹが列アドレスデコーダ４に与えられ、列アドレスデコーダ４が列アドレス信号ＡＤＹに従って列ゲート回路５を制御し、前記複数のビット線対のうちの所定のビット線対を選択する。選択されたビット線対のデータをセンスアンプ６がセンス増幅活性化信号ＳＥＮの活性化レベルに応答して増幅し出力する。このセンスアンプ６の出力データがデータラッチ信号ＬＥの活性化レベルに応答して出力回路７がラッチし出力する。
【００２３】
上記したアドレス入力回路８は、行アドレス信号ＡＤＸ及び列アドレス信号ＡＤＹを含むアドレス信号のアドレス値の変化を検出してアドレス遷移検出信号ＡＴＤを出力し、内部制御回路９は、このＡＴＤに従ってワード線活性化信号ＷＬＥ，センス増幅活性化信号ＳＥＮ，データラッチ信号ＬＥ及びプリチャージ制御信号ＰＲＣを所定のタイミングで所定の期間活性化レベルとして出力する。
【００２４】
さらに、複数のワード線（ＷＬ１〜ＷＬｎ）それぞれの行アドレスデコーダ２に対する最遠端にダミーメモリセル（ＤＭＣ１〜ＤＭＣｎ）が設けられている。ダミーメモリセル（ＤＭＣ１〜ＤＭＣｎ）は、第１及び第２のデータ出力端を持って互いに相補のレベル関係にある固定されたレベルのデータを記憶しておき、選択状態のときこのデータを上記第１及び第２のデータ出力端から読み出す。
【００２５】
これら複数のダミーメモリセル（ＤＭＣ１〜ＤＭＣｎ）の第１のデータ出力端には、第１のダミービット線ＤＢＬ１が接続され、第２のデータ出力端には、第２のダミービット線ＤＢＬ２が接続される。ダミーセンスアンプ６ａは、これらダミービット線対のデータをセンス増幅活性化信号ＳＥＮの活性化レベルに応答して、このダミービット線対のプリチャージ電位とは異なるレベルのデータとして出力する。
【００２６】
ダミープリチャージ回路３ａは、ダミービット線対をプリチャージする。即ち、もので、内部制御回路９からのセンス増幅活性化信号ＳＥＮに従って、ダミービット線対のプリチャージレベルに対応するレベルにプリチャージする。
【００２７】
メモリセル（ＭＣ１〜ＭＣｎ，…）それぞれは、図２に示すように、フリップフロップ型に構成され第１及び第２の記憶節点Ｎ１，Ｎ２を持つ記憶部と、ゲートと接続するワード線（ＷＬｊ），（ｊ＝１〜ｎ）が選択レベル（高レベル）のときオンとなり上記記憶部の記憶節点Ｎ１，Ｎ２と第１及び第２のビット線（ＢＬｋ１，ＢＬｋ２），（ｋ＝１，２，…）とを対応接続するスイッチング用のトランジスタＴ２３，Ｔ２４とを備えて構成される。
【００２８】
ダミーメモリセル（ＤＭＣ１〜ＤＭＣｎ）それぞれは、図３に示すように、メモリセル（ＭＣ１１〜ＭＣ１ｎ，…）と同様にフリップフロップ型に構成され第１及び第２の記憶節点Ｎ１，Ｎ２を持つ記憶部と、ゲートと接続するワード線（ＷＬｊ），（ｊ＝１〜ｎ）が選択レベル（高レベル）のときオンとなり上記記憶部の記憶節点Ｎ１，Ｎ２と第１及び第２のビット線（ＢＬｋ１，ＢＬｋ２），（ｋ＝１，２，…）とを対応接続するスイッチング用のトランジスタＴ２３，Ｔ２４とを備えて構成される。そして、記憶接点Ｎ２には電源電位Ｖｃｃが与えられ、ＤＢＬ１側に”Ｌ”が読み出されるようにあらかじめ固定されている
【００２９】
上記したように、メモリセル（ＭＣ１１〜ＭＣ１ｎ，…）とダミーメモリセル（ＤＭＣ１〜ＤＭＣｎ）は同一のワードライン（ＷＬｊ），（ｊ＝０〜ｎ）に接続され同期して選択される。
【００３０】
ダミービットライン（ＤＢＬ１，ＤＢＬ２）からの信号をダミーセンスアンプ６ａで検出すれば、メインのセンスアンプ６でも出力が確定しているものとして、センスアンプ６を活性化状態から非活性化状態へと変化させるように内部制御回路９でコントロールする。同様にワードライン（ＷＬｊ），（ｊ＝０〜ｎ）も非選択状態へと変化させる。これによってセンスアンプ６での貫通電流や、ビットライン（ＢＬｋ１，ＢＬｋ２）での充放電電流が、データの読み出しに必要な量以上の消費を抑えることが出来る。
【００３１】
次に、この実施形態の特徴とするプリチャージ回路３とダミープリチャージ回路３ａを図４および図５に示す。メイン側のプリチャージ回路３は、図４に示すように、電源電位ＶｃｃまでプリチャージできるようにＰＭＯＳトランジスタで構成している。さらに、ライトモード後のプリチャージ速度を速めるためＮＭＯＳトランジスタでのプリチャージもあわせて行っている。
【００３２】
ダミー回路側も同様の構成とするが、ダミープリチャージ回路３ａは、図５に示すように、”Ｈ”固定側のダミービットラインＤＢＬ２側の電位は電源電位Ｖｃｃより一定電位低い値になるように設定している。即ち、電源電位ＶｃｃからＮＭＯＳトランジスタのスレショルド電位Ｖｔｈ，ｎを引いた値、（Ｖｃｃ−Ｖｔｈ，ｎ）までしか上昇しない様にＮＭＯＳトランジスタのみでのプリチャージとしている。このため、プリチャージ状態でＤＢＬ１＞ＤＢＬ２となる。このように、ダミーメモリセルがあらかじめ与えられたデータと逆のデータに対応した一定の電位差を生じさせている。
【００３３】
ダミービットラインＤＢＬ１側から”Ｌ”が出力される読み出しを行うには、通常よりもダミーセンスアンプ６ａの出力が遅れて出力される。これを製造ばらつきなどによる特性変化の動作マージンとして用いれば、新たにタイミング制御の為の回路を追加することなく、メモリサイズの変化に対しても追随して一定の動作マージンを持った形で保証できる。
【００３４】
図６は、この発明の第１の実施形態のタイミング図を表している。アドレスの変化に伴いアドレス入力回路８が遷移信号ＡＴＤを内部制御回路９に与える。そして、内部制御回路９が活性化され内部の動作が開始する。ＰＲＣ，ＷＬＥ，ＳＥＮのそれぞれの信号が変化し、読み出し状態に入ると同時に、ダミー回路側でも読み出し状態となる。ここで、ビットラインＢＬ１，ＢＬ２、ダミービットラインＤＢＬ１はいずれも電源電位Ｖｃｃまでプリチャージされた状態からの読み出しである。しかし、ダミービットラインＤＢＬ２のみ一定電位低い状態からの読み出しとなる。そのためダミーセンスアンプ６ａからの出力は一定時間（図中のｔ１に相当）遅れる。
【００３５】
これをダミー回路の動作マージンとして利用すれば、どのメモリサイズの回路に対しても一定の動作マージンを持った回路として動作が保証できる。
【００３６】
なお、ダミービットラインＤＢＬ２の初期状態については、リードモードに入る前のライトモード時に、ダミープリチャージ回路３ａで示したイコライズトランジスタＴ２５でＤＢＬ１側の電位へとプルダウンされる為、（Ｖｃｃ−Ｖｔｈ，ｎ）の中間電位に保たれることは容易に可能となる。
【００３７】
上記したように、上記実施形態においては、プリチャージ状態でＤＢＬ１＞ＤＢＬ２となるように、ダミービットラインのプリチャージを制御すればよい。このため、図７に示すように、メインのプリチャージ回路と同様の構成とし、ダミービットラインＤＢＬ１に与える電位を電源電位より高電位のＶｐｐの電位を与えるように構成しても同様の効果が得られる。この高電位は例えばＥＥＰＲＯＭなどメモリであれば、書き込み時に使用する電位を用いればよい。但し、上記図５の構成と比べると、高い電位を用いるので、消費電力が多くなる。
【００３８】
次に、この発明の第２の実施形態につき図８ないし図１２に従い説明する。なお、図１と同一部分には同一符号を付し、説明の重複を避けるために、ここではその説明を割愛する。図８はこの発明の別の構成方法を示している。
【００３９】
この実施形態においては、ダミープリチャージ回路３もメイン側のプリチャージ回路３と同じ構成のものを用いている。そして、ダミービットラインＤＢＬ２の電位を下げる方法として、初期状態設定回路１０を設けたものである。
【００４０】
図９ないし図１１に初期状態設定回路１０の構成を示す。
【００４１】
図９に示したように、ダミーデータライン対ＤＤＬ１，ＤＤＬ２に初期状態設定回路１０を設ける。そして、ＤＤＬ２の初期電位を”Ｌ”としている。この状態で列ゲート活性化信号（ＹＧ）がＯＮされると、ダミービットラインＤＢＬ２上の電荷がＤＤＬ２側に移動し、ＤＢＬ２の電位が一定値下がる。これを利用して第１の実施形態と同様の動作を可能とした。
【００４２】
また、図１０に示したように、さらに適当な寄生容量Ｃ０を持たせれば、ＤＢＬ２上の電荷の移動量を調整できる。また、図１１に示した方法では、ＹＧ信号より発生させたワンショットパルスを入力して、列ゲートが活性化された直後、ＤＢＬ２を一定期間プルダウンする方法である。図９ないし図１１に示したいずれの回路もダミーセンスアンプの出力を遅らせて動作マージンを稼ぐことでは共通である。また図１１の方法では、ＤＢＬ２に設置してＤＢＬ２を一時的にプルダウンさせても同様の効果が得られる。
【００４３】
図１２は第２の実施形態のタイミング図を表している。アドレスの変化に伴いアドレス入力回路８が遷移信号ＡＴＤを内部制御回路９に与える。そして、内部制御回路９が活性化され内部の動作が開始する。ＰＲＣ，ＷＬＥ，ＳＥＮのそれぞれの信号が変化し、読み出し状態に入ると同時に、ダミー側でも読み出し状態となる。ここで、ビットラインＢＬ１，ＢＬ２、ダミービットラインＤＢＬ１、ＤＢＬ２はいずれも電源電位Ｖｃｃまでプリチャージされた状態からの読み出しである。しかし、列ゲート活性化信号（ＹＧ）がＯＮすると、ダミービットラインＤＢＬ２上の電荷がＤＤＬ２側に移動し、ＤＢＬ２の電位が一定値下がる。このためダミーセンスアンプ６ａからの出力は一定時間（図中のｔ１に相当）遅れる。
【００４４】
【発明の効果】
以上説明したように、この発明は、メモリセルの読み出し状態をモニタし活性化状態を制御するためのダミーメモリ回路を、一定の動作マージンをつけた形で新たな回路を付加することなく容易に構成することが出来る。その結果動作性能を落とすことなく低消費化でき、あらゆるメモリサイズのセルに対しても一定の動作マージンを持った形で対応できる。
【図面の簡単な説明】
【図１】この発明の半導体記憶装置の第１の実施形態における構成を示すブロック図である。
【図２】この発明の半導体記憶装置のメモリセルの回路図である。
【図３】この発明の半導体記憶装置のダミーメモリセルの回路図である。
【図４】この発明の半導体記憶装置のプリチャージ回路を示す回路図である。
【図５】この発明の半導体記憶装置の第１の実施形態におけるダミープリチャージ回路の回路図である。
【図６】図１に示す半導体記憶装置のタイム図である。
【図７】この発明の半導体記憶装置の第１の実施形態における他のダミープリチャージ回路の回路図である。
【図８】この発明の半導体記憶装置の第２の実施形態における構成を示すブロック図である。
【図９】この発明の半導体記憶装置の第２の実施形態におけるダミーデータライン初期設定回路の構成を示す回路図である。
【図１０】この発明の半導体記憶装置の第２の実施形態におけるダミーデータライン初期設定回路の構成を示す回路図である。
【図１１】この発明の半導体記憶装置の第２の実施形態におけるダミーデータライン初期設定回路の構成を示す回路図である。
【図１２】図８に示す半導体記憶装置のタイム図である。
【符号の説明】
１ メモリセル
２ 行アドレスデコーダ
３ プリチャージ回路
３ａ ダミープリチャージ回路
４ 列アドレスデコーダ
６ センスアンプ
６ａ ダミーセンスアンプ
【産業上の利用分野】
この発明はスタティックＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等半導体記憶装置に関し、特に、消費電流を低減させるための回路に関するものである。
【０００２】
【従来の技術】
一般的に、半導体記憶装置においては、消費電流を低減させる目的として、擬似的に動作を模擬して自己制御を行う回路がよく用いられている。その代表的な例がダミーメモリ回路である。これはメモリセルからの読み出しを模擬し、読み出しが完了しているかどうかを検出することによって、内部活性化信号を非活性化状態に変化させるものである。
【０００３】
選択されたメモリセルからのデータの読み出しが始まると、ビットライン対を介してセンスアンプに伝えられ、そこでわずかな電位差のデータが増幅される。そのセンスアンプからの出力が出力回路を通してデータ出力とされる。通常、出力回路には、データをラッチする回路を伴っているため、出力ラッチが完了すれば、センスアンプは活性化状態にある必要はない。
【０００４】
そこで、ダミーメモリ回路を用いてセンスアンプの出力状態をモニタさせ、センスアンプの活性化状態あるいは出力ラッチのタイミングを制御する方法がよくとられている。
【０００５】
また、読み出し時のビットラインの振幅も、センスアンプが検知できる以上にスイングさせる必要がないが、これもダミー回路でワードラインを制御することによってビットラインのフルスイングを抑える方法がよく用いられている。
【０００６】
このダミーメモリ回路を用いて自己制御を行う場合、センスアンプからの出力が確実に行われたことを確認して、センスアンプやワードラインの活性化状態を制御しなければならない。
【０００７】
しかしながら、過剰に動作マージンをとると、メモリ回路自体の性能を下げてしまうことになる。また、逆に非活性化状態にするタイミングが早すぎれば、データの誤出力を招いてしまうことになる。そのため、ある程度の動作マージンを確実に設けなければならない。
【０００８】
また、製造ばらつきによる各メモリセル、センスアンプの特性、ビットラインの容量、抵抗といったもののばらつきという予期しにくい要因に対しても、正しいデータが出力できる回路でなければ、歩留まりを低下させてしまうことになる。さらに、制御回路自身の消費電流の増加もあるため、出来るだけ容易に動作マージンを確保できる方法が好ましい。
【０００９】
このため、通常ワードラインドライバの最遠端にダミー回路を用いると共に、何らかの方法で動作マージンを確保しようとしている。例えば、特開平８−２７３３６５号公報には、ダミーメモリセルをワードラインの最遠端に設け、さらにダミービットライン対の線幅を広く、且つ線間隔を狭くすることで寄生容量を通常のビットライン容量よりも大きくすることで、センスアンプや出力ラッチ回路を制御する動作タイミングにマージンを設けることが示されている。また、他の方法としてダミーメモリセルの駆動能力を小さくすることも提案している。
【００１０】
【発明が解決しようとする課題】
上記した方法では、ダミーセルやダミービットラインの特性を変更して動作マージンを確保しているため、プロセスのばらつきや、電源電圧の変動があった場合には動作マージンが変動する畏れがある。
【００１１】
この発明は、上記した問題点を解決するためになされたものにして、ダミーメモリセルやダミービットラインの特性を変えることなく、また余分な制御回路を追加することによってチップ面積の増加や消費電流の増加を招くことなく、容易にダミーメモリ回路を使った自己制御回路に動作マージンを持たせる方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この発明は、複数のメモリセルを有するメモリアレイと、このメモリセルから相補信号の入出力を行うビットライン対と、このビットライン対からの信号を増幅するセンスアンプと、前記ビットライン対をプリチャージするプリチャージ回路と、前記メモリセルからの読み出しを模擬するダミーメモリ回路と、を有する半導体記憶装置において、前記ダミーメモリ回路は、前記メモリセルの選択時に同期して選択されあらかじめ固定されたデータを持つダミーメモリセルと、このダミーメモリセルに接続されたダミービットライン対と、ダミービットライン対からのデータを検出して増幅するダミーセンスアンプと、前記ダミービットライン対をプリチャージするダミープリチャージ回路とを有し、ダミーセンスアンプで読み出しを行う直前には、ダミービットライン間に、ダミーメモリセルがあらかじめ与えられたデータと逆のデータに対応した一定の電位差を生じさせることを特徴とする。
【００１３】
上記したように、ダミーメモリセルがあらかじめ与えられたデータと逆のデータに対応した一定の電位差をダミービットライン間に生じさせることで、ダミービットライン一方側から”Ｌ”が出力される読み出しを行うには、通常よりもダミーセンスアンプ出力が遅れて出力されることになる。これを製造ばらつきなどによる特性変化の動作マージンとして用いれば、新たにタイミング制御の為の回路を追加することなく、メモリサイズの変化に対しても追随して一定の動作マージンを持った形で保証できる。
【００１４】
前記ダミープリチャージ回路は、前記ダミービットライン対のそれぞれを異なる第１、および第２の電位に保持し、この電位差を利用してダミーセンスアンプからの出力タイミングを制御するように構成すればよい。
【００１５】
また、前記ダミープリチャージ回路は、ダミービットライン対の片側をＰＭＯＳトランジスタ、他方をＮＭＯＳトランジスタで構成し、ビットライン対のプリチャージ電位に電位差を生じさせるように構成すればよい。
【００１６】
また、この発明は、前記ダミービットライン対に接続され、一時的にいずれか一方のダミービットラインの電位を下げ、ダミービットライン間に一時的に電位差を持たせるように構成することができる。
【００１７】
前記ダミーセンスアンプからの検出信号が、前記センスアンプの活性化状態を制御し、また、前記ダミーセンスアンプからの検出信号が、前記メモリセルを選択するワードラインの活性化状態を制御するように構成すればよい。
【００１８】
【発明の実施の形態】
以下、この発明につき図面を参照して説明する。図１は、この発明の第１の実施形態を示すブロック図である。
【００１９】
この実施形態にかかる半導体記憶装置は、第１及び第２のデータ入出力端を持ち選択状態のときこれら第１及び第２のデータ入出力端から互いに相補のレベル関係にあるデータを書込んで記憶すると共に、記憶しているデータを読出す複数のメモリセル（ＭＣ１〜ＭＣｎ，…）を行方向，列方向に配置したメモリセルアレイ１を備える。なお、図１に示すメモリセル１は、列方向には、便宜上１列のみ記載しているが、複数の列を備えている。
【００２０】
複数のメモリセル（ＭＣ１〜ＭＣｎ，…）の各行には、それぞれと対応して設けられ選択レベルのとき対応する行のメモリセルを選択状態とする複数のワード線ＷＬ０〜ＷＬｎが設けられ、複数のメモリセル（ＭＣ１〜ＭＣｎ，…）の各列には、それぞれと対応して設けられ対応する列のメモリセルの第１及び第２のデータ入出力端と対応接続する第１及び第２のビット線（ＢＬ１，ＢＬ２，…）から成る複数のビット線対が設けられている。
【００２１】
アドレス入力回路８から与えられる行アドレス信号ＡＤＸに従って、行アドレスデコーダ２は、ワード線活性化信号ＷＬＥが活性化レベルのとき行アドレス信号ＡＤＸに従って複数のワード線ＷＬ１〜ＷＬｎのうちの所定のワード線を選択レベルとする。プリチャージ回路３は、内部制御回路９から与えられるプリチャージ制御信号ＰＲＣの活性化レベルに応答して前記複数のビット線対を所定の電位にプリチャージする。
【００２２】
また、アドレス入力回路８から列アドレス信号ＡＤＹが列アドレスデコーダ４に与えられ、列アドレスデコーダ４が列アドレス信号ＡＤＹに従って列ゲート回路５を制御し、前記複数のビット線対のうちの所定のビット線対を選択する。選択されたビット線対のデータをセンスアンプ６がセンス増幅活性化信号ＳＥＮの活性化レベルに応答して増幅し出力する。このセンスアンプ６の出力データがデータラッチ信号ＬＥの活性化レベルに応答して出力回路７がラッチし出力する。
【００２３】
上記したアドレス入力回路８は、行アドレス信号ＡＤＸ及び列アドレス信号ＡＤＹを含むアドレス信号のアドレス値の変化を検出してアドレス遷移検出信号ＡＴＤを出力し、内部制御回路９は、このＡＴＤに従ってワード線活性化信号ＷＬＥ，センス増幅活性化信号ＳＥＮ，データラッチ信号ＬＥ及びプリチャージ制御信号ＰＲＣを所定のタイミングで所定の期間活性化レベルとして出力する。
【００２４】
さらに、複数のワード線（ＷＬ１〜ＷＬｎ）それぞれの行アドレスデコーダ２に対する最遠端にダミーメモリセル（ＤＭＣ１〜ＤＭＣｎ）が設けられている。ダミーメモリセル（ＤＭＣ１〜ＤＭＣｎ）は、第１及び第２のデータ出力端を持って互いに相補のレベル関係にある固定されたレベルのデータを記憶しておき、選択状態のときこのデータを上記第１及び第２のデータ出力端から読み出す。
【００２５】
これら複数のダミーメモリセル（ＤＭＣ１〜ＤＭＣｎ）の第１のデータ出力端には、第１のダミービット線ＤＢＬ１が接続され、第２のデータ出力端には、第２のダミービット線ＤＢＬ２が接続される。ダミーセンスアンプ６ａは、これらダミービット線対のデータをセンス増幅活性化信号ＳＥＮの活性化レベルに応答して、このダミービット線対のプリチャージ電位とは異なるレベルのデータとして出力する。
【００２６】
ダミープリチャージ回路３ａは、ダミービット線対をプリチャージする。即ち、もので、内部制御回路９からのセンス増幅活性化信号ＳＥＮに従って、ダミービット線対のプリチャージレベルに対応するレベルにプリチャージする。
【００２７】
メモリセル（ＭＣ１〜ＭＣｎ，…）それぞれは、図２に示すように、フリップフロップ型に構成され第１及び第２の記憶節点Ｎ１，Ｎ２を持つ記憶部と、ゲートと接続するワード線（ＷＬｊ），（ｊ＝１〜ｎ）が選択レベル（高レベル）のときオンとなり上記記憶部の記憶節点Ｎ１，Ｎ２と第１及び第２のビット線（ＢＬｋ１，ＢＬｋ２），（ｋ＝１，２，…）とを対応接続するスイッチング用のトランジスタＴ２３，Ｔ２４とを備えて構成される。
【００２８】
ダミーメモリセル（ＤＭＣ１〜ＤＭＣｎ）それぞれは、図３に示すように、メモリセル（ＭＣ１１〜ＭＣ１ｎ，…）と同様にフリップフロップ型に構成され第１及び第２の記憶節点Ｎ１，Ｎ２を持つ記憶部と、ゲートと接続するワード線（ＷＬｊ），（ｊ＝１〜ｎ）が選択レベル（高レベル）のときオンとなり上記記憶部の記憶節点Ｎ１，Ｎ２と第１及び第２のビット線（ＢＬｋ１，ＢＬｋ２），（ｋ＝１，２，…）とを対応接続するスイッチング用のトランジスタＴ２３，Ｔ２４とを備えて構成される。そして、記憶接点Ｎ２には電源電位Ｖｃｃが与えられ、ＤＢＬ１側に”Ｌ”が読み出されるようにあらかじめ固定されている
【００２９】
上記したように、メモリセル（ＭＣ１１〜ＭＣ１ｎ，…）とダミーメモリセル（ＤＭＣ１〜ＤＭＣｎ）は同一のワードライン（ＷＬｊ），（ｊ＝０〜ｎ）に接続され同期して選択される。
【００３０】
ダミービットライン（ＤＢＬ１，ＤＢＬ２）からの信号をダミーセンスアンプ６ａで検出すれば、メインのセンスアンプ６でも出力が確定しているものとして、センスアンプ６を活性化状態から非活性化状態へと変化させるように内部制御回路９でコントロールする。同様にワードライン（ＷＬｊ），（ｊ＝０〜ｎ）も非選択状態へと変化させる。これによってセンスアンプ６での貫通電流や、ビットライン（ＢＬｋ１，ＢＬｋ２）での充放電電流が、データの読み出しに必要な量以上の消費を抑えることが出来る。
【００３１】
次に、この実施形態の特徴とするプリチャージ回路３とダミープリチャージ回路３ａを図４および図５に示す。メイン側のプリチャージ回路３は、図４に示すように、電源電位ＶｃｃまでプリチャージできるようにＰＭＯＳトランジスタで構成している。さらに、ライトモード後のプリチャージ速度を速めるためＮＭＯＳトランジスタでのプリチャージもあわせて行っている。
【００３２】
ダミー回路側も同様の構成とするが、ダミープリチャージ回路３ａは、図５に示すように、”Ｈ”固定側のダミービットラインＤＢＬ２側の電位は電源電位Ｖｃｃより一定電位低い値になるように設定している。即ち、電源電位ＶｃｃからＮＭＯＳトランジスタのスレショルド電位Ｖｔｈ，ｎを引いた値、（Ｖｃｃ−Ｖｔｈ，ｎ）までしか上昇しない様にＮＭＯＳトランジスタのみでのプリチャージとしている。このため、プリチャージ状態でＤＢＬ１＞ＤＢＬ２となる。このように、ダミーメモリセルがあらかじめ与えられたデータと逆のデータに対応した一定の電位差を生じさせている。
【００３３】
ダミービットラインＤＢＬ１側から”Ｌ”が出力される読み出しを行うには、通常よりもダミーセンスアンプ６ａの出力が遅れて出力される。これを製造ばらつきなどによる特性変化の動作マージンとして用いれば、新たにタイミング制御の為の回路を追加することなく、メモリサイズの変化に対しても追随して一定の動作マージンを持った形で保証できる。
【００３４】
図６は、この発明の第１の実施形態のタイミング図を表している。アドレスの変化に伴いアドレス入力回路８が遷移信号ＡＴＤを内部制御回路９に与える。そして、内部制御回路９が活性化され内部の動作が開始する。ＰＲＣ，ＷＬＥ，ＳＥＮのそれぞれの信号が変化し、読み出し状態に入ると同時に、ダミー回路側でも読み出し状態となる。ここで、ビットラインＢＬ１，ＢＬ２、ダミービットラインＤＢＬ１はいずれも電源電位Ｖｃｃまでプリチャージされた状態からの読み出しである。しかし、ダミービットラインＤＢＬ２のみ一定電位低い状態からの読み出しとなる。そのためダミーセンスアンプ６ａからの出力は一定時間（図中のｔ１に相当）遅れる。
【００３５】
これをダミー回路の動作マージンとして利用すれば、どのメモリサイズの回路に対しても一定の動作マージンを持った回路として動作が保証できる。
【００３６】
なお、ダミービットラインＤＢＬ２の初期状態については、リードモードに入る前のライトモード時に、ダミープリチャージ回路３ａで示したイコライズトランジスタＴ２５でＤＢＬ１側の電位へとプルダウンされる為、（Ｖｃｃ−Ｖｔｈ，ｎ）の中間電位に保たれることは容易に可能となる。
【００３７】
上記したように、上記実施形態においては、プリチャージ状態でＤＢＬ１＞ＤＢＬ２となるように、ダミービットラインのプリチャージを制御すればよい。このため、図７に示すように、メインのプリチャージ回路と同様の構成とし、ダミービットラインＤＢＬ１に与える電位を電源電位より高電位のＶｐｐの電位を与えるように構成しても同様の効果が得られる。この高電位は例えばＥＥＰＲＯＭなどメモリであれば、書き込み時に使用する電位を用いればよい。但し、上記図５の構成と比べると、高い電位を用いるので、消費電力が多くなる。
【００３８】
次に、この発明の第２の実施形態につき図８ないし図１２に従い説明する。なお、図１と同一部分には同一符号を付し、説明の重複を避けるために、ここではその説明を割愛する。図８はこの発明の別の構成方法を示している。
【００３９】
この実施形態においては、ダミープリチャージ回路３もメイン側のプリチャージ回路３と同じ構成のものを用いている。そして、ダミービットラインＤＢＬ２の電位を下げる方法として、初期状態設定回路１０を設けたものである。
【００４０】
図９ないし図１１に初期状態設定回路１０の構成を示す。
【００４１】
図９に示したように、ダミーデータライン対ＤＤＬ１，ＤＤＬ２に初期状態設定回路１０を設ける。そして、ＤＤＬ２の初期電位を”Ｌ”としている。この状態で列ゲート活性化信号（ＹＧ）がＯＮされると、ダミービットラインＤＢＬ２上の電荷がＤＤＬ２側に移動し、ＤＢＬ２の電位が一定値下がる。これを利用して第１の実施形態と同様の動作を可能とした。
【００４２】
また、図１０に示したように、さらに適当な寄生容量Ｃ０を持たせれば、ＤＢＬ２上の電荷の移動量を調整できる。また、図１１に示した方法では、ＹＧ信号より発生させたワンショットパルスを入力して、列ゲートが活性化された直後、ＤＢＬ２を一定期間プルダウンする方法である。図９ないし図１１に示したいずれの回路もダミーセンスアンプの出力を遅らせて動作マージンを稼ぐことでは共通である。また図１１の方法では、ＤＢＬ２に設置してＤＢＬ２を一時的にプルダウンさせても同様の効果が得られる。
【００４３】
図１２は第２の実施形態のタイミング図を表している。アドレスの変化に伴いアドレス入力回路８が遷移信号ＡＴＤを内部制御回路９に与える。そして、内部制御回路９が活性化され内部の動作が開始する。ＰＲＣ，ＷＬＥ，ＳＥＮのそれぞれの信号が変化し、読み出し状態に入ると同時に、ダミー側でも読み出し状態となる。ここで、ビットラインＢＬ１，ＢＬ２、ダミービットラインＤＢＬ１、ＤＢＬ２はいずれも電源電位Ｖｃｃまでプリチャージされた状態からの読み出しである。しかし、列ゲート活性化信号（ＹＧ）がＯＮすると、ダミービットラインＤＢＬ２上の電荷がＤＤＬ２側に移動し、ＤＢＬ２の電位が一定値下がる。このためダミーセンスアンプ６ａからの出力は一定時間（図中のｔ１に相当）遅れる。
【００４４】
【発明の効果】
以上説明したように、この発明は、メモリセルの読み出し状態をモニタし活性化状態を制御するためのダミーメモリ回路を、一定の動作マージンをつけた形で新たな回路を付加することなく容易に構成することが出来る。その結果動作性能を落とすことなく低消費化でき、あらゆるメモリサイズのセルに対しても一定の動作マージンを持った形で対応できる。
【図面の簡単な説明】
【図１】この発明の半導体記憶装置の第１の実施形態における構成を示すブロック図である。
【図２】この発明の半導体記憶装置のメモリセルの回路図である。
【図３】この発明の半導体記憶装置のダミーメモリセルの回路図である。
【図４】この発明の半導体記憶装置のプリチャージ回路を示す回路図である。
【図５】この発明の半導体記憶装置の第１の実施形態におけるダミープリチャージ回路の回路図である。
【図６】図１に示す半導体記憶装置のタイム図である。
【図７】この発明の半導体記憶装置の第１の実施形態における他のダミープリチャージ回路の回路図である。
【図８】この発明の半導体記憶装置の第２の実施形態における構成を示すブロック図である。
【図９】この発明の半導体記憶装置の第２の実施形態におけるダミーデータライン初期設定回路の構成を示す回路図である。
【図１０】この発明の半導体記憶装置の第２の実施形態におけるダミーデータライン初期設定回路の構成を示す回路図である。
【図１１】この発明の半導体記憶装置の第２の実施形態におけるダミーデータライン初期設定回路の構成を示す回路図である。
【図１２】図８に示す半導体記憶装置のタイム図である。
【符号の説明】
１ メモリセル
２ 行アドレスデコーダ
３ プリチャージ回路
３ａ ダミープリチャージ回路
４ 列アドレスデコーダ
６ センスアンプ
６ａ ダミーセンスアンプ
Claims (6)
- 複数のメモリセルを有するメモリアレイと、このメモリセルから相補信号の入出力を行うビットライン対と、このビットライン対からの信号を増幅するセンスアンプと、前記ビットライン対をプリチャージするプリチャージ回路と、前記メモリセルからの読み出しを模擬するダミーメモリ回路と、を有する半導体記憶装置において、
前記ダミーメモリ回路は、前記メモリセルの選択時に同期して選択されあらかじめ固定されたデータを持つダミーメモリセルと、このダミーメモリセルに接続されたダミービットライン対と、ダミービットライン対からのデータを検出して増幅するダミーセンスアンプと、前記ダミービットライン対をプリチャージするダミープリチャージ回路とを有し、ダミーセンスアンプで読み出しを行う直前には、ダミービットライン間に、ダミーメモリセルがあらかじめ与えられたデータと逆のデータに対応した一定の電位差を生じさせることを特徴とする半導体記憶装置。 - 前記ダミープリチャージ回路は、前記ダミービットライン対のそれぞれを異なる第１、および第２の電位に保持し、この電位差を利用してダミーセンスアンプからの出力タイミングを制御することを特徴とする請求項１に記載の半導体記憶装置。
- 前記ダミープリチャージ回路は、ダミービットライン対の片側をＰＭＯＳトランジスタ、他方をＮＭＯＳトランジスタで構成し、ビットライン対のプリチャージ電位に電位差を生じさせることを特徴とする請求項２に記載の半導体記憶装置。
- 前記ダミービットライン対に接続され、一時的にいずれか一方のダミービットラインの電位を下げ、ダミービットライン間に一時的に電位差を持たせることを特徴とする請求項１に記載の半導体記憶装置。
- 前記ダミーセンスアンプからの検出信号が、前記センスアンプの活性化状態を制御することを特徴とする請求項１ないし４のいずれかに記載の半導体記憶装置。
- 前記ダミーセンスアンプからの検出信号が、前記メモリセルを選択するワードラインの活性化状態を制御することを特徴とする請求項１ないし４のいずれかに記載の半導体記憶装置。
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