KR20100071153A - 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치 - Google Patents

개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치 Download PDF

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Abstract

리드 동작 시 비트라인 디스터브를 방지 또는 최소화하고 저전압 고속 동작을 수행할 수 있는 반도체 메모리 장치가 개시된다. 그러한 반도체 메모리 장치의 리드 데이터 패쓰회로는, 비트라인 센스 앰프와; 로컬 입출력라인 센스앰프와; 상기 비트라인 센스 앰프에 연결된 비트라인 페어와 상기 로컬 입출력라인 센스앰프에 연결된 로컬 입출력 라인 페어 사이를 컬럼선택신호에 응답하여 동작적으로 서로 연결하는 컬럼 선택부와; 상기 컬럼선택신호가 비활성화되는 구간에서 제1 도전형 프리차아지부로써 1차적으로 프리차아지 하고 제2 도전형 등화부로써 등화한 다음, 상기 비트라인 센스 앰프가 활성화되고 나서 일정 타임이 경과된 후에는 제2 도전형 프리차아지부로써 2차적으로 프리차아지 하는 로컬 입출력라인 프리차아지부를 구비함에 의해, 리드 동작시 로컬 입출력 라인에서 비트라인으로의 차아지 전달 현상이 발생되는 비트라인 디스터브에 보다 강해지고, 저전압 고속 동작에 보다 유리해진다.
Figure P1020080129775
반도체 메모리 장치, 디램, 비트라인 디스터브, 프리차아지, 로컬 입출력라인

Description

개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치{Semiconductor memory device having improved precharge scheme for local I/O lines}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 다이나믹 랜덤 억세스 메모리 등과 같은 반도체 메모리 장치의 리드 데이터 패쓰회로에 관한 것이다.
통상적으로, 다이나믹 랜덤 억세스 메모리와 같은 반도체 메모리 장치는 사용자들의 요구에 따라 나날이 고속 및 고집적화 되는 추세이다. 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터를 단위 메모리 셀로서 갖는 다이나믹 랜덤 억세스 메모리 장치는 전자적 시스템의 메인 메모리로서 흔히 채용되고 있다.
도 1에서 보여지는 바와 같이 통상적인 데이터 처리 시스템에 채용되는 다이나믹 랜덤 억세스 메모리 장치(10:이하 DRAM)는 시스템 버스(B1)를 통해 마이크로 프로세싱 유닛(2)과 연결되어 메인 메모리로서 기능한다. 즉, 데이터 처리 시스템의 마이크로 프로세싱 유닛(2)은 시스템 버스(B5)를 통해 플래시 메모리(4)와 연결되어 상기 플래시 메모리(4)에 저장된 프로그램에 따라 설정된 프로세싱 동작을 행 하고 필요 시 제어버스(B2)를 통하여 구동부(6)를 제어한다. 상기 구동부(6)의 제어시 상기 마이크로 프로세싱 유닛(2)은 프로세싱 동작을 위해 상기 DRAM(10)의 메모리 셀에 데이터를 라이트하고 라이트된 데이터를 메모리 셀로부터 리드하는 데이터 억세싱 동작을 수행한다.
DRAM(10)의 리드(Read) 동작시 메모리 셀에 저장된 데이터(data)는 비트라인 센스앰프(Bit Line Sense Amplifier: 이하 BLSA)에 의해 비트라인 페어상에서 센싱(sensing) 및 증폭된 후, 컬럼선택라인(이하 CSL)신호가 활성화되면 로컬 입출력라인 페어에 전달된다. 상기 로컬 입출력라인 페어에 전달된 데이터는 외부로 리드아웃 되기 위해, 글로벌 입출력라인 페어를 거쳐 데이터 출력버퍼로 제공된다.
일반적인 DRAM(10)에서 비트라인이나 로컬 입출력 라인은 리드(read)나 라이트(write) 동작에 관여하지 않는 경우에 플로팅(floating)의 방지 및 센싱속도 증가를 위해 일정레벨의 전압으로 프리차아지된다. 이 경우에, 로컬 입출력 라인 페어의 프리차아지를 위한 프리차아지 전압레벨은 대부분이 전원전압(VINT)이나 셀 어레이동작전압(VINTA)의 1/2배에 해당되는 레벨, 즉 비트라인 프리차아지 전압(VBL)과 동일한 레벨을 가진다. 여기서 상기 셀 어레이 동작전압(VINTA)은 일반적으로 전원전압(VINT)보다 약간 낮거나 동일한 레벨의 전압이다.
그러나, 로컬 입출력라인 페어에 로컬 입출력라인 센스앰프가 연결되는 경우에는, 로컬 입출력라인 센스앰프의 센싱속도를 증가시키기 위한 노력의 일환으로, 로컬 입출력 라인 페어의 프리차아지시 프리차아지 전압레벨을 동작모드에 따라 달리 적용하는 기술이 개발되었다. 이는, 상기 로컬 입출력 라인 페어(LIO,LIOB)이 완전히 증폭된 레벨(VINTA, VSS)을 가지는 상태에서 제1레벨(VBL)로 프리차아지를 수행하면, 상기 로컬 입출력 라인 페어(LIO,LIOB)의 프리차아지 동작으로 인해 제1레벨(VBL)전압의 레벨을 변하게 하는 노이즈(noise) 소스(source)가 될 수 있기 때문에 도입된 것이다. 이러한 노이즈 소스는 제1레벨(VBL)전압 발생회로에 영향을 주어 결국 메모리 셀의 데이터 센싱 효율을 감소시킬 수 있다.
따라서, 메모리 셀에 대한 리드나 라이트 동작이 개시되기 전, 즉 액티브 모드가 개시되기 전에는 비트라인 프리차아지 전압과 동일한 레벨(VBL)의 전압으로 상기 로컬 입출력 라인 페어(LIO,LIOB)에 대한 프리차아지를 수행한다. 이후 워드라인이 인에이블 되어 액티브 모드가 개시되면, 셀 어레이 동작전압(VINTA)과 동일한 레벨의 전압으로 상기 로컬 입출력 라인 페어(LIO,LIOB)에 대한 프리차아지를 수행한다. 이후 액티브 모드가 종료되면 다시 비트라인 프리차아지 전압과 동일한 레벨(VBL)의 전압으로 상기 로컬 입출력 라인 페어(LIO,LIOB)에 대한 프리차아지를 수행한다.
이와 같이 액티브 모드에서 로컬 입출력 라인 페어(LIO,LIOB)를 프리차아지하는 경우에, 통상적으로 채용되는 프리차아지 회로는 숏(short) tRCD 나 롱(long) tRCD 조건에 모두 부합되기 어렵다. 즉, tRCD(/RAS to /CAS Delay Time)가 길게 설정된 롱(long) tRCD 조건에 만족되는 경우에 tRCD(/RAS to /CAS Delay Time)가 상대적으로 짧게 설정된 숏(short) tRCD 조건에는 충족되지 못한다. 또한, 반대로 숏(short) tRCD 조건에 상기 프리차아지 회로의 동작 특성이 만족되는 경우에는 롱 tRCD 조건을 충족시키기는 어렵다. 여기서, 숏(short) tRCD 조건에서 프리차아지 동작 특성이 나쁠 경우에 비트라인 디스터브 현상이 발생될 수 있으며, 롱 tRCD 조건에서 프리차아지 동작 특성이 나쁠 경우에 저전압 고속 동작 특성이 저하되어진다.
따라서, 리드 동작 시 메모리 셀로부터 나온 데이터를 출력버퍼로 인가하는 동작을 수행하는 DRAM의 리드 데이터 패쓰회로에서, 로컬 입출력 라인을 프리차아지 하는 방식을 모드별로 구별적으로 취하는 경우에, 비트라인 디스터브를 줄이거나 최소화하면서도 저전압 고속동작이 구현되도록 할 수 있는 기술이 절실히 요망된다.
따라서, 본 발명의 목적은 로컬 입출력라인에 대한 프리차아지 동작을 수행할 경우에 숏 tRCD와 롱 tRCD에 모두 충족되는 동작을 할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 비트라인 디스터브를 최소화하거나 방지하고, 리드 동작을 보다 저전압 고속 동작으로 수행할 수 있게 하는 반도체 메모리 장치의 리드 데이터 패쓰회로를 제공함에 있다.
본 발명의 또 다른 목적은 고속 동작 반도체 메모리에 보다 적합하게 적용될 수 있도록 하기 위해 비트라인 디스터브를 최소화하는 동시에 저전압 고속동작을 꾀할 수 있는 로컬 입출력라인 프리차아지 스킴을 제공함에 있다.
본 발명의 또 다른 목적은 숏 tRCD에서는 NMOS 프리차아지를 수행하고 롱 tRCD에서는 PMOS 프리차아지를 수행하는 로컬 입출력라인 프리차아지 회로를 제공함에 있다.
본 발명의 또 다른 목적은 로컬 입출력라인 센스앰프의 설계마진을 보다 프리하게 할 수 있는 다이나믹 랜덤 억세스 메모리를 제공함에 있다.
본 발명의 실시예적 일 양상(an aspect)에 따른 반도체 메모리 장치의 리드 데이터 패쓰회로는, 비트라인 센스 앰프와; 로컬 입출력라인 센스앰프와; 상기 비트라인 센스 앰프에 연결된 비트라인 페어와 상기 로컬 입출력라인 센스앰프에 연결된 로컬 입출력 라인 페어 사이를 컬럼선택신호에 응답하여 동작적으로 서로 연결하는 컬럼 선택부와; 상기 컬럼선택신호가 비활성화되는 구간에서 상기 로컬 입출력 라인 페어를 제1 도전형 프리차아지부로써 1차적으로 프리차아지 하고 제2 도전형 등화부로써 등화한 다음, 상기 비트라인 센스 앰프가 활성화되고 나서 일정 타임이 경과된 후에는 제2 도전형 프리차아지부로써 2차적으로 프리차아지 하는 로컬 입출력라인 프리차아지부를 구비한다.
본 발명의 실시예에서, 상기 로컬 입출력라인 프리차아지부의 제1 도전형 프리차아지부는 2개의 엔형 모오스 트랜지스터들로 구성될 수 있으며, 상기 로컬 입출력라인 프리차아지부의 제2 도전형 등화부는 1개의 피형 모오스 트랜지스터로 구성될 수 있다. 또한, 본 발명의 실시예에서, 상기 로컬 입출력라인 프리차아지부의 제2 도전형 프리차아지부는 2개의 피형 모오스 트랜지스터들을 포함하여 구성될 수 있다.
본 발명의 실시예적 다른 양상(another aspect)에 따른 반도체 메모리 장치는,
하나의 억세스 트랜지스터와 스토리지 커패시터로 이루어진 메모리 셀을 행과 열의 매트릭스 형태로 복수로 가지는 메모리 셀 어레이와;
상기 메모리 셀들이 접속된 비트라인 페어에 연결된 비트라인 센스 앰프와;
글로벌 입출력 라인페어를 통하여 글로벌 입출력라인 센스앰프에 연결된 로컬 입출력라인 센스앰프와;
컬럼선택신호에 응답하여 상기 비트라인 센스 앰프에 연결된 비트라인 페어와 상기 로컬 입출력라인 센스앰프에 연결된 로컬 입출력 라인 페어 사이를 동작적으로 서로 연결하는 컬럼 선택부와;
상기 컬럼선택신호가 비활성화되는 구간에서 상기 로컬 입출력 라인 페어를 제1 도전형 프리차아지부로써 1차적으로 프리차아지 하고 제2 도전형 등화부로써 등화한 다음, 상기 비트라인 센스 앰프가 활성화되고 나서 일정 타임이 경과된 후에는 제2 도전형 프리차아지부로써 2차적으로 프리차아지 하는 로컬 입출력라인 프리차아지부를 구비한다.
본 발명의 실시예에서, 상기 제1 도전형 프리차아지부가 엔형 모오스 트랜지스터들로 구성되는 경우에 상기 제2 도전형 프리차아지부는 피형 모오스 트랜지스터들로 구성될 수 있다.
바람직하기로, 상기 반도체 메모리 장치는, 워드라인이 활성화되기 이전에는 상기 로컬 입출력 라인 페어를 하프 전원전압 레벨로 프리차아지하는 하프 전원전압 프리차아지 및 등화부를 더 구비할 수 있다.
본 발명의 실시예에서, 상기 하프 전원전압 프리차아지 및 등화부는 엔형 모오스 트랜지스터들로 구성될 수 있다.
본 발명의 실시예적 또 다른 양상에 따라 반도체 메모리 장치의 리드 데이터 패쓰회로는,
비트라인 센스 앰프와;
로컬 입출력라인 센스앰프와;
상기 비트라인 센스 앰프에 연결된 비트라인 페어와 상기 로컬 입출력라인 센스앰프에 연결된 로컬 입출력 라인 페어 사이를 컬럼선택신호에 응답하여 동작적으로 서로 연결하는 컬럼 선택부와;
상기 액티브 코멘드에 응답하여 컬럼선택신호가 비활성화되는 구간에서 상기 로컬 입출력 라인 페어를 엔형 모오스 트랜지스터들로써 1차적으로 프리차아지 하고 피형 모오스 트랜지스터로써 등화한 다음, 상기 비트라인 센스 앰프가 활성화되고 나서 일정 타임이 경과된 후에 피형 모오스 트랜지스터들로써 2차적으로 프리차아지 하는 로컬 입출력라인 프리차아지부를 구비한다.
본 발명의 실시예에서, 상기 로컬 입출력라인 프리차아지부는, 상기 비트라인 센스 앰프 인에이블 신호를 일정 타임만큼 지연하는 딜레이부와, 상기 딜레이부의 출력과 상기 피형 모오스 트랜지스터의 등화 인에이블 신호를 게이팅하여 낸드 응답을 생성하는 낸드 게이트를 더 포함한다.
상기한 바와 같은 본 발명의 실시예적 구성에 따르면, 비트라인 디스터브가 최소화되거나 방지되고, 리드 동작이 보다 저전압 고속 동작으로 수행된다. 결국, 숏 tRCD에서는 NMOS 프리차아지를 수행하고 롱 tRCD에서는 PMOS 프리차아지를 수행하므로, 비트라인 디스터브에 로버스트(robust)하고 저전압 고속동작에 유리하게 되는 이점이 있다.
이하에서는 본 발명의 실시예에 따라, 리드 동작 시 비트라인 디스터브를 방지하고 저전압 고속동작을 수행할 수 있는 반도체 메모리 장치에 관한 실시예가 첨부된 도면들을 참조로 설명될 것이다.
이하의 실시예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다. 그렇지만, 본 발명이 이들 특정한 상세들 없이도 실시될 수 있을 것임은 본 분야의 숙련된 자들에 의해 이해될 수 있을 것이다. 공지의 반도체 제조 공정 및 다이나믹 랜덤 억세스 메모리의 기본적 데이터 억세스 동작 및 그와 관련된 통상적 내부 회로들은 본 발명을 모호하지 않도록 하기 위해 상세히 설명되지 않는다.
후술되는 본 발명의 실시예와의 보다 철저한 구별을 위한 의도만으로서, 도 2 및 도 3을 통하여 컨벤셔날 기술들이 간략히 설명될 것이다.
먼저, 도 2는 컨벤셔날 기술에 따른 로컬 입출력라인 프리차아지를 갖는 리드 데이터 패쓰회로이다.
도 2에서, 메모리 셀 어레이(11), 비트라인 센스앰프(13), 컬럼 선택부(15), 로컬 입출력 라인 프리차아지 및 이퀄라이징부(17), 로컬 입출력라인 센스앰프(19), 글로벌 입출력라인 센스앰프(21), 및 출력버퍼(23)는 DRAM의 리드 데이터 패쓰회로에 포함된다.
상기 메모리 셀 어레이(11)내에서 메모리 셀은 하나의 억세스 트랜지스터(AT)와 하나의 스토리지 커패시터(SC)로 구성된다. 워드라인들(WL1,WL2)은 상기 메모리 셀의 억세스 트랜지스터(AT)의 게이트와 연결되고, 비트라인(BL)과 상보(컴플리멘타리)비트라인(BLB)으로 구성된 비트라인 페어는 상기 억세스 트랜지스터(AT)의 드레인/소오스에 연결된다. 상기 비트라인 센스 앰프(13)는 상기 비트라인 페어에 연결되어 리드동작 시 메모리 셀 어레이(11)내의 선택된 메모리 셀에 저장된 데이터가 상기 비트라인 페어에 전위차로서 나타나면 이를 센싱 및 증폭한다.
컬럼 선택부(15)는 컬럼선택신호(CSL)에 응답하여 비트라인 페어(BL,BLB)와 상기 로컬 입출력라인 센스앰프(19)에 연결된 로컬 입출력 라인 페어(LIO,LIOB) 사이를 동작적으로 서로 연결한다. 이에 따라, 리드동작 시 비트라인 페어(BL,BLB)에 센싱 및 증폭된 데이터는 상기 로컬 입출력 라인 페어(LIO,LIOB)로 전달된다.
메모리 셀에 대한 리드나 라이트 동작이 개시되기 전, 워드라인이 활성화되 기 이전에, 하프 전원전압 프리차아지 및 등화부(17b)는 상기 로컬 입출력 라인 페어(LIO,LIOB)를 하프 전원전압 레벨(VBL)로 프리차아지한다. 따라서, 제어신호(CON2)는 상기 워드라인이 비활성된 상태에서 하이레벨로 인가되며, NMOS 트랜지스터들(NM1,NM2)의 공통 드레인 연결노드에 인가되는 전압(V1)은 하프 전원전압 레벨(1/2VINTA,VBL)로 주어진다.
상기 로컬 입출력 라인 프리차아지 및 등화부(17)의 로컬 입출력라인 프리차아지부(17a)는 액티브 모드가 개시되어 워드라인이 활성화되고 상기 컬럼선택신호(CSL)가 비활성화된 구간에서, 셀 어레이 동작전압(VINTA)과 동일한 레벨의 전압으로 상기 로컬 입출력 라인 페어(LIO,LIOB)를 프리차아지한다. 따라서, 제어신호(CON1)는 상기 워드라인이 활성된 상태에서 하이레벨로 인가되며, PMOS 트랜지스터들(PM1,PM2)의 공통 소오스 연결노드에 인가되는 전압(V2)은 셀 어레이 동작전압(VINTA)의 레벨로 주어진다.
여기서, PMOS 트랜지스터들(PM1,PM2)과 PMOS 트랜지스터(PM3)는 프리차아지 동작 및 등화 동작에 각기 관련된 트랜지스터들이다.
리드동작 시 상기 로컬 입출력라인 센스앰프(19)는 상기 로컬 입출력 라인 페어(LIO,LIOB)에 전달된 상기 메모리 셀의 데이터를 센싱 및 증폭하여 글로벌 입출력 라인(GIO,GIOB)에 출력한다. 글로벌 입출력라인 센스앰프(21)는 상기 글로벌 입출력 라인(GIO,GIOB)에 전달된 상기 메모리 셀의 데이터를 최종적으로 센싱 및 증폭하여 출력버퍼(23)로 인가한다.
도 2에서와 같은 DRAM의 리드 데이터 패쓰회로의 경우에, 로컬 입출력라인 프리차아지부(17a)의 PMOS 트랜지스터들에 의한 프리차아지 동작 및 PMOS 트랜지스터에 의한 등화동작에 기인하여 비트라인 디스터브가 일어나게 되는 문제가 있다.
PMOS 트랜지스터들(PM1,PM2)에 의한 프리차아지 동작 및 PMOS 트랜지스터(PM3)에 의한 등화동작이 이루어질 경우에 로컬 입출력 라인의 레벨이 셀 어레이 동작전압(VINTA)의 레벨로 되므로, 숏 tRCD 조건 즉 비트라인 센스앰프(13)가 비트라인 페어를 충분히 디벨롭시키지 못한 상태에서 상기 컬럼 선택 라인(CSL)이 인에이블되면, 비트라인 디스터브 현상이 일어날 수 있다.
예를 들어, 메모리 셀에 차아지가 저장되어 있지 않은 상태를 데이터 "0"이라고 하고 차아지가 저장된 상태를 데이터"1"이라 하고, 선택된 메모리 셀의 데이터가 "0" 인 경우라고 하면, 상기 비트라인 페어중 비트라인(BL)의 전위는 상보 비트라인(BLB)의 전위보다 낮은 상태로 상기 비트라인 센스앰프(13)에 의해 센싱 및 증폭된 후 상기 컬럼선택부(15)의 컬럼 선택 트랜지스터(Q2)를 통해 상기 로컬 입출력 라인 페어중 로컬 입출력 라인(LIO)에 전달된다. 상기 컬럼선택신호(CSL)가 활성화되고 상기 로컬 입출력라인 센스앰프(19)가 동작을 시작하는 센싱 초기에는 상기 비트라인 페어(BL,BLB)간의 전위차가 충분하지 않기 때문에, 상기 로컬 입출력 라인(LIO)에 프리 차아지(Pre-charge)된 차아지(charge)가 상기 컬럼 선택 트랜지스터(Q2)를 통해 상기 비트라인(BL)의 전위를 상승시킨다. 비트라인(BL)의 전위가 상승되면 결과적으로 상기 비트라인 페어(BL,BLB)간의 전위 차 진폭이 작아지게 된다. 이러한 현상을 우리는 비트라인 교란(Bit Line Disturbance)이라고 한다.
이와 같이, 로컬 입출력 라인 페어중의 한 라인에서 비트라인 페어중 전위가 낮은 비트라인으로 프리 차아지된 차아지가 전달되는 비트라인 디스터브 현상은 센싱 초기에 BLSA의 미스매치(mismatch)가 발생하였을 경우에 리버스 센싱(reverse sensing)을 유발하게 된다.
이제부터 도 3을 참조하여, 로컬 입출력라인 프리차아지부(17a-1)의 NMOS 트랜지스터들(NM10,NM11)에 의한 프리차아지 동작 및 PMOS 트랜지스터(PM1)에 의한 등화동작에 기인하여 저전압 고속동작에 불리하게 되는 문제가 설명될 것이다.
상기 NMOS 트랜지스터들(NM10,NM11)에 의한 프리차아지 동작 및 PMOS 트랜지스터(PM1)에 의한 등화동작이 이루어질 경우에 로컬 입출력 라인의 레벨은 셀 어레이 동작전압(VINTA)의 레벨에서 NMOS 트랜지스터들(NM10,NM11)의 문턱전압(Vth)을 뺀 레벨이 되므로, 도 2의 회로에 비하여 숏 tRCD 조건에 상대적으로 우수한 특성을 보이지만, 저전압 고속동작에서 등화용 PMOS 트랜지스터(PM1)의 게이트 소오스간 전압(Vgs)이 작아져서 등화특성이 저하되는 문제점이 있어 왔다.
본 발명의 실시예의 경우에는 도 2의 회로에서 발생될 수 있는 비트라인 디스터브를 방지 또는 최소화하는 동시에 도 3의 회로에서 저전압 고속동작이 취약해지는 문제를 해결하기 위하여, 도 4에 보여지는 바와 같은 로컬 입출력라인 프리차아지부(100)를 마련하였다.
도 4를 참조하면, 상기 로컬 입출력라인 프리차아지부(100)는, 액티브 코멘드에 응답하여 컬럼선택신호(CSL)가 비활성화되는 구간에서 상기 로컬 입출력 라인 페어(LIO,LIOB)를 엔형 모오스 트랜지스터들(NM10,NM11)로써 1차적으로 프리차아지 하고 피형 모오스 트랜지스터(PM3)로써 등화한 다음, 상기 비트라인 센스 앰프(13) 가 활성화되고 나서 일정 타임이 경과된 후에 피형 모오스 트랜지스터들(PM1,PM2)로써 2차적으로 프리차아지 한다.
이를 위해, 상기 로컬 입출력라인 프리차아지부(100)에는 비트라인 센스앰프 인에이블 신호(SAEN)를 받아 일정 시간 동안 지연하는 딜레이부(DE1)와, 워드라인이 활성화된 액티브 모드 동안에 상기 컬럼 선택 라인이 비활성화된 상태에서 하이레벨로 인가되는 제어신호(CON1)와 상기 딜레이부(DE1)의 딜레이 출력을 게이팅하여 낸드 응답을 생성하는 낸드 게이트(NA1)와, 상기 제어신호(CON1)를 인버팅하여 상기 피형 모오스 트랜지스터(PM3)의 게이트 단자에 인가하는 인버터(I1)가 포함된다.
결국, 도 4의 로컬 입출력라인 프리차아지부(100)는, 숏 tRCD에서는 NMOS 프리차아지를 수행하고 롱 tRCD에서는 PMOS 프리차아지를 수행하므로, 비트라인 디스터브에 로버스트(robust)하고 저전압 고속동작에 유리하게 된다.
보다 구체적으로, 도 4는 본 발명의 실시예에 따른 로컬 입출력라인 프리차아지 스킴을 보여주는 리드 데이터 패쓰회로도이다.
도 5는 도 4의 회로 소자 일부가 위치되는 반도체 메모리 장치의 컨정션 영역을 보여주는 도면이고, 도 6은 도 4중 로컬 입출력라인 센스앰프의 일 구현예를 보여준다. 도 7은 도 4의 로컬 입출력라인 등화 동작에 관련된 등화신호 생성부의 구현 예시도이고, 도 8은 도 4에 따른 로컬 입출력라인 프리차아지 동작관련 타이밍이다. 도 9는 도 4에 보여지는 프리차아지부를 채용한 경우를 보여주는 비교 시뮬레이션 파형도들이다.
다시 도 4를 참조하면, 메모리 셀 어레이(11), 비트라인 센스앰프(13), 컬럼 선택부(15), 하프 전원전압 프리차아지 및 등화부(17b), 로컬 입출력라인 센스앰프(19), 글로벌 입출력라인 센스앰프(21), 및 출력버퍼(23)는 도 2,3에서의 대응되는 구성과 동일하다.
메모리 셀에 대한 리드나 라이트 동작이 개시되기 전, 즉 워드라인이 활성화되기 이전에, 하프 전원전압 프리차아지 및 등화부(17b)는 상기 로컬 입출력 라인 페어(LIO,LIOB)를 하프 전원전압 레벨(VBL)로 프리차아지한다. 따라서, 제어신호(CON2)는 상기 워드라인이 비활성된 상태에서 하이레벨로 인가되며, NMOS 트랜지스터들(NM1,NM2)의 공통 드레인 연결노드에 인가되는 전압(V1)은 하프 전원전압 레벨(1/2 VINTA,VBL)로 주어진다. 이러한 VBL 프리차아지 동작은 도 8의 구간 T1 및 구간 T3에서 일어난다.
도 8을 참조하면, 구간 T1에서, 상기 제어신호(CON2)는 하이레벨이고, 상기 제어신호(CON1)는 로우레벨로 되어 있음을 알 수 있다. 또한, 상기 컬럼선택신호(CSL)는 비활성화된 상태를 유지한다.
상기 구간 T1이 끝나면, 메모리 셀의 데이터를 리드하기 위하여 메모리 셀에 연결된 워드라인(WL)이 인에이블되는 액티브 모드가 시작된다.
도 8에서 액티브(ACT) 모드가 하이 레벨로 되면 상기 컬럼선택신호(CSL)는 도 8 및 도 9에서 보여지는 바와 같이 주기적으로 하이레벨과 로우레벨 상태를 갖게 되고, 상기 제어신호(CON2)는 로우 레벨이고, 상기 제어신호(CON1)는 상기 컬럼선택신호(CSL)의 레벨 상태와 반대의 상태를 갖는다. 이 경우에 도 7의 발생 기(150)의 동작에 의해 로컬 입출력라인 등화신호(LIOEQ)는 도 8에서와 같은 파형 LIOEQ로 나타난다. 결국, 구간 T2에서 셀 어레이 동작전압(VINTA)의 레벨로 로컬 입출력 라인 페어를 프리차아지 하는 동작이 수행된다.
상기 로컬 입출력라인 프리차아지부(100)는, 액티브 모드가 개시되어 워드라인이 활성화되고 상기 컬럼선택신호(CSL)가 비활성화된 구간에서, 셀 어레이 동작전압(VINTA)과 동일한 레벨의 전압으로 상기 로컬 입출력 라인 페어(LIO,LIOB)를 다음과 같이 2차에 걸쳐 프리차아지한다.
상기 로컬 입출력 라인 페어(LIO,LIOB)를 엔형 모오스 트랜지스터들(NM10,NM11)로써 1차적으로 프리차아지 하고 피형 모오스 트랜지스터(PM3)로써 등화한 다음, 상기 비트라인 센스 앰프(13)가 활성화되고 나서 일정 타임이 경과된 후에 피형 모오스 트랜지스터들(PM1,PM2)로써 2차적으로 프리차아지 한다.
이와 같이, 숏 tRCD에서는 NMOS 프리차아지를 수행하여 로컬 입출력 라인 페어를 VINTA-Vth의 레벨로 만들고, 롱 tRCD에서는 PMOS 프리차아지를 수행하여 로컬 입출력 라인 페어를 VINTA의 레벨로 만들므로, 비트라인 디스터브에 로버스트(robust)하고 저전압 고속동작에도 또한 강점이 있다.
여기서, 상기 로컬 입출력 라인 페어(LIO,LIOB)를 셀 어레이 동작전압(VINTA)의 레벨로 프리차아지하는 동작은 워드라인이 디세이블되어 액티브 모드가 종료될 때까지 계속된다. 다만 비트라인 페어(BL,BLB)을 통하여 상기 로컬 입출력 라인(LIO,LIOB)으로 데이터가 전송되는 경우에는 상기 로컬 입출력 라인 페어(LIO,LIOB)에 대한 프리차아지는 중단된다. 즉 컬럼어드레스 스트로 브(CAS;Column Address strobe) 신호가 인가되고 컬럼선택신호(CSL)가 인에이블되어, 비트라인 페어(BL,BLB)와 상기 로컬 입출력 라인페어(LIO,LIOB)를 서로 연결하는 컬럼 선택 트랜지스터들(Q1,Q2)이 턴 온되어 있는 구간동안에는, 상기 로컬 입출력 라인 페어(LIO,LIOB)에 대한 프리차아지는 수행되지 않는다. 이 경우에는 상기 로컬 입출력 라인 페어로 데이터에 상응하는 전압이 제공되며, 프리차아지 인에이블 신호(precharge)가 도 8에서의 파형 PRECHR과 같이 디세이블 된다. 이후 액티브 모드가 종료되면 구간 T3가 시작되고 상기 로컬 입출력 라인 페어(LIO,LIOB)는 다시 상기 비트라인 전압레벨(VBL)로 프리차아지 된다.
도 7에 도시된 바와 같이, 등화신호 생성부(150)는 액티브 모드(ACT)신호와 상기 컬럼선택신호(CSL)의 조합을 통하여 로컬 입출력라인 등화신호(LIOEQ)를 생성한다. 여기서 액티브 모드란 메모리 셀에 연결된 워드라인(WL)이 인에이블 되는 시점부터 디세이블되는 시점까지의 동작모드를 의미할 수 있다. 즉 액티브 모드(ACT) 신호는 워드라인 인에이블 신호(WL)일 수 있다.
상기 등화신호 생성부(150)는 앤드(AND)게이트(A110), 노어(NOR)게이트들(NO110,NO112), 및 인버터(I110,I112)를 구비하여 도 7에 도시된 바와 같은 결선구조를 가진다. 결국, 첫 번째 컬럼 선택신호(CSL)의 인에이블 시점부터 액티브 모드 종료시점까지의 인에이블 구간(도 8의 T3구간)을 가지는 윈도우 신호(LIOEQ)가 상기 등화신호 생성부(150)에 의해 발생된다.
도 4에서 인버터(I1)는 도 5에서 보여지는 컨졍션 (conjunction) 영역(AR1,AR3)내에 제조되며, 상기 딜레이부(DE1)는 도 5의 영역을 벗어난 주변회로 내에 제조될 수 있다.
도 5는 도 4의 인버터(I1)가 위치된 반도체 메모리 장치의 컨정션 영역을 보여준다. 도 5에서 메모리 셀 어레이의 주위에는 서브워드라인 드라이버들(SWD:AR4)과 비트라인 센스앰프들(S/A:AR2)이 배치되며, 컨졍션 영역들(AR1,AR3)은 상기 서브워드라인 드라이버(SWD:AR4)와 비트라인 센스앰프(S/A:AR2)가 교차하는 지점에 배치된다. 상기 컨졍션 영역들(AR1,AR3)에는 상기 인버터(I1)등과 같은 드라이버들이 배치될 수 있다. 본 발명의 실시예에서는 컨졍션 영역들(AR1,AR3)에 상기 인버터를 설계하고, 상기 딜레이부 및 상기 딜레이부의 딜레이 량을 조절하기 위한 각종 트리밍 회로들을 주변회로에 설계하기 때문에 레이아웃 마진이 충분하다. 여기서 상기 트리밍은 퓨즈 옵션이나 테스트 모드레지스터 셋 신호의 인가를 통해 구현될 수 있다.
도 4중 로컬 입출력라인 센스앰프(19)의 일 구현예를 보여주는 도 6을 참조하면, 엔형 모오스 트랜지스터들(201-205)을 포함한다. 도 6에서 인가되는 신호 PLSAE는 센스앰프 인에이블 신호로서, 하이 레벨이 인가될 때 활성화되어 로컬 입출력라인 페어(LIO,LIOB)에 나타나는 데이터가 센싱 및 증폭되어 글로벌 입출력라인 페어(GIO,GIOB)로 인가된다.
이제 마지막으로 도 9를 참조하면, 도 4의 회로를 채용한 경우를 보여주는 비교 시뮬레이션 파형도들이 보여진다.
먼저, 도 9의 경우에는 전원전압은 1.1V이고, 더블 데이터 레이트(DDR)의 클럭주파수는 2133 Mbps이다. 도면에서 가로축은 타임(나노초)이고, 세로축은 전 압(V)을 가리킨다.
도 9에서, 가장 상부의 첫 번째 그래프 CA는 NMOS 프리차아지를 수행하는 컨벤셔날 기술에서의 로컬 입출력라인 페어 간의 전위 디벨롭을 가리킨다. 이 경우에 컬럼선택신호(CSL)가 비활성화되는 구간에서 보여지는 로컬 입출력라인 페어의 프르차아지 프로파일은 참조 부호들 S1,S2로서 나타난다. 상기 S1,S2의 레벨은 시간이 갈수록 즉 롱 tRCD에서 보다 낮아지고 로컬 입출력라인 페어의 등화도 제대로 이루어지지 않음을 확인 할 수 있다.
한편, 두 번째 그래프 PI는 본 발명의 실시예인 도 4에 따른 프리차아지를 수행하는 경우에 로컬 입출력라인 페어 간의 전위 디벨롭이 보여진다. 상기 그래프 PI에서의 상기 S1,S2의 레벨은 시간이 지나도 프리차아지 레벨이 낮아지는 현상이 없으며, 로컬 입출력라인 페어간의 등화도 상대적으로 정확히 이루어짐을 확인 할 수 있다.
세 번째 및 네번째 그래프 WA1,WA2는 각기 도 4의 낸드 게이트(NA1)의 출력과, 인버터(I1)의 출력을 가리킨다.
마지막으로, 다섯 번째 그래프는 도 4의 경우와 도 2의 경우에 센싱 마진을 비교한 예를 보여준다. 즉, 글로벌 입출력라인 센스앰프(21)의 입력단에서의 센싱 마진을 비교시, 컨벤셔날 기술에서는 120mV로 나타났으나, 본 실시예의 경우에는 400mV로서 나타나 훨씬 센싱 마진이 좋음을 알 수 있다. 이와 같이, 컨벤셔날 기술에 비해 본 발명의 실시예는 주목할 만한 효과가 있음을 보여준다.
도 9의 마지막 그래프에서 5개의 연속 파형이 보여지는 것은 버스트 리드동 작을 취함을 나타낸다.
상기한 설명에서는 본 발명의 실시예들을 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이 타임 딜레이의 조절이나 프리차아지부의 내부적 연결 구성을 다르게 할 수 있을 것이다.
또한, DRAM에서의 경우를 예로 들었으나, 의사(Pseudo) SRAM 등과 같은 타의 휘발성 메모리 등에서도 본 발명의 기술적 사상이 확장적으로 적용가능할 것이다.
도 1은 통상적인 데이터 처리 시스템의 구성블록도
도 2 및 도 3은 컨벤셔날 기술들에 따른 로컬 입출력라인 프리차아지 스킴들을 보여주는 리드 데이터 패쓰 회로도들
도 4는 본 발명의 실시예에 따른 로컬 입출력라인 프리차아지 스킴을 보여주는 리드 데이터 패쓰회로도
도 5는 도 4의 회로 소자 일부가 위치되는 반도체 메모리 장치의 컨정션 영역을 보여주는 도면
도 6은 도 4중 로컬 입출력라인 센스앰프의 일 구현예를 보여주는 도면
도 7은 도 4의 로컬 입출력라인 등화 동작에 관련된 등화신호 생성부의 구현 예시도
도 8은 도 4에 따른 로컬 입출력라인 프리차아지 동작관련 타이밍도
도 9는 도 4에 보여지는 프리차아지부를 채용한 경우를 보여주는 비교 시뮬레이션 파형도들

Claims (10)

  1. 비트라인 센스 앰프와;
    로컬 입출력라인 센스앰프와;
    상기 비트라인 센스 앰프에 연결된 비트라인 페어와 상기 로컬 입출력라인 센스앰프에 연결된 로컬 입출력 라인 페어 사이를 컬럼선택신호에 응답하여 동작적으로 서로 연결하는 컬럼 선택부와;
    상기 컬럼선택신호가 비활성화되는 구간에서 상기 로컬 입출력 라인 페어를 제1 도전형 프리차아지부로써 1차적으로 프리차아지 하고 제2 도전형 등화부로써 등화한 다음, 상기 비트라인 센스 앰프가 활성화되고 나서 일정 타임이 경과된 후에는 제2 도전형 프리차아지부로써 2차적으로 프리차아지 하는 로컬 입출력라인 프리차아지부를 구비함을 특징으로 하는 반도체 메모리 장치의 리드 데이터 패쓰회로.
  2. 제1항에 있어서, 상기 로컬 입출력라인 프리차아지부의 제1 도전형 프리차아지부는 2개의 엔형 모오스 트랜지스터들로 구성됨을 특징으로 하는 반도체 메모리 장치의 리드 데이터 패쓰회로.
  3. 제2항에 있어서, 상기 로컬 입출력라인 프리차아지부의 제2 도전형 등화부는 1개의 피형 모오스 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리 장치의 리드 데이터 패쓰회로.
  4. 제3항에 있어서,
    상기 로컬 입출력라인 프리차아지부의 제2 도전형 프리차아지부는 2개의 피형 모오스 트랜지스터들을 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치의 리드 데이터 패쓰회로.
  5. 하나의 억세스 트랜지스터와 스토리지 커패시터로 이루어진 메모리 셀을 행과 열의 매트릭스 형태로 복수로 가지는 메모리 셀 어레이와;
    상기 메모리 셀들이 접속된 비트라인 페어에 연결된 비트라인 센스 앰프와;
    글로벌 입출력 라인페어를 통하여 글로벌 입출력라인 센스앰프에 연결된 로컬 입출력라인 센스앰프와;
    컬럼선택신호에 응답하여 상기 비트라인 센스 앰프에 연결된 비트라인 페어와 상기 로컬 입출력라인 센스앰프에 연결된 로컬 입출력 라인 페어 사이를 동작적으로 서로 연결하는 컬럼 선택부와;
    상기 컬럼선택신호가 비활성화되는 구간에서 상기 로컬 입출력 라인 페어를 제1 도전형 프리차아지부로써 1차적으로 프리차아지 하고 제2 도전형 등화부로써 등화한 다음, 상기 비트라인 센스 앰프가 활성화되고 나서 일정 타임이 경과된 후에는 제2 도전형 프리차아지부로써 2차적으로 프리차아지 하는 로컬 입출력라인 프리차아지부를 구비함을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 제1 도전형 프리차아지부가 엔형 모오스 트랜지스터들로 구성되는 경우에 상기 제2 도전형 프리차아지부는 피형 모오스 트랜지스터들로 구성됨을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 워드라인이 활성화되기 이전에는 상기 로컬 입출력 라인 페어를 하프 전원전압 레벨로 프리차아지하는 하프 전원전압 프리차아지 및 등화부를 더 구비함을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서, 상기 하프 전원전압 프리차아지 및 등화부는 엔형 모오스 트랜지스터들로 구성됨을 특징으로 하는 반도체 메모리 장치.
  9. 비트라인 센스 앰프와;
    로컬 입출력라인 센스앰프와;
    상기 비트라인 센스 앰프에 연결된 비트라인 페어와 상기 로컬 입출력라인 센스앰프에 연결된 로컬 입출력 라인 페어 사이를 컬럼선택신호에 응답하여 동작적으로 서로 연결하는 컬럼 선택부와;
    상기 액티브 코멘드에 응답하여 컬럼선택신호가 비활성화되는 구간에서 상기 로컬 입출력 라인 페어를 엔형 모오스 트랜지스터들로써 1차적으로 프리차아지 하고 피형 모오스 트랜지스터로써 등화한 다음, 상기 비트라인 센스 앰프가 활성화되고 나서 일정 타임이 경과된 후에 피형 모오스 트랜지스터들로써 2차적으로 프리차아지 하는 로컬 입출력라인 프리차아지부를 구비함을 특징으로 하는 반도체 메모리 장치의 리드 데이터 패쓰회로.
  10. 제9항에 있어서, 상기 로컬 입출력라인 프리차아지부는 상기 비트라인 센스 앰프 인에이블 신호를 일정 타임만큼 지연하는 딜레이부와, 상기 딜레이부의 출력과 상기 피형 모오스 트랜지스터의 등화 인에이블 신호를 게이팅하여 낸드 응답을 생성하는 낸드 게이트를 더 포함함을 특징으로 하는 반도체 메모리 장치의 리드 데이터 패쓰회로.
KR1020080129775A 2008-12-19 2008-12-19 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치 KR101596283B1 (ko)

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