KR20130081472A - 반도체 메모리 장치 및 반도체 메모리 장치의 리프레쉬 방법 - Google Patents

반도체 메모리 장치 및 반도체 메모리 장치의 리프레쉬 방법 Download PDF

Info

Publication number
KR20130081472A
KR20130081472A KR1020120002470A KR20120002470A KR20130081472A KR 20130081472 A KR20130081472 A KR 20130081472A KR 1020120002470 A KR1020120002470 A KR 1020120002470A KR 20120002470 A KR20120002470 A KR 20120002470A KR 20130081472 A KR20130081472 A KR 20130081472A
Authority
KR
South Korea
Prior art keywords
refresh
voltage
sense amplifier
period
signal
Prior art date
Application number
KR1020120002470A
Other languages
English (en)
Inventor
이종호
강규창
김효창
윤재윤
이상재
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120002470A priority Critical patent/KR20130081472A/ko
Priority to US13/661,773 priority patent/US9076504B2/en
Publication of KR20130081472A publication Critical patent/KR20130081472A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40626—Temperature related aspects of refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4065—Low level details of refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4068—Voltage or leakage in refresh operations

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

반도체 메모리 장치 및 반도체 메모리 장치의 셀프 리프레쉬 방법이 개시된다. 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 하나 이상의 메모리 셀을 포함하는 메모리 셀 어레이와, 센싱 라인 및 상보 센싱 라인에 연결되며, 상기 메모리 셀의 데이터를 감지/증폭하는 센스 앰프 및 리프레쉬 동작시, 서로 다른 레벨을 갖는 제1 전압 및 제2 전압을 상기 센싱 라인을 통해 상기 센스 앰프에 순차적으로 제공하는 센스 앰프 제어로직을 구비하는 것을 특징으로 한다.

Description

반도체 메모리 장치 및 반도체 메모리 장치의 리프레쉬 방법{Semiconductor memory device and Refresh method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리프레쉬 동작시 소모되는 전력을 감소한 반도체 메모리 장치 및 반도체 메모리 장치의 리프레쉬 방법에 관한 것이다.
고속의 데이터 전송이 필요한 시스템에 주로 사용되는 반도체 메모리 장치로서, DRAM은 셀 커패시터와 셀 트랜지스터로 구성된 다이나믹(dynamic) 셀을 포함한다. 다이나믹 셀의 특성상 유발되는 누설 전류(Leakage current) 때문에, 일정 주기마다 쓰여진 내용을 다시 리프레쉬(refresh)해야 된다.
더불어, 모바일 기기가 발전함에 따라 다이나믹 셀을 포함하는 반도체 메모리 장치의 전력 소모를 줄이기 위한 다양한 방법이 제시되고 있다. 특히, 리프레쉬 동작에 의한 전력 소모를 감소시키기 위한 방법이 문제된다.
본 발명의 목적은 리프레쉬 주기를 증가시켜 전력 소모를 감소할 수 있는 반도체 메모리 장치 및 반도체 메모리 장치의 리프레쉬 방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 하나 이상의 메모리 셀을 포함하는 메모리 셀 어레이와, 센싱 라인 및 상보 센싱 라인에 연결되며, 상기 메모리 셀의 데이터를 감지/증폭하는 센스 앰프 및 리프레쉬 동작시, 서로 다른 레벨을 갖는 제1 전압 및 제2 전압을 상기 센싱 라인을 통해 상기 센스 앰프에 순차적으로 제공하는 센스 앰프 제어로직을 구비하는 것을 특징으로 한다.
한편, 본 발명의 일 실시예에 따른 하나 이상의 메모리 셀을 포함하는 반도체 메모리 장치의 리프레쉬 방법은, 제1 리프레쉬 구간 후 제2 리프레쉬 구간으로 진입하는 단계와, 워드라인을 활성화하여 상기 메모리 셀을 선택하는 단계와, 서로 다른 레벨을 갖는 제1 전압 및 제2 전압을 센스 앰프로 순차적으로 제공하여 비트라인에 대한 증폭 동작을 수행하는 단계 및 상기 비트라인에 인가된 전압에 의해 상기 메모리 셀에 데이터를 리스토어 하는 단계를 구비하는 것을 특징으로 한다.
본 발명의 일 실시 예의 반도체 메모리 장치 및 반도체 메모리 장치의 리프레쉬 방법에 따르면, 리프레쉬 동작 시에 오버 드라이빙 동작을 적용하여 리프레쉬 주기를 증가시키고, 이로 인해 전력 소모를 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 리프레쉬 블록의 일 구현예를 나타내는 블록도이다.
도 3은 본 발명의 일 실시 예에 따른 셀프 리프레쉬 동작에 관련된 신호들의 파형을 나타내는 타이밍 도이다.
도 4는 본 발명의 다른 실시 예에 따른 셀프 리프레쉬 동작에 관련된 신호들의 파형을 나타내는 타이밍 도이다.
도 5는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 오버 드라이빙 동작의 예를 나타내는 블록도이다.
도 6은 도5에 도시된 센스 앰프 제어블록의 일 구현예를 나타내는 블록도이다.
도 7은 도 5의 센스 앰프 및 센스 앰프 제어로직의 일 구현예를 나타내는 회로도이다.
도 8은 도 7의 메모리 셀의 리프레쉬 동작의 일예를 나타내는 타이밍도이다.
도 9는 본 발명의 일실시예에 따른 반도체 메모리 장치의 리프레쉬 방법의 일예를 나타내는 플로우차트이다.
도 10은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 도면이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다. 도 1을 참조하면, 반도체 메모리 장치(1000)는 커맨드 디코더(1100), 리프레쉬 블록(1200), 어드레스 레지스터(1300), 로우 디코더(1400), 센스 앰프/기입 드라이버(1500), 메모리 셀 어레이(1600), 컬럼 디코더(1700), 데이터 입출력 부(1800) 및 센스 앰프 제어로직(1900)을 포함할 수 있다.
커맨드 디코더(1100)는 외부(예를 들어 메모리 컨트롤러)로부터 입력 받은 커맨드(CMD)를 디코딩한다. 커맨드(CMD)는 하나 이상의 명령어의 조합으로 이루어질 수 있으며, 상기 명령어의 조합에 따라 반도체 메모리 장치(1000)는 리프레쉬 모드로 진입할 수 있다. 본 발명의 실시예에서, 리프레쉬 주기를 증가시킴에 있어서 오토 리프레쉬나 셀프 리프레쉬 등의 리프레쉬 주기를 증가시킬 수 있다. 설명의 편의상, 셀프 리프레쉬 동작을 예로 들어 본 발명의 실시예들을 설명한다.
커맨드 디코더(1100)는 커맨드(CMD)를 디코딩하여 셀프 리프레쉬 신호(PSELF)를 생성하고 이를 리프레쉬 블록(1200)에 제공한다. 리프레쉬 블록(1200)은 셀프 리프레쉬 신호(PSELF)에 응답하여 메모리 셀 어레이(1600)에 대한 리프레쉬 동작을 제어한다. 일예로서, 리프레쉬 블록(1200)은 리프레쉬를 수행하기 위한 내부 어드레스(XADD)를 생성하기 위한 카운터 등의 구성을 포함하고, 생성된 내부 어드레스(XADD)를 로우 어드레스로서 로우 디코더(1400)로 출력한다.
어드레스 레지스터(1300)는 외부로부터 수신된 어드레스 신호(ADD)를 저장하며, 상기 저장된 어드레스 신호(ADD)는 로우 디코더(1400) 및 컬럼 디코더(1700)로 전달된다. 어드레스 신호(ADD)는 로우 어드레스 및 칼럼 어드레스를 포함할 수 있다. 반도체 메모리 장치(1000)의 노멀 동작시, 메모리 셀을 억세스하기 위한 로우 어드레스 및 칼럼 어드레스가 수신된다. 또는, 리프레쉬가 수행될 영역을 선택하기 위한 로우 어드레스가 외부로부터 제공될 수 있으며, 이 경우 리프레쉬를 수행하기 위한 로우 어드레스가 어드레스 레지스터(1300)로부터 로우 디코더(1400)로 제공될 수 있다. 도시되지는 않았으나, 어드레스 레지스터(1300)에 저장된 어드레스 신호(ADD)나 리프레쉬 블록(1200)으로부터의 내부 어드레스(XADD)를 선택적으로 출력하기 위한 선택 회로(미도시)가 반도체 메모리 장치(1000)에 더 구비될 수 있다.
셀프 리프레쉬 동작 시에는, 리프레쉬 블록(1200)에서 내부 어드레스(XADD)가 생성되어 로우 디코더(1400)에 전달된다. 또한, 리프레쉬 블록(1200)은 셀프 리프레쉬 동작 중 리프레쉬 리텐션(Refresh Retention, RET)신호를 생성하고, 센스 앰프 제어로직(1900)에 출력할 수 있다.
로우 디코더(1400)는 로우 어드레스에 해당하는 워드 라인들을 활성화시키고, 컬럼 디코더(1700)는 컬럼 어드레스에 해당하는 비트 라인들을 활성화시킨다.
셀프 리프레쉬 모드에서, 로우 디코더(1400)에 의해 워드 라인들이 활성화되면, 활성화된 워드 라인에 연결되는 메모리 셀들의 데이터가 해당 비트라인들을 통하여 센스 앰프(1500)에 의하여 센싱 및 증폭된다. 또한, 증폭된 데이터를 다시 원래의 메모리 셀들에 저장함으로써 리프레쉬 동작을 수행한다.
메모리 셀 어레이(1600)는, 로우 디코더(1400) 및 컬럼 디코더(1700)의 디코딩 결과에 따라 기입 데이터를 입력 받거나 센스 앰프/기입 드라이버(1500)로 리드 데이터를 출력한다. 메모리 셀 어레이(1600)는 복수의 뱅크(Bank, 미도시)들을 포함할 수 있으며, 복수의 뱅크들 각각은 복수의 워드라인들과 복수의 비트라인들 및 워드라인과 비트라인들이 교차하는 지점에 형성되는 메모리 셀을 포함한다.
입출력 데이터(DQ)는 데이터 입출력 회로(1800)를 통하여 반도체 메모리 장치(1000) 내부로 제공되거나 외부로 출력된다. 일예로서, 입력 데이터(DQ)는 어드레스 레지스터(1300)로부터의 어드레스에 기초하여 메모리 셀 어레이(1600)에 라이트(write)되거나, 메모리 셀 어레이(110)로부터 리드 된 출력 데이터(DQ)는 데이터 입출력 회로(1800)를 통하여 외부로 출력된다.
도 2는 도 1의 리프레쉬 블록의 일 구현예를 나타내는 블록도이다. 도 2를 참조하면, 리프레쉬 회로(1200)는 발진기(210), 셀프 리프레쉬 명령 제어부(220), TCSR회로(230), tRAS 발생부/리프레쉬 제어부(240), 어드레스 카운터(250) 및 로우 어드레스 발생부(260)를 포함한다.
커맨드 디코더(1100)로부터 제공된 셀프 리프레쉬 신호(PSELF)에 응답하여 리프레쉬 블록(1200)는 반도체 메모리 장치(1000)의 셀프 리프레쉬 동작을 제어한다.
발진기(210)는 반도체 메모리 장치(1000)의 내부에서 반도체 메모리 장치(1000) 고유의 리프레쉬 특성, 즉, 리프레쉬 주기(Period)와 리프레쉬 사이클(cycle) 등에 따라서 일정한 주기로 리프레쉬 주기 펄스(POSC)를 발생시킨다.
셀프 리프레쉬 명령 제어부(220)는 커맨드 디코더(1100)에서 생성된 셀프 리프레쉬 신호(PSELF) 및 발진기(210)로부터 생성된 리프레쉬 주기 펄스(POSC)에 응답하여 리프레쉬 제어 신호(PRFHB)를 발생한다. 더불어, 셀프 리프레쉬 명령 제어부(220)는 리프레쉬 주기 펄스(POSC)를 카운트함에 의하여 메모리 셀 어레이(1600)에 포함된 모든 메모리 셀에 대한 리프레쉬 동작이 수행되었는지 여부(예컨대, 어느 하나의 리프레쉬 구간의 완료 여부)를 판별할 수 있다. 셀프 리프레쉬 명령 제어부(220)는 상기 판별 결과에 따라 리프레쉬 리텐션 신호(RET)를 생성하고 이를 tRAS 발생부/리프레쉬 제어부(240) 및 외부로 제공한다.
TCSR회로(Temperature Compensated Self Refresh, 230)는 셀프 리프레쉬 동작의 효율을 높이기 위해 주변 온도에 따라 리프레쉬 주기를 가변시킨다. 즉, TCSR회로(230)는 온도 센서(Temperature sensor)를 포함하고 있으며, 반도체 메모리 장치(1000)의 내부 온도를 측정하고, 측정된 내부 온도에 따라 가장 최적화된 주기를 설정할 수 있다. 또한, 리프레쉬 주기를 가변함에 있어서, 상기 리프레쉬 리텐션 신호(RET)를 이용하여 리프레쉬 구간에 따라 리프레쉬 주기를 가변할 수 있다.
tRAS 발생부/리프레쉬 제어부(240)는 리프레쉬 제어 신호(PRFHB)를 이용하여 내부 리프레쉬 커맨드(Internal REF CMD)를 생성한다. 또한, 내부 리프레쉬 커맨드(Internal REF CMD)를 생성함에 있어서, TCSR회로(230)로부터 수신된 온도 정보를 이용하여 내부 리프레쉬 커맨드의 주기가 조절될 수 있다. 도 2에는 도시되지 않았으나, 셀프 리프레쉬 명령 제어부(220)로부터의 리프레쉬 리텐션 신호(RET)가 tRAS 발생부/리프레쉬 제어부(240)로 직접 제공되어, 내부 리프레쉬 커맨드의 주기를 조절하는 데 이용되어도 무방하다. 내부 리프레쉬 커맨드는 어드레스 카운터(250) 및/또는 로우 어드레스 발생부(260)로 제공될 수 있다.
어드레스 카운터(250)는 내부 리프레쉬 커맨드에 응답하여 카운팅 동작을 수행하고 그 카운팅 값을 로우 어드레스 발생부(260)로 제공한다. 로우 어드레스 발생부(260)는 리프레쉬 내부 커맨드(Internal REF CMD) 및/또는 어드레스 카운터(250)로부터의 카운팅 결과(CNTi)를 이용하여 리프레쉬를 위한 내부 어드레스(XADD)로서 로우 어드레스(XADD)를 생성한다. 셀프 리프레쉬 수행시, 상기 로우 어드레스 발생부(260)로부터의 로우 어드레스(XADD)가 로우 디코더(1400)로 제공된다.
도 3은 본 발명의 일 실시 예에 따른 셀프 리프레쉬 동작에 관련된 신호들의 파형을 나타내는 타이밍 도이다. 반도체 메모리 장치(1000)가 노멀(Normal) 모드인 경우 셀프 리프레쉬 신호(PSELF)가 '로우' 레벨을 가지며, 셀프 리프레쉬 신호(PSELF)가 '하이' 레벨로 변동하는 경우 반도체 메모리 장치(1000)는 셀프 리프레쉬(Self-refresh) 모드로 진입할 수 있다.
셀프 리프레쉬를 수행하기 위한 로우 어드레스는 소정의 어드레스 발생 주기마다 로우 어드레스 발생부(260)에 의하여 출력되고, 출력된 로우 어드레스에 해당하는 워드라인이 활성화된다. 이후, 활성화 된 워드라인에 연결된 메모리 셀들의 데이터가 센싱 및 증폭되고, 증폭된 데이터를 해당 메모리 셀에 다시 저장하는 일련의 동작이 수행된다.
도 3을 참조하면, 셀프-리프레쉬 동작이 수행되는 구간은 제1 셀프 리프레쉬 구간(tREF)과 제2 셀프 리프레쉬 구간(tREF+tRET1)으로 구분될 수 있다. 여기서 셀프 리프레쉬 구간이란, 셀프 리프레쉬 대상이 되는 모든 워드라인을 시작 워드라인부터 마지막 워드라인까지 각각 한번씩 리프레쉬하는 기간을 말한다. 상기 제1 셀프 리프레쉬 구간(tREF)과 제2 셀프 리프레쉬 구간(tREF+tRET1)은 서로 다른 리프레쉬 주기를 가질 수 있다.
셀프 리프레쉬 구간에서, 내부 리프레쉬 커맨드(Internal REF CMD)에 따라 셀프 리프레쉬를 위한 내부 어드레스(XADD, 또는 로우 어드레스)가 발생되며, 상기 내부 리프레쉬 커맨드(Internal REF CMD)와 로우 어드레스의 발생 주기는 실질적으로 동일할 수 있다. 내부 리프레쉬 커맨드(Internal REF CMD)와 로우 어드레스의 발생 주기가 동일하다고 가정할 때, 제2 셀프 리프레쉬 구간(tREF+tRET1)이 제1 셀프 리프레쉬 구간(tREF)보다 크기 때문에, 제2 셀프 리프레쉬 구간(tREF+tRET1)에서 로우 어드레스의 발생 주기(T2)를 더 증가시킬 수 있다.
리프레쉬를 진행하기 전에 메모리 셀 어레이(1600)는 라이트(write), 리드(read) 동작 시에 발생되는 워드라인/비트라인의 커플링(Coupling) 효과에 의해 메모리 셀들 간의 각 전압 레벨이 고르지 못하다. 이 때, 제 1 셀프 리프레쉬를 수행함에 의하여, 메모리 셀들 간의 전압 레벨을 균등하게 할 수 있으며, 이와 같은 동작은 메모리 셀을 다이나믹 성분에서 스태틱 성분으로 전환하는 것으로 정의될 수 있다.
메모리 셀을 다이나믹 성분에서 스태틱 성분으로 전환함에 의하여 이후의 셀프 리프레쉬 구간의 주기를 증가시킬 수 있다. 또한, 제2 셀프 리프레쉬 구간(tREF+tRET1)의 주기가 증가됨에 따라, 메모리 셀에 저장된 데이터가 손실되어 페일(fail)이 발생되는 것을 방지하기 위하여, 셀프 리프레쉬시 비트라인에 인가된 증폭된 데이터를 메모리 셀에 리스토어 하는 과정에서 오버 드라이빙을 수행한다. 상기 오버 드라이빙에 관계된 구체적인 동작 설명은 후술한다.
제1 셀프 리프레쉬 구간(tREF)이 완료되면, 셀프 리프레쉬 커맨드 디코더(220)는 리프레쉬 리텐션 신호(RET)를 생성한다. 상기 리프레쉬 리텐션 신호(RET)에 의해 제2 셀프 리프레쉬 구간(tREF+tRET1)이 진행된다. 제2 셀프 리프레쉬 구간(tREF+tRET1)에서는 리프레쉬 동작 시에 데이터를 메모리 셀에 리스토어함에 있어서 오버 드라이빙(Pre-charge Over-driving, POD)을 수행할 수 있다. 상기 오버 드라이빙은, 데이터를 리스토어하기 위해 비트라인에 인가되는 전압(예컨대, 디벨로프 전압)의 레벨을 노멀 동작시의 전압 레벨보다 증가시킴에 의하여 수행될 수 있다.
상기 오버 드라이빙 동작은 소정의 커맨드에 응답하여 수행될 수 있으며, 예컨대 프리차지 커맨드(Pre-charge CMD) 입력에 응답하여 수행될 수 있다. 노멀 동작시에 비해 비트라인에 인가되는 디벨로프 전압을 증가시킴으로써 셀 데이터의 복구력(Restore)을 향상시킨다.
도 4는 본 발명의 다른 실시 예에 따른 셀프 리프레쉬 동작에 관련된 신호들의 파형을 나타내는 타이밍 도이다. 도 4를 참조하면, 셀프-리프레쉬 동작이 수행되는 구간은 3 개 이상의 셀프 리프레쉬 구간으로 구분될 수 있다. 일예로서, 도 4에는 제1 셀프 리프레쉬 구간(tREF), 제2 셀프 리프레쉬 구간(tREF+tRET1) 및 제3 셀프 리프레쉬 구간(tREF+tRET1+tRET2)이 도시된다. 또한, 도 3의 경우에 비해 다수 구간으로 셀프 리프레쉬 구간이 구분되는 경우 다수 개의 리프레쉬 리텐션 신호가 생성될 수 있으며, 일예로서 제1 및 제2 리프레쉬 리텐션 신호(RET1, RET2)가 생성되는 것으로 가정한다.
제1 셀프 리프레쉬 구간(tREF)에서 로우 어드레스의 발생 주기는 T1값을 가질 수 있으며, 제1 셀프 리프레쉬 구간(tREF)의 리프레쉬 동작에 의하여 메모리 셀의 다이나믹 성분이 스태틱 성분으로 전환된다. 제1 셀프 리프레쉬 구간(tREF)이 완료되면, 셀프 리프레쉬 커맨드 디코더(220)는 제1 리프레쉬 리텐션 신호(RET1)를 생성한다. 상기 제1 리프레쉬 리텐션 신호(RET1)에 의해 제2 셀프 리프레쉬 구간(tREF+tRET1)이 진행된다.
제2 셀프 리프레쉬 구간(tREF+tRET1)의 주기는 제1 셀프 리프레쉬 구간(tREF)에 비해 큰 값을 갖는다. 이에 따라, 제2 셀프 리프레쉬 구간(tREF+tRET1)에서의 로우 어드레스 발생 주기는 제1 셀프 리프레쉬 구간(tREF)에 비해 큰 값을 가질 수 있다. 또한, 제2 셀프 리프레쉬 구간(tREF+tRET1)에서 데이터를 리스토어하는 경우에 오버 드라이빙을 적용한다. 이 후, 제2 셀프 리프레쉬 구간이 완료되면, 셀프 리프레쉬 커맨드 디코더(220)는 제2리프레쉬 리텐션 신호(RET2)를 생성한다.
상기 리프레쉬 리텐션 신호(RET2)에 의해 제3 셀프 리프레쉬 구간(tREF+tRET1+tRET2)이 진행된다. 제3 셀프 리프레쉬 구간(tREF+tRET1+tRET2)의 주기는 제2 셀프 리프레쉬 구간(tREF+tRET1)에 비해 큰 값을 갖는다. 이에 따라, 제3 셀프 리프레쉬 구간(tREF+tRET1+tRET2)에서의 로우 어드레스 발생 주기는 제2 셀프 리프레쉬 구간(tREF+tRET1)에 비해 큰 값을 가질 수 있다. 또한, 제3 셀프 리프레쉬 구간(tREF+tRET1+tRET2)에서도 데이터 리스토어시 오버 드라이빙을 적용할 수 있다.
상기 제3 셀프 리프레쉬 구간(tREF+tRET1+tRET2)이 완료되면, 이보다 더 큰 주기를 갖는 제4 셀프 리프레쉬 구간(미도시)이 수행될 수 있다. 또는, 제3 셀프 리프레쉬 구간(tREF+tRET1+tRET2)에서의 리프레쉬 동작이 해당 주기에 따라 반복되게 수행될 수 있다.
한편, 아래의 표1을 참고하면, 제 2 셀프 리프레쉬 구간(tREF+tRET1) 및 제 3 셀프 리프레쉬 구간(tREF+tRET1+tRET2)의 주기는 다양하게 설정이 가능하다.
예를 들어, 제1 예에서와 같이, 제2셀프 리프레쉬 구간(tREF+tRET1)에서는 리프레쉬 동작 시에 오버 드라이빙 동작(POD)을 적용하고, 제3 셀프 리프레쉬 구간(tREF+tRET1+tRET2)에서는 리프레쉬 주기를 약 40% 증가시킨다. 오버 드라이빙 동작에 의하여 각 메모리 셀에 저장된 내부 전압이 높아지므로, 다음에 진행될 리프레쉬 구간의 주기를 더 증가시킬 수 있다.
제2 내지 제5예의 경우, 제3 셀프 리프레쉬 구간(tREF+tRET1+tRET2)에서도 오버 드라이빙 동작(POD)을 적용한 예로서, 상기 오버 드라이빙 동작에 의하여 이후의 셀프 리프레쉬 구간에서도 그 주기를 더 증가시킬 수 있다. 상기 셀프 리프레쉬 구간의 주기 증가는, 오버 드라이빙 동작(POD)의 적용 여부, 그리고 오버 드라이빙 동작(POD)시 전압 레벨을 고려하여 조절될 수 있다.
실시 예 제 2 셀프 리프레쉬 구간 제 3 셀프 리프레쉬 구간
1 POD 주기 (+40%)
2 POD POD + 주기 (+40%)
3 POD POD + 주기 (+100%)
4 POD + 주기 (+40%) POD + 주기 (+40%)
5 POD + 주기 (+40%) POD + 주기 (+100%)
도 5는 본 발명의 일실시 예에 따른 반도체 메모리 장치의 오버 드라이빙 동작의 예를 나타내는 블록도이다. 도 5를 참조하면, 반도체 메모리 장치(2000)는 로우 디코더(2100), 메모리 셀 어레이(2200), 프리차지 신호 발생부(2300), 프리차지 회로(2400), 센스 앰프 제어로직(2500) 및 센스 앰프(2600)을 포함한다.
메모리 셀 어레이(2200)는 다수의 메모리 셀들을 포함하며, 각각의 메모리 셀(20)은 셀 커패시터와 셀 트랜지스터로 구성될 수 있다. 셀 트랜지스터의 게이트는 로우 방향으로 배열된 다수의 워드라인(WL0, WL1,...)들 중 해당 워드라인에 연결되고, 그 소오스 및 드레인 중 하나는 컬럼 방향으로 배열되어 있는 다수의 비트라인들(BL0, BL1,...) 혹은 상보 비트라인들(BLB0, BLB1,...)에 해당 비트라인 또는 상보 비트라인에 연결되며, 그 소오스 및 드레인 중 다른 하나는 셀 커패시터에 연결될 수 있다.
프리차지 신호 발생부(2300)는 커맨드 디코더(도 1의 1100)로부터 프리차지 커맨드(PCH CMD)를 입력 받아 프리차지 제어 신호(PEQB)를 생성한다. 프리차지 회로(2400)는 프리차지 제어 신호(PEQB)를 입력 받아 비트 라인 쌍에 대해 소정의 프리차지 전압(예컨대, VBL 전압)으로 프리차지 동작을 수행한다.
센스 앰프(2600)는 비트 라인 쌍에 각각 위치하며, 메모리 셀의 데이터를 센싱 및 증폭한다. 또한 증폭된 데이터는 메모리 셀(20)에 제공되어 셀 커패시터에 리스토어된다. 이 때 센스 앰프 제어로직(2500)은 데이터 센싱/증폭 동작을 하기 위한 일련의 동작을 제어한다. 또한, 본 발명의 실시예에 따르면, 상기 센스 앰프 제어로직(2500)은 데이터 리스토어시 오버 드라이빙 동작을 제어할 수 있다.
반도체 메모리 장치(2000)가 셀프 리프레쉬 모드인 경우, 센스 앰프 제어회로(2500)는 하나 이상의 신호에 응답하여 오버 드라이빙 동작을 제어할 수 있다. 일예로서, 센스 앰프 제어회로(2500)는 프리차지 커맨드(PCH CMD) 또는 프리차지 커맨드(PCH CMD)를 지연한 신호를 수신하며, 또한 도 1에 도시된 리프레쉬 리텐션 신호(RET)를 수신할 수 있다. 예컨대, 제1 셀프 리프레쉬 구간이 완료 된 후 리프레쉬 블록(도 1의 1200)으로부터 리프레쉬 리텐션 신호(RET)가 입력되면, 센스 앰프 제어회로(2500)는 리프레쉬 리텐션 신호(RET)에 응답하여 다음의 리프레쉬 구간(예컨대, 제2 셀프 리프레쉬 구간) 동안 오버 드라이빙 동작이 수행되도록 제어할 수 있다. 또한, 리프레쉬 동작 중 상기 오버 드라이빙을 수행하기 위한 타이밍은 프리차지 커맨드(PCH CMD) 또는 프리차지 커맨드(PCH CMD)를 지연한 신호를 이용하여 결정될 수 있다. 즉, 셀프 리프레쉬 구간에서 오버 드라이빙의 수행 여부가 리프레쉬 리텐션 신호(RET)에 의해 판단되고, 실제 오버 드라이빙은 프리차지 커맨드(PCH CMD)에 응답하여 수행될 수 있다.
도 6은 도 5에 도시된 센스 앰프 제어블록의 일 구현예를 나타내는 블록도이다. 도 5 및 도 6을 참조하면, 센스 앰프 제어블록(2500)은 셀프 리프레쉬 구간에서 오버 드라이빙 수행 여부를 나타내는 제1 신호(P1)를 출력하는 오버 드라이빙 회로(510), 오버 드라이빙을 제어하기 위한 제2 신호(P2)를 출력하는 펄스 생성부(520), 풀업 제어부(LAPG control logic, 530), 풀다운 제어부(LANG control logic, 540), 센스 앰프 드라이버(550)를 포함할 수 있다.
메모리 반도체 장치(2000)가 셀프 리프레쉬 모드일 때, 제1 셀프 리프레쉬 구간이 완료됨에 따라 오버 드라이빙 회로(510)는 리프레쉬 리텐션 신호(RET)를 수신하고, 커맨드 디코더(도 1의 1100)로부터 수신된 프리차지 커맨드(PCH CMD)에 응답하여 메모리 셀(20)의 센싱 동작 시 오버 드라이빙 적용 여부를 제어한다. 펄스 생성부(520)는 오버 드라이빙 회로(510)로부터 제1 신호(P1)를 수신하고, 상기 제1 신호(P1)에 응답하여 오버 드라이빙을 제어하기 위한 제2 신호(P2)를 생성한다.
센스 앰프(2600)의 센싱/증폭 동작을 하기 위해, 풀업 제어부(530)는 PMOS 센싱 인에이블 신호(PPS)를 입력 받으며 제1 풀업 제어 신호(LAPG1)를 생성한다. 한편, 오버 드라이빙 수행을 위하여 제2 펄스 신호(P2)가 활성화되어 풀업 제어부(530)로 제공되면, 풀업 제어부(530)는 오버 드라이빙 동작을 하기 위해 제2 풀업 제어 신호(LAPG2)를 생성하여, 이를 센스 앰프 드라이버(550)로 출력한다.
한편, 풀다운 제어부(540)는 NMOS 센싱 인에이블 신호(PNS)를 입력 받고, 풀다운 제어 신호(LANG)를 생성하여 이를 센스 앰프 드라이버(550)로 출력한다.
한편, 풀업 및 풀다운 제어부(530, 540)는 블록 선택 신호(block select signal)를 더 수신할 수 있으며, 블록 선택 신호가 활성화된 경우 해당 블록의 메모리 셀(20)에 대한 센싱/증폭 동작이 수행되도록 제어할 수 있다.
센스 앰프 드라이버(550)는 제1 및 제2 풀업 제어 신호(LAPG1, LAPG2) 및 풀다운 제어신호(LANG)를 입력 받고, 데이터의 센싱/증폭을 위한 풀업 전압(VINTA, VEQ) 및 풀다운 전압(VSS)을 센스 앰프(2600)로 제공한다. 일반 드라이빙 동작시에는 제1 풀업 전압(VINTA)이 센스 앰프(2600)로 제공되며, 오버 드라이빙 동작시에는 제2 풀업 전압(VEQ)이 센스 앰프(2600)로 제공될 수 있다. 센스 앰프 드라이버(550)의 구체적인 동작 및 회로는 후술한다.
도 7은 도 5의 센스 앰프 및 센스 앰프 제어로직의 일 구현예를 나타내는 회로도이다. 도 5 내지 도 7을 참조하면, 반도체 메모리 장치(2000)는 메모리 셀(20)을 포함하는 메모리 셀 어레이(2200), 프리차지 회로(2400), 센스 앰프(2600), 센스 앰프 드라이버(550)를 구비한다. 설명의 편의상, 센스 앰프 제어로직에 구성들 중 센스 앰프 드라이버(550)만이 도 7에 도시된다.
메모리 셀(20)은 셀 커패시터와 셀 트랜지스터를 구비한다. 어느 하나의 워드라인(WL0)이 셀 트랜지스터가 턴 온 되어 비트라인(BL)과 셀 커패시터가 전기적으로 연결된다. 이 때, 셀 커패시터에 저장되어 있던 데이터에 의해 비트라인(BL)의 전압 레벨이 변동된다.
프리차지 회로(2400)는 하나 이상의 NMOS트랜지스터들(예컨대, MN1~MN3)을 구비한다. 프리차지 제어 신호(PEQB)가 인에이블 되면, 제2 및 제3 NMOS 트랜지스터들(MN2, MN3)이 턴 온 되고, 프리차지 전압(VBL)이 제2 및 제3 NMOS 트랜지스터들(MN2, MN3)을 통해 비트라인(BL)과 상보 비트라인(BLB)에 각각 인가된다. 프리차지 전압(VBL)은 대략 전원 전압(VCC)의 2분의 1인 값을 가질 수 있다. 제1 NMOS 트랜지스터(MN1)는 비트라인(BL)과 상보 비트라인(BLB)을 등화 시키는 역할을 한다.
센스 앰프(2600)는 비트라인(BL)과 상보 비트라인(BLB) 사이에 연결되는 크로스-커플드(Cross-coupled) 증폭기로 구현될 수 있다. 센스 앰프(2600)는 비트라인(BL)과 상보 비트라인(BLB) 사이에 직렬로 연결되는 하나 이상의 PMOS 트랜지스터들(예컨대, SP1, SP2)을 구비하며, 제1 PMOS 트랜지스터(SP1)의 게이트는 상보 비트라인(BLB)에 연결되고, 제2 PMOS트랜지스터(SP2)는 비트라인(BL)에 연결된다. 또한, 제1 및 제2 PMOS 트랜지스터(SP1, SP2)는 센싱 라인(LA)과 연결되어, 센싱 동작 동안 풀업 전압을 제공받는다.
한편, 센스 앰프(2600)은 비트라인(BL)과 상보 비트라인(BLB) 사이에 직렬로 연결되는 하나 이상의 NMOS 트랜지스터들(예컨대, SN1, SN2)을 구비하며, 제1 NMOS 트랜지스터(SN1)의 게이트는 상보 비트라인(BLB)에 연결되고, 제2 NMOS트랜지스터(SN2)는 비트라인(BL)에 연결된다. 또한, 제1 및 제2 NMOS 트랜지스터(SN1, SN2)는 상보 센싱 라인(LAB)와 연결되며, 센싱 동작 동안 풀다운 전압을 제공받는다.
상기 풀업 전압은 전술한 바와 같이 서로 다른 레벨을 갖는 제1 풀업 전압(VINTA) 및 제2 풀업 전압(VEQ)이 센싱 라인(LA)을 통해 센스 앰프(2600)로 제공될 수 있으며, 또한 풀다운 전압으로서 접지 전압(VSS)이 상보 센싱 라인(LAB)을 통해 센스 앰프(2600)로 제공될 수 있다. 도면에 도시되지는 않았으나, 반도체 메모리 장치(2000)는 장치 내에서 이용되는 각종 전압을 발생하는 전압 발생부(미도시)를 구비할 수 있으며, 상기 전압 발생부에서 생성된 제1 풀업 전압(VINTA) 및 제2 풀업 전압(VEQ)이 센스 앰프(2600)로 제공될 수 있다.
센스 앰프 드라이버(550)는 풀업/풀다운 제어부(530, 540)으로부터 제1 및 제2 풀업 제어 신호(LAPG1, LAPG2) 및 풀다운 제어 신호(LANG)를 제공받고, 이에 응답하여, 센싱 라인(LA)과 상보 센싱 라인(LAB)에 풀업/풀다운 전압을 제공한다
센스 앰프 드라이버(550)는 센싱 라인(LA)에 연결된 제3 PMOS 트랜지스터(SP3) 및 제3 NMOS 트랜지스터(SN3) 와 상보 센싱 라인(LAB)에 연결된 제4 NMOS 트랜지스터(SN4)를 구비할 수 있다. 제3 PMOS 트랜지스터(SP3)는 제1 풀업 제어 신호(LAPG1)가 로직 '로우' 일 때 센싱 라인(LA)에 제1 풀업 전압(VINTA)를 제공한다. 한편 제3 NMOS 트랜지스터(SN3)는 제2 풀업 제어 신호(LAPG2)가 로직 '하이' 일 때 센싱 라인(LA)에 제2 풀업 전압(VEQ)를 제공한다. 제4 NMOS 트랜지스터(SN4)는 풀다운 제어 신호(LANG)가 로직 '하이' 일 때 상보 센싱 라인(LAB)에 접지 전압(VSS)을 제공한다.
셀프 리프레쉬 동작시, 메모리 셀(20)의 데이터가 센싱 및 증폭되고, 증폭된 데이터가 메모리 셀(20)에 리스토어된 후, 비트라인들(BL/BLB)에 대한 프리차지 동작이 수행된다. 전술한 바와 같이, 증폭된 데이터를 메모리 셀(20)에 리스토어함에 있어서 비트라인들(BL/BLB)에 대해 오버 드라이빙을 수행할 수 있다. 프리차지 커맨드(PCH CMD) 수신 후 일정 딜레이를 거쳐 프리차지 동작이 수행되기 이전에, 데이터를 증폭하는 과정에서 프리차지 커맨드(PCH CMD)에 응답하여 오버 드라이빙이 수행되도록 한다.
도 8은 도 7의 메모리 셀(20)의 리프레쉬 동작의 일예를 나타내는 타이밍도이다. 도 5 내지 도 8을 참고하면, 프리차지 제어 신호(PEQB)가 활성화되면, 비트라인들(BL/BLB)이 프리자치 전압(VBL)으로 프리차지된다. 비트라인이 프리차지 된 후에 액티브 명령(ACT)에 응답하여 워드라인(WL)이 활성화되며, 메모리 셀(20)과 비트라인(BL)이 전기적으로 연결된다.
메모리 셀(20) 및 비트라인(BL)이 연결되면, 메모리 셀(20)의 셀 커패시터 및 비트라인(BL) 사이의 전하-공유 동작(차지 쉐어링 동작)에 따라서 비트라인(BL)의 전압이 변화된다. 따라서, 메모리 셀(20)이 로직 하이(예컨대, 데이터 1)의 데이터를 저장하면, 전하 공유 동작에 의해 비트라인(BL) 전압이 일정 부분 증가되고, 메모리 셀(20)이 로직 로우(예컨대, 0)의 데이터를 저장하면, 전하 공유 동작에 의해 비트라인 전압(BL)이 일정 부분 감소된다.
센스 앰프 제어로직(2500)에서는 NMOS 센싱 인에이블 신호(PNS)에 응답하여, 풀다운 제어신호(LANG)가 '하이' 레벨이 되고, PMOS 센싱 인에이블 신호(PPS)에 응답하여 제1 풀업 제어신호(LAPG1)가 '로우' 레벨이 된다.
전하 공유 동작이 안정화되면, 센스 앰프(2600)의 증폭 동작이 수행된다. 풀다운 제어신호(LANG)가 '하이' 레벨이 되면, 상보 센싱 라인(LAB)의 전압은 프리차지 전압(VBL)에서 풀다운 전압, 예컨대, 접지전압(VSS)으로 변동된다. 또한, 제1 풀업 제어신호(LAPG1)가 '로우' 레벨이 되면, 센싱 라인(LA)의 전압은 프리차지 전압(VBL)에서 제1 풀업 전압(VINTA)으로 변동된다. 이에 따라, 비트라인 쌍(BL, BLB)의 전압은 센스 앰프(2600)에 의해 증폭되어 각각 제1 풀업 전압(VINTA)과 풀다운 전압(VSS)으로 디벨로프 된다.
이후, 센스 앰프 제어로직(2500)에서는 프리차지 커맨드(PCH CMD)에 응답하여 오버 드라이빙을 하기 위한 제1 신호(P1)를 생성하고, 펄스 생성부(520)에서는 제1 신호(P1)를 이용하여 제2 신호(P2)를 생성한다. 상기 제2 신호(P2)는 제1 신호(P1)를 소정 시간 지연하고, 또한 그 펄스 폭을 증가시킴에 의하여 생성될 수 있다. 풀업 제어부(530)는, 제2 신호(P2)를 입력받아 오버 드라이빙 동작을 하기 위한 제2 풀업 제어신호(LAPG2)를 생성하여, 이를 센스 앰프 드라이버(550)에 제공한다.
제2 풀업 제어신호(LAPG2)에 응답하여, 제2 풀업 전압(VEQ)이 센싱 라인(LA)을 통해 비트라인(BL)으로 제공된다. 비트라인(BL)에 인가된 제2 풀업 전압(VEQ)에 의해 메모리 셀(20)의 리스토어 레벨을 증가시킨다. 이로 인해, 각각의 메모리 셀(20)에 인가되는 내부 전압이 증가하여 데이터 보유 특성이 향상되며, 또한 셀프 리프레쉬 구간의 주기를 증가시킬 수 있다. 이후 프리차지 제어신호(PEQB)가 “하이” 레벨로 바뀌면, 각 비트라인 쌍(BL, BLB)들은 각각 프리차지 전압(VBL)으로 프리차지 된다. 즉, 전체 센싱/증폭 구간 중 제2 신호(P2)가 활성화되는 구간동안 오버 드라이빙 동작이 수행된다.
도 9는 본 발명의 일실시예에 따른 반도체 메모리 장치의 리프레쉬 방법의 일예를 나타내는 플로우차트이다. 제1 리프레쉬 구간에서 제1 리프레쉬 동작이 수행된다(S11). 제 1 리프레쉬 구간은 제1 리프레쉬 주기를 가질 수 있으며, 상기 제 1 리프레쉬 구간 동안 각각의 메모리 셀이 리프레쉬된다. 리프레쉬를 위해 워드라인이 활성화되면, 상기 워드라인에 연결된 메모리 셀이 선택되면서 비트라인의 전압이 디벨로프 되고, 메모리 셀에 데이터가 리스토어된 후에 비트라인 프리차지 동작이 진행된다. 모든 워드라인들에 대해 리프레쉬 동작이 수행되고 난 후, 제2 리프레쉬 구간이 시작된다(S12).
상기 제2 리프레쉬 구간은 제2 리프레쉬 주기를 가질 수 있으며, 또한 상기 제2 리프레쉬 주기는 제1 리프레쉬에서의 제1 리프레쉬 주기에 비해 큰 값을 가질 수 있다. 제2 리프레쉬 동작이 수행됨에 따라, 다수의 워드라인들이 소정의 주기(예컨대, 로우 어드레스 주기)에 따라 순차적으로 활성화된다(S13). 제2 리프레쉬 구간에서 워드라인들이 선택되는 주기(예컨대, 로우 어드레스 주기)는 제1 리프레쉬 구간에 비해 큰 값을 가질 수 있다.
어느 하나의 워드라인이 활성화되면, 상기 워드라인에 연결된 메모리 셀이 선택되고, 메모리 셀에 저장된 전하와 비트라인에 존재하는 전하 사이에 차지 쉐어링 동작이 수행된다. 이에 따라, 비트라인의 전압이 디벨로프되며(S14), 상기 비트라인과 이에 대응하는 상보 비트라인 사이의 전압의 레벨 차이가 증가한다.
비트라인 전압의 디벨로프 이후, 비트라인과 상보 비트라인에 풀업 및 풀다운 전압이 제공됨에 따라 증폭 동작이 수행된다. 상기 증폭 동작의 경우, 비트라인에 풀업 전압(예컨대, 제1 풀업 전압)이 제공되고, 상보 비트라인에 풀다운 전압(예컨대, 풀다운 전압)이 제공됨에 의해 수행될 수 있다.
증폭 동작의 일부 구간 동안 상기 비트라인에 대해 오버 드라이빙 동작이 수행된다(S15). 오버 드라이빙 동작은 상기 증폭 동작의 일부 구간동안 비트라인에 제2 풀업 전압을 제공함에 의해 수행될 수 있다. 이 경우, 제2 풀업 전압은 제1 풀업 전압에 비해 큰 레벨을 가지며, 이에 따라 메모리 셀의 리스토어 레벨을 증가시킬 수 있다. 상기와 같은 오버 드라이빙 동작이 수행되고 난 후 비트라인에 대한 프리차지 동작이 수행된다(S16). 상기 단계 S13 내지 S16의 동작이 모든 워드라인들에 대해 수행되고 난 후, 제3 리프레쉬 구간이 시작된다(S17). 상기 제3 리프레쉬 구간은 제2 리프레쉬 구간에 비해 큰 주기를 가질 수 있으며, 이에 따라 제3 리프레쉬 구간에서 워드라인을 선택하기 위한 주기(예컨대, 로우 어드레스 발생 주기)는 제2 리프레쉬 구간에 비해 큰 값을 가질 수 있다. 또한, 상기 제3 리프레쉬 구간에서도 오버 드라이빙을 적용하여 리프레쉬 동작이 수행될 수 있다.
도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다. 도 10을 참조하면, 반도체 메모리 장치(3000)는 하나 이상의 메모리 뱅크(3100, 3300, 3500, 3700), 로우 디코더(3200, 3400, 3600, 3800) 및 컬럼 디코더(3910, 3920)를 포함한다. 상기 메모리 뱅크들(3100, 3300, 3500, 3700)은 각각 복수의 메모리 블록들을 포함할 수 있다. 이 때, 메모리 블록은, 같은 비트 라인을 사용하고 센스 앰프를 공유하고 있는 단위를 지칭할 수 있다.
메모리 뱅크(3100, 3300, 3500, 3700) 각각은 정상적인 동작을 하는 노멀 셀 이외에 정상 동작에 못 미치는 결함 셀을 포함할 수 있다. 결함 셀의 경우 노멀 셀보다 더 빈번한 리프레쉬 동작으로 필요로 한다. 이 때, 메모리 뱅크(3100, 3300, 3500, 3700)의 모든 셀에 대해 결함 셀 기준으로 리프레쉬를 하게 되면, 리프레쉬의 주기가 짧아지므로 전력 소모가 증가한다.
본 발명의 일 실시예에 의하면, 결함 셀들(3111, 3311, 3711)을 포함하는 로우 어드레스들(3110, 3310, 3710)의 정보를 안티 퓨즈(Anti-fuse) 등을 사용하여 불휘발성하게 저장하고, 해당 로우 어드레스들(3110, 3310, 3710)에 대해서만, 리프레쉬 동작 시에 선택적으로 오버 드라이빙 동작을 할 수 있다.
일예로서, 안티 퓨즈(Anti-fuse) 등에 저장된 로우 어드레스 정보가 도 1의 리프레쉬 제어블록(1200) 및/또는 센스 앰프 제어로직(1900)으로 제공되고, 결함 셀들을 포함하는 로우 어드레스에 대한 리프레쉬 수행시 오버 드라이빙을 적용할 수 있다. 이를 통해, 오버 드라이빙을 수행함에 따른 전력 소모를 더 감소할 수 있다.
도 11은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 컴퓨팅 시스템을 나타내는 도면이다. 도 11을 참조하면, 컴퓨팅 시스템(4000)은 프로세서(4100), 시스템 컨트롤러(4200) 및 메모리 시스템(4300)을 포함한다. 컴퓨팅 시스템(4000)은 프로세서 버스(4510), 확장 버스(4520), 입력 장치(4410), 출력 장치(4420) 및 저장 장치(4430)을 더 포함할 수 있다. 메모리 시스템(4300)은 본 발명의 실시예에 따른 적어도 하나의 반도체 메모리 장치(4320) 및 메모리 컨트롤러(4310)를 포함한다. 이에 따라, 반도체 메모리 장치(4320)에 대한 리프레쉬 동작 수행시 오버 드라이빙을 적용하고, 이에 따라 리프레쉬 동작의 주기를 증가시킬 수 있다. 메모리 컨트롤러(4310)은 시스템 컨트롤러(4200)에 포함될 수 있다.
프로세서(4100)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 시스템을 실행할 수 있다. 예를 들어, 프로세서(4100)는 마이크로 프로세서 또는 중앙 처리 장치일 수 있다. 프로세서(4100)는 어드레스 버스, 제어 버스 및/또는 데이터 버스를 포함하는 프로세서 버스(4510)를 통하여 시스템 컨트롤러(4200)에 연결될 수 있다. 시스템 컨트롤러(4200)는 주변 구성 요소 상호 연결(Peripheral component interconnection, PCI) 버스와 같은 확장 버스(4520)에 연결된다. 이에 따라, 프로세서(3100)는 시스템 컨트롤러(4200)를 통하여 키보드 또는 마우스와 같은 하나 이상의 입력 장치(3410), 프린터 또는 디스플레이 장치와 같은 하나 이상의 출력 장치(4420) 또는 하드 디스크 드라이브, 솔리드 스테이트 드라이브 또는 CD-ROM과 같은 하나 이상의 저장 장치(3430)를 제어할 수 있다.
메모리 컨트롤러(4310)는 프로세서(4100)에 의해 제공된 명령을 수행하도록 반도체 메모리 장치(4320)을 제어할 수 있다. 반도체 메모리 장치(4320)는 메모리 컨트롤러(4310)로부터 제공된 데이터를 저장하고, 저장된 데이터를 메모리 컨트롤러(4310)에 제공할 수 있다. 반도체 메모리 장치(4320)는 복수의 메모리 칩들, 예를 들어, 동적 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM), 정적 랜덤 액세스 메모리(Static Random Access Memory, SRAM) 또는 비 휘발성 메모리 칩을 포함할 수 있다. 상기 컴퓨팅 시스템(3000)은 데스크 톱 컴퓨터, 노트북 컴퓨터, 워크 스테이션, 핸드 헬스 디바이스 등일 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (17)

  1. 하나 이상의 메모리 셀을 포함하는 메모리 셀 어레이;
    센싱 라인 및 상보 센싱 라인에 연결되며, 상기 메모리 셀의 데이터를 감지/증폭하는 센스 앰프; 및
    리프레쉬 동작시, 서로 다른 레벨을 갖는 제1 전압 및 제2 전압을 상기 센싱 라인을 통해 상기 센스 앰프에 순차적으로 제공하는 센스 앰프 제어로직을 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 리프레쉬 동작은 제1 및 제2 셀프 리프레쉬 구간을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 제2 전압은 상기 제1 전압보다 큰 레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 센스 앰프 제어로직은,
    상기 제1 셀프 리프레쉬 구간동안 상기 제1 전압을 제공하고, 상기 제2 셀프 리프레쉬 구간동안 상기 제1 전압을 제공한 후 상기 제2 전압을 제공하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제2항에 있어서,
    상기 제2 셀프 리프레쉬 구간의 주기는 상기 제1 셀프 리프레쉬 구간의 주기보다 더 긴 것을 특징으로 하는 반도체 메모리 장치.
  6. 제2 항에 있어서,
    상기 리프레쉬 동작을 제어하며, 상기 제1 셀프 리프레쉬 구간 종료를 나타내는 리프레쉬 리텐션 신호를 센스 앰프 제어로직에 출력하는 리프레쉬 블록을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1 항에 있어서,
    상기 센스 앰프 제어로직은 상기 센스 앰프로 상기 제1 및 제2 전압을 제공하는 센스 앰프 드라이버를 포함하고,
    상기 센스 앰프 드라이버는,
    제1 제어신호에 응답하여 상기 제 1 전압을 상기 센스 앰프로 제공하는 제1 트랜지스터;
    제2 제어신호에 응답하여 상기 제 2 전압을 상기 센스 앰프로 제공하는 제2 트랜지스터; 및
    제3 제어신호에 응답하여 제 3 전압을 상기 상보 센싱 라인을 통해 상기 센스 앰프로 제공하는 제3 트랜지스터를 포함하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 제3 전압은 접지 전압인 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서,
    상기 리프레쉬 동작은 적어도 하나의 리프레쉬 구간을 포함하고,
    상기 센스 앰프 제어로직은, 상기 리프레쉬 구간의 종료를 나타내는 제1 신호에 응답하여 상기 센스 앰프에 대한 오버 드라이빙을 제어하는 제2 신호를 출력하는 오버 드라이빙 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 제2 신호의 제1 상태에 응답하여 상기 제2 제어신호를 비활성화하고, 상기 제2 신호의 제2 상태에 응답하여 상기 제2 제어신호를 활성화하여 상기 센스 앰프 드라이버로 제공하는 풀업 제어부를 더 포함하는 반도체 메모리 장치.
  11. 제9항에 있어서, 상기 오버 드라이빙 회로는,
    프리차지 명령을 더 수신하고, 상기 제1 신호와 상기 프리차지 명령에 응답하여 상기 제2 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 하나 이상의 메모리 셀을 포함하는 반도체 메모리 장치의 리프레쉬 방법에 있어서,
    제1 리프레쉬 구간 후 제2 리프레쉬 구간으로 진입하는 단계;
    워드라인을 활성화하여 상기 메모리 셀을 선택하는 단계;
    서로 다른 레벨을 갖는 제1 전압 및 제2 전압을 센스 앰프로 순차적으로 제공하여 비트라인에 대한 증폭 동작을 수행하는 단계; 및
    상기 비트라인에 인가된 전압에 의해 상기 메모리 셀에 데이터를 리스토어 하는 단계를 구비하는 반도체 메모리 장치의 리프레쉬 방법.
  13. 제12항에 있어서, 상기 제1 리프레쉬 구간은,
    상기 워드라인을 활성화하여 상기 메모리 셀을 선택하는 단계;
    상기 제1 전압을 상기 센스 앰프로 제공하여 비트라인에 대한 증폭 동작을 수행하는 단계; 및
    상기 비트라인에 인가된 전압에 의해 상기 메모리 셀에 데이터를 리스토어 하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 방법.
  14. 제12항에 있어서,
    상기 비트라인에 대한 프리차지 동작을 위한 프리차지 커맨드를 수신하는 단계를 더 구비하고,
    상기 증폭 동작을 수행하는 단계는, 상기 비트라인을 제1 전압으로 증폭하는 도중 상기 프리차지 커맨드에 응답하여 상기 비트라인을 제2 전압으로 증폭하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 방법.
  15. 제 14항에 있어서,
    상기 프리차지 커맨드에 응답하여, 상기 데이터의 리스토어 후 상기 비트라인을 프리차지하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 방법.
  16. 제 12항에 있어서,
    상기 제2 리프레쉬 구간의 주기는 상기 제1 리프레쉬 구간의 주기보다 큰 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 방법.
  17. 제 12항에 있어서,
    상기 제2 전압의 레벨은 상기 제1 전압의 레벨보다 큰 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 방법.
KR1020120002470A 2012-01-09 2012-01-09 반도체 메모리 장치 및 반도체 메모리 장치의 리프레쉬 방법 KR20130081472A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120002470A KR20130081472A (ko) 2012-01-09 2012-01-09 반도체 메모리 장치 및 반도체 메모리 장치의 리프레쉬 방법
US13/661,773 US9076504B2 (en) 2012-01-09 2012-10-26 Semiconductor memory device and refresh method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120002470A KR20130081472A (ko) 2012-01-09 2012-01-09 반도체 메모리 장치 및 반도체 메모리 장치의 리프레쉬 방법

Publications (1)

Publication Number Publication Date
KR20130081472A true KR20130081472A (ko) 2013-07-17

Family

ID=48743839

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120002470A KR20130081472A (ko) 2012-01-09 2012-01-09 반도체 메모리 장치 및 반도체 메모리 장치의 리프레쉬 방법

Country Status (2)

Country Link
US (1) US9076504B2 (ko)
KR (1) KR20130081472A (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160012392A (ko) * 2014-07-24 2016-02-03 삼성전자주식회사 메모리 장치의 동작 방법 및 이를 포함하는 메모리 장치의 리프레시 방법
KR102354987B1 (ko) 2015-10-22 2022-01-24 삼성전자주식회사 온도에 따라 셀프 리프레쉬 사이클을 제어하는 리프레쉬 방법
KR20180077973A (ko) 2016-12-29 2018-07-09 삼성전자주식회사 리프레쉬 동작을 제어하는 메모리 장치
US10176860B1 (en) * 2017-08-29 2019-01-08 Micron Technology, Inc. Refresh in non-volatile memory
KR20190054812A (ko) * 2017-11-14 2019-05-22 삼성전자주식회사 메모리 장치의 구동 방법 및 이를 수행하는 메모리 장치
US11495284B2 (en) 2020-07-17 2022-11-08 Samsung Electronics Co., Ltd. Memory device including bitline sense amplifier and operating method thereof

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5764580A (en) * 1995-08-18 1998-06-09 Hitachi, Ltd. Semiconductor integrated circuit
JP2000187985A (ja) * 1998-12-24 2000-07-04 Hitachi Ltd 半導体記憶装置
US6646283B1 (en) * 1999-05-14 2003-11-11 Hitachi, Ltd. Semiconductor device, image display device, and method and apparatus for manufacture thereof
KR100313603B1 (ko) * 1999-06-09 2001-11-26 김영환 반도체 메모리의 센스앰프 제어회로
KR100300079B1 (ko) * 1999-07-28 2001-11-01 김영환 센스앰프 구동회로
JP2001222888A (ja) * 2000-02-08 2001-08-17 Fujitsu Ltd 半導体記憶装置
KR100479821B1 (ko) * 2002-05-17 2005-03-30 주식회사 하이닉스반도체 반도체 메모리 장치의 리프레쉬 제어회로 및 리프레쉬 제어방법
KR100521375B1 (ko) 2003-02-13 2005-10-12 삼성전자주식회사 동작 모드에 따라 데이터 재저장 시간을 가변시킬 수 있는반도체 메모리 장치
US7231488B2 (en) 2003-09-15 2007-06-12 Infineon Technologies Ag Self-refresh system and method for dynamic random access memory
KR100540484B1 (ko) * 2003-10-31 2006-01-10 주식회사 하이닉스반도체 라이트회복시간이 줄어든 메모리 장치
US7095669B2 (en) 2003-11-07 2006-08-22 Infineon Technologies Ag Refresh for dynamic cells with weak retention
KR100695524B1 (ko) 2004-05-06 2007-03-15 주식회사 하이닉스반도체 반도체메모리소자 및 그의 구동방법
KR20060018972A (ko) * 2004-08-26 2006-03-03 주식회사 하이닉스반도체 비트 라인 감지 증폭기 제어 회로
KR101597513B1 (ko) 2008-12-26 2016-02-25 삼성전자주식회사 셀프 리프레쉬에 의한 데이터 복구력을 향상시킨 반도체 메모리 장치 및 그 시스템
JP2011081855A (ja) 2009-10-05 2011-04-21 Elpida Memory Inc 半導体装置

Also Published As

Publication number Publication date
US9076504B2 (en) 2015-07-07
US20130176803A1 (en) 2013-07-11

Similar Documents

Publication Publication Date Title
KR101622922B1 (ko) 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
KR100682174B1 (ko) 반도체 메모리 장치의 페이지 액세스 회로
KR101596283B1 (ko) 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
KR101343557B1 (ko) 반도체 장치 및 그 테스트 방법
KR100780613B1 (ko) 반도체 메모리 소자 및 그 구동방법
US20190156880A1 (en) Timing control circuit shared by a plurality of banks
US8824238B2 (en) Memory device with bi-directional tracking of timing constraints
US9076504B2 (en) Semiconductor memory device and refresh method thereof
US6542426B2 (en) Cell data protection circuit in semiconductor memory device and method of driving refresh mode
JP5127435B2 (ja) 半導体記憶装置
KR20220143928A (ko) 어드레스 기반 메모리 성능을 위한 장치 및 방법
JP2010186535A (ja) メモリ回路、およびメモリ回路にアクセスする方法
US20080002499A1 (en) Semiconductor memory apparatus having plurality of sense amplifier arrays having different activation timing
KR101551775B1 (ko) 개선된 글로벌 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
JP2011096309A (ja) 半導体装置
KR100699875B1 (ko) 센스앰프 구조를 개선한 반도체 메모리 장치
US10490236B2 (en) Semiconductor memory device with sense amplifier that is selectively disabled
JP5564829B2 (ja) 半導体記憶装置及びその制御方法
US8379469B2 (en) Integrated circuit memory operation apparatus and methods
KR20140060684A (ko) 반도체 메모리 장치의 오버 드라이브 펄스 및 컬럼 선택 펄스 생성 회로
US20230154503A1 (en) Readout circuit, memory, and method of reading out data of memory
KR100527553B1 (ko) 라이트-검증-리드 기능을 구현하는 ｐｓｒａｍ
KR20090010478A (ko) 반도체 메모리 장치 및 그것의 데이터 감지 방법
KR20240014416A (ko) 센스 앰프를 포함하는 메모리 장치 및 센스 앰프의 오프셋 보상 방법 및 메모리 장치의 데이터 센싱 방법
JP2002260383A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid