JP2011096309A - 半導体装置 - Google Patents

Abstract

【課題】リフレッシュ終了後に次の外部コマンドに応答可能になるまでの時間を短縮する。
【解決手段】リフレッシュ要求信号に応じてリフレッシュのための内部アドレスに対応するワード線の活性と非活性の制御を行うとともに、当該リフレッシュ実行中である活性化されたワード線が非活性化されるまで（Ｓ１７０３〜Ｓ１７０７）に次回のリフレッシュ動作に必要な内部アドレスへの更新（Ｓ１７１１）を指示する制御回路を有している。
【選択図】図１７

Description

本発明は、半導体装置に関し、特に、リフレッシュを必要とする半導体記憶装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置は、時間の経過に伴って記憶しているデータが失われていくという特性を有している。そのため、この種の半導体装置は、記憶するデータを保持し続けるために、記憶しているデータの再書き込み（リフレッシュ）を必要とする。

一回のリフレッシュによって、全てのメモリに対するリフレッシュを実行すると膨大な時間が必要になる。そこで、リフレッシュは、一回に付き一部のメモリセルに対してのみ行われる。

関連する半導体装置は、リフレッシュの対象となるメモリセル群のアドレスを順次指定するためのアドレスカウンタを備えている。このアドレスカウンタは、一回のリフレッシュを終える度に更新（インクリメント）されるように構成されている（例えば、特許文献１，２又は３参照）。

また、別の関連する半導体装置では、バンクと呼ばれるメモリセル単位にアドレスカウンタを設け、選択されたバンクに対して読み出し又は書き込みを行いつつ、非選択バンクに対してリフレッシュを行えるようにしている（例えば、特許文献４参照）。なお、この半導体装置のアドレスカウンタは、リフレッシュ要求信号が入力される度に更新を行うように構成されている。

特開平０５−１８２４６０号公報 特開２０００−１１３６６８号公報 特開２００８−１６５８６５号公報 特開２００１−３３２０８４号公報

半導体装置は、アイドル状態から各種動作状態へ移行する。リフレッシュを行った場合にも、リフレッシュ終了後にアイドル状態に一旦戻り、その後コマンド等に従って次の動作状態に移行する。

関連する半導体装置では、リフレッシュ終了後（該リフレッシュに関するワード線の非活性後）に次回のリフレッシュに必要なリフレッシュアドレスの生成の為にリフレッシュアドレスを生成するアドレスカウンタの更新を行うように構成されているため、リフレッシュ終了後、さらにアドレスカウンタを更新してからでないとアイドル状態に戻ることができない。即ち、リフレッシュを終了しても、直ちに次にコマンド等に応答することができず、高速動作の妨げとなっている。

また、別の関連する半導体装置では、リフレッシュ要求信号が入力されてから該リフレッシュ要求信号に対応して活性化させるワード線を指示するリフレッシュアドレスを生成する為にリフレッシュアドレスを生成するアドレスカウンタを更新するため、リフレッシュ動作に要する時間が長い。

本発明の一実施の形態に係る半導体装置は、所定時間毎に情報のリフレッシュを必要とする複数の記憶セルを含む記憶部と、前記記憶部のリフレッシュに用いられる前記複数の記憶セルを選択する内部アドレスを生成する内部アドレス生成回路と、前記所定時間に関連するリフレッシュ要求信号に応じて前記記憶部のリフレッシュの実行の為の前記内部アドレスに対応するワード線の活性と非活性の制御を行うとともに、当該リフレッシュ実行中である活性化された前記ワード線が非活性するまでに前記内部アドレス生成回路に対して次回のリフレッシュ動作に必要な前記内部アドレスへの更新を指示する制御回路と、を有していることを特徴とする。

また、本発明の他の実施の形態に係る半導体装置のリフレッシュ方法は、複数の記憶セルを含む記憶部の情報のリフレッシュに用いられる内部アドレス生成回路が発生する内部アドレスの更新を、前記内部アドレスに対応する前記記憶セルが接続される活性化されたワード線が非活性化するまでのリフレッシュ実行中に行うことを特徴とする。

本発明の一実施の形態に係る半導体装置では、リフレッシュ実行中（該リフレッシュに関連する活性化されたワード線が非活性するまで）に内部アドレス生成回路に対して次回のリフレッシュ動作に必要な前記内部アドレスへの更新を指示するので、リフレッシュに要する時間を長くすることなく、リフレッシュを終えてから次のコマンドに応答可能になるまでの時間を短縮することができる。

本発明の第１の実施の形態に係る半導体装置の概略構成を示すブロック図である。 図１の半導体装置におけるロウアドレスバッファ及びリフレッシュカウンターとその周辺部の詳細を示すブロック図である。 図１の半導体装置に含まれる４つのメモリセルアレイの配置例を説明するための図である。 図１の半導体装置に含まれるメモリセルアレイの一構成例を示す図である。 図４のメモリセルアレイに含まれるメモリブロックであって両端以外に位置するメモリブロックの回路構成図である。 図４のメモリセルアレイに含まれるメモリブロックであって両端に位置するメモリブロックの回路構成図である。 図５及び図６のメモリブロックに含まれるメモリセルの回路図である。 図５及び図６のメモリブロックに含まれるセンスアンプの回路図である。 図４のメモリセルアレイに選択信号を出力するブロックデコーダーの回路図である。 図９のブロックデコーダーの入出力信号の関係を説明するための図である。 第２の制御回路部の内部構成を示すブロック図である。 図１１の第２の制御回路部において生成される信号の生成・消滅タイミングを示す図である。 リフレッシュ動作におけるワード線とビット線の電位変化を示すタイムチャートである。 内部アドレス生成回路とブロックアドレスラッチ回路の詳細の一例を示すブロック図である。 内部アドレス生成回路とブロックアドレスラッチ回路の詳細の他の例を示すブロック図である。 図１の半導体装置の状態遷移図である。 図１６の状態遷移におけるアイドル状態とオートリフレッシュ状態との間の状態遷移について説明するためのフローチャートである。 図１の半導体装置の各部の信号波形図である。 リフレッシュが行われるブロックの順序の一例を説明するための図である。 リフレッシュが行われるブロックの順序の他の例を説明するための図である。 図１の半導体装置を含むデータ処理システムの構成を示すブロック図である。

本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項の記載に記載の内容であることは言うまでもない。

即ち、本発明の技術思想は、記憶部のリフレッシュに用いられる内部アドレスを生成する内部アドレス生成回路の次回のリフレッシュ動作に必要な前記内部アドレスへの更新を、リフレッシュ実行中（そのリフレッシュに関連する活性化されたワード線が非活性するまで）に行うことにある。これを実現する半導体装置は、リフレッシュを必要とする記憶部と、記憶部のリフレッシュに用いられる内部アドレスを生成する内部アドレス生成回路と、リフレッシュ要求信号に応じて記憶部のリフレッシュの実行を制御するとともに、リフレッシュ実行中に内部アドレス生成回路に対して更新を指示する制御回路と、
を有している。

以下、添付図を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の第１の実施の形態に係る半導体装置１０の概略構成を示すブロック図である。この半導体装置１０は、例えば、半導体記憶装置であるＤＲＡＭ（Dynamic Random Access Memory）である。

半導体装置１０は、クロック発生器１１、コマンドデコーダー１２、制御回路１３、モードレジスタ１４、ロウアドレスバッファ及びリフレッシュカウンター１５、カラムアドレスバッファ及びバーストカウンター１６、メモリセルアレイ１７、ロウデコーダ（Ｘデコーダともいう）１８、センスアンプ１９、カラムデコーダー（Ｙデコーダともいう）２０、データ制御回路２１、データラッチ回路２２、ＤＬＬ（Delay Locked Loop）２３、データ入出力（ＤＱ Ｉ／Ｏ）バッファ２４、データストローブ信号制御回路２５、及びデータストローブ信号入出力（ＤＱＳ Ｉ／Ｏ）バッファ２６を備えている。メモリセルアレイ１７は、複数（ここでは４つ）のメモリバンク（ＢＡＮＫ＿Ａ〜Ｄ）を含む。また、メモリセルアレイ１７は、ロウデコーダ１８、センスアンプ１９及びカラムデコーダー２０と共に記憶部を構成している。記憶部（メモリセルアレイ１７）は、所定時間毎に情報のリフレッシュを必要とする。

図２は、図１の半導体装置１０におけるロウアドレスバッファ及びリフレッシュカウンター１５とその周辺部の詳細を示すブロック図である。

図２に示すように、ロウアドレスバッファ及びリフレッシュカウンター１５は、内部アドレス生成回路（ＩＡＧ：Internal Address Generator）２７と、ブロックアドレスラッチ回路２８と、その他のアドレスラッチ回路２９と、バンクアドレスラッチ回路３０と、バンクデコーダー３１とを有している。内部アドレス生成回路２７は、記憶部のリフレッシュに用いられる前記複数の記憶セルを選択する内部アドレスを生成する。

内部アドレス生成回路２７は、記憶部のリフレッシュを行う際に使用される内部アドレスを生成する。

ブロックアドレスラッチ回路２８、その他のアドレスラッチ回路２９及びバンクアドレスラッチ回路３０は、それぞれメモリバンクＢＡＮＫ＿Ａ〜Ｄに対応するように、メモリバンクと同数設けられている。尚、メモリバンクは、半導体装置１０の外部から互いに非排他制御でアクセスできる複数の記憶領域である。

ブロックアドレスラッチ回路２８の各々は、ラッチするビット数に応じて構成される。その他のアドレスラッチ回路２９及びバンクアドレスラッチ回路３０も同様である。複数のブロックアドレスラッチ回路２８は、これらを一まとめにしてアドレス保持回路とも呼ばれる。その他のアドレスラッチ回路２９は、占有面積を低減するため、全てのメモリバンクに共通に一つだけ設けてもよい。

バンクデコーダー３１は、通常動作時にはバンクを指定する情報に従い１つのバンクを選択し、リフレッシュ時にはリフレッシュコマンドＲＥＦに応じて全てのバンクを選択する。

内部アドレス生成回路２７は、クロック同期式のバイナリカウンタ等で構成されるリフレッシュアドレスカウンタ３２と、メモリバンク（ＢＡＮＫ＿Ａ〜Ｄ）に各々対応する４つのスクランブラー３３とを有している。スクランブラー３３は、リフレッシュアドレスカウンタ３２のカウント値に基づき、互いに異なるブロックアドレスを内部アドレスとして出力する。あるいは、リフレッシュアドレスカウンタ３２及び４つのスクランブラー３３に代えて、バンク（ＢＡＮＫ＿Ａ〜Ｄ）に各々対応する４つのリフレッシュアドレスカウンタ３４を有していてもよい。リフレッシュアドレスカウンタ３４は、互いに異なる初期値を有し、互いに異なるブロックアドレスを内部アドレスとして出力する。

制御回路１３は、第１の制御回路部３５と、第２の制御回路部３６とを有している。第１の制御回路部３５は、リフレッシュ要求信号ＲＥＦに応じて、ブロックアドレスラッチ回路２８及びその他のアドレスラッチ回路２９に入力アドレスをラッチするよう指示する。なお、バンクアドレスラッチ回路３０は、メモリアクセス信号（後述の１００６）に応じてバンクアドレスをラッチする。

制御回路１３は、リフレッシュ要求信号に応じて記憶部のリフレッシュの実行の為の内部アドレスに対応するワード線の活性と非活性の制御を行うとともに、当該リフレッシュ実行中である活性化されたワード線が非活性するまでに内部アドレス生成回路に対して次回のリフレッシュ動作に必要な内部アドレスへの更新を指示する。詳しくは後述する。

第２の制御回路部３６は、記憶部に対するリフレッシュの実行制御、例えば、ワード線ＷＬ及びビット線ＢＬの制御や、センスアンプ１９の制御等を行う。また、第２の制御回路部３６は、リフレッシュの実行中に内部アドレス生成回路２７の更新（リフレッシュアドレスカウンタ３２又は３４のカウントアップ）を指示する。なお、本明細書におけるリフレッシュの実行中の定義は、ブロックアドレスラッチ回路２８が内部アドレスをラッチしてから、メモリセルＭＣが接続されるワード線の活性化が行われ、そのワード線が非活性化されるまでをいう。また、内部アドレス生成回路２７への更新指示は、前記リフレッシュ実行中に更新が終了するように行われる。

ロウデコーダ１８は、ブロック（又はマット）デコーダ３７とワード線（ＷＬ）デコーダ３８とを含んでいる。

４つのメモリバンクを含むメモリセルアレイ１７（ＢＡＮＫ Ａ〜Ｄ）、ロウデコーダ１８及びカラムデコーダー２０は、例えば、図３に示すように同一基板上に配置形成される。

メモリセルアレイ１７に含まれる４つのメモリバンク（ＢＡＮＫ Ａ〜Ｄ）には、それぞれ配列形成された複数のメモリブロック（又はメモリマット）３９が含まれる。これらのメモリブロック３９は、配列形成された複数のメモリセルを含んでいる。図３に示す例では、各メモリブロック３９は、４ビットのブロックアドレス（Ｘ９又は／Ｘ９，Ｘ１０又は／Ｘ１０，Ｘ１１又は／Ｘ１１，及びＸ１２又は／Ｘ１２により表される）により選択（活性化）することができる。

各メモリバンクについて図４を参照してさらに詳細に説明する。ここでは、図３とは異なり、Ｙ方向に９個のメモリブロックＢＬＫ１〜ＢＬＫ９が配列されている例について説明する。なお、本発明において一列に配列されるメモリブロックの数は特に限定されない。

図４に示すように、隣り合うメモリブロック間にはセンスアンプ列ＳＡＡが配置されている。また、各メモリブロックＢＬＫ１〜ＢＬＫ９のＸ方向における両側には、ワード線ドライバ列ＷＬＤＡが配置されている。

メモリブロックＢＬＫ１〜ＢＬＫ９は、それぞれ対応する選択信号ＳＥＬＥＣＴ０〜ＳＥＬＥＣＴ７によって選択される。但し、両端に位置するメモリブロックＢＬＫ１，ＢＬＫ９については、同じ選択信号ＳＥＬＥＣＴ０によって選択（即ちアクセス）される。これは、両端に位置するメモリブロックＢＬＫ１，ＢＬＫ９に含まれるビット線の本数が他のメモリブロックＢＬＫ２〜ＢＬＫ８に含まれるビット線の本数の半分であり、２つのメモリブロックＢＬＫ１，ＢＬＫ９を合わせてメモリブロックＢＬＫ２〜ＢＬＫ８の一つと同等となるからである。

また、各メモリブロックＢＬＫ１〜ＢＬＫ９には、ダミー選択信号ＤＵＭＭＹ０〜ＤＵＭＭＹ８がそれぞれ割り当てられる。ダミー選択信号ＤＵＭＭＹ０〜ＤＵＭＭＹ８は、後述するダミーワード線を活性化させるための信号である。

図５は、両端に位置するメモリブロックＢＬＫ１，ＢＬＫ９以外のメモリブロックＢＬＫ２〜ＢＬＫ８の回路構成を示す図である。また、図６は、両端に位置するメモリブロックＢＬＫ１，ＢＬＫ９の回路構成を示す図である。

図５及び図６に示すように、メモリブロックＢＬＫ１〜ＢＬＫ９は、Ｘ方向に配線された複数のワード線ＷＬと、Ｙ方向に配線された複数のビット線ＢＬと、ワード線ＷＬ及びビット線ＢＬの各交点に配置されたメモリセルＭＣとを有している。図５及び図６に示すワード線ＷＬやビット線ＢＬの本数はあくまで一例であり、本発明はこれに限定されるものではない。

複数のワード線ＷＬのうち、半分はＸ方向における一方の側に配置されたワード線ドライバ列ＷＬＤＡに接続されており、残り半分はＸ方向における他方の側に配置されたワード線ドライバ列ＷＬＤＡに接続されている。ワード線ドライバ列ＷＬＤＡは、それぞれ対応するワード線ＷＬを駆動する複数のワード線ドライバＷＬＤによって構成されている。

但し、Ｙ方向の端部に位置するいくつかのワード線（本実施形態では片側２本ずつのワード線）については使用されず、これらは不使用ワード線ＷＬＺとなる。これは、製造時におけるプロセス条件がメモリブロックの端部と中央部とで若干異なることから、メモリブロックの端部においては不良セルが発生しやすいからである。したがって、これら不使用ワード線ＷＬＺに接続されたメモリセルは、ダミーセルＤＣとして取り扱われる。尚、不使用ワード線ＷＬＺは非活性状態に固定されるため、ダミーセルＤＣがビット線ＢＬに接続されることはない。

また、メモリブロックＢＬＫ１〜ＢＬＫ９には、Ｘ方向に配線されワード線ＷＬの２本おきに配置されたダミーワード線ＤＷＬがさらに設けられている。つまり、２本のワード線ＷＬと１本のダミーワード線ＤＷＬを単位構成として、この単位構成がＹ方向に繰り返し配置されている。図５及び図６に示すように、ダミーワード線ＤＷＬの一つはワード線ドライバ列ＷＬＤＡに含まれるダミーワード線ドライバＤＷＬＤに接続されている。ダミーワード線ドライバＤＷＬＤは、対応するダミー選択信号ＤＵＭＭＹ０〜ＤＵＭＭＹ８に応答してダミーワード線ＤＷＬを活性化する回路である。複数のダミーワード線ＤＷＬのうち、どのダミーワード線ＤＷＬをダミーワード線ドライバＤＷＬＤに接続するかは特に限定されない。ダミーワード線ドライバＤＷＬＤに接続されない他のダミーワード線ＤＷＬは、グランド電位に固定される。

ダミーワード線ＤＷＬとビット線ＢＬの交点には、メモリセルＭＣやダミーセルＤＣが配置されていない。つまり、ダミーワード線ＤＷＬは、実際の動作に本来寄与しないダミー配線である。このようなダミーワード線ＤＷＬが設けられているのは、最小加工寸法をＦとした場合、メモリセルＭＣの占有面積が６Ｆ^２となるレイアウトを採用しているからである。

図７は、メモリセルアレイ１７内に含まれる複数の記憶セルのうちの一つのメモリセルＭＣの回路図である。メモリセルＭＣは、所定時間毎に情報のリフレッシュを必要とする。図７に示すように、メモリセルＭＣは、ビット線ＢＬとプレート配線ＰＬとの間にセルトランジスタＴ及びセルキャパシタＣが直列接続された回路構成を有している。セルトランジスタＴのゲート電極は対応するワード線ＷＬに接続されている（実際には、ワード線ＷＬ自体がゲート電極を構成する）。これにより、ワード線ＷＬが活性化すると、セルキャパシタＣが対応するビット線ＢＬに電気的に接続されることになる。セルトランジスタＴの一方の拡散領域とビット線ＢＬとは、図示しないビットコンタクトを介して接続されている。また、セルトランジスタＴの他方の拡散領域とセルキャパシタＣとは、図示しないセルコンタクトを介して接続されている。なお、図５及び図６を参照して、メモリセルＭＣがワード線ＷＬとビット線ＢＬとの交点に配置されると説明したが、「交点に配置される」とは、メモリセルＭＣがワード線ＷＬ及びビット線ＢＬに対して図７に示すように電気的に接続される状態を表すものであって、物理的位置関係を表すものではない。

図５に戻って、メモリブロックＢＬＫ２〜ＢＬＫ８におけるビット線ＢＬは、Ｙ方向における一方の側に配置されたセンスアンプ列ＳＡＡと、Ｙ方向における他方の側に配置されたセンスアンプ列ＳＡＡに交互に接続されている。センスアンプ列ＳＡＡは複数のセンスアンプＳＡによって構成されており、一方の入出力ノードは隣接する一方の側のメモリブロックのビット線ＢＬに接続され、他方の入出力ノードは隣接する他方の側のメモリブロックのビット線ＢＬに接続されている。つまり、一方のメモリブロックのビット線に対して、他方のメモリブロックのビット線を基準ビット線とするオープンビット線方式（構造）が採用されている。なお、本発明は、オープンビット線方式に限定されるものではなく、他の方式、例えばフォールデッドビット線方式にも適用できる。

他方、端部に位置するメモリブロックＢＬＫ１，ＢＬＫ９においては、図６に示すように、ビット線ＢＬとダミービット線ＤＢＬが交互に配置されている。ビット線ＢＬについては、Ｙ方向における一方の側に配置されたセンスアンプ列ＳＡＡに接続されており、ダミービット線ＤＢＬについては、Ｙ方向における他方の側に配置された電位供給回路ＶＰＣに接続されている。電位供給回路ＶＰＣは、ビット線ＢＬのプリチャージ電位（ＶＢＬＰ）をダミービット線ＤＢＬに供給する回路である。

図８は、センスアンプＳＡの回路図である。図８に示すように、センスアンプＳＡは、フリップフロップ接続されたトランジスタ８１〜８４によって構成されている。トランジスタ８１及び８２は、第１の導電型トランジスタ、例えばＰチャネルＭＯＳトランジスタであり、トランジスタ８３及び８４は、第２の導電型トランジスタ、例えばＮチャネルＭＯＳトランジスタである。トランジスタ８１及び８３のドレイン間接続点が一方の入出力ノードＮ１を構成し、トランジスタ８２及び８４のドレイン間接続点が他方の入出力ノードＮ２を構成する。入出力ノードＮ１は隣接する一方の側のメモリブロックＢＬＫｊ（ｊ＝１〜８）のビット線ＢＬに接続されるとともに、トランジスタ８２及び８４のゲートに接続されている。入出力ノードＮ２は、隣接する他方の側のメモリブロックＢＬＫｊ＋１のビット線ＢＬに接続されるとともに、トランジスタ８１及び８３のゲートに接続されている。

図９は、選択信号ＳＥＬＥＣＴ０〜ＳＥＬＥＣＴ７を生成するブロックデコーダー（図１の３７）の回路図である。

図９に示すように、ブロックデコーダーは、入力されるブロックアドレス信号Ｘ９〜Ｘ１１（図３では４ビットであったが、ここでは３ビット）の反転及び非反転の組み合わせが異なる８つのＡＮＤゲートによって構成されている。これにより、ブロックデコーダーは、バイナリ形式であるブロックアドレス信号Ｘ９〜Ｘ１１をデコードし、選択信号ＳＥＬＥＣＴ０〜ＳＥＬＥＣＴ７のいずれか一つを活性化させる。ブロックアドレス信号Ｘ９〜Ｘ１１の値と活性化される選択信号ＳＥＬＥＣＴ０〜ＳＥＬＥＣＴ７との関係は、図１０に示すとおりである。

再び図２を参照すると、制御回路１３の第１の制御回路部３５は、コマンドデコーダー（図１の１２）からのコマンドに従い、ワンショットパルス波形のバンク活性化信号ＢＡＣＴｉ（ｉ：０〜３）を生成する。生成タイミングは第２の制御回路部３６により制御される。通常動作時においては、第１の制御回路部３５は、バンクを指定する情報に応じてＢＡＣＴｉ（ｉ：０〜３のうちの一つ）を活性化し、リフレッシュ動作時には、リフレッシュコマンドＲＥＦに基づき全てのＢＡＣＴｉ（ｉ：０〜３）を活性化させる。また、第１の制御回路部３５は、リフレッシュサイクルを規定するリフレッシュモード信号１００１を生成する。

第２の制御回路部３６は、例えば、図１１に示すように構成される。図１１の第２の制御回路部３６は、第１のＳＲ（セットリセット）回路１１１、第１の遅延回路１１２、第２の遅延回路１１３、第１のゲート回路１１４、第３の遅延回路１１５、スイッチ１１６、切り替えスイッチ１１７、フォールエッヂトリガー１１８、第２のＳＲ回路１１９及び第２のゲート回路１２０を有している。

第１のＳＲ回路１１１と第１の遅延回路１１２とは、ＷＬ（ワード線）活性化信号１００２を生成するＷＬ活性化信号生成回路１２１を構成する。第２遅延回路１１３と第１のゲート回路１１４とは、ＳＡ（センスアンプ）活性化信号１００３を生成するＳＡ活性化信号生成回路１２２を構成する。フォールエッヂトリガー１１８、第２のＳＲ回路１１９及び第２のゲート回路１２０は、ビット線イコライズ信号（ＢＬＥＱ）１００４を生成するビット線（ＢＬ）イコライズ制御回路１２３を構成する。ＷＬ活性化信号１００２、ＳＡ活性化信号１００３及びビット線（ＢＬ）イコライズ信号１００４は、メモリバンクへ送られる。また、ＷＬ活性化信号１００２は、内部アドレス生成回路２７へも送られる。

スイッチ１１６は、コマンドデコーダー（図１の１２）から与えられるテスト信号１００５により制御され、第３の遅延回路１１５を無効化（バイパス）する。

第３の遅延回路１１５又はスイッチ１１６の出力は、切り替えスイッチ１１７を介して第１のＳＲ回路１１１へフィードバックされる。このフィードバック経路は、アクティブタイムアウト回路を構成する。

第１乃至第３の遅延回路１１２，１１３，１１５のそれぞれは、例えば、多段接続されたインバータ（偶数段）とアンド回路との組み合わせにより実現することができる。

図１１の第２の制御回路部３６に、メモリセルアクセス信号１００６が入力されると、第１及び第２のＳＲ回路１１１，１１９がセット状態となる。なお、メモリセルアクセス信号１００６は、リフレッシュ時には第１の制御回路部３５から、書き込み又は読み出し時にはコマンドデコーダー１２から与えられる。

第１の遅延回路１１２は、第１のＳＲ回路１１１のＱ出力を遅延させ、ＷＬ活性化信号１００２として出力する。第２の遅延回路１１３は、このＷＬ活性化信号１００２を遅延させ、ＳＡ活性化信号１００３として出力する。ただし、テスト時においては、コマンドデコーダー１２からのＳＡ停止制御信号１００７が第１のゲート回路１１４に入力されているので、ＳＡ活性化信号１００３は出力されない。

通常のリフレッシュ動作では、ＳＡ活性化信号１００３が出力された後、所定時間（第３の遅延回路１１５の遅延時間）が経過すると、第３の遅延回路１１５の出力が切り替えスイッチ１１７を介して第１のＳＲ回路１１１のリセット端子に供給される。これにより、第１のＳＲ回路１１１がリセットされる。ただし、テスト時においては、スイッチ１１６がオンしており、第３の遅延回路１１５は無効化（バイパス）される。

リフレッシュモード時以外、切り替えスイッチ１１７は、リセット信号端子側（コマンドデコーダー１２からのリセット信号側）に接続されている。その結果、第１のＳＲ回路１１１は、外部コマンド（例えばプリチャージコマンド等）によってリセットされる。

ビット線イコライズ制御回路１２３は、メモリセルアクセス信号１００６が第２のＳＲ回路１１９に入力されると、ＢＬイコライズ信号１００４を非活性にする。また、フォールエッヂトリガー１１８が第３の遅延回路１１５の出力のフォールエッジを検出すると、ビット線イコライズ制御回路１２３は、ＢＬイコライズ信号１００４を活性化する。ただし、第２のゲート回路１２０にテスト信号１００５及びリフレッシュモード信号１００１がともに与えられている場合は、ビット線イコライズ制御回路１２３は、第２のＳＲ回路１１９の状態とは無関係にＢＬイコライズ信号１００４を活性化する。

図１１の第２制御回路部３６から出力されるＷＬ活性化信号１００２、ＳＡ活性化信号１００３及びＢＬイコライズ信号１００４の生成・消滅タイミングを図１２に示す。

図１２に示すように、通常動作時の場合、メモリセルアクセス信号１００６がハイレベルに変化すると、ＢＬイコライズ信号１００４がローレベルに変化する。また、メモリセルアクセス信号１００６がハイレベルに変化してから遅延時間Ｄ１が経過すると、ＷＬ活性化信号１００２がハイレベルに変化する。さらに遅延時間Ｄ２が経過すると、ＳＡ活性化信号１００３がハイレベルに変化する。この後、第３の遅延回路１１５による遅延時間Ｄ３（例えば、３０ｎｓ）が経過すると、ＷＬ活性化信号１００２及びＳＡ活性化信号１００３が順次ローレベルに変化し、さらに、ＢＬイコライズ信号１００４がハイレベルに変化する。尚、遅延時間Ｄ３の設定値は、センスアンプからメモリセルに電荷を再注入する（リストア）に必要な時間である。

図１３は、通常動作時のリフレッシュ動作のタイムチャートである。ＤＲＡＭの通常動作時のリフレッシュ周期はデータシート仕様により、７．８μｓと定められている。ワード線（ＷＬ）が活性化されると、メモリセルの記憶内容に応じて、ビット線対（ＢＬｔ及びＢＬｂ）に電位差が生じる。センスアンプが活性化されるとビット線対に生じた電位差は増幅され、一方はハイレベル、他方はローレベルとなる。その後、ワード線（ＷＬ）が非活性化され、センスアンプが非活性化される。それからビット線は、ビット線イコライズ信号に応じて（例えば、ＶＣＣ／２に）イコライズされる。

図１４は、内部アドレス生成回路２７とブロックアドレスラッチ回路２８の詳細を示すブロック図である。リフレッシュアドレスカウンタ３２は、モードレジスタセット信号ＭＲＳにより初期化され、カウンタ初期化信号ＲＥＦ０によりカウントアップを行う。リフレッシュアドレスカウンタ３２は、ブロックアドレスＲＡｉをスクランブラー３３へ出力し、その他のワード線アドレスＣＯＵＮＴＡをその他のアドレスラッチ回路２９へ出力する。

ブロックアドレスラッチ回路２８は、バッファ部２８−１とラッチ部２８−２とからなる。これらバッファ部２８−１及びラッチ部２８−２は、バンク活性化信号ＢＡＣＴｉ（ＢＡＣＴ＿Ａ〜Ｄ及びＸＡＬ＿Ａ〜Ｄ）により活性化される。また、バッファ部２８−１は、リフレッシュモード信号１００１が入力されている場合、スクランブラー３３からのブロックアドレスを保持し、それ以外の場合、入力バッファ１４１に保持された外部アドレスＧＡｉを保持する。ラッチ部２８−２は、バッファ部２８−１に保持されたブロックアドレス又は外部アドレスをラッチする。

内部アドレス生成回路２７が、複数のリフレッシュアドレスカウンタ３４により構成されている場合には、内部アドレス生成回路２７とブロックアドレスラッチ回路２８は、図１５のようになる。複数のリフレッシュアドレスカウンタ３４は、互いに異なる初期値（±０、＋１、＋２、＋３）を有している。リフレッシュアドレスカウンタ３４は、リフレッシュアドレスカウンタ３２と同様に、モードレジスタセット信号ＭＲＳにより初期化され、カウンタ初期化信号ＲＥＦ０によりカウントアップを行う。ブロックアドレスラッチ回路２８は、図１４と同じである。

以下、本実施の形態に係る半導体装置１０の動作について説明する。

図１６は、半導体装置１０の状態遷移図である。半導体装置１０は、電源が投入されると初期化手順（INITIALIZATION SEQUENCE）を経てアイドル状態（IDLE）遷移する。その後各種コマンド等による制御により、セルフリフレッシュ（SELF REFRESH）、オートリフレッシュ（AUTO REFRESH）、プリチャージパワーダウン（PRECHARGE POWER DOWN）、モードレジスタセット（MRS）、活性化（ACTIVATION）、アクティブパワーダウン（ACTIVE POWER DOWN）、バンクアクティブ（BANK ACTIVE）、書き込み（WRITE）、読み出し（READ）、オートプリチャージ付き書き込み（WRITEA）、オートプリチャージ付き読み出し（READA）、及びプリチャージ（PRECHARGE）の各モードへ遷移することが可能になる。以下では、半導体装置１０において特徴的な動作である、アイドル状態とオートリフレッシュ状態との間の遷移（一点鎖線で囲まれた部分）について説明する。しかしながら、本発明は、オートリフレッシュに限定されず、セルフリフレッシュの際にも適用できる。セルフリフレッシュの場合は、セルフリフレッシュコマンドに応じて内部オシレータ等によりリフレッシュリクエストを自動生成することにより、同様の動作が可能になる。リフレッシュ要求信号ＲＥＦについて、それは、セルフリフレッシュ時には半導体装置１０内に含まれる内部タイマ（不図示）等で発生する所定時間毎に生成され、またオートリフレッシュ時にはそのオートリフレッシュコマンド毎に生成される。

上述のように、半導体装置１０は、電源が投入されると初期化手順を経てアイドル状態に遷移する。初期化手順には、装置内の所定ノード（ビット線を含む）を、所定の電位に充電するプリチャージが含まれる。アイドル状態の半導体装置１０にリフレッシュコマンドＲＥＦが入力されると、内部アドレス生成回路２７を使用して、リフレッシュ動作が実行される。このとき、必要なプリチャージ動作も実行される。そして、半導体装置１０は、再びアイドル状態に戻る。

図１７を参照して、アイドル状態とオートリフレッシュ状態との間（図１６の一点鎖線で囲まれた部分）の半導体装置１０の状態遷移についてさらに詳細に説明する。

半導体装置１０は、アイドル状態にあるときに（ステップＳ１７０１）、オートリフレッシュ要求を受けると（ステップＳ１７０２）、内部アドレス生成回路２７により生成された内部アドレスをラッチし（ステップＳ１７０３）、ラッチしたアドレスをデコーディングする（ステップＳ１７０４）。また、半導体装置１０は、ビット線イコライズを非活性にする（ステップＳ１７０５）。

次に、半導体装置１０は、ワード線を活性化させ（ステップＳ１７０６）、センスアンプを活性化させる（ステップＳ１７０７）。これにより、リフレッシュ対象のメモリセルに対するリフレッシュが行われる。その後、半導体装置１０は、ワード線を非活性化させ（ステップＳ１７０８）、センスアンプを非活性化させる（ステップＳ１７０９）。最後に、半導体装置１０は、ビット線イコライズを活性化して（ステップＳ１７１０）アイドル状態に戻る。

また、半導体装置１０は、内部アドレスをラッチ（Ｓ１７０３）した後、ワード線を非活性にする（Ｓ１７０８）までの間に、リフレッシュアドレスカウンタ３２を更新する。図１７の例では、ワード線を活性化（Ｓ１７０６）した後に、リフレッシュアドレスカウンタ３２を更新する。

図１８は、半導体装置１０の各部の信号波形図である。ここでは、内部アクセス（オートリフレッシュ）、外部アクセス（書き込み又は読み出し）、及び内部アクセル（オートリフレッシュ）が順次実行される様子を示している。

コマンドデコーダー１２からリフレッシュコマンドＲＥＦの入力通知を受けた第１の制御回路部３５は、全てのバンクを活性化させるバンク活性化信号ＢＡＣＴｉを生成する。

ブロックアドレスラッチ回路２８は、バンク活性化信号ＢＡＣＴｉに応じてスクランブラー３３からのアドレス信号をラッチする。その他のアドレスラッチ回路２９もまた、バンク活性化信号ＢＡＣＴｉに応じてリフレッシュアドレスカウンタ３２からのアドレス信号をラッチする。図１８では、リフレッシュアドレスカウンタ３２の出力が“００１”であり、スクランブラー３３の出力が同じく“００１”であるとしている。したがって、ブロックアドレスラッチ回路２８には、“００１”がラッチされる。

その後、ＷＬ活性化信号１００２が活性化されるともに、ＢＬイコライズ信号１００４が非活性化される。これによりワード線の電位が上昇し、メモリセルの記憶内容に応じてビット線対（ＢＬｔ及びＢＬｂ）に電位差が表れる。その後ＳＡ活性化信号１００３が活性化され、ビット線対の電位差が増幅される。

一方、ＷＬ活性化信号１００２に応じてカウンタ更新信号ＲＥＦ０が生成され、リフレッシュアドレスカウンタ３２に供給される。リフレッシュアドレスカウンタ３２は、カウンタ更新信号ＲＥＦ０に応じて更新（インクリメント）され、その出力は、“０１０”となる。なお、リフレッシュアドレスカウンタ３２の更新は、ＷＬ活性化信号１００２が非活性化されるまでに終了するようにする。関連する半導体装置では、点線で示すように、ＷＬ活性化信号１００２が非活性されていから、リフレッシュアドレスカウンタ３２を更新する。このため、関連する半導体装置は、次の活性化（ＡＣＴ）コマンドに対応することができない。

その後、ＷＬ活性化信号１００２が非活性化されると、ワード線が非活性化される。また、ＳＡ活性化信号１００３が非活性化されるとともに、ＢＬイコライズ信号１００４が活性化され、ビット線対がイコライズされる。

本実施の形態では、プリチャージ期間が開始される以前に、リフレッシュアドレスカウンタ３２の更新が終了するので、プリチャージ完了後直ちに外部アクセス（ＡＣＴコマンド）に対応することができる。

２回目の内部アクセスにおいても、上記と同様にして、リフレッシュ動作が行われる。図１６では、リフレッシュアドレスカウンタ３２の出力が“０１０”であり、スクランブラー３３の出力が同じく“０１０”であるとしている。このため、ブロックアドレスラッチ回路２８には、“０１０”がラッチされる。即ち、ブロックアドレス“０１０”に対してリフレッシュが行われる。

つまり、半導体装置１０は、第１の制御回路部が前記アドレス保持回路に前記内部アドレスを保持させてから、前記第２の制御回路部が前記内部アドレスに対応する前記ワード線を活性化させ、当該ワード線を不活性化させるまでの間に、前記次回のリフレッシュ動作に必要な前記内部アドレスへの更新が終了するように、前記第２の制御回路部から前記内部アドレス生成回路に対して前記内部アドレスの更新を指示している。

図１９に、各バンクにおけるリフレッシュが行われるブロック順序の一例を示す。本例は、内部アドレス生成回路２７がスクランブラー３３を有している構成において実現することができる。

図１９において、バンクＡでは、１回目のリフレッシュの対象は、ブロックＢＬＫ１及びＢＬＫ９であり、２回目及び３回目のリフレッシュの対象は、それぞれ、ブロックＢＬＫ２及びＢＬＫ３である。一方、バンクＢでは、１回目及び２回目のリフレッシュの対象は、それぞれ、ブロックＢＬＫ３及びＢＬＫ４であり、３回目のリフレッシュの対象は、ブロックＢＬＫ１及びＢＬＫ９である。また、バンクＣでは、１回目、２回目及び３回目のリフレッシュの対象は、それぞれブロックＢＬＫ５、ＢＬＫ６及びＢＬＫ７である。さらに、バンクＤでは、１回目、２回目及び３回目のリフレッシュの対象は、それぞれブロックＢＬＫ７、ＢＬＫ８及びＢＬＫ５である。

各バンクに対するリフレッシュは、図１９の下図に示すように、遅延時間ｔＲＲＤずつずらして行われる。

図２０に、各バンクにおけるリフレッシュが行われるブロック順序の他の例を示す。本例は、内部アドレス生成回路２７が複数のリフレッシュアドレスカウンタ３４を有している場合に実現できる。

図２０において、バンクＡでは、１回目のリフレッシュの対象は、ブロックＢＬＫ１及びＢＬＫ９であり、２回目及び３回目のリフレッシュの対象は、それぞれ、ブロックＢＬＫ２及びＢＬＫ３である。また、バンクＢでは、１回目、２回目及び３回目のリフレッシュの対象は、それぞれ、ブロックＢＬＫ２、ＢＬＫ３及びＢＬＫ４である。バンクＣでは、１回目、２回目及び３回目のリフレッシュの対象は、それぞれ、ブロックＢＬＫ３、ＢＬＫ４及びＢＬＫ５である。バンクＤでは、１回目、２回目及び３回目のリフレッシュの対象は、それぞれ、ブロックＢＬＫ４、ＢＬＫ５及びＢＬＫ６である。本例においても、各バンクに対するリフレッシュは、遅延時間ｔＲＲＤずつずらして行われる。

次に図２１を参照して、半導体装置１０を用いたデータ処理システム２１０について説明する。

図２１に示すデータ（情報）処理システム２１０は、データプロセッサ２１１と、半導体装置（ＤＲＡＭ）１０が、システムバス２１２を介して相互に接続された構成を有している。

データプロセッサ２１１は、例えば、マイクロプロセッサ（ＭＰＵ）や、ディジタルシグナルプロセッサ（ＤＳＰ）であるが、これらに限定されない。

図２１においては簡単のため、システムバス２１２を介してデータプロセッサ２１１と半導体装置１０とが接続されているが、システムバス２１２を介さずにローカルなバスによってこれらが接続されていても構わない。

また、図２１には、簡単のためシステムバス２１２が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。

また、図２１に示すデータ処理システム２１０では、ストレージデバイス２１３、入出力（Ｉ／Ｏ）デバイス２１４、及びＲＯＭ（Read Only Memory）２１５がシステムバス２１２に接続されているが、これらは必ずしも必須の構成要素ではない。

ストレージデバイス２１３としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス２１４としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス２１４は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。

さらに、図２１に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。

図２１のデータ処理システムにおいて、データプロセッサ２１１は半導体装置１０を制御するコントローラとして機能する。

コントローラは、半導体装置１０のインターフェースチップにリフレッシュコマンド、アクティブコマンドに関連するコマンドを発行する。コントローラからリフレッシュコマンドを受けた半導体装置１０は、内部に保持する記憶情報のリフレッシュを実行する。コントローラからアクティブコマンドコマンドを受けた半導体装置１０は、対応する記憶情報をコントローラへ出力する。尚、コントローラが発行する前記複数のコマンドは、所謂、周知の半導体装置を制御する業界団体で規定されるコマンド（システムとしてのコマンド）である。

以上、本発明についていくつかの実施の形態に即して説明したが、本発明はこれら実施の形態に限定されず、本発明の主旨を逸脱することなく種々の変形、変更が可能である。

例えば、本発明の基本的技術思想はオートリリフレッシュに適用されるだけでなく、セルフリフレッシュにおける内部動作に適用可能である。また、オープンビット線構造に限られない。

また、ＤＲＡＭ機能を搭載したＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体製品全般に、本発明が適用できる。

また本発明を適用したデバイスは、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等の半導体装置にも適用できる。また、トランジスタは、電界効果トランジスタ（Field Effect Transistor; FET）であってもバイポーラ型トランジスタであっても良い。ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴが使用できる。ＦＥＴ以外のトランジスタであっても良い。バイポーラ型トランジスタを一部含んでいても良い。また、Ｐチャネル型のトランジスタまたはＰＭＯＳトランジスタは、第１導電型のトランジスタ、Ｎチャネル型のトランジスタまたはＮＭＯＳトランジスタは、第２導電型のトランジスタの代表例である。更に、使用される半導体基板は、Ｐ型の半導体基板に限らず、Ｎ型の半導体基板であっても良いし、ＳＯＩ（Silicon on Insulator）構造の半導体基板であっても、それ以外の半導体基板であっても良い。

更に、各種回路（カウンタ、アドレス系のそれぞれの回路、メモリアレイ構成）等の回路形式は、実施例が開示する回路形式に限られない。

更に、リフレッシュアドレスカウンタは、カウントダウンするものであってもよい。

また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１０ 半導体装置
１１ クロック発生器
１２ コマンドデコーダー
１３ 制御回路
１４ モードレジスタ
１５ ロウアドレスバッファ及びリフレッシュカウンター
１６ カラムアドレスバッファ及びバーストカウンター
１７ メモリセルアレイ
１８ ロウデコーダ
１９ センスアンプ
２０ カラムデコーダー
２１ データ制御回路
２２ データラッチ回路
２３ ＤＬＬ
２４ データ入出力バッファ
２５ データストローブ信号制御回路
２６ データストローブ信号入出力バッファ
２７ 内部アドレス生成回路
２８ ブロックアドレスラッチ回路
２８−１ バッファ部
２８−２ ラッチ部
２９ その他のアドレスラッチ回路
３０ バンクアドレスラッチ回路
３１ バンクデコーダー
３２ リフレッシュアドレスカウンタ
３３ スクランブラー
３４ リフレッシュアドレスカウンタ
３５ 第１の制御回路部
３６ 第２の制御回路部
３７ ブロックデコーダー
３８ ワード線デコーダー
３９ メモリブロック
８１，８２，８３，８４ トランジスタ
１１１ 第１のＳＲ回路
１１２ 第１の遅延回路
１１３ 第２の遅延回路
１１４ 第１のゲート回路
１１５ 第３の遅延回路
１１６ スイッチ
１１７ 切り替えスイッチ
１１８ フォールエッヂトリガー
１１９ 第２のＳＲ回路
１２０ 第２のゲート回路
１２１ ＷＬ活性化信号生成回路
１２２ ＳＡ活性化信号生成回路
１２３ ビット線イコライズ制御回路
２１０ データ処理システム
２１１ データプロセッサ
２１２ システムバス
２１３ ストレージデバイス
２１４ Ｉ／Ｏデバイス
２１５ ＲＯＭ
１００１ リフレッシュモード信号
１００２ ＷＬ活性化信号
１００３ ＳＡ活性化信号
１００４ ＢＬイコライズ信号
１００５ テスト信号
１００６ メモリセルアクセス信号
１００７ ＳＡ停止制御信号

Claims (15)

1. 所定時間毎に情報のリフレッシュを必要とする複数の記憶セルを含む記憶部と、
   前記記憶部のリフレッシュに用いられる前記複数の記憶セルを選択する内部アドレスを生成する内部アドレス生成回路と、
   前記所定時間に関連するリフレッシュ要求信号に応じて前記記憶部のリフレッシュの実行の為の前記内部アドレスに対応するワード線の活性と非活性の制御を行うとともに、当該リフレッシュ実行中である活性化された前記ワード線が非活性するまでに前記内部アドレス生成回路に対して次回のリフレッシュ動作に必要な前記内部アドレスへの更新を指示する制御回路と、
   を有している、ことを特徴とする半導体装置。
2. 前記記憶部は、互いに非排他制御の複数のメモリバンクを含み、
   該複数のメモリバンクは、それぞれ複数のメモリブロックを含み、
   前記内部アドレス生成回路は、前記複数のメモリバンクが夫々有する前記複数のメモリブロックのいずれかのメモリブロックを指定する複数のブロックアドレスを前記内部アドレスとして生成する、ことを特徴とする請求項１に記載の半導体装置。
3. 前記内部アドレス生成回路は、前記ブロックアドレスを生成する１つのアドレスカウンタと、該アドレスカウンタのカウント値である一つの前記ブロックアドレスから前記複数のメモリバンクにそれぞれ対応する互いに異なる複数のブロックアドレスを生成する複数のスクランブラーとを含む、ことを特徴とする請求項２に記載の半導体装置。
4. 前記内部アドレス生成回路は、前記複数のメモリバンクにそれぞれ対応する互いに異なる複数のブロックアドレスを生成する複数のアドレスカウンタを含む、ことを特徴とする請求項２に記載の半導体装置。
5. 更に、前記内部アドレスを保持するアドレス保持回路を有し、
   前記制御回路は、前記リフレッシュ要求信号に応じて前記アドレス保持回路に前記内部アドレスを保持させる第１の制御回路部と、前記記憶部に含まれる前記ワード線を制御する第２の制御回路部と、を含み、
   前記第１の制御回路部が前記アドレス保持回路に前記内部アドレスを保持させてから、前記第２の制御回路部が前記内部アドレスに対応する前記ワード線を活性化させ、当該ワード線を不活性化させるまでの間に、前記次回のリフレッシュ動作に必要な前記内部アドレスへの更新が終了するように、前記第２の制御回路部から前記内部アドレス生成回路に対して前記内部アドレスの更新を指示する、ことを特徴とする請求項１乃至４のいずれか一つに記載の半導体装置。
6. 前記第２の制御回路部は、前記ワード線を活性化させるワード線活性化信号を用いて前記内部アドレス生成回路に対して前記内部アドレスの更新を指示することを特徴とする請求項５に記載の半導体装置。
7. 前記記憶部は、複数のメモリバンクを含み、
   該複数のメモリバンクは、それぞれ複数のメモリブロックを含み、
   前記アドレス保持回路は、前記複数のメモリバンクにそれぞれ対応する複数のラッチ回路をさらに含むことを特徴とする請求項５又は６に記載の半導体装置。
8. 前記複数のラッチ回路の各々には、前記複数のメモリバンクが夫々有する前記複数のメモリブロックのいずれかのメモリブロックを指定するブロックアドレスの他に外部アドレスが入力されており、
   前記複数のラッチ回路の各々は、リフレッシュモード信号の有無に応じて前記ブロックアドレス又は前記外部アドレスのいずれか一つを選択することを特徴とする請求項７に記載の半導体装置。
9. 前記記憶部は、互いに非排他制御の複数のメモリバンクを含み、
   該複数のメモリバンクは、それぞれ複数のメモリブロックを含み、
   前記記憶部は、各メモリバンクにおける前記複数のメモリブロックが一列に配置され、互いに隣り合う２つのメモリブロックのうち一方のメモリブロックに含まれるビット線に対して他方のメモリブロックに含まれるビット線が基準ビット線として前記記憶セルの読み出しをセンスアンプで行う、オープンビット線構造を採用しており、
   前記複数のメモリブロックのうち両端に位置する２つのメモリブロックは、前記リフレッシュ要求信号に応じて同時にアクセスされる、ことを特徴とする請求項１乃至８のいずれか一つに記載の半導体装置。
10. 請求項１乃至９のいずれか一つに記載された半導体装置を含む、ことを特徴とする情報処理システム。
11. 前記半導体装置に接続されたバスと、該バスに接続されたプロセッサとを備える、ことを特徴とする請求項１０に記載の情報処理システム。
12. 前記バスに、入出力デバイス及びストレージデバイスが接続されている、ことを特徴とする請求項１１に記載の情報処理装置システム。
13. 複数の記憶セルを含む記憶部の情報のリフレッシュに用いられる内部アドレス生成回路が発生する内部アドレスの更新を、前記内部アドレスに対応する前記記憶セルが接続される活性化されたワード線が非活性化するまでのリフレッシュ実行中に行う、ことを特徴とする半導体装置のリフレッシュ方法。
14. 前記所定時間に関連するリフレッシュ要求信号に応じて前記内部アドレス生成回路が生成する前記内部アドレスをアドレス保持回路に保持させ、
    前記アドレス保持回路に保持させた前記内部アドレスを用いて前記記憶部に対してリフレッシュを実行し、
    前記リフレッシュに含まれる活性化された前記ワード線が非活性化するまでに、次回のリフレッシュ動作に必要な前記内部アドレスへの更新が終了するように、当該内部アドレス生成回路の更新を行う、
    ことを特徴とする請求項１３に記載された半導体装置のリフレッシュ方法。
15. 前記ワード線の活性化と同時に前記内部アドレス生成回路の前記更新を開始する、ことを特徴とする請求項１４に記載された半導体装置のリフレッシュ方法。

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