JP2008165865A - 半導体メモリおよび半導体メモリの動作方法 - Google Patents

半導体メモリおよび半導体メモリの動作方法 Download PDF

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Abstract

【課題】 テストに必要なリフレッシュ動作のみを実行し、テスト効率を向上する。
【解決手段】 半導体メモリは、ダイナミックメモリセルを有するメモリセルアレイを有する。アクセス制御回路は、外部から供給されるアクセスコマンドに応答してメモリセルをアクセスする。リフレッシュ制御回路は、テストモード中に、リフレッシュマスク信号が無効レベルのときに、メモリセルのリフレッシュ動作を実行するためにアクセスコマンドに同期してテストリフレッシュ要求信号を生成する。また、リフレッシュ制御回路は、リフレッシュマスク信号が有効レベルのときにテストリフレッシュ要求信号の生成を禁止する。テストリフレッシュ要求信号は、リフレッシュマスク信号のレベルに応じて生成され、あるいは生成が禁止される。これにより、テストに必要なリフレッシュ動作のみを実行でき、テスト効率を向上できる。
【選択図】 図１

Description

本発明は、ＤＲＡＭのメモリセルを有し、ＳＲＡＭのインタフェースを有する半導体メモリに関する。
擬似ＳＲＡＭは、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、メモリセルのリフレッシュ動作を内部で自動的に実行することでＳＲＡＭとして動作する。擬似ＳＲＡＭは、メモリコアの読み出し動作または書き込み動作が実行されていない期間に、ＣＰＵ等のコントローラに認識されることなくリフレッシュ動作を実行する。リフレッシュ動作は、擬似ＳＲＡＭの内部で周期的に発生する内部リフレッシュ要求に応答して実行される。
内部リフレッシュ要求と外部アクセス要求が競合したとき、リフレッシュ動作は、アクセス動作（読み出し動作または書き込み動作）より優先して実行される。この際、アクセスサイクル中にリフレッシュ動作を挿入可能にするために、アクセスコマンド（読み出しコマンドまたは書き込みコマンド）の最小供給間隔であるアクセスサイクル時間は、メモリコアの読み出し動作時間または書き込み動作時間にメモリコアのリフレッシュ動作時間を加えた時間に設定される。
読み出しコマンドが供給されてから読み出しデータが出力されるまでの読み出しアクセス時間の実力値、および書き込みコマンドが供給されてから書き込みデータがメモリセルに書き込まれるまでの書き込みアクセス時間の実力値は、リフレッシュ動作が挿入されたときにワーストになる。擬似ＳＲＡＭのテストでは、ワーストのアクセス時間を評価する必要がある。内部リフレッシュ要求の生成周期は、アクセスサイクル時間に比べてかなり長いため、アクセスサイクル中にリフレッシュ動作を効率よく挿入し、ワーストのアクセス時間を評価することは難しい。そこで、擬似ＳＲＡＭにテストモードを設け、テストモード中に、アクセスコマンドに同期してリフレッシュ要求を強制的に発生する手法が提案されている（例えば、特許文献１参照）。また、内部リフレッシュ要求または外部から供給されるトリガ信号に応答して、アクセス動作の直前または直後にリフレッシュ動作を実行する手法が提案されている（例えば、特許文献２参照）。
特開２００５−９２９７８号公報 特開２００６−５９４８９号公報
従来、テストモードでのリフレッシュ動作は、アクセス要求に応答してアクセス動作とともに常に実行される。本来不要なリフレッシュ動作が実行されるため、アクセスサイクル時間は短縮できず、テスト効率は悪い。
本発明の目的は、テストに必要なリフレッシュ動作のみを実行し、テスト効率を向上することである。
本発明の別の目的は、専用のテスト端子を設けることなく、テストに必要なリフレッシュ動作のみを実行し、テスト効率を向上することである。
本発明の一形態では、半導体メモリは、ダイナミックメモリセルを有するメモリセルア
レイを有する。アクセス制御回路は、外部から供給されるアクセスコマンドに応答してメモリセルをアクセスする。リフレッシュ制御回路は、テストモード中に、リフレッシュマスク信号が無効レベルのときに、メモリセルのリフレッシュ動作を実行するためにアクセスコマンドに同期してテストリフレッシュ要求信号を生成する。また、リフレッシュ制御回路は、リフレッシュマスク信号が有効レベルのときにテストリフレッシュ要求信号の生成を禁止する。テストリフレッシュ要求信号は、リフレッシュマスク信号のレベルに応じて生成され、あるいは生成が禁止される。これにより、テストに必要なリフレッシュ動作のみを実行でき、テスト効率を向上できる。
本発明の一形態における好ましい例では、半導体メモリは、データ端子に入力または出力されるデータ信号をマスクするデータマスク信号を受けるデータマスク端子を有する。データマスク端子は、テストモード中、アクセスコマンドの受け付け時にリフレッシュマスク信号を受けるリフレッシュマスク端子として機能する。リフレッシュ制御回路は、マスク端子に供給されるリフレッシュマスク信号に応じて動作する。データマスク端子をデータマスク信号およびリフレッシュマスク信号の兼用端子として用いることで、リフレッシュマスク信号を受ける専用の端子を不要にできる。この結果、半導体メモリのチップサイズを増加することなく、テストに必要なリフレッシュ動作のみを実行でき、テスト効率を向上できる。
本発明の一形態における好ましい例では、アクセスコマンドの供給間隔であるアクセスサイクル時間の仕様は、通常動作モード中、１回の読み出し動作または１回の書き込み動作に加えて１回のリフレッシュ動作を実行可能な時間に設定される。テストモード中、リフレッシュマスク信号が無効レベルのときのアクセスサイクル時間の仕様は、通常動作モードのアクセスサイクル時間と同じに設定され、リフレッシュマスク信号が有効レベルのときのアクセスサイクル時間の仕様は、リフレッシュ動作が実行されない時間だけ、通常動作モードのアクセスサイクル時間より短く設定される。これにより、リフレッシュ動作が不要なときのアクセスサイクル時間を短くすることにより、テスト時間を短縮でき、テスト効率を向上できる。
本発明では、テストに必要なリフレッシュ動作のみを実行でき、テスト効率を向上できる。
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付いている信号は、負論理を示している。末尾に”Ｚ”の付いている信号は、正論理を示している。図中の二重丸は、外部端子を示している。
図１は、本発明の第１の実施形態を示している。半導体メモリＭＥＭは、例えば、クロック非同期のＦＣＲＡＭ（Fast Cycle RAM）である。ＦＣＲＡＭは、ＤＲＡＭのメモリセルを有し、ＳＲＡＭのインタフェースを有する擬似ＳＲＡＭである。メモリＭＥＭは、アクセス制御回路１０、リフレッシュ制御回路１２、モードレジスタ１４、ロウアドレス制御回路１６、コラムアドレス制御回路１８、データ制御回路２０およびメモリコア２２を有している。
アクセス制御回路１０は、メモリＭＥＭをアクセス動作させるための制御信号（チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、アウトプットイネーブル信号／ＯＥ、アッパーバイト制御信号／ＵＢ、ロウアーバイト制御信号／ＬＢ）を外部端子で受け
る。また、アクセス制御回路１０は、メモリＭＥＭに読み出し動作または書き込み動作を実行させるためのアクティブ信号ＡＣＴＺおよびメモリＭＥＭにリフレッシュ動作を実行させるためのリフレッシュ制御信号ＲＥＦＺを受ける。アクセス制御回路１０は、受けた制御信号に応じて読み出し制御信号ＲＤＺ、書き込み制御信号ＷＲＺまたはモードレジスタ設定信号ＭＲＳＺと、データ制御信号ＵＢＺ、ＬＢＺとを出力し、受けたアクティブ信号ＡＣＴＺまたはフレッシュ制御信号ＲＥＦＺに応じて、プリチャージ制御信号ＰＲＥＺ、ワード制御信号ＷＬＺ、センスアンプ活性化信号ＬＥＺ、コラム制御信号ＣＬＺを出力する。読み出し制御信号ＲＤＺ（読み出しコマンド、読み出し要求）は、メモリＭＥＭの外部から読み出しコマンドＲＤが供給されたときに出力される。書き込み制御信号ＷＲＺ（書き込みコマンド、書き込み要求）は、メモリＭＥＭの外部から書き込みコマンドＷＲが供給されたときに出力される。アクセス制御回路１０の詳細は、図２および図３で説明する。
リフレッシュ制御回路１２は、読み出しコマンドＲＤＺまたは書き込みコマンドＷＲＺに応答してアクティブ信号ＡＣＴＺを出力し、自身で生成するリフレッシュ要求（図２のＲＲＥＱ０Ｚ）に応答してリフレッシュ制御信号ＲＥＦＺを出力する。但し、リフレッシュ制御回路１２は、読み出しコマンドＲＤＺまたは書き込みコマンドＷＲＺと、リフレッシュ要求とが競合したときに、読み出し動作または書き込み動作と、リフレッシュ動作のどちらを先に実行するかを判定し、判定順にしたがってアクティブ信号ＡＣＴＺおよびリフレッシュ制御信号ＲＥＦＺを順次に出力する。また、リフレッシュ制御回路１２は、リフレッシュ動作の実行中にアドレス選択信号ＡＳＥＬＺを出力する。
リフレッシュ制御回路１２は、テストモード信号ＴＭＺの活性化中（テストモード中）、リフレッシュ要求信号ＲＲＥＱ０Ｚに応答してリフレッシュ制御信号ＲＥＦＺを出力することを禁止し、読み出しコマンドＲＤＺまたは書き込みコマンドＷＲＺに応答してリフレッシュ制御信号ＲＥＦＺを出力する。但し、リフレッシュ制御回路１２は、リフレッシュマスク信号ＲＭＳＫＺが活性化されているときに、読み出しコマンドＲＤＺまたは書き込みコマンドＷＲＺに応答してリフレッシュ制御信号ＲＥＦＺを出力することを禁止する。
リフレッシュマスク端子ＲＭＳＫＺは、リフレッシュマスク信号ＲＭＳＫＺを受ける専用の端子であり、例えばテストパッドとして形成される。テストパッドは、図６に示すように、ウエハ状態ＷＡＦのメモリＭＥＭをテストするときにＬＳＩテスタＴＥＳＴのプローブＰＲＢを接続するための端子である。リフレッシュマスク端子ＲＭＳＫＺは、他の制御端子と異なりパッケージングされたメモリＭＥＭの外部端子（リード）に接続されない。リフレッシュマスク端子ＲＭＳＫＺは、抵抗Ｒ１を介して接地線ＶＳＳに接続されている。このため、パッケージングされたメモリＭＥＭでは、リフレッシュマスク信号ＲＭＳＫＺは、常に非活性化される。リフレッシュ制御回路１２の詳細は、図３に示す。また、テストモードの動作は、図８および図９に示す。
モードレジスタ１４は、モードレジスタ設定信号ＭＲＳＺに同期して供給されるアドレス信号ＲＡＤ、ＣＡＤの値に応じて設定される。モードレジスタ１４は、アドレス信号ＲＡＤ、ＣＡＤの所定のビット（テストモードビット）がテストモードのエントリを示すときにテストモード信号ＴＭＺを高論理レベルに活性化する。テストモード信号ＴＭＺの活性化により、メモリＭＥＭは通常動作モードからテストモードに移行する。モードレジスタ１４は、テストモードビットがテストモードからのイクジットを示すときに、テストモード信号ＴＭＺを低論理レベルに非活性化する。テストモード信号ＴＭＺを非活性化により、メモリＭＥＭは、テストモードから通常動作モードに復帰する。なお、モードレジスタ１４のテストモードビットは、メモリＭＥＭのパワーオン時にリセットされ、テストモード信号ＴＭＺを非活性化する。これにより、メモリＭＥＭの動作モードは、パワーオン
時に通常動作モードに設定される。モードレジスタ１４は、メモリＭＥＭの他の動作モードを設定するためのビットを有する。
ロウアドレス制御回路１６は、読み出しコマンドまたは書き込みコマンドに同期してアドレス端子ＡＤに供給されるロウアドレス信号ＲＡＤをデコードし、ロウデコード信号ＤＲＡＤとして出力する。また、ロウアドレス制御回路１６は、リフレッシュ動作が実行されるとき（ＡＳＥＬＺ信号＝高論理レベル）、自身で生成するリフレッシュアドレス信号（図４のＲＸＡＤ信号）をデコードし、ロウデコード信号ＤＲＡＤとして出力する。コラムアドレス制御回路１８は、読み出しコマンドまたは書き込みコマンドに同期してアドレス端子ＡＤに供給されるコラムアドレス信号ＣＡＤをデコードし、コラムデコード信号ＤＣＡＤとして出力する。このメモリＭＥＭは、ロウアドレス信号ＲＡＤとコラムアドレス信号ＣＡＤが同時に供給されるアドレスノンマルチプレクスタイプのメモリである。
データ制御回路２０は、書き込みデータ信号をデータ端子ＤＱで受信し、受信したデータ信号をデータバスＤＢを介してコラムスイッチＣＳＷに出力する。また、データ制御回路２０は、メモリセルＭＣからの読み出しデータ信号をデータバスＤＢを介して受信し、受信したデータ信号をデータ端子ＤＱに出力する。データ端子ＤＱは、例えば１６ビット（２バイト）で構成される。下位の１バイトのデータ信号ＤＱ０−７は、ロウアーバイト制御信号／ＬＢ（データマスク信号）の活性化中のみ入出力される。同様に、上位の１バイトのデータ信号ＤＱ７−１５は、アッパーバイト制御信号／ＵＢ（データマスク信号）の活性化中のみ入出力される。換言すれば、ロウアーバイト制御信号／ＬＢの非活性化中にデータ信号ＤＱ０−７の入出力はマスクされ、アッパーバイト制御信号／ＵＢの非活性化中にデータ信号ＤＱ０−７の入出力はマスクされる。
メモリコア２２は、メモリセルアレイＡＲＹ、ワードデコーダＷＤ、センスアンプＳＡ、コラムスイッチＣＳＷおよび図示しないプリチャージ回路を有している。メモリセルアレイＡＲＹは、複数のダイナミックメモリセルＭＣ、一方向に並ぶメモリセルＭＣに接続されたワード線ＷＬ、一方向と直交する方向に並ぶメモリセルＭＣに接続されたビット線ＢＬ、／ＢＬとを有する。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタに一端をビット線ＢＬ（または／ＢＬ）に接続するための転送トランジスタとを有している。キャパシタの他端は、プリチャージ電圧線あるいは内部電源線に接続されている。転送トランジスタのゲートは、ワード線ＷＬに接続されている。
ワードデコーダＷＤは、ロウデコード信号ＤＲＡＤに応じてワード線ＷＬのいずれかを選択する。ワード線ＷＬは、ワード制御信号ＷＬＺの活性化中に選択される。センスアンプＳＡは、ビット線対ＢＬ、／ＢＬに読み出されたデータ信号の信号量の差を増幅する。センスアンプＳＡは、センスアンプ活性化信号ＬＥＺの活性化中に増幅動作を実行する。コラムスイッチＣＳＷは、コラムデコード信号ＤＣＡＤに応じてオンし、ビット線ＢＬ、／ＢＬを図示しないリードアンプおよびライトアンプを介してデータバスＤＢに接続する。コラムスイッチＣＳＷは、コラム制御信号ＣＬＺの活性化中にオンする。図示しないプリチャージ回路は、プリチャージ制御信号ＰＲＥＺの活性化中に（メモリセルＭＣの非アクセス時）、オンするスイッチを有し、ビット線ＢＬ、／ＢＬをプリチャージ電圧線に接続する。メモリコア２２の動作の概要は、図５に示す。
図２は、図１に示したアクセス制御回路１０の詳細を示している。アクセス制御回路１０は、入力バッファＩＮＢＵＦ、コマンドデコーダＣＤＥＣ、基本タイミング生成回路ＢＴＧＥＮおよびコア制御回路ＣＣＮＴを有している。
入力バッファＩＮＢＵＦは、／ＣＥ信号、／ＷＥ信号、／ＯＥ信号、／ＵＢ信号および／ＬＢ信号を受け、受けた信号の論理レベルを反転して、内部制御信号ＣＥＺ、ＷＥＺ、
ＯＥＺ、ＵＢＺおよびＬＢＺとして出力する。コマンドデコーダＣＤＥＣは、内部制御信号ＣＥＺ、ＷＥＺ、ＯＥＺの論理レベルに応じてコマンドを認識し、認識したコマンドに応じて読み出し制御信号ＲＤＺ（読み出しコマンド）、書き込み制御信号ＷＲＺ（書き込みコマンド）またはモードレジスタ設定信号ＭＲＳＺを出力する。読み出しコマンドおよび書き込みコマンドは、メモリコア２２のアクセス動作を実行するための外部アクセスコマンドである。
基本タイミング生成回路ＢＴＧＥＮは、アクティブ信号ＡＣＴＺまたはリフレッシュ制御信号ＲＥＦＺに同期してロウ基本タイミング信号ＲＡＳＺを出力する。コア制御回路ＣＣＮＴは、ロウ基本タイミング信号ＲＡＳＺに同期して、プリチャージ制御信号ＰＲＥＺ、ワード制御信号ＷＬＺ、センスアンプ活性化信号ＬＥＺおよびコラム制御信号ＣＬＺを順次生成する。これ等制御信号ＰＲＥＺ、ＷＬＺ、ＬＥＺおよびＣＬＺの生成タイミングは、図５に示す。
図３は、図１に示したリフレッシュ制御回路１２の詳細を示している。リフレッシュ制御回路１２は、リフレッシュ生成回路ＲＥＦＧＥＮ、パルス生成回路ＰＬＳ（、マスク回路ＭＳＫ、セレクタＳＥＬ、アービタＡＲＢおよびこれ等回路に接続された論理ゲートを有している。
リフレッシュ生成回路ＲＥＦＧＥＮは、内部リフレッシュ要求信号ＲＲＥＱ０Ｚを周期的に生成する発振器を有している。パルス生成回路ＰＬＳは、アクセスコマンド（読み出し制御信号ＲＤＺまたは書き込み制御信号ＷＲＺ）に同期して高論理レベルのパルスを有するコマンドパルス信号ＣＯＭＰ（テストリフレッシュ要求信号）を生成する。マスク回路ＭＳＫは、低論理レベルのリフレッシュマスク信号ＲＭＳＫＺを受けているときに、コマンドパルス信号ＣＯＭＰをコマンドパルスイネーブル信号ＣＯＭＰＥ（テストリフレッシュ要求信号）として出力し、高論理レベルのリフレッシュマスク信号ＲＭＳＫＺを受けているときに、コマンドパルスイネーブル信号ＣＯＭＰＥを低論理レベルに設定する。すなわち、リフレッシュマスク信号ＲＭＳＫＺが有効レベルのとき、読み出しコマンドＲＤＺまたは書き込みコマンドＷＲＺが生成されてもコマンドパルスイネーブル信号ＣＯＭＰＥの生成は禁止される。
セレクタＳＥＬは、テストモード信号ＴＭＺが低論理レベルのとき（通常動作モード）、
内部リフレッシュ要求信号ＲＲＥＱ０Ｚをリフレッシュ要求信号ＲＲＥＱＺとして出力し、テストモード信号ＴＭＺが高論理レベルのとき（テストモード）、コマンドパルスイネーブル信号ＣＯＭＰＥをリフレッシュ要求信号ＲＲＥＱＺとして出力する。アービタＡＲＢは、読み出しコマンドＲＤＺまたは書き込みコマンドＷＲＺを示す読み書きコマンド信号ＲＷＺと、リフレッシュ要求ＲＲＥＱＺのどちらを優先させるか決め、優先順にしたがってアクティブ信号ＡＣＴＶまたはリフレッシュ制御信号ＲＥＦＺを出力する。
例えば、アービタＡＲＢは、読み出しコマンドＲＤＺ（ＲＷＺ）とリフレッシュ要求ＲＲＥＱＺを同時に受けたときに、リフレッシュ要求ＲＲＥＱを優先させる。読み出しコマンドＲＤＺに応答する読み出し動作は、リフレッシュ要求ＲＲＥＱＺに応答するリフレッシュ動作が完了するまで保留される。逆に、読み出し動作中にリフレッシュ要求ＲＲＥＱＺが供給されたとき、リフレッシュ要求ＲＲＥＱＺに応答するリフレッシュ動作は読み出し動作が完了するまで保留される。書き込みコマンドＷＲＺについても同様である。さらに、アービタＡＲＢは、リフレッシュ制御信号ＲＥＦＺに同期して、リフレッシュ動作の実行中を示すアドレス選択信号ＡＳＥＬＺを活性化する。アドレス選択信号ＡＳＥＬＺは、リフレッシュ動作が開始される直前からリフレッシュ動作が終了するまで活性化される。このように、アービタＡＲＢは、アクセスコマンドと内部リフレッシュ要求信号ＲＲＥ
Ｑ０Ｚまたはテストリフレッシュ要求信号ＣＯＭＰＥが競合するときに、アクセス動作またはリフレッシュ動作のいずれを先に実行するかを決める機能を有している。
図４は、図１に示したロウアドレス制御回路１６の詳細を示している。ロウアドレス制御回路１６は、遅延回路ＤＬＹ、リフレッシュアドレスカウンタＲＡＣ、ロウアドレスバッファＲＡＢ、セレクタＳＥＬおよびロウデコーダＲＤＥＣを有している。リフレッシュアドレスカウンタＲＡＣは、遅延回路ＤＬＹにより遅延されたリフレッシュ制御信号ＲＥＦＺに同期してカウントアップし、リフレッシュアドレス信号ＲＸＡＤを順次に生成する。リフレッシュアドレス信号ＲＸＡＤは、ロウアドレス信号ＲＡＤと同じビット数を有するロウアドレス信号である。なお、リフレッシュアドレスカウンタＲＡＣは、カウントダウンされてもよい。遅延回路ＤＬＹは、リフレッシュ制御信号ＲＥＦＺに応答するリフレッシュ動作が完了した後、リフレッシュアドレスカウンタＲＡＣの値が更新するために設けられる。
ロウアドレスバッファＲＡＢは、ロウアドレス信号ＲＡＤを受け、受けた信号を内部ロウアドレス信号ＸＡＤとして出力する。セレクタＳＥＬは、低論理レベルのアドレス選択信号ＡＳＥＬＺを受けているときに、内部ロウアドレス信号ＸＡＤを選択し、高論理レベルのアドレス選択信号ＡＳＥＬＺを受けているときに、リフレッシュアドレス信号ＲＸＡＤを選択し、選択した信号をロウデコーダＲＤＥＣに出力する。ロウデコーダＲＤＥＣは、セレクタＳＥＬから供給されるアドレス信号をデコードし、ロウデコード信号ＤＲＡＤとして出力する。
図５は、第１の実施形態の半導体メモリＭＥＭの動作の概要を示している。図中の”Ｈ”は高論理レベルを示し、”Ｌ”は低論理レベルを示し、”Ｘ”は”Ｌ”、”Ｈ”いずれでもよいことを示し、”Ｌ／Ｈ”は”Ｌ”、”Ｈ”のいずれかに設定されることを示している。
／ＣＥ信号がＨレベルのとき、メモリＭＥＭはスタンバイ状態ＳＴＢＹになり、リフレッシュ動作ＲＥＦ以外の動作は実行されない。スタンバイ状態ＳＴＢＹ中にリフレッシュ動作が実行されるとき、リフレッシュ要求信号ＲＲＥＱ０Ｚの活性化に応答してリフレッシュ制御信号ＲＥＦＺが活性化される。
／ＣＥ信号がＬレベルのとき、メモリＭＥＭはアクティブ状態になり、読み出し動作ＲＤ、書き込み動作ＷＲ、リフレッシュ動作ＲＥＦまたはモードレジスタ設定動作ＭＲＳのいずれかが実行される。読み出し動作ＲＤは、／ＷＥ信号および／ＯＥ信号がそれぞれＨレベルおよびＬレベルのときに、読み出し制御信号ＲＤＺが活性化されることにより実行される。書き込み動作ＷＲは、／ＷＥ信号および／ＯＥ信号がそれぞれＬレベルおよびＨレベルのときに、書き込み制御信号ＷＲＺが活性化されることにより実行される。
リフレッシュ動作ＲＥＦは、外部制御信号／ＣＥ、／ＷＥ、／ＯＥ、／ＬＢ、／ＵＢのレベルによらず、リフレッシュ要求信号ＲＲＥＱ０Ｚが活性化されたときに実行される。モードレジスタ設定動作ＭＲＳは、例えば、／ＷＥ信号および／ＯＥ信号がともにＬレベルのときに、モードレジスタ設定信号ＭＲＳＺが活性化されることにより実行される。
読み出し動作ＲＤ、書き込み動作ＷＲおよびリフレッシュ動作ＲＥＦでは、外部アクセスコマンド信号ＲＤＺ、ＷＲＺまたは内部リフレッシュ要求信号ＲＲＥＱ０Ｚに応答してプリチャージ信号ＰＲＥＺが非活性化され、この後、ワード制御信号ＷＬＺ、センスアンプ活性化信号ＬＥＺおよびコラム制御信号ＣＬＺが順次活性化される。そして、読み出し動作ＲＤでは、読み出しデータＤＯＵＴがデータ端子ＤＱに出力され、書き込み動作ＷＲでは、書き込みデータＤＩＮがデータ端子ＤＱに供給される。リフレッシュ動作ＲＥＦで
は、メモリセルＭＣから読み出され、センスアンプＳＡで増幅された読み出しデータ信号は、データ端子ＤＱには出力されず、メモリセルＭＣに書き戻される。読み出し動作ＲＤは、／ＣＥ信号または／ＯＥ信号の非活性化に応答して終了する。書き込み動作ＷＲは、／ＣＥ信号または／ＷＥ信号の非活性化に応答して終了する。リフレッシュ動作ＲＥＦは、アクセス制御回路１０の制御により自動的に終了する。
図６は、第１の実施形態のテスト環境を示している。まず、半導体製造工程により半導体ウエハＷＡＦ上に複数のメモリＭＥＭが形成される。メモリＭＥＭは、ウエハＷＡＦから切り出される前にＬＳＩテスタＴＥＳＴによりテストされる。ＬＳＩテスタＴＥＳＴからは制御信号だけでなく、電源電圧ＶＤＤおよび接地電圧ＶＳＳが供給される。メモリＭＥＭは、例えば、図示しないプローブカードのプローブＰＲＢを介してＬＳＩテスタＴＥＳＴに接続される。図では、１つのメモリＭＥＭがＬＳＩテスタＴＥＳＴに接続されているが、複数のメモリＭＥＭ（例えば、４つ）をＬＳＩテスタＴＥＳＴに一度に接続してもよい。ＬＳＩテスタＴＥＳＴに一度に接続するメモリＭＥＭの数は、ＬＳＩテスタＴＥＳＴの端子数とメモリＭＥＭの端子数に依存する。この実施形態では、リフレッシュマスク信号ＲＭＳＫＺは、制御信号／ＣＥ、／ＷＥ、／ＯＥ、／ＵＢ、／ＬＢおよびアドレス信号ＡＤとともにＬＳＩテスタＴＥＳＴから供給される。
図７は、第１の実施形態における通常動作モード（ＴＭＺ＝Ｌ）でのメモリＭＥＭの動作を示している。この例では、書き込みコマンドＷＲおよび読み出しコマンドＲＤがメモリＭＥＭに順次供給される。書き込みアドレス信号ＡＤ１が書き込みコマンドＷＲに同期して供給され、読み出しアドレス信号ＡＤ２が読み出しコマンドＲＤに同期して供給される。また、書き込みコマンドＷＲを受ける直前に内部リフレッシュ要求信号ＲＲＥＱ０Ｚが出力される（図７（ａ））。通常動作モード中、リフレッシュ制御回路１２は、内部リフレッシュ要求信号ＲＲＥＱ０Ｚをリフレッシュ要求信号ＲＲＥＱＺとして出力する（図７（ｂ））。アービタＡＲＢは、リフレッシュ要求を書き込みコマンドＷＲより優先して実行させることを判断し、リフレッシュ制御信号ＲＥＦＺを出力する（図７（ｃ））。アクセス制御回路１０は、リフレッシュ制御信号ＲＥＦＺに応答してロウ基本タイミング信号ＲＡＳＺを出力する（図７（ｄ））。そして、ワード線ＷＬが活性化され、リフレッシュ動作ＲＥＦが実行される（図７（ｅ））。リフレッシュ動作ＲＥＦは、リフレッシュアドレスカウンタＲＡＣにより生成されたリフレッシュアドレス信号ＲＸＡＤを使用して実行される。
リフレッシュ制御回路１２は、書き込みコマンドＷＲに応答してコマンドパルス信号ＣＯＭＰを出力する（図７（ｆ））。リフレッシュマスク信号ＲＭＳＫＺが低論理レベルＬに固定されているため、コマンドパルスイネーブル信号ＣＯＭＰＥがコマンドパルス信号ＣＯＭＰに応答して出力される（図７（ｇ））。しかし、通常動作モードでは、リフレッシュ制御回路１２のセレクタＳＥＬの機能により、コマンドパルスイネーブル信号ＣＯＭＰＥに応答してリフレッシュ要求信号ＲＲＥＱＺが出力されることはない。
書き込みコマンドＷＲが供給された後、書き込みデータ信号ＤＩＮがデータ端子ＤＱ供給される（図７（ｈ））。アービタＡＲＢは、リフレッシュ動作ＲＥＦの終了に応答してアクティブ信号ＡＣＴＺを出力する（図７（ｉ））。アクセス制御回路１０は、アクティブ信号ＡＣＴＺに応答してロウ基本タイミング信号ＲＡＳＺを出力する（図７（ｊ））。そして、ワード線ＷＬが活性化され、書き込み動作ＷＲが実行される（図７（ｋ））。書き込み動作ＷＲは、／ＣＥ信号の非活性化により終了する。
１回の書き込み動作ＷＲに必要な書き込みアクセスサイクル時間の仕様は、ＴＣ１である。アクセスサイクル時間ＴＣ１は、メモリＭＥＭをアクセスするシステムが守らなくてはならない外部タイミング仕様であり、書き込みコマンドＷＲまたは読み出しコマンドＲ
Ｄの最小供給間隔を示す。この実施形態のメモリＭＥＭは、アクセスサイクル時間ＴＣ１内に、１回の書き込み動作ＷＲと１回のリフレッシュ動作ＲＥＦとを実行できるように設計されている。これにより、メモリＭＥＭをアクセスするシステムは、リフレッシュ動作を意識する必要がなく、メモリＭＥＭをＳＲＡＭとしてアクセスできる。
次に、読み出しコマンドＲＤが供給される。内部リフレッシュ要求信号ＲＲＥＱ０Ｚは、例えば、数μｓから十数μｓに１回生成される。このため、図７において、読み出しコマンドＲＤとリフレッシュ要求が競合することがない。内部リフレッシュ要求信号ＲＲＥＱ０Ｚが発生していないため、アービタＡＲＢは、読み出しコマンドＲＤに応答してアクティブ信号ＡＣＴＺを出力する（図７（ｌ））。この後、書き込み動作ＷＲと同様に、ロウ基本タイミング信号ＲＡＳＺが出力され（図７（ｍ））、ワード線ＷＬが活性化され、読み出し動作ＲＤが実行される（図７（ｎ））。読み出し動作ＲＤは、／ＣＥ信号の非活性化により終了する。１回の読み出し動作ＲＤに必要なアクセスサイクル時間は、書き込み動作ＷＲと同様にＴＣ１である。この実施形態のメモリＭＥＭは、書き込み動作ＷＲと同様に、アクセスサイクル時間ＴＣ１内に、１回の読み出し動作ＲＤと１回のリフレッシュ動作ＲＥＦとを実行できるように設計されている。
なお、内部リフレッシュ要求信号ＲＲＥＱ０Ｚが、書き込みコマンドＷＲの直前ではなく、図中に破線で示すように読み出しコマンドＲＤの直前に発生した場合、読み出し動作ＲＤの前にリフレッシュ動作ＲＥＦが実行される。このときのリフレッシュ動作ＲＥＦおよび読み出し動作ＲＤのタイミングは、データ信号ＤＱを除き、上述の（ｂ）−（ｋ）と同じである。読み出しデータ信号ＤＯＵＴは、読み出し動作ＲＤに伴いワード線ＷＬが活性化された後、図示しないコラム制御信号ＣＬＺの活性化に同期して出力される。
図８は、第１の実施形態におけるテストモード（ＴＭＺ＝Ｈ）でのメモリＭＥＭの動作の一例を示している。図７と同じ動作については、詳細な説明を省略する。この例では、書き込みコマンドＷＲおよび読み出しコマンドＲＤがメモリＭＥＭに順次供給される。書き込みアドレス信号ＡＤ１および読み出しアドレス信号ＡＤ２は、図７と同じである。上述したように、リフレッシュ制御回路１２のセレクタＳＥＬは、テストモード中に、リフレッシュ制御信号ＲＥＦＺを内部リフレッシュ要求信号ＲＲＥＱ０Ｚに応答して出力することを禁止する。リフレッシュ制御信号ＲＥＦＺは、テストモード中に書き込みコマンドＷＲまたは読み出しコマンドＲＤに応答して生成可能である。
この例では、リフレッシュ制御信号ＲＥＦＺは、書き込みコマンドＷＲに応答して生成されず、読み出しコマンドＲＤに応答して生成される。メモリＭＥＭをテストするＬＳＩテスタＴＥＳＴは、書き込みコマンドＷＲに応答してリフレッシュ制御信号ＲＥＦＺが生成されることを防止するために、書き込みコマンドＷＲの供給に同期してリフレッシュマスク信号ＲＭＳＫＺを高論理レベル（有効レベル）に設定する（図８（ａ））。より詳細には、リフレッシュマスク信号ＲＭＳＫＺの高論理レベル期間は、コマンドパルス信号ＣＯＭＰの高論理レベル期間を含んで設定される。これにより、コマンドパルスイネーブル信号ＣＯＭＰＥの生成が禁止されるため、リフレッシュ要求信号ＲＲＥＱＺは生成されない（図８（ｂ））。リフレッシュ動作ＲＥＦの実行が禁止されるため、書き込みコマンドＷＲに応答する書き込み動作は、図７に示した読み出しコマンドＲＤに応答する読み出し動作を同じタイミングで実行される。すなわち、書き込み動作は、書き込みコマンドＷＲの直後に実行される（図８（ｃ））。図８では、リフレッシュ動作が禁止されるため、書き込み動作ＷＲに必要なアクセスサイクル時間の仕様は、アクセスサイクル時間ＴＣ１より短いＴＣ２に設定できる。すなわち、リフレッシュマスク信号ＲＭＳＫＺが有効レベルのときのアクセスサイクル時間ＴＣ２の仕様は、リフレッシュ動作が実行されない時間だけ、通常動作モードのアクセスサイクル時間ＴＣ１の仕様より短く設定される。
次に、読み出しコマンドＲＤが供給され、読み出しコマンドＲＤに同期してコマンドパルス信号ＣＯＭＰが出力される（図８（ｄ））。このとき、リフレッシュマスク信号ＲＭＳＫＺは、ＬＳＩテスタＴＥＳＴにより低論理レベル（無効レベル）に設定される。このため、コマンドパルス信号ＣＯＭＰに同期してコマンドパルスイネーブル信号ＣＯＭＰＥが出力され（図８（ｅ））、リフレッシュ要求信号ＲＲＥＱＺが出力される（図８（ｆ））。リフレッシュ要求ＲＲＥＱＺと読み出しコマンドＲＤがほぼ同時に発生するため、アービタＡＲＢは、図７の書き込み動作と同様に、まずリフレッシュ制御信号ＲＥＦＺを出力し、この後アクティブ信号ＡＣＴＺを出力する（図８（ｇ、ｈ））。そして、リフレッシュ動作ＲＥＦおよび読み出し動作ＲＤが順次に実行される（図８（ｉ、ｊ））。すなわち、リフレッシュマスク信号ＲＭＳＫＺが無効レベルのときのアクセスサイクル時間ＴＣ１の仕様は、通常動作モードのアクセスサイクル時間ＴＣ１と同じに設定される。
図９は、第１の実施形態におけるテストモード（ＴＭＺ＝Ｈ）でのメモリＭＥＭの動作の別の例を示している。図７および図８と同じ動作については、詳細な説明を省略する。この例では、読み出しコマンドＲＤおよび書き込みコマンドＷＲがメモリＭＥＭに順次供給される。読み出しアドレス信号ＡＤ２および書き込みアドレス信号ＡＤ１は、図７と同じである。
この例では、リフレッシュ制御信号ＲＥＦＺは、読み出しコマンドＲＤに応答して生成されず、書き込みコマンドＷＲに応答して生成される。メモリＭＥＭをテストするＬＳＩテスタＴＥＳＴは、読み出しコマンドＲＤに応答してリフレッシュ制御信号ＲＥＦＺが生成されることを防止するために、読み出しコマンドＲＤの供給に同期してリフレッシュマスク信号ＲＭＳＫＺを高論理レベルに設定する（図９（ａ））。これにより、リフレッシュ動作ＲＥＦの実行はマスクされる。読み出しコマンドＲＤに応答する読み出し動作は、図７および図８に示した読み出しコマンドＲＤに応答する読み出し動作を同じタイミングで実行される。但し、図８の書き込み動作ＷＲと同様に、読み出し動作ＲＤに必要なアクセスサイクル時間は、アクセスサイクル時間ＴＣ１より短いＴＣ２になる。
次に、書き込みコマンドＷＲが供給され、書き込みコマンドＷＲに同期してコマンドパルス信号ＣＯＭＰが出力される（図９（ｂ））。このとき、リフレッシュマスク信号ＲＭＳＫＺは、ＬＳＩテスタＴＥＳＴにより低論理レベルに設定される。このため、コマンドパルス信号ＣＯＭＰに同期してコマンドパルスイネーブル信号ＣＯＭＰＥが出力され（図９（ｃ））、リフレッシュ要求信号ＲＲＥＱＺが出力される（図９（ｄ））。リフレッシュ要求ＲＲＥＱＺと書き込みコマンドＷＲがほぼ同時に発生するため、アービタＡＲＢは、図７と同様に、まずリフレッシュ動作ＲＥＦを実行し、この後読み出し動作ＲＤを実行する（図９（ｅ、ｆ））。
図８および図９に示すように、この実施形態では、テストモード中にアクセスコマンドＷＲまたはＲＤに同期してリフレッシュマスク信号ＲＭＳＫＺを高論理レベルに設定する。これより、アクセスコマンドＷＲ、ＲＤに同期するリフレッシュ動作ＲＥＦの実行をマスクできる。したがって、アクセス動作（図８では書き込み動作ＷＲ、図９では読み出し動作ＲＤ）に必要なアクセスサイクル時間の仕様は、アクセスサイクル時間ＴＣ１より短いＴＣ２になる。アクセスサイクル時間ＴＣ２は、アクセスサイクル時間ＴＣ１から１回のリフレッシュ動作に掛かる時間（ＲＡＳＺ信号の活性化期間）を差し引いた時間に等しい。すなわち、アクセスサイクル時間ＴＣ２は、アクセスサイクル時間ＴＣ１の半分よりわずかに長い。この結果、メモリＭＥＭをテストする際のテスト時間を短縮できる。
図１０は、本発明前のテストモードでの動作の一例を示している。図７−図９と同じ動作については、詳細な説明を省略する。本発明前のテストモードでは、コマンドパルス信号ＣＯＭＰは、書き込みコマンドＷＲおよび読み出しコマンドＲＤ毎に生成されている。
このため、リフレッシュ動作は、書き込みコマンドＷＲおよび読み出しコマンドＲＤに応答して必ず実行される。したがって、１回の書き込み動作および１回の読み出し動作に必要なアクセスサイクル時間は、通常動作モードを同様に必ずＴＣ１であった。
一般に、メモリＭＥＭのテストは、多数のメモリセルＭＣにテストデータを書き込み、その後、多数のメモリセルＭＣから読み出したデータを期待値（書き込んだテストデータ）と比較することで行われる。一方、通常動作モードでは、１回のアクセス動作（書き込み動作または読み出し動作）は、例えば、５０−１００ｎｓ程度で実行され、リフレッシュ動作は、リフレッシュ要求信号ＲＲＥＱ０Ｚに応答して数μｓから十数μｓに１回実行される。すなわち、リフレッシュ動作は、例えば１万回のアクセス動作に１回実行される。本発明前には、リフレッシュ動作は、テストモード中にアクセス動作毎に実行されており無駄であった。本発明の適用により、リフレッシュ動作は、例えば１万回のアクセス動作に１回実行すればよい。リフレッシュ動作が実行されないアクセス動作を６０ｎｓで実行できる場合、１万回のアクセス動作では４００μｓ（４０ｎｓの１万倍）のテスト時間を節約できる。
以上、第１の実施形態では、テストモード中に、アクセスコマンドＲＤ、ＷＲに同期してリフレッシュ動作を実行するか否かを、リフレッシュマスク信号ＲＭＳＫＺの論理レベルに応じて設定できる。リフレッシュ要求は、リフレッシュマスク信号ＲＭＳＫＺが有効レベルのときマスクされる。このため、リフレッシュ動作が禁止されるアクセスサイクル時間ＴＣ２の仕様を、通常動作モードのアクセスサイクル時間Ｔ１より短く設定できる。テストに必要なリフレッシュ動作のみを実行できるため、テスト時間を短縮できる。この結果、テスト効率を向上でき、半導体メモリの製造コストを削減できる。
図１１は、本発明の第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のリフレッシュマスク端子ＲＭＳＫＺおよび抵抗Ｒ１が削除され、アッパーバイト制御端子／ＵＢ（データマスク端子）で受けるアッパーバイト制御信号／ＵＢ（データマスク信号）が、リフレッシュマスク信号ＲＭＳＫＺとしてリフレッシュ制御回路１２に供給される。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリＭＥＭは、例えば、ＦＣＲＡＭである。
図１２は、図１１に示したリフレッシュ制御回路１２の詳細を示している。リフレッシュ制御回路１２の回路構成は、第１の実施形態のリフレッシュ制御回路１２と同じである。但し、マスク回路ＭＳＫは、リフレッシュマスク信号ＲＭＳＫＺの反転論理ではなく、アッパーバイト制御信号／ＵＢの反転論理を受ける。すなわち、マスク回路ＭＳＫは、アッパーバイト制御信号／ＵＢが高論理レベル（有効レベル）のときに、コマンドパルスイネーブル信号ＣＯＭＰＥを低論理レベルに設定し、アッパーバイト制御信号／ＵＢが低論理レベル（無効レベル）のときに、コマンドパルス信号ＣＯＭＰをコマンドパルスイネーブル信号ＣＯＭＰＥ（テストリフレッシュ要求信号）として出力する。アッパーバイト制御信号／ＵＢが高論理レベルのとき、読み出しコマンドＲＤＺまたは書き込みコマンドＷＲＺが生成されてもコマンドパルスイネーブル信号ＣＯＭＰＥは活性化されない。このように、アッパーバイト制御信号／ＵＢは、テストモード中に、リフレッシュマスク信号ＲＭＳＫＺを受けるリフレッシュマスク端子として機能する。その他の動作は、第１の実施形態と同じである。なお、アクセスコマンドＲＤまたはＷＲに同期して生成されるテストリフレッシュ要求信号ＣＯＭＰの高レベル期間（有効レベル期間）は、パルス生成回路ＰＬＳにより短くすることが可能である。具体的には、テストリフレッシュ要求信号ＣＯＭＰの高レベル期間は、アクセスコマンドＲＤまたはＷＲの供給期間（／ＯＥ信号または／ＷＥ信号の低論理レベル期間）より十分に短くできる。リフレッシュマスク信号ＲＭＳＫＺ（／ＵＢ）の有効レベル期間（マスク期間）を短くできるため、後述する図１３および
図１４に示すように、データ信号ＤＱの入出力期間とリフレッシュマスク信号ＲＭＳＫＺの有効レベル期間とが重なることを確実に防止できる。
なお、リフレッシュ制御回路１２は、アクセス制御回路１０から出力されるデータ制御信号ＵＢＺをリフレッシュマスク信号ＲＭＳＫＺの代わりに受けてもよい。この場合、データ制御信号ＵＢＺは、インバータを介することなくマスク回路ＭＳＫに直接供給される。
図１３は、第２の実施形態におけるテストモード（ＴＭＺ＝Ｈ）でのメモリＭＥＭの動作の一例を示している。第１の実施形態（図７および図８）と同じ動作については、詳細な説明を省略する。この例では、テストモード中のリフレッシュ要求は、アッパーバイト制御端子／ＵＢで受けるリフレッシュマスク信号ＲＭＳＫＺによりマスクされる。アッパーバイト制御信号／ＵＢの波形は、有効レベル期間（図１３（ａ））が異なることを除き、図８に示したリフレッシュマスク信号ＲＭＳＫＺの波形と同じである。その他の信号の波形は、図８に示した波形と同じである。
一般に、半導体メモリでは、データ信号ＤＱは、メモリコアの動作に合わせてアクセスコマンドＷＲ、ＲＤの受け付け後に入力または出力される。アクセスコマンドＷＲ、ＲＤが供給されるときに、データ端子にデータ信号ＤＱは伝達されないため、アクセスコマンドＷＲ、ＲＤの供給期間に、アッパーバイト制御信号／ＵＢは、データ信号ＤＱのマスク信号以外の信号（すなわち、リフレッシュマスク信号ＲＭＳＫＺ）として利用可能である。この実施形態では、アッパーバイト制御端子／ＵＢは、アクセスコマンドＷＲ、ＲＤの受け付け時に、リフレッシュマスク信号ＲＭＳＫＺを受ける端子として機能し、アクセスコマンドＷＲ、ＲＤの受け付け後にデータ端子ＤＱに入出力されるデータ信号ＤＱをマスクするデータマスク信号／ＵＢを受ける端子として機能する。
アクセスコマンドＷＲ、ＲＤの受け付け終了タイミングは、例えば、アッパーバイト制御信号／ＵＢの立ち下がりエッジである（図１３（ｂ））。なお、書き込みデータ信号ＤＱ７−１５をマスクする場合、アッパーバイト制御信号／ＵＢは、書き込みデータ信号ＤＱ７−１５の供給期間中、高論理レベルに設定される。ロウアーバイト制御信号／ＬＢも同様である。
この実施形態では、リフレッシュ動作をマスクするためのアッパーバイト制御信号／ＵＢの有効レベル期間（高論理レベル期間）は、データ端子ＤＱへのデータ信号ＤＯＵＴ、ＤＩＮの供給期間に重ならないようにする必要がある。特に、リフレッシュ動作をマスクするためのアッパーバイト制御信号／ＵＢの有効レベル期間は、コマンドパルス信号ＣＯＭＰの高論理レベル期間を含んで設定する必要があるため、コマンドパルス信号ＣＯＭＰは、書き込みデータ信号ＤＩＮの供給開始前に立ち下げる必要がある。しかし、図１２で説明したように、コマンドパルス信号ＣＯＭＰは、パルス生成回路ＰＬＳにより短い有効レベル期間に設定される。このため、データ信号ＤＱの入出力期間とリフレッシュマスク信号ＲＭＳＫＺ（／ＵＢ）の有効レベル期間とが重なることを確実に防止できる。これは、図１４の動作例でも同じである。
図１４は、第２の実施形態におけるテストモード（ＴＭＺ＝Ｈ）でのメモリＭＥＭの動作の別の例を示している。第１の実施形態（図７および図９）と同じ動作については、詳細な説明を省略する。この例においても、テストモード中のリフレッシュ要求は、リフレッシュマスク信号ＲＭＳＫＺではなくアッパーバイト制御信号／ＵＢによりマスクされる。アッパーバイト制御信号／ＵＢの波形は、有効レベル期間（図１４（ａ））が異なることを除き、図９に示したリフレッシュマスク信号ＲＭＳＫＺの波形と同じである。その他の信号の波形は、図９に示した波形と同じである。
図１５は、第２の実施形態のテスト環境を示している。第１の実施形態（図６）との違いは、リフレッシュマスク信号ＲＭＳＫＺがＬＳＩテスタＴＥＳＴからメモリＭＥＭに供給されないことである。それ以外の構成は、図６と同じである。この実施形態では、テストモード中にアッパーバイト制御信号／ＵＢを利用してリフレッシュ動作をマスクできる。このため、１つのメモリＭＥＭのために使用するＬＳＩテスタＴＥＳＴの端子数は、第１の実施形態より少なくできる。これにより、例えば、プローブカードに一度に接続できるメモリの数を増やすことが可能になる。あるいは、総端子数が少ない安価なＬＳＩテスタＴＥＳＴを用いてメモリＭＥＭをテストすることが可能になる。この結果、メモリＭＥＭのテストコストを削減できる。
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、メモリＭＥＭをテストする際に必要な外部信号線の数を少なくできるため、テストコストを削減できる。
アッパーバイト制御端子／ＵＢを、テストモード中に、データマスク端子としての機能だけでなくリフレッシュマスク信号ＲＭＳＫＺを受けるリフレッシュマスク端子としても機能させる。アッパーバイト制御端子／ＵＢをデータマスク信号およびリフレッシュマスク信号ＲＭＳＫＺの兼用端子として用いることで、リフレッシュマスク信号ＲＭＳＫＺを受ける専用の端子を不要にできる。これにより、半導体メモリＭＥＭのチップサイズを増加することなく、テストに必要なリフレッシュ動作のみを実行でき、テスト効率を向上できる。この結果、テスト時間を短縮することによる製造コストの削減だけでなく、チップサイズの削減による製造コストの削減と実現できる。
なお、上述した実施形態では、本発明をクロック非同期の擬似ＳＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、クロック同期式の擬似ＳＲＡＭに適用してもよい。この場合、アクセスコマンドは、クロック信号の遷移エッジに同期して供給される。リフレッシュマスク信号ＲＭＳＫＺは、アクセスコマンドが供給されるクロック信号の遷移エッジに同期して供給される。
上述した実施形態では、モードレジスタ１４の設定値を書き換えることにより、メモリＭＥＭの動作モードを通常動作モードまたはテストモードに切り替える例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、通常のアクセス動作では使用しない専用のテストコマンドを用意し、テストコマンドに応じてメモリＭＥＭを通常動作モードからテストモードにエントリしてもよい。この際、テストコマンドとして、テストモードにエントリするテストエントリモードと、テストモードから通常動作モードに復帰するテストイクジットコマンドを用意してもよい。あるいは、パワーオン時に通常動作モードからスタートすることを利用して、テストイクジットコマンドを用意しなくてもよい。さらに、専用のテスト端子を設け、テスト端子に有効レベルが供給されたときに、メモリＭＥＭをテストモードにエントリしてもよい。この場合、テスト端子は、図１に示したリフレッシュマスク端子ＲＭＳＫＺと同様に、ＬＳＩテスタのプローブに接触されるテストパッドとして形成される。
上述した実施形態では、本発明を、入出力兼用のデータ端子ＤＱを有する半導体メモリに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、入力専用のデータ端子と出力専用のデータ端子を有する半導体メモリに適用してもよい。
上述した第２の実施形態では、テストモード中に、アッパーバイト制御端子／ＵＢを、リフレッシュマスク信号ＲＭＳＫＺを受ける端子としても機能させる例について述べた。
本発明はかかる実施形態に限定されるものではない。例えば、ロウアーバイト制御信号／ＬＢをリフレッシュマスク信号ＲＭＳＫＺを受ける端子としても機能させても同様の効果を得ることができる。
さらに、複数のテストモードを設け、リフレッシュマスク信号ＲＭＳＫＺを用いるテストモード中に、アッパーバイト制御端子／ＵＢを、リフレッシュマスク信号ＲＭＳＫＺを受ける専用の端子として機能させてもよい。図１６は、この発明が適用された半導体メモリＭＥＭの一例を示している。この場合、データ制御回路２０は、テストモード中に高論理レベルのテストモード信号ＴＭＺを受け、アッパーバイト制御信号／ＵＢの受け付けを禁止し、データ信号ＤＱがアッパーバイト制御信号／ＵＢによりマスクされることを禁止する。なお、テストモード中にロウアーバイト制御信号／ＬＢの受け付けを禁止してもよい。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
ダイナミックメモリセルを有するメモリセルアレイと、
外部から供給されるアクセスコマンドに応答して前記メモリセルをアクセスするアクセス制御回路と、
前記アクセスコマンドとともに供給されるリフレッシュマスク信号を受けるリフレッシュマスク端子と、
テストモード中に、前記リフレッシュマスク信号が無効レベルのときに、前記メモリセルのリフレッシュ動作を実行するために前記アクセスコマンドに同期してテストリフレッシュ要求信号を生成し、前記リフレッシュマスク信号が有効レベルのときにテストリフレッシュ要求信号の生成を禁止するリフレッシュ制御回路と、
を備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
前記リフレッシュマスク端子は、前記リフレッシュマスク信号のみを受ける専用の端子であることを特徴とする半導体メモリ。
（付記３）
付記１記載の半導体メモリにおいて、
データ信号が入力または出力されるデータ端子と、
前記データ端子に入力または出力されるデータ信号をマスクするデータマスク信号を受けるデータマスク端子とを備え、
前記データマスク端子は、前記テストモード中、前記アクセスコマンドの受け付け時に前記リフレッシュマスク信号を受ける前記リフレッシュマスク端子として機能し、
前記リフレッシュ制御回路は、前記マスク端子に供給される前記リフレッシュマスク信号に応じて動作することを特徴とする半導体メモリ。
（付記４）
付記３記載の半導体メモリにおいて、
前記データマスク端子に供給される前記リフレッシュマスク信号の有効レベル期間は、前記データ端子に入出力される前記データ信号の伝達期間に重複しない期間に設定されることを特徴とする半導体メモリ。
（付記５）
付記３記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、
前記アクセスコマンドに応答してパルス信号を前記テストリフレッシュ要求信号として生成するパルス生成回路と、
前記リフレッシュマスク信号が有効レベルのとき前記パルス信号の受け付けを禁止するマスク回路を備えていることを特徴とする半導体メモリ。
（付記６）
付記３記載の半導体メモリにおいて、
前記データ端子にデータ信号を入力または出力するとともに、前記データマスク信号に応じてデータ信号をマスクするデータ制御回路を備え、
前記データ制御回路は、前記テストモード中に、前記データマスク信号によるデータ信号のマスクを禁止することを特徴とする半導体メモリ。
（付記７）
付記１記載の半導体メモリにおいて、
前記アクセスコマンドの最小供給間隔であるアクセスサイクル時間の仕様は、通常動作モード中、１回の読み出し動作または１回の書き込み動作に加えて１回のリフレッシュ動作を実行可能な時間に設定され、
テストモード中、前記リフレッシュマスク信号が無効レベルのときのアクセスサイクル時間の仕様は、通常動作モードのアクセスサイクル時間と同じに設定され、前記リフレッシュマスク信号が有効レベルのときのアクセスサイクル時間の仕様は、リフレッシュ動作が実行されない時間だけ、通常動作モードのアクセスサイクル時間より短く設定されることを特徴とする半導体メモリ。
（付記８）
付記１記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、
前記メモリセルをリフレッシュするための内部リフレッシュ要求信号を周期的に生成するリフレッシュ生成回路と、
リフレッシュ動作を実行するために、通常動作モード中に前記内部リフレッシュ要求信号を選択し、テストモード中に前記テストリフレッシュ要求信号を選択するセレクタとを備えていることを特徴とする半導体メモリ。
（付記９）
付記８記載の半導体メモリにおいて、
前記アクセスコマンドと前記内部リフレッシュ要求信号または前記テストリフレッシュ要求信号が競合するときに、アクセス動作またはリフレッシュ動作のいずれを先に実行するかを決めるアービタを備えていることを特徴とする半導体メモリ。
（付記１０）
ダイナミックメモリセルを有するメモリセルアレイを有し、外部から供給されるアクセスコマンドに応答して前記メモリセルをアクセスする半導体メモリの動作方法であって、
テストモード中に、前記アクセスコマンドとともに供給されるリフレッシュマスク信号をリフレッシュマスク端子で受け、
前記リフレッシュマスク信号が無効レベルのときに、前記メモリセルのリフレッシュ動作を実行するために前記アクセスコマンドに同期してテストリフレッシュ要求信号を生成し、
前記リフレッシュマスク信号が有効レベルのときにテストリフレッシュ要求信号の生成を禁止することを特徴とする半導体メモリの動作方法。
（付記１１）
付記１０記載の半導体メモリの動作方法において、
データ端子に入力または出力されるデータ信号をマスクするデータマスク信号を受けるデータマスク端子を、前記テストモード中、前記アクセスコマンドの受け付け時に前記リフレッシュマスク信号を受ける前記リフレッシュマスク端子として機能させることを特徴とする半導体メモリの動作方法。
（付記１２）
付記１１記載の半導体メモリの動作方法において、
前記データマスク端子に供給される前記リフレッシュマスク信号の有効レベル期間は、前記データ端子に入出力される前記データ信号の伝達期間に重複しない期間に設定されることを特徴とする半導体メモリの動作方法。
（付記１３）
付記１１記載の半導体メモリの動作方法において、
前記アクセスコマンドに応答してパルス信号を前記テストリフレッシュ要求信号として生成し、
前記リフレッシュマスク信号が有効レベルのとき前記パルス信号の受け付けを禁止することを特徴とする半導体メモリの動作方法。
（付記１４）
付記１１記載の半導体メモリの動作方法において、
前記テストモード中に、前記データマスク信号によるデータ信号のマスクを禁止することを特徴とする半導体メモリの動作方法。
（付記１５）
付記１０記載の半導体メモリの動作方法において、
前記アクセスコマンドの最小供給間隔であるアクセスサイクル時間の仕様は、通常動作モード中、１回の読み出し動作または１回の書き込み動作に加えて１回のリフレッシュ動作を実行可能な時間に設定され、
テストモード中、前記リフレッシュマスク信号が無効レベルのときのアクセスサイクル時間の仕様は、通常動作モードのアクセスサイクル時間と同じに設定され、前記リフレッシュマスク信号が有効レベルのときのアクセスサイクル時間の仕様は、リフレッシュ動作が実行されない時間だけ、通常動作モードのアクセスサイクル時間より短く設定されることを特徴とする半導体メモリの動作方法。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
本発明は、ＤＲＡＭのメモリセルを有し、ＳＲＡＭのインタフェースを有する半導体メモリに適用可能である。
本発明の第１の実施形態を示すブロック図である。 図１に示したアクセス制御回路の詳細を示すブロック図である。 図１に示したリフレッシュ制御回路の詳細を示すブロック図である。 図１に示したロウアドレス制御回路の詳細を示すブロック図である。 第１の実施形態の半導体メモリの動作の概要を示す説明図である。 第１の実施形態のテスト環境を示すブロック図である。 第１の実施形態における通常動作モードでのメモリの動作を示すタイミング図である。 第１の実施形態におけるテストモードでのメモリの動作の一例を示すタイミング図である。 第１の実施形態におけるテストモードでのメモリの動作の別の例を示すタイミング図である。 本発明前のテストモードでの動作の一例を示すタイミング図である。 本発明の第２の実施形態を示すブロック図である。 図１１に示したアクセス制御回路の詳細を示すブロック図である。 第２の実施形態におけるテストモードでのメモリの動作の一例を示すタイミング図である。 第２の実施形態におけるテストモードでのメモリの動作の別の例を示すタイミング図である。 第２の実施形態のテスト環境を示すブロック図である。 テストモード中にデータマスク端子をリフレッシュマスク信号を受ける専用の端子として機能させる例を示すブロック図である。
符号の説明
１０‥；アクセス制御回路；１２‥リフレッシュ制御回路；１４‥モードレジスタ；１６‥ロウアドレス制御回路；１８‥コラムアドレス制御回路；２０‥データ制御回路；２２‥メモリコア；ＲＭＳＫＺ‥リフレッシュマスク信号；ＲＲＥＱ０Ｚ‥内部リフレッシュ要求信号

Claims (10)

  1. ダイナミックメモリセルを有するメモリセルアレイと、
    外部から供給されるアクセスコマンドに応答して前記メモリセルをアクセスするアクセス制御回路と、
    前記アクセスコマンドとともに供給されるリフレッシュマスク信号を受けるリフレッシュマスク端子と、
    テストモード中に、前記リフレッシュマスク信号が無効レベルのときに、前記メモリセルのリフレッシュ動作を実行するために前記アクセスコマンドに同期してテストリフレッシュ要求信号を生成し、前記リフレッシュマスク信号が有効レベルのときにテストリフレッシュ要求信号の生成を禁止するリフレッシュ制御回路と、
    を備えていることを特徴とする半導体メモリ。
  2. 請求項１記載の半導体メモリにおいて、
    前記リフレッシュマスク端子は、前記リフレッシュマスク信号のみを受ける専用の端子であることを特徴とする半導体メモリ。
  3. 請求項１記載の半導体メモリにおいて、
    データ信号が入力または出力されるデータ端子と、
    前記データ端子に入力または出力されるデータ信号をマスクするデータマスク信号を受けるデータマスク端子とを備え、
    前記データマスク端子は、前記テストモード中、前記アクセスコマンドの受け付け時に前記リフレッシュマスク信号を受ける前記リフレッシュマスク端子として機能し、
    前記リフレッシュ制御回路は、前記マスク端子に供給される前記リフレッシュマスク信号に応じて動作することを特徴とする半導体メモリ。
  4. 請求項３記載の半導体メモリにおいて、
    前記データマスク端子に供給される前記リフレッシュマスク信号の有効レベル期間は、前記データ端子に入出力される前記データ信号の伝達期間に重複しない期間に設定されることを特徴とする半導体メモリ。
  5. 請求項３記載の半導体メモリにおいて、
    前記リフレッシュ制御回路は、
    前記アクセスコマンドに応答してパルス信号を前記テストリフレッシュ要求信号として生成するパルス生成回路と、
    前記リフレッシュマスク信号が有効レベルのとき前記パルス信号の受け付けを禁止するマスク回路を備えていることを特徴とする半導体メモリ。
  6. 請求項３記載の半導体メモリにおいて、
    前記データ端子にデータ信号を入力または出力するとともに、前記データマスク信号に応じてデータ信号をマスクするデータ制御回路を備え、
    前記データ制御回路は、前記テストモード中に、前記データマスク信号によるデータ信号のマスクを禁止することを特徴とする半導体メモリ。
  7. 請求項１記載の半導体メモリにおいて、
    前記アクセスコマンドの最小供給間隔であるアクセスサイクル時間の仕様は、通常動作モード中、１回の読み出し動作または１回の書き込み動作に加えて１回のリフレッシュ動作を実行可能な時間に設定され、
    テストモード中、前記リフレッシュマスク信号が無効レベルのときのアクセスサイクル時間の仕様は、通常動作モードのアクセスサイクル時間と同じに設定され、前記リフレッ
    シュマスク信号が有効レベルのときのアクセスサイクル時間の仕様は、リフレッシュ動作が実行されない時間だけ、通常動作モードのアクセスサイクル時間より短く設定されることを特徴とする半導体メモリ。
  8. ダイナミックメモリセルを有するメモリセルアレイを有し、外部から供給されるアクセスコマンドに応答して前記メモリセルをアクセスする半導体メモリの動作方法であって、
    テストモード中に、前記アクセスコマンドとともに供給されるリフレッシュマスク信号をリフレッシュマスク端子で受け、
    前記リフレッシュマスク信号が無効レベルのときに、前記メモリセルのリフレッシュ動作を実行するために前記アクセスコマンドに同期してテストリフレッシュ要求信号を生成し、
    前記リフレッシュマスク信号が有効レベルのときにテストリフレッシュ要求信号の生成を禁止することを特徴とする半導体メモリの動作方法。
  9. 請求項８記載の半導体メモリの動作方法において、
    データ端子に入力または出力されるデータ信号をマスクするデータマスク信号を受けるデータマスク端子を、前記テストモード中、前記アクセスコマンドの受け付け時に前記リフレッシュマスク信号を受ける前記リフレッシュマスク端子として機能させることを特徴とする半導体メモリの動作方法。
  10. 請求項９記載の半導体メモリの動作方法において、
    前記データマスク端子に供給される前記リフレッシュマスク信号の有効レベル期間は、前記データ端子に入出力される前記データ信号の伝達期間に重複しない期間に設定されることを特徴とする半導体メモリの動作方法。
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