JP5098391B2 - 半導体メモリ、システムおよび半導体メモリの動作方法 - Google Patents

半導体メモリ、システムおよび半導体メモリの動作方法 Download PDF

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Description

本発明は、ダイナミックメモリセルを有する半導体メモリおよびシステムに関する。
近時、バッテリーを使用して動作する携帯電話等の携帯機器が普及してきている。これ等携帯機器に実装される半導体メモリは、バッテリーを長時間使用可能にするために低消費電力であることが要求される。また、最近の携帯機器では、画像や音楽ファイルなどの大量のデータが扱われる場合が多い。これ等携帯機器のワークメモリは、記憶容量が小さくビット単価の高いＳＲＡＭから記憶容量が大きくビット単価の安いＤＲＡＭへの置き換えが進んでいる。これに伴い、携帯機器向けに、低消費電力のＤＲＡＭが要求されている。
消費電力を下げるために、パーシャルセルフリフレッシュモードを有するＤＲＡＭが開発されている（例えば、特許文献１参照）。この種のＤＲＡＭは、セルフリフレッシュモード中にリフレッシュ動作を実行するパーシャルリフレッシュ領域の大きさを変更する機能を有している。さらに、様々な機能を内蔵する携帯機器では、動作する機能毎に保持するデータ容量が異なる。
特開２００３−６８０７５号公報
セルフリフレッシュモードを有するＤＲＡＭや、内部で自動的にリフレッシュ動作を実行する擬似ＳＲＡＭは、リフレッシュ要求を周期的に生成する発振器を有している。例えば、パーシャルリフレッシュ領域は、モードレジスタのビット値を設定コマンドにより書き換えることで設定される。リフレッシュ要求は、設定コマンドの供給タイミングと非同期に発生する。このため、設定コマンドによるパーシャルリフレッシュ領域の変更タイミングとリフレッシュ要求の発生タイミングが重なった場合、リフレッシュ動作を実行すべき領域でリフレッシュ動作が実行されないおそれがある。これにより、メモリセルに保持されているデータは消失する。すなわち、半導体メモリが誤動作する。
本発明の目的は、パーシャルリフレッシュ領域の変更とリフレッシュ要求とが重なった場合にも、リフレッシュ動作を確実に実行し、半導体メモリの誤動作を防止することである。
リフレッシュ設定回路は、各メモリブロックに対するリフレッシュ動作の許可／禁止を示すパーシャルリフレッシュ情報を外部入力に応じて設定し、設定したパーシャルリフレッシュ情報をパーシャル設定信号として出力する。リフレッシュ要求生成回路は、パーシャル設定信号により許可が示されているメモリブロックに対応するリフレッシュ要求信号を周期的に出力する。リフレッシュアドレスカウンタは、リフレッシュ動作が実行されるメモリセルを示すリフレッシュアドレス信号を、リフレッシュ要求信号に応答して生成する。動作制御回路は、リフレッシュ要求信号に応答してメモリブロックのいずれかのリフレッシュ動作を実行する。フィルタ回路は、パーシャルリフレッシュ情報が外部入力により変更されている間に、リフレッシュ設定回路からのパーシャル設定信号をマスクし、全てのメモリブロックのリフレッシュ動作を許可することを示すパーシャル設定信号をリフレッシュ要求生成回路に出力する。これにより、リフレッシュ設定回路の設定中に、確定していないパーシャルリフレッシュ情報により、リフレッシュ要求に応答するリフレッシュ動作が禁止されることを防止できる。換言すれば、リフレッシュ設定回路によるパーシャルリフレッシュ情報の変更タイミングと、リフレッシュ要求信号の発生タイミングが重なった場合にも、リフレッシュ要求信号に応答してメモリブロックのリフレッシュ動作を確実に実行できる。この結果、半導体メモリの誤動作を防止できる。
例えば、リフレッシュ要求生成回路は、リフレッシュ生成回路および分周器を有する。リフレッシュ生成回路は、基準リフレッシュ要求信号を周期的に生成する。分周器は、基準リフレッシュ要求信号の周波数を、パーシャル設定信号の値に応じて分周し、分周した信号をリフレッシュ要求信号として出力する。また、リフレッシュアドレスカウンタは、リフレッシュアドレス信号の少なくとも１ビットの論理をパーシャル設定信号に応じて固定する。あるいは、リフレッシュ要求生成回路は、リフレッシュ生成回路およびリフレッシュ選択回路を有する。リフレッシュ選択回路は、基準リフレッシュ要求信号の一部のパルスを、パーシャル設定信号およびリフレッシュアドレス信号に応じてマスクし、マスクしない残りのパルスをリフレッシュ要求信号として出力する。これにより、リフレッシュ要求信号に応答して、パーシャル設定信号に応じたメモリブロックのみのリフレッシュ動作を順次に実行できる。
例えば、同期回路は、フィルタ回路からのパーシャル設定信号を基準リフレッシュ要求信号に同期させ、リフレッシュ要求生成回路に出力する。これにより、パーシャル設定信号を、常に基準リフレッシュ要求信号の発生タイミングの後に切り替えることができる。すなわち、パーシャル設定信号の切り替えタイミングと、リフレッシュ要求信号の発生タイミングが重なることを防止できる。例えば、パーシャル設定信号の切り替えにより、リフレッシュ要求信号のパルスが、出力中にマスクされることを防止できる。この結果、リフレッシュ動作を確実に実行でき、半導体メモリの誤動作を防止できる。
本発明では、リフレッシュ動作を確実に実行でき、半導体メモリの誤動作を防止できる。
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付いている信号は、負論理を示している。末尾に”Ｚ”の付いている信号は、正論理を示している。図中の二重丸は、外部端子を示している。
図１は、第１の実施形態の半導体メモリＭＥＭを示している。半導体メモリＭＥＭは、例えば擬似ＳＲＡＭタイプのＦＣＲＡＭ（Fast Cycle RAM）である。擬似ＳＲＡＭは、ＤＲＡＭのメモリセルを有し、ＳＲＡＭのインタフェースを有し、チップ内部で自動的にリフレッシュ動作を実行する。半導体メモリＭＥＭは、例えば、クロック信号ＣＬＫに同期して動作する。なお、本発明は、クロック非同期式またはクロック同期式の半導体メモリのいずれにも適用可能である。
メモリＭＥＭは、コマンドデコーダ１０、モードレジスタ１２、フィルタ回路ＦＬＴ、発振器１４、分周器１６、１８、ヒューズ回路２０、テスト回路２２、セレクタ２４、アービタＡＲＢを有する動作制御回路２６、リフレッシュアドレスカウンタ２８、アドレスバッファ／ラッチ３０、アドレスセレクタ３２、データ入出力バッファ３４、データ制御回路３６およびメモリブロックＢＬＫ（ＢＬＫ０−３）を含むメモリコア３８を有している。なお、メモリＭＥＭは、図２に示すように、ＣＰＵとともにメモリシステムＳＹＳを構成する。
コマンドコーダ１０は、メモリコア３８のアクセス動作を実行するためのコマンド信号ＣＭＤを受け、コマンド信号ＣＭＤの論理レベルに応じて認識したコマンドを、読み出しコマンド信号ＲＤ、書き込みコマンド信号ＷＲまたはモードレジスタ設定信号ＭＲＳとして出力する。読み出しコマンド信号ＲＤおよび書き込みコマンド信号ＷＲは、メモリコア３８にアクセス動作を実行するための外部アクセス要求ＡＲＥＱＺである。例えば、コマンド信号ＣＭＤは、チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥおよびライトイネーブル信号／ＷＥにより構成される。
モードレジスタ１２は、モードレジスタ設定信号ＭＲＳ（モードレジスタ設定コマンド）とともに供給されるアドレス信号ＣＡＤ（外部入力信号）のビット値に応じて設定される。モードレジスタ１２により、パーシャルリフレッシュ領域ＰＲＥＦＡが設定される。さらに、バースト長ＢＬやデータレイテンシＣＬ等のメモリＭＥＭの動作仕様を設定してもよい。パーシャルリフレッシュ領域ＰＲＥＦＡは、リフレッシュ動作を実行するメモリブロックＢＬＫであり、パーシャル設定信号ＰＳＥＴ００、ＰＳＥＴ０１により示される。パーシャルリフレッシュ領域ＰＲＥＦＡについては、図４で説明する。バースト長ＢＬは、１回の書き込みコマンドＷＲに応答してデータ端子ＤＱで受けるデータの入力回数、および１回の読み出しコマンドＲＤに応答してデータ端子ＤＱから出力されるデータの出力回数である。データレイテンシＣＬは、読み出しコマンドＲＤを受けてから最初の読み出しデータＤＱが出力されるまでのサイクル数である。
フィルタ回路ＦＬＴは、モードレジスタ１２に設定されたパーシャル設定信号ＰＳＥＴ００、０１をパーシャル設定信号ＰＳＥＴ０−１として出力する。但し、フィルタ回路ＦＬＴは、ラッチＬＴ内のパーシャルリフレッシュ情報がモードレジスタ設定コマンドＭＲＳ（外部入力）により変更されている間に、モードレジスタ１２（図３に示すラッチＬＴ）からのパーシャル設定信号ＰＳＥＴ００、０１をマスクし、パーシャル設定信号ＰＳＥＴ０−１の値を、全てのメモリブロックＢＬＫ０−３のリフレッシュ動作の許可を示す値に設定する。
発振器１４は、発振信号ＯＳＣを所定の周期（例えば、１μｓ）で出力する。分周器１６（リフレッシュ生成回路）は、発振信号ＯＳＣの周波数を分周し、基準リフレッシュ要求信号ＲＲＥＱ０Ｚ（例えば、１０μｓ）を周期的に生成する。基準リフレッシュ要求信号ＲＲＥＱ０Ｚの周波数は、セレクタ２４からの調整信号に応じて変更可能である。分周器１８は、リフレッシュ要求信号ＲＲＥＱ０Ｚの周波数をパーシャル設定信号ＰＳＥＴ０−１に応じて分周し、リフレッシュ要求信号ＲＲＥＱＺを周期的に生成する。発振器１４および分周器１６、１８は、パーシャル設定信号ＰＳＥＴ０−１により許可が示されているメモリブロックＢＬＫに対応するリフレッシュ要求信号ＲＲＥＱＺを周期的に出力するリフレッシュ要求生成回路として動作する。
ヒューズ回路２０は、リフレッシュ要求信号ＲＲＥＱ０Ｚの周波数をトリミングするためにプログラムされるヒューズを有している。トリミングは、リフレッシュ要求信号ＲＲＥＱ０Ｚの周波数を最適に設定するために、ＬＳＩテスタ等によりメモリＭＥＭの電気的特性が評価された後に、テスト工程で実施される。テスト回路２２は、分周器１６の分周比をヒューズ回路２０のプログラム状態にかかわらず一時的に変更するために、テスト信号を出力する。テスト回路２２は、モードレジスタ１２等によりメモリＭＥＭがテストモードに設定されている間に動作し、テストモードコマンドとともに供給されるアドレス信号ＣＡＤの値を保持する。
セレクタ２４は、テスト回路２２が使用されていない場合、ヒューズ回路２０の設定値を選択し、調整信号として分周器１６に出力する。また、セレクタ２４は、テスト回路２２が使用されている場合、ヒューズ回路２０の設定値をマスクし、テスト回路２２に設定された設定値を選択し、調整信号として分周器１６に出力する。例えば、メモリＭＥＭのテスト工程において、テスト回路２２を用いてリフレッシュ要求信号ＲＲＥＱ０Ｚの周波数を最適に設定するための調整信号の値が求められ、求められた値に合わせてヒューズ回路２０がプログラムされる。
動作制御回路２６は、読み出しコマンド信号ＲＤまたは書き込みコマンド信号ＷＲに応答してメモリコア３８に読み出し動作または書き込み動作を実行させるために、あるいは、リフレッシュ要求信号ＲＲＥＱＺに応答してメモリコア３８にリフレッシュ動作を実行させるために、動作制御信号（ワード線活性化信号ＷＬＺ、センスアンプ活性化信号ＬＥＺ、コラム選択信号ＣＬＺおよびプリチャージ制御信号ＢＲＳ）を出力する。読み出し動作,
書き込み動作およびリフレッシュ動作は、メモリブロックＢＬＫ０−３のいずれかで実行される。ワード線活性化信号ＷＬＺは、ワード線ＷＬの活性化タイミングを制御し、センスアンプ活性化信号ＬＥＺは、センスアンプＳＡの活性化タイミングを制御する。コラム選択信号ＣＬＺは、コラムスイッチＣＳＷのオン／オフタイミングを制御し、プリチャージ制御信号ＢＲＳは、プリチャージ回路ＰＲＥのオン／オフタイミングを制御する。
動作制御回路２６のアービタＡＲＢは、外部アクセス要求ＡＲＥＱＺ（読み出しコマンドＲＤまたは書き込みコマンドＷＲ）と、リフレッシュ要求ＲＲＥＱＺとが競合するときに、どちらを優先させるかを決める。例えば、アービタＡＲＢは、外部アクセス要求ＡＲＥＱＺ（読み出しコマンドＲＤまたは書き込みコマンドＷＲ）とリフレッシュ要求ＲＲＥＱＺとを同時に受けたときに、リフレッシュ要求ＲＲＥＱＺを優先させ、リフレッシュ信号ＲＥＦＺを所定の期間活性化する。読み出しコマンドＲＤに応答する読み出し動作は、リフレッシュ要求ＲＲＥＱＺに応答するリフレッシュ動作が完了し、リフレッシュ信号ＲＥＦＺが非活性化されるまで保留される。逆に、読み出し動作中にリフレッシュ要求ＲＲＥＱＺが供給されたとき、リフレッシュ要求ＲＲＥＱＺに応答するリフレッシュ動作は読み出し動作が完了するまで保留される。このとき、リフレッシュ信号ＲＥＦＺは、読み出し動作の完了に応答して所定の期間活性化される。書き込みコマンドＷＲについても同様である。
リフレッシュアドレスカウンタ２８は、リフレッシュ動作が実行されるメモリセルＭＣを示すリフレッシュアドレス信号ＲＲＡＤ（ＲＲＡＤ０−５）を、リフレッシュ要求信号ＲＲＥＱＺに応答して、順次に更新する。この際、リフレッシュアドレス信号ＲＲＡＤは、リフレッシュ要求信号ＲＲＥＱＺに対応する内部ロウアドレス信号ＩＲＡＤ（リフレッシュアドレス）がメモリコア３８に供給された後に更新される。これにより、リフレッシュ動作の実行時にリフレッシュアドレス信号ＲＲＡＤが変化することを防止でき、メモリコア３８の誤動作を防止できる。
更新されるリフレッシュアドレス信号ＲＲＡＤの範囲は、パーシャル設定信号ＰＳＥＴ０−１に応じて変化する。アドレスバッファ／ラッチ３０は、外部端子を介してアドレス信号ＡＤを受け、受けたアドレスをロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤとして出力する。ロウアドレス信号ＲＡＤは、ワード線ＷＬを選択するために供給される。コラムアドレス信号ＣＡＤは、複数ビットからなるデータ端子ＤＱに対応する複数組のビット線ＢＬ、／ＢＬを選択するために供給される。アドレスセレクタ３２は、リフレッシュ信号ＲＥＦＺの活性化中にリフレッシュ動作を実行するためにリフレッシュアドレス信号ＲＲＡＤを選択し、リフレッシュ信号ＲＥＦＺの非活性化中に読み出し動作または書き込み動作を実行するためにロウアドレス信号ＲＡＤを選択し、選択した信号を内部ロウアドレス信号ＩＲＡＤとしてメモリコア３８に出力する。
データ入出力バッファ３４は、書き込みデータ信号をデータ端子ＤＱを介して受信し、受信したデータ信号を内部データ信号ＩＤＱとして出力する。また、データ入出力バッファ３４は、メモリセルＭＣからの読み出しデータ信号を受信し、受信したデータ信号をデータ端子ＤＱに出力する。データ制御回路３６は、書き込み動作時に、内部データ信号ＩＤＱ（書き込みデータ）を直列並列変換してデータバスＤＢに出力する。データ制御回路３６は、読み出し動作時に、データバスＤＢ上の読み出しデータを並列直列変換して内部データ信号ＩＤＱとして出力する。例えば、データバスＤＢのビット幅は、データ端子ＤＱのビット幅の２倍である（１６個のデータ端子ＤＱと３２ビットのデータバス）。
メモリコア３８は、４つのメモリブロックＢＬＫ０−３、ロウデコーダＲＤＥＣ、プリチャージ回路ＰＲＥ、センスアンプＳＡ、コラムスイッチＣＳＷ、コラムデコーダＣＤＥＣ、リードアンプＲＡおよびライトアンプＷＡを有している。各メモリブロックＢＬＫ０−３は、複数のダイナミックメモリセルＭＣ、一方向に並ぶメモリセルＭＣに接続された複数のワード線ＷＬ、一方向と直交する方向に並ぶメモリセルＭＣに接続された複数のビット線対ＢＬ、／ＢＬとを有する。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線ＢＬ（または／ＢＬ）に接続するための転送トランジスタとを有している。キャパシタの他端は、プリチャージ電圧線に接続されている。転送トランジスタのゲートは、ワード線ＷＬに接続されている。ワード線ＷＬの選択により、読み出し動作、書き込み動作またはリフレッシュ動作のいずれかが実行される。
この例では、共通のビット線対ＢＬ、／ＢＬをメモリブロックＢＬＫ０−３に配線し、プリチャージ回路ＰＲＥおよびセンスアンプＳＡ等をメモリブロックＢＬＫ０−３で共有する例を示している。しかしながら、プリチャージ回路ＰＲＥおよびセンスアンプＳＡを、メモリブロックＢＬＫ０−３毎に配置してもよい。また、コラムデコーダＣＤＥＣの一部と、リードアンプＲＡおよびライトアンプＷＡとを、メモリブロックＢＬＫ０−３に共通に配置してもよい。
ロウアドレスデコーダＲＤＥＣは、ワード線ＷＬのいずれかを選択するために、内部ロウアドレス信号ＩＲＡＤをデコードする。プリチャージ回路ＰＲＥは、メモリセルＭＣの非アクセス時にプリチャージ制御信号ＢＲＳに同期してビット線対ＢＬ、／ＢＬをプリチャージ電圧線に接続する。センスアンプＳＡは、ビット線対ＢＬ、／ＢＬに読み出されたデータ信号の信号量の差を増幅する。コラムアドレスデコーダＣＤＥＣは、データ信号を入出力するビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＣＡＤをデコードする。コラムスイッチＣＳＷは、コラムアドレス信号ＣＡＤに対応するビット線ＢＬ、／ＢＬをリードアンプＲＡおよびライトアンプＷＡに接続する。リードアンプＲＡは、読み出しアクセス動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込みアクセス動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。
図２は、第１の実施形態のシステムＳＹＳを示している。システムＳＹＳは、例えば、携帯電話等の携帯機器であり、携帯機器の動作を制御するためのシステムインパッケージＳｉＰ（System in Package）が実装されたシステム基板ＳＢＲＤを有している。ＳｉＰは、図１に示したメモリＭＥＭ、メモリＭＥＭをアクセスするメモリコントローラＭＣＮＴ、フラッシュメモリＦＬＡＳＨ、フラッシュメモリＦＬＡＳＨをアクセスするフラッシュコントローラＦＣＮＴ、およびシステム全体を制御するＣＰＵ（システムコントローラ）等を有している。ＣＰＵ、メモリコントローラＭＣＮＴおよびフラッシュコントローラＦＣＮＴは、システムバスＳＢＵＳにより互いに接続されており、システムクロック信号ＳＣＬＫに同期して動作する。メモリＭＥＭまたはフラッシュメモリＦＬＡＳＨがクロック信号ＣＬＫに同期して動作する場合、システムクロック信号ＳＣＬＫがクロック信号ＣＬＫとしてメモリＭＥＭまたはフラッシュメモリＦＬＡＳＨに供給される。ＳｉＰは、外部バスを介して上位のシステムに接続されてもよい。
例えば、このシステムＳＹＳでは、パワーオン時にフラッシュメモリＦＬＡＳＨに格納されているプログラムおよびデータがメモリＭＥＭに転送される。この後、ＣＰＵは、システムＳＹＳの機能を実現するために、メモリＭＥＭに転送されたプログラムを実行し、メモリＭＥＭに保持されるデータを読み書きする。ＣＰＵは、メモリＭＥＭをアクセスするためのアクセス要求と、書き込みデータ信号ＷＤＴを出力し、メモリＭＥＭから読み出しデータ信号ＲＤＴを受信する。また、ＣＰＵは、フラッシュメモリＦＬＡＳＨをアクセスするためのアクセス要求を出力する。ＣＰＵは、リフレッシュ要求を出力しないため、メモリＭＥＭがリフレッシュ動作を実行するタイミングを認識できない。すなわち、メモリＭＥＭは、ＣＰＵに認識されることなくリフレッシュ動作を自動的に実行する。
図３は、図１に示したモードレジスタ１２およびフィルタ回路ＦＬＴの詳細を示している。なお、図のモードレジスタ１２は、パーシャルリフレッシュ領域ＰＲＥＦＡを設定するための回路のみを示している。バースト長ＢＬおよびデータレイテンシＣＬを設定するための回路の記載は省略する。モードレジスタ１２は、遅延回路ＤＬＹ１とコラムアドレス信号ＣＡＤ（ＣＡＤ０−１）を受ける２つのラッチＬＴ（リフレッシュ設定回路）を有している。遅延回路ＤＬＹ１は、モードレジスタ設定信号ＭＲＳを遅延させ、遅延設定信号ＤＭＲＳを出力する。２つのラッチ回路ＬＴは、コラムアドレス信号ＣＡＤ０−１（外部入力）により示されるパーシャルリフレッシュ情報を、遅延設定信号ＤＭＲＳに同期してラッチし、ラッチした値を図４に示すパーシャルリフレッシュ領域ＰＲＥＦＡを設定する値として保持する。ラッチ回路ＬＴは、保持している値をパーシャル設定信号ＰＳＥＴ００、ＰＳＥＴ１０として出力する。
フィルタ回路ＦＬＴは、パルス幅拡張回路ＰＬＳＥと、ラッチＬＴにそれぞれ対応する２つのアンド回路ＡＮＤとを有している。パルス幅拡張回路ＰＬＳＥは、遅延回路ＤＬＹ２およびノアゲートＮＯＲを有している。パルス幅拡張回路ＰＬＳＥは、パルス状のモードレジスタ設定信号ＭＲＳの立ち下がりエッジを延ばし、論理を反転した信号をオールリフレッシュ信号ＡＲＥＦＸとして出力する。オールリフレッシュ信号ＡＲＥＦＸは、モードレジスタ設定信号ＭＲＳが高論理レベルに活性化されている期間に、低論理レベルに活性化される。
２つのアンド回路ＡＮＤは、オールリフレッシュ信号ＡＲＥＦＸの非活性化中（高論理レベル）に、パーシャル設定信号ＰＳＥＴ００−１０をパーシャル設定信号ＰＳＥＴ０−１として出力する。また、アンド回路ＡＮＤは、オールリフレッシュ信号ＡＲＥＦＸの活性化中（低論理レベル）に、パーシャル設定信号ＰＳＥＴ０−１を低論理レベルに固定する。このように、パーシャル設定信号ＰＳＥＴ０−１は、モードレジスタ設定コマンドＭＲＳが供給される所定の期間に、ラッチＬＴに保持されている値にかかわりなく低論理レベルに固定される。これにより、モードレジスタ１２のラッチＬＴの設定期間中、全てのメモリブロックＢＬＫ０−３がパーシャルリフレッシュ領域ＰＲＥＦＡに設定される。
図４は、第１の実施形態のパーシャルリフレッシュ領域ＰＲＥＦＡを示している。網掛けで示したメモリブロックＢＬＫは、リフレッシュ動作の実行が許可されるパーシャルリフレッシュ領域ＰＲＥＦＡである。白抜きで示したメモリブロックＢＬＫでは、リフレッシュ動作が禁止される。パーシャルリフレッシュ領域ＰＲＥＦＡが大きいほど、保持できるデータ容量は大きく、消費電力は大きい。逆に、パーシャルリフレッシュ領域ＰＲＥＦＡが小さいほど、保持できる容量は小さく、消費電力は小さい。
モードレジスタ設定コマンドＭＲＳにより設定されたパーシャル設定信号ＰＳＥＴ０−１の値がともに低論理レベルＬのとき、全てのメモリブロックＢＬＫがパーシャルリフレッシュ領域ＰＲＥＦＡに設定される（ＡＬＬ）。パーシャル設定信号ＰＳＥＴ０−１の値がともに高論理レベルＨのとき、全てのメモリブロックＢＬＫ０−３のリフレッシュ動作が禁止される（ＮＯＮＥ）。パーシャル設定信号ＰＳＥＴ０−１の値がＨ、Ｌのとき、メモリブロックＢＬＫ０−１がパーシャルリフレッシュ領域ＰＲＥＦＡに設定される（１／２）。パーシャル設定信号ＰＳＥＴ０−１の値がＬ、Ｈのとき、メモリブロックＢＬＫ０のみがパーシャルリフレッシュ領域ＰＲＥＦＡに設定される（１／４）。
なお、メモリブロックＢＬＫ０−３は、ロウアドレス信号ＩＲＡＤの２ビットＩＲＡＤ４−５により選択される。ロウアドレス信号ＩＲＡＤ４−５の値がＬ、ＬのときメモリブロックＢＬＫ０が選択される。同様に、ロウアドレス信号ＩＲＡＤ４−５の値が、Ｈ、Ｌ／Ｌ、Ｈ／Ｈ、Ｈのとき、メモリブロックＢＬＫ１／ＢＬＫ２／ＢＬＫ３がそれぞれ選択される。
図５は、図３に示したモードレジスタ１２およびフィルタ回路ＦＬＴの動作を示している。図に示した例では、パーシャルリフレッシュ領域ＰＲＥＦＡは、予め１／２に設定されている。すなわち、リフレッシュ動作は、メモリブロックＢＬＫ０−１のデータを保持するために実行される。モードレジスタ設定コマンドＭＲＳにより、パーシャルリフレッシュ領域ＰＲＥＦＡは、１／２から１／４に変更される。
モードレジスタ設定信号ＭＲＳは、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥが低論理レベルＬのときに活性化される（図５（ａ））。モードレジスタ設定信号ＭＲＳに応答して、遅延設定信号ＤＭＲＳおよびオールリフレッシュ信号ＡＲＥＦＸが出力される（図５（ｂ、ｃ））。パーシャルリフレッシュ領域ＰＲＥＦＡを１／４に設定するために、コラムアドレス信号ＣＡＤ０−１がレベルＬ、Ｈに変化する。但し、この例では、コラムアドレス線ＣＡＤ０は、コラムアドレス線ＣＡＤ１より負荷が大きい。このため、アドレス線ＣＡＤ０のレベルＨからレベルＬへの変化は、アドレス線ＣＡＤ１のレベルＬからレベルＨへの変化より遅い。この結果、コラムアドレス信号ＣＡＤ０−１は、レベルＨ、Ｈの期間が生じる（図５（ｄ））。図３に示したラッチＬＴは、遅延設定信号ＤＭＲＳの高論理レベル中にコラムアドレス信号ＣＡＤ０−１のレベルをパーシャル設定信号ＰＳＥＴ００、１０として出力し（図５（ｅ））、遅延設定信号ＤＭＲＳの立ち下がりエッジに同期してコラムアドレス信号ＣＡＤ０−１のレベルをラッチする（図５（ｆ））。
本発明前には、パーシャル設定信号ＰＳＥＴ０−１は、図３に示したラッチＬＴから直接出力されていた。このため、パーシャル設定信号ＰＳＥＴ０−１のレベルがともにレベルＨのときに、パーシャルリフレッシュ領域ＰＲＥＦＡは”ＮＯＮＥ”に設定され、メモリブロックＢＬＫ０−３のリフレッシュ動作が一時的に禁止される（図５（ｇ））。図１に示した分周器１８は、”ＮＯＮＥ”の期間に受けたリフレッシュ要求信号ＲＲＥＱ０Ｚをマスクし、リフレッシュ要求信号ＲＲＥＱＺを活性化しない（図５（ｈ））。この結果、リフレッシュ要求信号ＲＲＥＱ０Ｚに応答するリフレッシュ動作は実行されない。
このリフレッシュ要求信号ＲＲＥＱ０Ｚに対応するリフレッシュアドレス信号ＲＲＡＤが、メモリブロックＢＬＫ０を示している場合、メモリブロックＢＬＫ０のリフレッシュ動作が１回抜けてしまう。メモリブロックＢＬＫ０は、パーシャルリフレッシュ領域ＰＲＥＦＡが１／４に変更されたときに、データを保持するためにリフレッシュ動作を実行するブロックである。したがって、リフレッシュ動作が抜けたメモリセルＭＣでは、次のリフレッシュ動作が実行されるまでにデータが消失してしまう。
これに対して、本発明では、コラムアドレス信号ＣＡＤ０−１がともにレベルＨに変化する期間を覆って、オールリフレッシュ信号ＡＲＥＦＸが活性化され、パーシャル設定信号ＰＳＥＴ０−１は、ラッチＬＴに保持されているレベルにかかわりなく強制的に低論理レベルＬに固定される（図５（ｉ））。このため、この期間に、パーシャルリフレッシュ領域ＰＲＥＦＡは、一時的に”ＡＬＬ”に設定される。したがって、リフレッシュ要求信号ＲＲＥＱ０Ｚに応答してリフレッシュ要求信号ＲＲＥＱＺが出力され、メモリブロックＢＬＫのリフレッシュ動作が実行される（図５（ｊ））。パーシャルリフレッシュ領域ＰＲＥＦＡは、オールリフレッシュ信号ＡＲＥＦＸの立ち上がりエッジに同期して、”１／２”から”１／４”に切り替えられる（図５（ｋ））。
図６は、第１の実施形態のメモリＭＥＭの動作を示している。パーシャル設定信号ＰＳＥＴ０−１のレベルがＬ、Ｌの場合、メモリブロックＢＬＫ０−３がパーシャルリフレッシュ領域ＰＲＥＦＡに設定される（ＡＬＬ）。この場合、図１に示した分周器１８は、リフレッシュ要求信号ＲＲＥＱ０Ｚに同期してリフレッシュ要求信号ＲＲＥＱＺを出力する。図１に示したリフレッシュアドレスカウンタ２８は、パーシャル設定信号ＰＳＥＴ０−１がレベルＬ、Ｌのときに、リフレッシュ要求信号ＲＲＥＱＺに同期してリフレッシュアドレス信号ＲＲＡＤ５−４を順次に変化する。そして、リフレッシュ要求信号ＲＲＥＱＺに同期して、メモリブロックＢＬＫ０−３のリフレッシュ動作が順次に実行される。図中にＲＥＦＢＬＫは、リフレッシュ動作が実行されるメモリブロックＢＬＫの番号を示している。なお、リフレッシュアドレス信号ＲＲＡＤ３−０は、図９に示すように順次出力される。すなわち、リフレッシュアドレスカウンタ２８の下位ビットは、メモリブロックＢＬＫ０−３を選択するために割り当てられ、上位ビットは、各メモリブロックＢＬＫ０−３内のワード線ＷＬを選択するために割り当てられる。そして、リフレッシュアドレス信号ＲＲＡＤ３−０に応じてリフレッシュ動作を実行するメモリセルＭＣに接続されたワード線ＷＬが選択される。
パーシャル設定信号ＰＳＥＴ０−１のレベルがＨ、Ｌの場合、メモリブロックＢＬＫ０−１がパーシャルリフレッシュ領域ＰＲＥＦＡに設定される（１／２）。この場合、分周器１８は、リフレッシュ要求信号ＲＲＥＱ０Ｚを２分周し、リフレッシュ要求信号ＲＲＥＱＺとして出力する。リフレッシュアドレスカウンタ２８は、パーシャル設定信号ＰＳＥＴ０−１がレベルＨ、Ｌのときに、リフレッシュアドレス信号ＲＲＡＤ５を低論理レベルＬに固定する。これにより、リフレッシュ要求信号ＲＲＥＱＺに同期してリフレッシュアドレス信号ＲＲＡＤ４のみが順次に変化する。そして、リフレッシュ要求信号ＲＲＥＱＺに同期して、メモリブロックＢＬＫ０−１のリフレッシュ動作が順次に実行される。
パーシャル設定信号ＰＳＥＴ０−１のレベルがＬ、Ｈの場合、メモリブロックＢＬＫ０のみがパーシャルリフレッシュ領域ＰＲＥＦＡに設定される（１／４）。この場合、分周器１８は、リフレッシュ要求信号ＲＲＥＱ０Ｚを４分周し、リフレッシュ要求信号ＲＲＥＱＺとして出力する。リフレッシュアドレスカウンタ２８は、パーシャル設定信号ＰＳＥＴ０−１がレベルＬ、Ｈのときに、リフレッシュアドレス信号ＲＲＡＤ４−５を低論理レベルＬに固定する。これにより、リフレッシュ要求信号ＲＲＥＱＺに同期してメモリブロックＢＬＫ０のリフレッシュ動作が順次に実行される。
パーシャル設定信号ＰＳＥＴ０−１のレベルがＨ、Ｈの場合、パーシャルリフレッシュ領域ＰＲＥＦＡは設定されない（ＮＯＮＥ）。この場合、分周器１８は、リフレッシュ要求信号ＲＲＥＱＺの出力を禁止する。リフレッシュアドレスカウンタ２８は、パーシャル設定信号ＰＳＥＴ０−１がレベルＨ、Ｈのときに、リフレッシュアドレス信号ＲＲＡＤ４−５を低論理レベルＬまたは高論理レベルＨに保持する。このため、全てのメモリブロックＢＬＫ０−３のリフレッシュ動作は禁止される。すなわち、リフレッシュブロックＲＥＦＢＬＫは存在しない。このように、リフレッシュアドレスカウンタ２８は、リフレッシュアドレス信号ＲＲＡＤ４−５の少なくとも１ビットの論理をパーシャル設定信号ＰＳＥＴ０−１に応じて固定する。
この実施形態では、パーシャルリフレッシュ領域ＰＲＥＦＡが変化されたときに、リフレッシュ要求信号ＲＲＥＱＺの周期の変化に合わせて、生成されるリフレッシュアドレス信号ＲＲＡＤが変化する。これにより、各メモリセルＭＣのリフレッシュ周期は、パーシャルリフレッシュ領域ＰＲＥＦＡの大きさに依存せず常に一定になる。したがって、パーシャルリフレッシュ領域ＰＲＥＦＡに含まれるメモリセルＭＣに保持されているデータが消失することはない。
以上、第１の実施形態では、モードレジスタ設定コマンドＭＲＳの設定中に、モードレジスタ１２によるパーシャルリフレッシュ情報の変更タイミングと、リフレッシュ要求信号ＲＲＥＱＺの発生タイミングが重なった場合にも、リフレッシュ動作がマスクされることを防止できる。具体的には、モードレジスタ設定コマンドＭＲＳとともに供給されるアドレス信号ＣＡＤ０−１のレベルがスキュー等により安定せず、パーシャルリフレッシュ情報が確定しない期間に、パーシャルリフレッシュ領域ＰＲＥＦＡは、強制的に”ＡＬＬ”に設定される。これにより、必要なリフレッシュ動作が禁止されることを防止できメモリセルＭＣに保持されたデータが破壊することを防止できる。この結果、メモリＭＥＭの誤動作を防止できる。
パーシャル設定信号ＰＳＥＴ０−１に応じて分周器１８の分周比を変更し、パーシャル設定信号ＰＳＥＴ０−１に応じてリフレッシュアドレス信号ＲＲＡＤの少なくとも１ビットの論理を固定する。これにより、パーシャル設定信号ＰＳＥＴ０−１に応じたメモリブロックＢＬＫ（＝パーシャルリフレッシュ領域ＰＲＥＦＡ）のみのリフレッシュ動作を順次に実行できる。
図７は、本発明の第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のリフレッシュアドレスカウンタ２８の代わりにリフレッシュアドレスカウンタ２８Ａが形成されている。また、第１の実施形態の分周器１８が削除される代わりにリフレッシュ選択回路４０Ａが追加されている。その他の構成は、第１の実施形態と同じである。例えば、本実施形態のシステムＳＹＳは、図２と同じ構成である。パーシャルリフレッシュ領域ＰＲＥＦＡは、図４と同じである。
リフレッシュ選択回路４０Ａは、パーシャル設定信号ＰＳＥＴ０−１の値（パーシャルリフレッシュ領域ＰＲＥＦＡ）とリフレッシュアドレス信号ＲＲＡＤ４−５とに基づいて、リフレッシュ要求信号ＲＲＥＱＺをマスクする機能を有している。リフレッシュアドレスカウンタ２８Ａは、パーシャル設定信号ＰＳＥＴ０−１の値にかかわらず、リフレッシュ要求信号ＲＲＥＱ０Ｚに同期してリフレッシュアドレス信号ＲＲＡＤ（ＲＲＡＤ０−５）を順次に更新する。
図８は、図７に示したリフレッシュ選択回路４０Ａの詳細を示している。リフレッシュ選択回路４０Ａは、ナンドゲートＮＡＮＤ、アンド回路ＡＮＤ１−４、オア回路ＯＲ１およびノアゲートＮＯＲを有している。ナンドゲートＮＡＮＤは、パーシャル設定信号ＰＳＥＴ０−１が、”Ｈ、Ｈ（ＮＯＮＥ）”を示すときに、リフレッシュマスク信号ＲＭＳＫＸを低レベルに活性化する。アンド回路ＡＮＤ１は、リフレッシュマスク信号ＲＭＳＫＸの活性化中にリフレッシュ要求信号ＲＲＥＱ０Ｚをマスクする。ナンドゲートＮＡＮＤおよびアンド回路ＡＮＤ１により、図４に示した”ＮＯＮＥ”状態における白抜きのメモリブロックＢＬＫのリフレッシュ動作がマスクされる。
アンド回路ＡＮＤ２は、パーシャル設定信号ＰＳＥＴ１が、”Ｈ”を示し、リフレッシュアドレス信号ＲＲＡＤ４が高論理レベルのとき、リフレッシュ要求信号ＲＲＥＱＺをマスクするために高論理レベルを出力する。すなわち、パーシャルリフレッシュ領域ＰＲＥＦＡが”１／４”を含むとき、メモリブロックＢＬＫ１、３に対するリフレッシュ動作が禁止される。
オア回路ＯＲ１は、パーシャル設定信号ＰＳＥＴ０またはＰＳＥＴ１が高論理レベルのとき、すなわち、パーシャルリフレッシュ領域ＰＲＥＦＡが”ＡＬＬ”以外のときに、高論理レベルを出力する。アンド回路ＡＮＤ３は、パーシャルリフレッシュ領域ＰＲＥＦＡが”ＡＬＬ”以外に設定され、リフレッシュアドレス信号ＲＲＡＤ５が高論理レベルのとき、リフレッシュ要求信号ＲＲＥＱＺをマスクするために高論理レベルを出力する。すなわち、パーシャルリフレッシュ領域ＰＲＥＦＡが”１／２”または”１／４”を含むとき、メモリブロックＢＬＫ２、３に対するリフレッシュ動作が禁止される。
ノアゲートＮＯＲは、アンド回路ＡＮＤ２またはＡＮＤ３からの高論理レベルに応答してリフレッシュイネーブル信号ＲＥＮＺを低論理レベルに非活性化し、アンド回路ＡＮＤ２およびＡＮＤ３からの低論理レベルに応答してリフレッシュイネーブル信号ＲＥＮＺを高論理レベルに活性化する。アンド回路ＡＮＤ４は、リフレッシュイネーブル信号ＲＥＮＺの活性化中に、アンド回路ＡＮＤ１を介して供給されるリフレッシュ要求信号ＲＲＥＱ０Ｚをリフレッシュ要求信号ＲＲＥＱＺとして出力する。また、アンド回路ＡＮＤ４は、リフレッシュイネーブル信号ＲＥＮＺの非活性化中に、リフレッシュ要求信号ＲＲＥＱ０Ｚに応答するリフレッシュ要求信号ＲＲＥＱＺの出力をマスクする。オアゲートＯＲ、アンド回路ＡＮＤ２−３およびノア回路ＮＯＲにより、図４に示した”１／２”状態および”１／４”状態における白抜きのメモリブロックＢＬＫのリフレッシュ動作がマスクされる。
図９は、第２の実施形態のメモリＭＥＭの動作を示している。この実施形態では、リフレッシュアドレスカウンタ２８Ａは、リフレッシュ要求信号ＲＲＥＱ０Ｚに応答してリフレッシュアドレス信号ＲＲＡＤ０−５を順次更新する。その他の動作は、第１の実施形態（図６）と同じである。第１の実施形態と同様に、リフレッシュアドレス信号ＲＲＡＤ０−５は、リフレッシュ要求信号ＲＲＥＱ０Ｚに対応する内部ロウアドレス信号ＩＲＡＤ（リフレッシュアドレス）がメモリコア３８に供給された後に更新される。
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、パーシャル設定信号ＰＳＥＴ０−１およびリフレッシュアドレス信号ＲＲＡＤ４−５に応じて、基準リフレッシュ要求信号ＲＲＥＱ０Ｚの一部のパルスをマスクし、マスクしない残りのパルスをリフレッシュ要求信号ＲＲＥＱＺとして出力する。これにより、リフレッシュ要求信号ＲＲＥＱＺに応答して、パーシャル設定信号ＰＳＥＴ０−１に応じたメモリブロックＢＬＫ（＝パーシャルリフレッシュ領域ＰＲＥＦＡ）のみのリフレッシュ動作を順次に実行できる。
図１０は、本発明の第３の実施形態を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第1の実施形態のフィルタ回路ＦＬＴと、分周器１８およびリフレッシュアドレスカウンタ２８の間に同期回路ＳＹＮＣが形成されている。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリＭＥＭは、例えば擬似ＳＲＡＭタイプのＦＣＲＡＭ（Fast Cycle RAM）である。例えば、本実施形態のシステムＳＹＳは、図２と同じ構成である。パーシャルリフレッシュ領域ＰＲＥＦＡは、図４と同じである。
図１１は、図１０に示したモードレジスタ１２、フィルタ回路ＦＬＴおよび同期回路ＳＹＮＣの詳細を示している。モードレジスタ１２およびフィルタ回路ＦＬＴは、第１の実施形態（図３）と同じである。
同期回路ＳＹＮＣは、パーシャル設定信号ＰＳＥＴ０を出力するために直列に接続された一対のマスタスレーブフリップフロップＭＳＦ／Ｆと、パーシャル設定信号ＰＳＥＴ１を出力するために直列に接続された一対のマスタスレーブフリップフロップＭＳＦ／Ｆを有している。各フリップフロップＭＳＦ／Ｆは、リフレッシュ要求信号ＲＲＥＱ０Ｚが高論理レベルの期間に入力信号を受け、リフレッシュ要求信号ＲＲＥＱ０Ｚの立ち下がりエッジに同期して受けた入力信号の値をラッチし、ラッチした値を出力する。
前段のフリップフロップＭＳＦ／Ｆは、アンド回路ＡＮＤからのパーシャル設定信号ＰＳ００、ＰＳ０１をラッチし、ラッチした値をパーシャル設定信号ＬＰＳ０、ＬＰＳ１として出力する。後段のフリップフロップＭＳＦ／Ｆは、パーシャル設定信号ＬＰＳ０、ＬＰＳ１をラッチし、ラッチした値をパーシャル設定信号ＰＳＥＴ０−１として出力する。このように、パーシャル設定信号ＰＳＥＴ０−１は、リフレッシュ要求信号ＲＲＥＱ０Ｚ（＝ＲＲＥＱＺ）に同期して出力される。
図１２は、図１１に示したモードレジスタ１２、フィルタ回路ＦＬＴおよび同期回路ＳＹＮＣの動作を示している。ラッチＬＴの出力（ＰＳ０、ＰＳ１）までの波形は、第１の実施形態（図５）と同じである。この例では、オールリフレッシュ信号ＡＲＥＦＸの立ち上がりエッジとほぼ同じタイミングでリフレッシュ要求信号ＲＲＥＱ０Ｚが発生する。モードレジスタ設定コマンドＭＲＳのメモリＭＥＭへの供給タイミングと、リフレッシュ要求信号ＲＲＥＱ０Ｚの発生タイミングとは、非同期であるため、図１２に示した状態は、所定の確率で発生する。
前段のフリップフロップＭＳＦ／Ｆは、リフレッシュ要求信号ＲＲＥＱ０Ｚの立ち下がりエッジに同期してパーシャル設定信号ＰＳ０−１が”ＡＬＬ”から”１／４”に変化するタイミングで動作する。このため、フリップフロップＭＳＦ／Ｆは、”ＡＬＬ”または”１／４”を示すパーシャル設定信号ＬＰＳ０−１を出力する（図１２（ａ））。次のリフレッシュ要求信号ＲＲＥＱ０Ｚの立ち下がりエッジに同期して前段のフリップフロップＭＳＦ／Ｆは、”１／４”を示すパーシャル設定信号ＬＰＳ０−１を出力し（図１２（ｂ））、後段のフリップフロップＭＳＦ／Ｆは、”ＡＬＬ”または”１／４”を示すパーシャル設定信号ＰＳＥＴ０−１を出力する（図１２（ｄ））。
次のリフレッシュ要求信号ＲＲＥＱ０Ｚの立ち下がりエッジに同期して後段のフリップフロップＭＳＦ／Ｆは、”１／４”を示すパーシャル設定信号ＰＳＥＴ０−１を出力する（図１２（ｄ））。これにより、パーシャルリフレッシュ領域ＰＲＥＦＡは、モードレジスタ設定コマンドＭＲＳから３つめのリフレッシュ要求信号ＲＲＥＱ０Ｚに応答して”１／４”に設定される。３つのリフレッシュ要求信号ＲＲＥＱ０Ｚの発生に必要な期間は、例えば３０μｓである。メモリセルＭＣがデータを保持するために必要なリフレッシュ動作の最大周期は、例えば、３２ｍｓである。このため、リフレッシュ動作の３０μｓの遅れは、メモリ動作に影響しない。
このように、パーシャル設定信号ＰＳＥＴ０−１は、リフレッシュ要求信号ＲＲＥＱ０Ｚに同期して、リフレッシュ要求信号ＲＲＥＱ０Ｚ、ＲＲＥＱＺのパルスの出力後に変更される。このため、リフレッシュ要求信号ＲＲＥＱＺのパルスの出力中に、パーシャル設定信号ＰＳＥＴ０−１が切り替わることを防止でき、切り替わりによりリフレッシュ要求信号ＲＲＥＱＺのパルスの出力が途中で停止することを防止できる。リフレッシュ要求信号ＲＲＥＱＺのパルス幅が短い場合、動作制御回路２６は、リフレッシュ要求信号ＲＲＥＱＺを正しく受信できず、正しいリフレッシュ動作が実行できないおそれがある。
なお、リフレッシュアドレスカウンタ２８は、第１の実施形態と同様に、リフレッシュ要求信号ＲＲＥＱＺに対応する内部ロウアドレス信号ＩＲＡＤがメモリコア３８に供給された後に、リフレッシュアドレス信号ＲＲＡＤを更新する。さらに、この実施形態では、リフレッシュアドレス信号ＲＲＡＤは、パーシャル設定信号ＰＳＥＴ０−１が切り替えられた後に更新される（図１２（ｅ））。これにより、リフレッシュ要求信号ＲＲＥＱ０Ｚ、ＲＲＥＱＺに対応するリフレッシュアドレス信号ＲＲＡＤがずれることを防止できる。
以上、第３の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、リフレッシュ要求信号ＲＲＥＱ０Ｚの発生に対して非同期で発生するパーシャルリフレッシュ領域ＰＲＥＦＡの変更を、リフレッシュ要求信号ＲＲＥＱ０Ｚに同期させることにより、分周器１８の切り替え動作中にリフレッシュ領域ＰＲＥＦＡが変更されることを防止できる。換言すれば、パーシャル設定信号ＰＳＥＴ０−１を、常にリフレッシュ要求信号ＲＲＥＱ０Ｚの発生タイミングの後に切り替えることで、パーシャル設定信号ＰＳＥＴ０−１の切り替えタイミングと、リフレッシュ要求信号ＲＲＥＱＺの発生タイミングが重なることを防止できる。この結果、分周器１８から出力されるリフレッシュ要求信号ＲＲＥＱＺのパルス幅が狭くなることを防止でき、メモリＭＥＭの誤動作を防止できる。
図１３は、本発明の第４の実施形態を示している。第１、第２および第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第２の実施形態のフィルタ回路ＦＬＴとリフレッシュ選択回路４０Ａの間に、第３の実施形態と同じ同期回路ＳＹＮＣが形成されている。その他の構成は、第２の実施形態と同じである。すなわち、半導体メモリＭＥＭは、例えば擬似ＳＲＡＭタイプのＦＣＲＡＭ（Fast Cycle RAM）である。例えば、本実施形態のシステムＳＹＳは、図２と同じ構成である。パーシャルリフレッシュ領域ＰＲＥＦＡは、図４と同じである。
この実施形態では、リフレッシュ要求信号ＲＲＥＱ０Ｚの発生に対して非同期で発生するパーシャルリフレッシュ領域ＰＲＥＦＡの変更を、リフレッシュ要求信号ＲＲＥＱ０Ｚに同期させることにより、リフレッシュ選択回路４０Ａの動作中にリフレッシュ領域ＰＲＥＦＡが変更されることを防止できる。換言すれば、パーシャル設定信号ＰＳＥＴ０−１を、常にリフレッシュ要求信号ＲＲＥＱ０Ｚの発生タイミングの後に切り替えることで、パーシャル設定信号ＰＳＥＴ０−１の切り替えタイミングと、リフレッシュ要求信号ＲＲＥＱＺの発生タイミングが重なることを防止できる。
一方、パーシャル設定信号ＰＳＥＴ０−１の切り替えタイミングと、リフレッシュ要求信号ＲＲＥＱＺの発生タイミングが重なると、リフレッシュ要求信号ＲＲＥＱＺの出力が途中で停止する場合がある。この場合、リフレッシュ要求信号ＲＲＥＱＺのパルス幅が短くなり、動作制御回路２６は、リフレッシュ要求信号ＲＲＥＱＺを正しく受信できず、正しいリフレッシュ動作が実行できないおそれがある。具体的には、図８に示したリフレッシュ選択回路４０Ａでは、リフレッシュアドレス信号ＲＲＡＤ４−５の少なくとも一方が高論理レベルのとき、すなわち、リフレッシュブロックＲＥＦＢＬＫがメモリブロックＢＬＫ１−３のいずれかのとき、パーシャルリフレッシュ領域ＰＲＥＦＡが”ＡＬＬ”から”１／４”に変化すると、リフレッシュ要求信号ＲＲＥＱＺのパルスが途中で停止する場合がある。より詳細には、”ＡＬＬ”から”１／４”への変化により、図８に示したアンド回路ＡＮＤ２またはＡＮＤ３の出力が、リフレッシュ要求信号ＲＲＥＱ０Ｚに活性化中に高論理レベルに変化すると、リフレッシュイネーブル信号ＲＥＮＺが非活性化する。この場合、アンド回路ＡＮＤ４は、リフレッシュ要求信号ＲＲＥＱＺの出力を途中で停止する。以上、第４の実施形態においても、上述した第１、第２および第３の実施形態と同様の効果を得ることができる。
図１４は、本発明の第５の実施形態を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第２の実施形態のモードレジスタ１２およびリフレッシュ選択回路４０Ａの代わりにモードレジスタ１２Ｄおよびリフレッシュ選択回路４０Ｄが形成されている。その他の構成は、第２の実施形態と同じである。すなわち、半導体メモリＭＥＭは、例えば擬似ＳＲＡＭタイプのＦＣＲＡＭ（Fast Cycle RAM）である。例えば、本実施形態のシステムＳＹＳは、図２と同じ構成である。但し、パーシャルリフレッシュ領域ＰＲＥＦＡは、図４と異なる。
モードレジスタ１２Ｄは、パーシャル設定信号ＰＳＥＴ０−１とともに、パーシャルリフレッシュ領域ＰＲＥＦＡを入れ替えるためのパーシャル選択信号ＰＳＥＬ４−５を出力する。このために、モードレジスタ１２Ｄは、パーシャル選択信号ＰＳＥＬ４−５の論理値を設定するために、第１および第２の実施形態より２ビット多いコラムアドレス信号ＣＡＤを受ける。
リフレッシュ選択回路４０Ｄは、パーシャル設定信号ＰＳＥＴ０−１およびパーシャル選択信号４−５に応じて、パーシャルリフレッシュ領域ＰＲＥＦＡを認識し、パーシャルリフレッシュ領域ＰＲＥＦＡに対応するリフレッシュ要求信号ＲＲＥＱ０Ｚのみに同期してリフレッシュ要求信号ＲＲＥＱＺを出力する。
図１５は、図１４に示したリフレッシュ選択回路４０Ｄの詳細を示している。リフレッシュ選択回路４０Ｄは、アンド回路ＡＮＤ２、ＡＮＤ３の入力にそれぞれ接続された論理ゲートＥＯＲ１、ＥＯＲ２を有している。論理ゲートＥＯＲ１は、ロウアドレス信号ＲＲＡＤ４とパーシャル選択信号ＰＳＥＬ４の排他的論理和を演算する。論理ゲートＥＯＲ２は、ロウアドレス信号ＲＲＡＤ５とパーシャル選択信号ＰＳＥＬ５の排他的論理和を演算する。その他の構成は、第２の実施形態のリフレッシュ選択回路４０Ａ（図８）と同じである。
図１６は、第４の実施形態のパーシャルリフレッシュ領域ＰＲＥＦＡを示している。網掛けで示したメモリブロックＢＬＫは、リフレッシュ動作が実行されるパーシャルリフレッシュ領域ＰＲＥＦＡである。白抜きで示したメモリブロックＢＬＫでは、リフレッシュ動作が禁止される。
この実施形態では、パーシャルリフレッシュ領域ＰＲＥＦＡが”１／２”に設定されているとき、パーシャルリフレッシュ領域ＰＲＥＦＡは、パーシャル選択信号ＰＳＥＬ５の論理と同じ論理を有するリフレッシュアドレス信号ＲＲＡＤ５が割り当てられているメモリブロックＢＬＫに設定される。例えば、パーシャル選択信号ＰＳＥＬ４がＬレベルのとき、パーシャルリフレッシュ領域ＰＲＥＦＡは、メモリブロックＢＬＫ０−１に設定される。
同様に、パーシャルリフレッシュ領域ＰＲＥＦＡが”１／４” に設定されているとき、パーシャルリフレッシュ領域ＰＲＥＦＡは、パーシャル選択信号ＰＳＥＬ４−５の論理と同じ論理を有するリフレッシュアドレス信号ＲＲＡＤ４−５が割り当てられているメモリブロックＢＬＫに設定される。例えば、パーシャル選択信号ＰＳＥＬ４−５がＨレベル、Ｌレベルのとき、パーシャルリフレッシュ領域ＰＲＥＦＡは、メモリブロックＢＬＫ１に設定される。
以上、第５の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、パーシャルリフレッシュ領域ＰＲＥＦＡを入れ替え可能なメモリＭＥＭにおいて、必要なリフレッシュ動作がマスクされることを防止でき、メモリセルＭＣに保持されたデータが消失することを防止できる。すなわち、メモリＭＥＭの誤動作を防止できる。
図１７は、本発明の第６の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、モードレジスタ１２のラッチＬＴ（図３）に設定される値（パーシャルリフレッシュ領域ＰＲＥＦＡ）は、アドレス信号ＣＡＤではなく、専用のパーシャル設定端子ＰＳＥＴを介して供給される。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリＭＥＭは、例えば擬似ＳＲＡＭタイプのＦＣＲＡＭ（Fast Cycle RAM）である。例えば、本実施形態のシステムＳＹＳは、パーシャル設定端子ＰＳＥＴにパーシャル設定信号（外部入力）を供給する信号線を有することを除き図２と同じ構成である。パーシャルリフレッシュ領域ＰＲＥＦＡは、図４と同じである。以上、第６の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
なお、上述した第３および第４の実施形態では、同期回路ＳＹＮＣに形成されるマスタスレーブフリップフロップＭＳＦ／Ｆを、リフレッシュ要求信号ＲＲＥＱ０Ｚに同期して動作する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、図１８に示すように、フリップフロップＭＳＦ／Ｆを発振信号ＯＳＣに同期して動作してもよい。
図１９は、図１８に示したードレジスタ１２、フィルタ回路ＦＬＴおよび同期回路ＳＹＮＣの動作を示している。発振信号ＯＳＣの周期は、例えば１μｓであり、リフレッシュ要求信号ＲＲＥＱ０Ｚの周期（１０μｓ）の１０分の１である。このため、フィルタ回路ＦＬＴ２は、２つめのリフレッシュ要求信号ＲＲＥＱ０Ｚが発生する前に、パーシャル設定信号ＰＳＥＴ０−１を”１／４”に設定できる。
上述した実施形態では、本発明を擬似ＳＲＡＭタイプのＦＣＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、セルフリフレッシュモードを有するＤＲＡＭに適用してもよい。この場合、ＤＲＡＭは、クロック非同期式またはクロック同期式のいずれでもよい。
上述した実施形態では、システムＳＹＳを、システムインパッケージＳｉＰをシステム基板ＳＢＲＤに実装することにより構成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、システムＳＹＳを、少なくともＣＰＵ、メモリコントローラＭＣＮＴ、フラッシュコントローラＦＣＮＴを含むＳｏＣ（System on Chip）をシステム基板ＳＢＲＤに実装することにより構成してもよい。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
ダイナミックメモリセルを有する複数のメモリブロックと、
前記各メモリブロックに対するリフレッシュ動作の許可／禁止を示すパーシャルリフレッシュ情報が外部入力に応じて設定され、設定されたパーシャルリフレッシュ情報をパーシャル設定信号として出力するリフレッシュ設定回路と、
前記パーシャル設定信号により許可が示されているメモリブロックに対応するリフレッシュ要求信号を周期的に出力するリフレッシュ要求生成回路と、
リフレッシュ動作が実行されるメモリセルを示すリフレッシュアドレス信号を、前記リフレッシュ要求信号に応答して生成するリフレッシュアドレスカウンタと、
前記リフレッシュ要求信号に応答して前記メモリブロックのいずれかのリフレッシュ動作を実行する動作制御回路と、
前記パーシャルリフレッシュ情報が前記外部入力により変更されている間に、前記リフレッシュ設定回路からの前記パーシャル設定信号をマスクし、全てのメモリブロックのリフレッシュ動作を許可することを示すパーシャル設定信号を前記リフレッシュ要求生成回路に出力するフィルタ回路とを備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
前記リフレッシュ要求生成回路は、
基準リフレッシュ要求信号を周期的に生成するリフレッシュ生成回路と、
前記基準リフレッシュ要求信号の周波数を、前記パーシャル設定信号の値に応じて分周し、分周した信号を前記リフレッシュ要求信号として出力する分周器とを備え、
前記リフレッシュアドレスカウンタは、前記リフレッシュアドレス信号の少なくとも１ビットの論理を前記パーシャル設定信号に応じて固定することを特徴とする半導体メモリ。
（付記３）
付記１記載の半導体メモリにおいて、
前記リフレッシュ要求生成回路は、
基準リフレッシュ要求を周期的に生成するリフレッシュ生成回路と、
前記基準リフレッシュ要求信号の一部のパルスを、前記パーシャル設定信号および前記リフレッシュアドレス信号に応じてマスクし、マスクしない残りのパルスを前記リフレッシュ要求信号として出力するリフレッシュ選択回路とを備えていることを特徴とする半導体メモリ。
（付記４）
付記１記載の半導体メモリにおいて、
前記フィルタ回路からのパーシャル設定信号を、前記基準リフレッシュ要求信号に同期させ、前記リフレッシュ要求生成回路に出力する同期回路を備えていることを特徴とする半導体メモリ。
（付記５）
付記４記載の半導体メモリにおいて、
前記同期回路は、前記パーシャル設定信号を前記基準リフレッシュ要求信号に同期して順次にラッチするために直列に接続された一対のフリップフロップを備えていることを特徴とする半導体メモリ。
（付記６）
付記４記載の半導体メモリにおいて、
前記同期回路は、前記リフレッシュアドレスカウンタが前記リフレッシュ要求信号に応答してリフレッシュアドレス信号を切り替える前に、前記パーシャル設定信号を出力することを特徴とする半導体メモリ。
（付記７）
付記１記載の半導体メモリにおいて、
半導体メモリの動作仕様が外部入力に応じて設定されるモードレジスタを備え、
前記リフレッシュ設定回路は、前記モードレジスタ内に形成されることを特徴とする半導体メモリ。
（付記８）
付記１記載の半導体メモリにおいて、
前記パーシャルリフレッシュ情報を前記外部入力として受ける専用の端子を備えていることを特徴とする半導体メモリ。
（付記９）
半導体メモリと、半導体メモリへのアクセス要求を出力するコントローラとを備えたシステムであって、
前記半導体メモリは、
ダイナミックメモリセルを有する複数のメモリブロックと、
前記各メモリブロックに対するリフレッシュ動作の許可／禁止を示すパーシャルリフレッシュ情報が外部入力に応じて設定され、設定されたパーシャルリフレッシュ情報をパーシャル設定信号として出力するリフレッシュ設定回路と、
前記パーシャル設定信号により許可が示されているメモリブロックに対応するリフレッシュ要求信号を周期的に出力するリフレッシュ要求生成回路と、
リフレッシュ動作が実行されるメモリセルを示すリフレッシュアドレス信号を、前記リフレッシュ要求信号に応答して生成するリフレッシュアドレスカウンタと、
前記リフレッシュ要求信号に応答して前記メモリブロックのいずれかのリフレッシュ動作を実行する動作制御回路と、
前記パーシャルリフレッシュ情報が前記外部入力により変更されている間に、前記リフレッシュ設定回路からの前記パーシャル設定信号をマスクし、全てのメモリブロックのリフレッシュ動作を許可することを示すパーシャル設定信号を前記リフレッシュ要求生成回路に出力するフィルタ回路とを備え、
前記コントローラは、前記半導体メモリにパーシャルリフレッシュ情報を設定することを特徴とするシステム。
（付記１０）
付記９記載のシステムにおいて、
前記リフレッシュ要求生成回路は、
基準リフレッシュ要求信号を周期的に生成するリフレッシュ生成回路と、
前記基準リフレッシュ要求信号の周波数を、前記パーシャル設定信号の値に応じて分周し、分周した信号を前記リフレッシュ要求信号として出力する分周器とを備え、
前記リフレッシュアドレスカウンタは、前記リフレッシュアドレス信号の少なくとも１ビットの論理を前記パーシャル設定信号に応じて固定することを特徴とするシステム。
（付記１１）
付記９記載のシステムにおいて、
前記リフレッシュ要求生成回路は、
基準リフレッシュ要求を周期的に生成するリフレッシュ生成回路と、
前記基準リフレッシュ要求信号の一部のパルスを、前記パーシャル設定信号および前記リフレッシュアドレス信号に応じてマスクし、マスクしない残りのパルスを前記リフレッシュ要求信号として出力するリフレッシュ選択回路とを備えていることを特徴とするシステム。
（付記１２）
付記９記載のシステムにおいて、
前記半導体メモリは、前記フィルタ回路からのパーシャル設定信号を、前記基準リフレッシュ要求信号に同期させ、前記リフレッシュ要求生成回路に出力する同期回路を備えていることを特徴とするシステム。
（付記１３）
付記１２記載のシステムにおいて、
前記同期回路は、前記パーシャル設定信号を前記基準リフレッシュ要求信号に同期して順次にラッチするために直列に接続された一対のフリップフロップを備えていることを特徴とするシステム。
（付記１４）
付記１２記載のシステムにおいて、
前記同期回路は、前記リフレッシュアドレスカウンタが前記リフレッシュ要求信号に応答してリフレッシュアドレス信号を切り替える前に、前記パーシャル設定信号を出力することを特徴とするシステム。
（付記１５）
付記９記載のシステムにおいて、
前記半導体メモリは、動作仕様が外部入力に応じて設定されるモードレジスタを備え、
前記リフレッシュ設定回路は、前記モードレジスタ内に形成されることを特徴とするシステム。
（付記１６）
付記９記載のシステムにおいて、
前記半導体メモリは、前記パーシャルリフレッシュ情報を前記外部入力として受ける専用の端子を備えていることを特徴とするシステム。
（付記１７）
ダイナミックメモリセルを有する複数のメモリブロックで構成され、外部からのアクセス要求信号および内部で生成されるリフレッシュ要求信号に応答して動作する半導体メモリの動作方法であって、
前記各メモリブロックに対するリフレッシュ動作の許可／禁止を示すパーシャルリフレッシュ情報を外部入力に応じて設定し、設定したパーシャルリフレッシュ情報をパーシャル設定信号として出力し、
前記パーシャル設定信号により許可が示されているメモリブロックに対応するリフレッシュ要求信号を周期的に出力し、
リフレッシュ動作が実行されるメモリセルを示すリフレッシュアドレス信号を、前記リフレッシュ要求信号に応答して生成し、
前記リフレッシュ要求信号に応答して前記メモリブロックのいずれかのリフレッシュ動作を実行し、
前記パーシャルリフレッシュ情報が前記外部入力により変更されている間に、全てのメモリブロックのリフレッシュ動作を許可するために、前記パーシャル設定信号をマスクすることを特徴とする半導体メモリの動作方法。
（付記１８）
付記１７記載の半導体メモリの動作方法において、
基準リフレッシュ要求信号を周期的に生成し、
前記基準リフレッシュ要求信号の周波数を、前記パーシャル設定信号の値に応じて分周し、分周した信号を前記リフレッシュ要求信号として出力し、
前記リフレッシュアドレス信号の少なくとも１ビットの論理を前記パーシャル設定信号に応じて固定することを特徴とする半導体メモリの動作方法。
（付記１９）
付記１７記載の半導体メモリの動作方法において、
基準リフレッシュ要求を周期的に生成し、
前記基準リフレッシュ要求信号の一部のパルスを、前記パーシャル設定信号および前記リフレッシュアドレス信号に応じてマスクし、
マスクしない残りのパルスを前記リフレッシュ要求信号として出力することを特徴とする半導体メモリの動作方法。
（付記２０）
付記１７記載の半導体メモリの動作方法において、
前記パーシャル設定信号を、前記基準リフレッシュ要求信号に同期させることを特徴とする半導体メモリの動作方法。
（付記２１）
付記２０記載の半導体メモリの動作方法において、
前記パーシャル設定信号を前記基準リフレッシュ要求信号に同期して順次にラッチすることを特徴とする半導体メモリの動作方法。
（付記２２）
付記２０記載の半導体メモリの動作方法において、
前記リフレッシュ要求信号に応答してリフレッシュアドレス信号を切り替える前に、前記パーシャル設定信号を出力することを特徴とする半導体メモリの動作方法。
（付記２３）
付記１７記載の半導体メモリの動作方法において、
前記パーシャルリフレッシュ情報を、半導体メモリの動作仕様が設定されるモードレジスタに設定することを特徴とする半導体メモリの動作方法。
（付記２４）
付記１７記載の半導体メモリの動作方法において、
前記パーシャルリフレッシュ情報を前記外部入力として専用の端子で受けることを特徴とする半導体メモリの動作方法。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
本発明は、ダイナミックメモリセルを有する半導体メモリおよびシステムに適用可能である。
第１の実施形態の半導体メモリを示すブロック図である。 第１の実施形態のシステムを示すブロック図である。 図１に示したモードレジスタおよびフィルタ回路の詳細を示す回路図である。 第１の実施形態のパーシャルリフレッシュ領域を示す説明図である。 図３に示したモードレジスタおよびフィルタ回路の動作を示すタイミング図である。 第１の実施形態のメモリの動作を示すタイミング図である。 第２の実施形態の半導体メモリを示すブロック図である。 図７に示したリフレッシュ選択回路の詳細を示す回路図である。 第２の実施形態のメモリの動作を示すタイミング図である。 第３の実施形態の半導体メモリを示すブロック図である。 図１０に示したモードレジスタ、フィルタ回路および同期回路の詳細を示す回路図である。 図１１に示したモードレジスタ、フィルタ回路および同期回路の動作を示すタイミング図である。 第４の実施形態の半導体メモリを示すブロック図である。 第５の実施形態の半導体メモリを示すブロック図である。 図１４に示したリフレッシュ選択回路の詳細を示す回路図である。 第４の実施形態のパーシャルリフレッシュ領域を示す説明図である。 第６の実施形態の半導体メモリを示すブロック図である。 モードレジスタの別の例を示す回路図である。 図１８に示したードレジスタ、フィルタ回路および同期回路の動作を示すタイミング図である。
符号の説明
１０‥コマンドデコーダ；１２、１２Ｄ‥モードレジスタ；１４‥発振器；１６、１８‥分周器；２０‥ヒューズ回路；２２‥テスト回路；２４‥セレクタ；２６‥動作制御回路；２８‥リフレッシュアドレスカウンタ；３０‥アドレスバッファ／ラッチ；３２‥アドレスセレクタ；３４‥データ入出力バッファ；３６‥データ制御回路；３８‥メモリコア；４０Ａ、４０Ｄ‥リフレッシュ選択回路；ＡＲＢ‥アービタ；ＢＬＫ０−３‥メモリブロック；ＦＬＴ‥フィルタ回路；ＭＥＭ‥メモリ；ＳＹＮＣ‥同期回路；ＳＹＳ‥システム

Claims (10)

  1. ダイナミックメモリセルを有する複数のメモリブロックと、
    前記各メモリブロックに対するリフレッシュ動作の許可／禁止を示すパーシャルリフレッシュ情報が外部入力に応じて設定され、設定されたパーシャルリフレッシュ情報をパーシャル設定信号として出力するリフレッシュ設定回路と、
    前記パーシャル設定信号により許可が示されているメモリブロックに対応するリフレッシュ要求信号を周期的に出力するリフレッシュ要求生成回路と、
    リフレッシュ動作が実行されるメモリセルを示すリフレッシュアドレス信号を、前記リフレッシュ要求信号に応答して生成するリフレッシュアドレスカウンタと、
    前記リフレッシュ要求信号に応答して前記メモリブロックのいずれかのリフレッシュ動作を実行する動作制御回路と、
    前記パーシャルリフレッシュ情報が前記外部入力により変更されている間に、前記リフレッシュ設定回路からの前記パーシャル設定信号を変更し、その代わりに、全てのメモリブロックのリフレッシュ動作を許可することを示すパーシャル設定信号を前記リフレッシュ要求生成回路に出力するフィルタ回路とを備えていることを特徴とする半導体メモリ。
  2. 請求項１記載の半導体メモリにおいて、
    前記リフレッシュ要求生成回路は、
    基準リフレッシュ要求信号を周期的に生成するリフレッシュ生成回路と、
    前記基準リフレッシュ要求信号の周波数を、前記パーシャル設定信号の値に応じて分周し、分周した信号を前記リフレッシュ要求信号として出力する分周器とを備え、
    前記リフレッシュアドレスカウンタは、前記リフレッシュアドレス信号の少なくとも１ビットの論理を前記パーシャル設定信号に応じて固定することを特徴とする半導体メモリ。
  3. 請求項１記載の半導体メモリにおいて、
    前記リフレッシュ要求生成回路は、
    基準リフレッシュ要求信号を周期的に生成するリフレッシュ生成回路と、
    前記基準リフレッシュ要求信号の一部のパルスを、前記パーシャル設定信号および前記リフレッシュアドレス信号に応じてマスクし、マスクしない残りのパルスを前記リフレッシュ要求信号として出力するリフレッシュ選択回路とを備えていることを特徴とする半導体メモリ。
  4. 請求項２記載の半導体メモリにおいて、
    前記フィルタ回路からのパーシャル設定信号を、前記基準リフレッシュ要求信号に同期させ、前記リフレッシュ要求生成回路に出力する同期回路を備えていることを特徴とする半導体メモリ。
  5. 請求項４記載の半導体メモリにおいて、
    前記同期回路は、前記パーシャル設定信号を前記基準リフレッシュ要求信号に同期して順次にラッチするために直列に接続された一対のフリップフロップを備えていることを特徴とする半導体メモリ。
  6. 請求項４記載の半導体メモリにおいて、
    前記同期回路は、前記リフレッシュアドレスカウンタが前記リフレッシュ要求信号に応答してリフレッシュアドレス信号を切り替える前に、前記パーシャル設定信号を出力することを特徴とする半導体メモリ。
  7. 請求項１記載の半導体メモリにおいて、
    半導体メモリの動作仕様が外部入力に応じて設定されるモードレジスタを備え、
    前記リフレッシュ設定回路は、前記モードレジスタ内に形成されることを特徴とする半導体メモリ。
  8. 請求項１記載の半導体メモリにおいて、
    前記パーシャルリフレッシュ情報を前記外部入力として受ける専用の端子を備えていることを特徴とする半導体メモリ。
  9. 半導体メモリと、半導体メモリへのアクセス要求を出力するコントローラとを備えたシステムであって、
    前記半導体メモリは、
    ダイナミックメモリセルを有する複数のメモリブロックと、
    前記各メモリブロックに対するリフレッシュ動作の許可／禁止を示すパーシャルリフレッシュ情報が外部入力に応じて設定され、設定されたパーシャルリフレッシュ情報をパーシャル設定信号として出力するリフレッシュ設定回路と、
    前記パーシャル設定信号により許可が示されているメモリブロックに対応するリフレッシュ要求信号を周期的に出力するリフレッシュ要求生成回路と、
    リフレッシュ動作が実行されるメモリセルを示すリフレッシュアドレス信号を、前記リフレッシュ要求信号に応答して生成するリフレッシュアドレスカウンタと、
    前記リフレッシュ要求信号に応答して前記メモリブロックのいずれかのリフレッシュ動作を実行する動作制御回路と、
    前記パーシャルリフレッシュ情報が前記外部入力により変更されている間に、前記リフレッシュ設定回路からの前記パーシャル設定信号を変更し、その代わりに、全てのメモリブロックのリフレッシュ動作を許可することを示すパーシャル設定信号を前記リフレッシュ要求生成回路に出力するフィルタ回路とを備え、
    前記コントローラは、前記半導体メモリにパーシャルリフレッシュ情報を設定することを特徴とするシステム。
  10. ダイナミックメモリセルを有する複数のメモリブロックで構成され、外部からのアクセス要求信号および内部で生成されるリフレッシュ要求信号に応答して動作する半導体メモリの動作方法であって、
    前記各メモリブロックに対するリフレッシュ動作の許可／禁止を示すパーシャルリフレッシュ情報を外部入力に応じてリフレッシュ設定回路に設定し、設定したパーシャルリフレッシュ情報をパーシャル設定信号として前記リフレッシュ設定回路から出力し、
    前記パーシャル設定信号により許可が示されているメモリブロックに対応するリフレッシュ要求信号を周期的に出力し、
    リフレッシュ動作が実行されるメモリセルを示すリフレッシュアドレス信号を、前記リフレッシュ要求信号に応答して生成し、
    前記リフレッシュ要求信号に応答して前記メモリブロックのいずれかのリフレッシュ動作を実行し、
    前記パーシャルリフレッシュ情報が前記外部入力により変更されている間に、前記リフレッシュ設定回路からの前記パーシャル設定信号を変更し、その代わりに、全てのメモリブロックのリフレッシュ動作を許可することを示すパーシャル設定信号を出力することを特徴とする半導体メモリの動作方法。
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