JP4516483B2 - 半導体記憶装置及び情報処理システム - Google Patents

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Description

本発明は、半導体記憶装置及び情報処理システムに関し、特に、擬似ＳＲＡＭ（Static Random Access Memory）に用いて好適なものである。
半導体記憶装置の１つである擬似ＳＲＡＭは、データを記憶するためのメモリセルがＤＲＡＭ（Dynamic Random Access Memory）と同様のセルで構成され、かつ外部インタフェースがＳＲＡＭと互換性をもつメモリである。擬似ＳＲＡＭは、ＳＲＡＭに比べて大容量でビットコストが低いというＤＲＡＭの特徴、及びＳＲＡＭと同等の使いやすさを有しており、大容量化及びシステム設計の容易化を実現している。例えば、ローパワー（低消費電力）擬似ＳＲＡＭは、例えば携帯電話やＰＤＡ（Personal Digital Assistants）のメモリ（ＲＡＭ）として利用されている。
図１１は、従来の擬似ＳＲＡＭ１１１の構成を示すブロック図である。擬似ＳＲＡＭ１１１は、メモリセルアレイ１１２、アレイ制御回路１１３、リフレッシュ制御回路１１４、チップ制御回路１１５、アドレスデコーダ１１６、データ信号制御回路１１７、及びインタフェース回路１１８を有する。
メモリセルアレイ１１２は、ロー方向及びコラム方向に関してアレイ状に配置された複数のメモリセルで構成される。各メモリセルは、上述したようにＤＲＡＭと同様の１Ｔ−１Ｃ型（１トランジスタ１キャパシタ型）メモリセルである。アレイ制御回路１１３は、メモリセルアレイ１１２内のメモリセルに対してデータ読み出し（リード）動作、データ書き込み（ライト）動作、及びリフレッシュ動作を行う。
リフレッシュ制御回路１１４は、内部に備えるタイマーの値に応じて、メモリセルに記憶されているデータを保持するために必要なリフレッシュ動作の要求を出力する。
チップ制御回路１１５は、インタフェース回路１１８を介して供給される外部からのコマンド信号（外部コマンド）ＣＭＤをデコードし、そのデコード結果やリフレッシュ制御回路１１４からのリフレッシュ要求に基づく制御信号をアレイ制御回路１１３に出力する。コマンド信号ＣＭＤは、後述するようにチップイネーブル信号／ＣＥ、アドレスバリッド（有効）信号／ＡＤＶ、アウトプットイネーブル信号／ＯＥ、及びライトイネーブル信号／ＷＥからなる（各信号の符号に付した“／”は、その信号が負論理であることを示す。）。
また、チップ制御回路１１５は、コマンド信号ＣＭＤによるアクセス要求（データ読み出し・書き込み）とリフレッシュ要求とのアービトレーション（調停処理）を行う。このアービトレーションでは、先に発生した要求が優先して処理される。
アドレスデコーダ１１６は、インタフェース回路１１８を介して供給される外部からのアドレス信号ＡＤＤをデコードし、そのデコード結果をアレイ制御回路１１３に出力する。
データ信号制御回路１１７は、コマンド信号ＣＭＤに応じて行われるリード動作及びライト動作におけるメモリ内部と外部との間でのデータ信号の授受を制御する。
なお、インタフェース回路１１８には、コマンド信号ＣＭＤ及びデータ信号ＤＱの入出力タイミングを同期させるクロック信号ＣＬＫが外部から入力され、擬似ＳＲＡＭ１１１内の各機能部に供給されている。
従来の擬似ＳＲＡＭにおける動作について、図１２（Ａ）、（Ｂ）を参照し説明する。図１２（Ａ）、（Ｂ）において、コア動作とは、メモリセルアレイ１１２の選択動作、言い換えればアレイ制御回路１１３がメモリセルアレイ１１２に対して実行する動作である。また、Ｐｅｒｉ動作とは、チップ制御回路１１５やデータ信号制御回路１１７等のメモリセルアレイ１１２（アレイ制御回路１１３）に係る周辺回路の動作である。
図１２（Ａ）は、従来の擬似ＳＲＡＭにおけるデータ読み出し動作を説明するタイミングチャートである。まず、時刻Ｔ３１において、デバイス（擬似ＳＲＡＭ）を動作状態にするチップイネーブル信号／ＣＥ、アドレス信号ＡＤＤが有効であることを示すアドレスバリッド信号／ＡＤＶ、及びアウトプットイネーブル信号／ＯＥが“Ｌ”に変化する。チップ制御回路１１５は、これらコマンド信号ＣＭＤをデコードし、外部からのアクセス要求がデータ読み出し動作ＲＤ（Ａ）であると判断する。また、アドレスデコーダ１１６は、アドレス信号ＡＤＤを取り込んでデコードする。
しかしながら、外部からのアクセス要求を受ける時刻Ｔ３１以前に、リフレッシュ制御回路１１４からのリフレッシュ要求が発生していると、メモリセルアレイ１１２ではリフレッシュ動作ＲＥＦが実行される（時刻Ｔ３２）。そして、リフレッシュ動作ＲＥＦが終了する時刻Ｔ３３からメモリセルアレイ１１２にてデータ読み出し動作ＲＤ（Ａ）が実行され、アドレスデコーダ１１６でのデコード結果に対応するメモリセルのデータ１Ａ、２Ａ、３Ａを順次読み出してデータ信号ＤＱとして出力する。
時刻Ｔ３４において、チップイネーブル信号／ＣＥが“Ｈ”に変化すると、チップ制御回路１１５は、データ読み出し動作ＲＤ（Ａ）の終了をアレイ制御回路１１３に指示する。これにより、メモリセルアレイ１１２で実行しているデータ読み出し動作ＲＤ（Ａ）が終了する（時刻Ｔ３５）。
また、時刻Ｔ３５において、チップイネーブル信号／ＣＥ、アドレスバリッド信号／ＡＤＶが“Ｌ”に変化すると、チップ制御回路１１５は、このときのコマンド信号ＣＭＤをデコードし、外部からのアクセス要求がデータ読み出し動作ＲＤ（Ｂ）であると判断する。また、アドレスデコーダ１１６は、アドレス信号ＡＤＤを取り込んでデコードする。
そして、時刻Ｔ３５からリフレッシュエントリー期間ＴＲＥＮが経過した時刻Ｔ３６において、メモリセルアレイ１１２にてデータ読み出し動作ＲＤ（Ｂ）が実行され、データ１Ｂ、２Ｂ、３Ｂ、４Ｂ、５Ｂをデータ信号ＤＱとして出力する。なお、リフレッシュエントリー期間ＴＲＥＮは、リフレッシュ要求が発生した際にメモリセルアレイ１１２にてリフレッシュ動作を実行できるように、外部からのアクセス要求によるデータ読み出し／書き込み動作間に常に設けられている。
その後、データ読み出し動作ＲＤ（Ａ）と同様に、時刻Ｔ３７において、チップイネーブル信号／ＣＥが“Ｈ”に変化することで、メモリセルアレイ１１２で実行しているデータ読み出し動作ＲＤ（Ｂ）を終了する（時刻Ｔ５８）。
図１２（Ｂ）は、従来の擬似ＳＲＡＭにおけるデータ書き込み動作を説明するタイミングチャートである。図１２（Ｂ）に示すデータ書き込み動作は、ライトイネーブル信号／ＷＥを“Ｌ”にしてアウトプットイネーブル信号／ＯＥを“Ｈ”に維持する点と、データ信号ＤＱとして供給されたデータ１Ａ〜３Ａ、１Ｂ〜５Ｂをメモリセルに書き込む点とが異なるだけで、図１２（Ａ）に示したデータ読み出し動作と同様である（時刻Ｔ４１〜Ｔ４８が、時刻Ｔ３１〜Ｔ３８にそれぞれ対応する。）ので説明は省略する。
図１２（Ａ）、（Ｂ）に示したようにして、従来の擬似ＳＲＡＭではデータ読み出し動作及びデータ書き込み動作等が行われていた。
また、近年、動画像データなどに係る大容量かつリアルタイムなデータ通信が行われるようになり、携帯電話などを含むデータ通信装置のメモリとして利用される擬似ＳＲＡＭに対しても、より高速な動作が要求されている。
特開平１１−１６３４６号公報 国際公開第９８／５６００４号パンフレット
しかしながら、従来の擬似ＳＲＡＭにおいては、図１２（Ａ）、（Ｂ）に示したようにリフレッシュエントリー期間ＴＲＥＮを常に設けているため、レイテンシはワーストケースであるリフレッシュ要求が先に発生した場合を想定し、これを包含するように外部からのアクセス要求に係るアクセス時間が規定されている。
擬似ＳＲＡＭにおいて動作（アクセス）を高速化する方法としては、まずレイテンシを短くすることでアクセス時間を短縮する方法が考えられる。しかしながら、レイテンシを短くすると、外部からのアクセス要求によるデータ読み出し／書き込み動作間の時間間隔が短くなり、リフレッシュエントリー期間ＴＲＥＮに相当する期間を確保することができないおそれがある。すなわち、レイテンシを短くした場合には、リフレッシュ要求が発生したとしても、外部からのアクセス要求に係る動作間にリフレッシュ動作を実行できず、メモリセルに記憶しているデータが消失してしまうおそれがある。
本発明は、このような事情に鑑みてなされたものであり、擬似ＳＲＡＭのアクセス動作を高速化できるようにすることを目的とする。
本発明の半導体記憶装置は、複数のメモリセルが配置されたメモリセルアレイと、外部リフレッシュ要求又は内部リフレッシュ要求の何れに基づいてリフレッシュ動作の実行を指示するリフレッシュ制御部と、リフレッシュ制御部からの指示に基づいてメモリセルアレイでのリフレッシュ動作を実行するアレイ制御部と、リフレッシュ動作が外部リフレッシュ要求又は内部リフレッシュ要求の何れに基づいて行われているかによって、外部アクセス要求に基づくアクセス動作のレイテンシを制御するレイテンシ制御部とを備える。レイテンシ制御部は、外部リフレッシュ要求に基づいてリフレッシュ動作が行われる場合のアクセス動作のレイテンシを、内部リフレッシュ要求に基づいてリフレッシュ動作が行われる場合のアクセス動作のレイテンシよりも小さくする。
上記構成によれば、メモリセルアレイでのリフレッシュ動作を外部リフレッシュ要求に基づいて実行するようにした場合には、メモリセルアレイへの外部からのアクセス要求に応じた動作を行う際に、そのアクセス時間にリフレッシュ動作の実行に必要な時間を確保する必要がなくなる。
本発明によれば、外部リフレッシュ要求に基づいてリフレッシュ動作を実行するようにした場合には、リフレッシュ動作の実行に必要な時間を含まずにアクセス要求に応じた動作の実行に必要な時間のみで、外部からのアクセス要求に応じたメモリセルアレイに対するアクセス動作を実行することができる。したがって、リフレッシュ動作を外部リフレッシュ要求に基づいて実行するようにした場合には、内部リフレッシュ要求に基づいて実行する場合と比較して、リフレッシュ動作の実行に必要な時間分だけ外部からのメモリセルアレイへのアクセス要求に係るレイテンシを短縮することができ、半導体記憶装置のアクセス動作の高速化を実現することができる。
以下、本発明の実施形態を図面に基づいて説明する。
図１は、本発明の一実施形態による半導体記憶装置１の構成例を示すブロック図である。半導体記憶装置１は、擬似ＳＲＡＭであり、コンフィグレーションレジスタ２、リフレッシュタイマー３、チップ制御回路４、アドレスデコーダ５、データ信号制御回路６、アレイ制御回路７、メモリセルアレイ８、及びインタフェース回路９を有する。
コンフィグレーションレジスタ２は、半導体記憶装置１の動作モード（動作状態）を設定するレジスタである。このコンフィグレーションレジスタ２の設定を基に、非同期モードと同期モードの切り替えや、パワーダウンモードでの動作が制御される。
ここで、非同期モードは、半導体記憶装置１（チップ）内に入力されるクロック信号（システムクロック信号）に対して非同期で動作する動作モードであり、同期モードは、クロック信号に同期して動作する動作モードであり、例えば非同期モードと同期モードではコマンド信号ＣＭＤのトリガが異なる。非同期モードにおいて、アクセス時間（レイテンシ）等の動作期間はクロック数などではなく絶対的な時間により規定され、半導体記憶装置１は、信号（コマンド信号等）がネゲートやアサートされるタイミングに基づいて動作する。一方、同期モードにおいて、アクセス時間（レイテンシ）等の動作期間はクロックを用いて規定される。
リフレッシュタイマー３は、カウンタ等の計測手段を用いて時間を計測し、所定期間が経過する毎にセルフリフレッシュ（内部リフレッシュ）信号ＳＲＥＦをチップ制御回路４に出力する。セルフリフレッシュ信号ＳＲＥＦは、メモリセルアレイ８内の各メモリセルに記憶されているデータを保持するためのリフレッシュ動作を要求する信号である。リフレッシュタイマー３は、本発明におけるリフレッシュ要求部に相当し、セルフリフレッシュ信号ＳＲＥＦは、本発明における内部のリフレッシュ要求に相当する。
チップ制御回路４は、リフレッシュ制御部１１、アクセス制御部１２、及びコマンドレジスタ１３を有し、半導体記憶装置１内の各回路の動作を統括的に制御する。具体的には、チップ制御回路４は、図示しないデコーダを有しており、インタフェース回路９を介して外部からのコマンド信号（外部コマンド）ＣＭＤが供給され、それをデコードする。そして、チップ制御回路４は、コマンド信号ＣＭＤのデコード結果及びリフレッシュタイマー３からのセルフリフレッシュ信号ＳＲＥＦに基づいて、アレイ制御回路７に制御信号を出力する。また、チップ制御回路４は、半導体記憶装置１の動作状態がセルフリフレッシュを実行するセルフリフレッシュモードである場合には、外部コマンドＣＭＤによるデータ読み出し・書き込みに係るアクセス要求と、セルフリフレッシュ信号ＳＲＥＦによるリフレッシュ要求とのアービトレーション（調停処理）を行う。
リフレッシュ制御部１１は、記憶したデータを保持するためにメモリセルアレイ８にて実行されるリフレッシュ動作に係る制御を行う。リフレッシュ制御部１１は、インタフェース回路９を介して入力される外部からのコマンド信号ＣＭＤ（より詳細には、外部リフレッシュ信号（コマンド）ＥｘＲＥＦ ＣＭＤ）及びリフレッシュタイマー３からのセルフリフレッシュ信号ＳＲＥＦに基づいて、リフレッシュ動作に係る制御信号をアレイ制御回路７に出力する。ここで、外部リフレッシュコマンドＥｘＲＥＦ ＣＭＤは、本発明における外部からのリフレッシュ要求に相当する。
アクセス制御部１２は、インタフェース回路９を介して供給される外部からのコマンド信号ＣＭＤに基づいて、メモリセルアレイ８に対するデータ読み出し（リード）動作及びデータ書き込み（ライト）動作に係る制御を行うためのものである。コマンドレジスタ１３は、供給される外部からのコマンド信号ＣＭＤをデコードして得られたデコード結果を保持するレジスタである。
アドレスデコーダ５は、インタフェース回路９を介して供給される外部からのアドレス信号ＡＤＤをデコードし、そのデコード結果に基づく選択アドレス信号をアレイ制御回路７に出力する。また、アドレスデコーダ５は、アドレス信号ＡＤＤをデコードして得られたデコード結果を保持するアドレスレジスタ１４を有する。このアドレスレジスタ１４に保持されるデコード結果とコマンドレジスタ１３に保持されるデコード結果とは、同一の要求に関するものであり、コマンドレジスタ１３及びアドレスレジスタ１４に保持されたデコード結果は、トリガ信号Ｔｒｉｇに基づいて同期して出力される。
データ信号制御回路６は、外部からのコマンド信号ＣＭＤに応じて行われるメモリセルアレイ８に対するリード動作及びライト動作にて、インタフェース回路９を介した半導体記憶装置１内部と外部との間でデータ信号ＤＱの授受を制御する。
アレイ制御回路７は、チップ制御回路４から供給される制御信号及びアドレスデコーダ５から供給される選択アドレス信号に基づいて、メモリセルアレイ８内のメモリセルに対するリード動作、ライト動作、及びリフレッシュ動作を実行する。
メモリセルアレイ８は、ロー（行）方向及びコラム（列）方向に関してアレイ状に配置された複数のメモリセルを有する。具体的には、メモリセルアレイ８は、複数のビット線と、それに交差するように設けられた複数のワード線とを有し、ビット線とワード線との交差部にメモリセルが配置されている。各メモリセルは、ＤＲＡＭと同様の１Ｔ−１Ｃ型（１トランジスタ１キャパシタ型）メモリセルで構成され、それぞれ１ビットのデータを記憶する。また、メモリセルアレイ８は、ビット線に対応して設けられたセンスアンプを有する。
インタフェース回路９は、半導体記憶装置１内部と外部との間で各信号を授受するためのものである。インタフェース回路９は、外部からコマンド信号ＣＭＤ及びアドレス信号ＡＤＤが入力されるとともに、外部との間でデータ信号ＤＱが入出力される。また、コマンド信号ＣＭＤやデータ信号ＤＱの入出力タイミングを同期させるためのクロック信号ＣＬＫが外部から入力され、半導体記憶装置１内の各回路に供給される。
本実施形態による半導体記憶装置１の動作モード（動作状態）について説明する。図２は、半導体記憶装置１の状態制御を説明するための図である。なお、以下の説明において、半導体記憶装置１（メモリセルアレイ８）に対するリード動作、ライト動作を要求する外部からのコマンド信号ＣＭＤをそれぞれリードコマンド、ライトコマンドと称する。また、半導体記憶装置１を低消費電力動作させる（動作モードを通常よりも消費電力の少ない省電力モードにする）ための外部からのコマンド信号ＣＭＤをパワーダウンコマンドと称し、通常の動作状態に戻すための外部からのコマンド信号ＣＭＤをパワーダウン解除コマンドと称する。
電源の供給開始（Power ON）後、すなわち起動時、半導体記憶装置１は、非同期モードのスタンバイ状態（Async. Standby w/ Self-Refresh）２１Ａとなる。この非同期モードでは、メモリセルアレイ８でのリフレッシュ動作を半導体記憶装置１内部のリフレッシュタイマー３からのセルフリフレッシュ信号ＳＲＥＦに基づいて実行する、いわゆるセルフリフレッシュ動作が行われる。
半導体記憶装置１は、この状態２１Ａにおいてリードコマンド又はライトコマンドを受けると、それに応じたリード動作又はライト動作（Read/Write）２１Ｂを行い、動作が終了した後、スタンバイ状態２１Ａに戻る。半導体記憶装置１は、スタンバイ状態２１Ａにおいてパワーダウンコマンド（PD Entry）を受けると、低消費電力動作を実行するパワーダウンモード（Power Down、省電力モード）２１Ｃに移行する。このパワーダウンモード２１Ｃにおいて、パワーダウン解除コマンド（PD Exit）を受けると、非同期モードのスタンバイ状態２１Ａに移行する。
また、非同期モードのスタンバイ状態２１Ａにおいて、コンフィグレーションレジスタ設定（CR-set）コマンド２２とともに所定の設定コードが入力され、コンフィグレーションレジスタ２の設定が所定の設定に変更されると、半導体記憶装置１は、セルフリフレッシュ付き同期モード（以下、「セルフリフレッシュモード」とも称する。）のスタンバイ状態（Sync. Standby w/ Self-Refresh）２３Ａに移行する。ここで、セルフリフレッシュモードは、同期モードで、かつメモリセルアレイ８でのリフレッシュ動作を半導体記憶装置１内部のリフレッシュタイマー３からのセルフリフレッシュ信号ＳＲＥＦに基づいて実行する動作モードである。なお、同様にして、セルフリフレッシュモードのスタンバイ状態２３Ａにおいて、コンフィグレーションレジスタ設定コマンド２２を用いてコンフィグレーションレジスタ２の設定を所定の設定に変更することで、半導体記憶装置１の動作モードを非同期モードのスタンバイ状態２１Ａに移行することも可能である。
半導体記憶装置１は、セルフリフレッシュモードのスタンバイ状態２３Ａにおいてリードコマンド又はライトコマンドを受けると、それに応じたリード動作又はライト動作（Read/Write）２３Ｂを行い、動作終了後にスタンバイ状態２３Ａに戻る。また、スタンバイ状態２３Ａにおいてパワーダウンコマンド（PD Entry）を受けるとパワーダウンモード（Power Down）２３Ｃに移行し、このパワーダウンモード２３Ｃにおいてパワーダウン解除コマンド（PD Exit）を受けると、セルフリフレッシュモードのスタンバイ状態２３Ａに移行する。
また、セルフリフレッシュモードのスタンバイ状態２３Ａにおいて外部リフレッシュコマンド（ExREF CMD）を受けると、半導体記憶装置１は、メモリセルアレイ８でのリフレッシュ動作（Refresh）２４Ｃを実行して、その後自動的にセルフリフレッシュなし同期モード（以下、「外部リフレッシュモード」とも称する。）のスタンバイ状態（Sync. Standby w/o Self-Refresh）２４Ａに移行する。ここで、外部リフレッシュコマンド（ExREF CMD）は、半導体記憶装置１（メモリセルアレイ８）でのリフレッシュ動作を要求する外部からのコマンド信号ＣＭＤである。また、外部リフレッシュモードは、同期モードで、かつメモリセルアレイ８でのリフレッシュ動作を半導体記憶装置１外部からの外部リフレッシュコマンド（ExREF CMD）に基づいて実行する動作モードである。この外部リフレッシュモードでは、外部リフレッシュコマンドのみによってメモリセルアレイ８でのリフレッシュ動作が行われ、外部リフレッシュコマンド以外の要求によるリフレッシュ動作、例えばセルフリフレッシュ動作が行われることはない。
半導体記憶装置１は、外部リフレッシュモードのスタンバイ状態２４Ａにおいてリードコマンド又はライトコマンドを受けると、それに応じたリード動作又はライト動作（Read/Write）２４Ｂを行い、動作終了後にスタンバイ状態２４Ａに戻る。また、スタンバイ状態２４Ａにおいて外部リフレッシュコマンド（ExREF CMD）を受けると、メモリセルアレイ８でのリフレッシュ動作２４Ｃを実行してスタンバイ状態２４Ａに戻る。
外部リフレッシュモードのスタンバイ状態２４Ａにおいてパワーダウンコマンド（PD Entry）を受けると、半導体記憶装置１は、セルフリフレッシュモードにおいてパワーダウンコマンドを受けた場合と同じパワーダウンモード２３Ｃに移行する。つまり、半導体記憶装置１は、外部リフレッシュモードのスタンバイ状態２４Ａにおいてパワーダウンコマンドを受けた場合には、セルフリフレッシュありのパワーダウンモード２３Ｃに移行する。したがって、その後にパワーダウン解除コマンド（PD Exit）を受けると、セルフリフレッシュモードのスタンバイ状態２３Ａに移行する。
また、外部リフレッシュモードのスタンバイ状態２４Ａにおいて、セルフリフレッシュ動作を実行させるためのセルフリフレッシュイネーブルコマンド（SREFEN CMD）を受けると、半導体記憶装置１は、セルフリフレッシュモードのスタンバイ状態２３Ａに移行する。
また、セルフリフレッシュモード及び外部リフレッシュモードにおいて半導体記憶装置１が初期化される（コンフィグレーションレジスタが初期化される）ことにより、半導体記憶装置１は、非同期モードに移行する（図中のReset to Async）。すなわち、半導体記憶装置１は、同期モードにおいてシステムが初期化される場合には、セルフリフレッシュ付きであるか否かにかかわらず、非同期モードに移行する。
ここで、本実施形態の半導体記憶装置１におけるパワーダウンモード２１Ｃ、２３Ｃは、コンフィグレーションレジスタ２に設定された容量のみに対してデータを保持するためのセルフリフレッシュを行う動作モードであり、“Partial Refresh Power Down”と“Deep Power Down”の２種類のパワーダウンモードがある。“Partial Refresh Power Down”とは、コンフィグレーションレジスタ２の設定に従って、例えばメモリセルアレイ８における全ビット容量の１／４又は１／８の容量分の所定領域のメモリセルに対してリフレッシュ動作を実行し、“Deep Power Down”とは一切リフレッシュ動作を実行しない。
図３（Ａ）は、図１に示したリフレッシュ制御部１１の構成を示すブロック図である。
リフレッシュ制御部１１は、ＲＳフリップフロップ３１、リフレッシュコントローラ３２、及びスイッチＳＷＡ０、ＳＷＡ１を有する。
外部リフレッシュコマンドＥｘＲＥＦ ＣＭＤがＲＳフリップフロップ３１のセット入力（Ｓ）に入力され、セルフリフレッシュイネーブルコマンドＳＲＥＦＥＮ ＣＭＤ及びパワーダウンコマンドＰＤ ＥｎｔｒｙがＲＳフリップフロップ３１のリセット入力（Ｒ）に入力される。ＲＳフリップフロップ３１の出力が、スイッチＳＷＡ０及びＳＷＡ１に供給される。
また、外部リフレッシュコマンドＥｘＲＥＦ ＣＭＤがスイッチＳＷＡ０を介してリフレッシュコントローラ３２に入力可能になっているとともに、リフレッシュタイマー３からのセルフリフレッシュ信号ＳＲＥＦがスイッチＳＷＡ１を介してリフレッシュコントローラ３２に入力可能になっている。リフレッシュコントローラ３２の出力が、メモリセルアレイ８でのリフレッシュ動作を実行させるためのリフレッシュ実行信号ＲＥＦＥとしてアレイ制御回路７に出力される。
スイッチＳＷＡ０、ＳＷＡ１は、ＲＳフリップフロップ３１の出力により開閉制御（オン／オフ制御）される。スイッチＳＷＡ０、ＳＷＡ１は、ＲＳフリップフロップ３１の出力に応じて何れか一方だけがオンとなるように、言い換えれば排他的にオンとなるように構成されている。ここで、ＲＳフリップフロップ３１とスイッチＳＷＡ０、ＳＷＡ１は、本発明におけるリフレッシュ要求セレクタを構成する。
図３（Ｂ）は、リフレッシュコントローラ３２の構成を示す図である。リフレッシュコントローラ３２は、ＮＯＲ（否定論理和演算）回路３３、３４、及びパルス幅拡張回路３５を有する。
外部リフレッシュコマンドＥｘＲＥＦ ＣＭＤ及びセルフリフレッシュ信号ＳＲＥＦが、スイッチＳＷＡ０、ＳＷＡ１を介してＮＯＲ回路３３に入力可能となっている。また、ＮＯＲ回路３３にはＮＯＲ回路３４の出力が入力される。メモリセルアレイ８に対する動作が終了したことを示すメモリコア動作終了信号ＣＴＥＲ及びＮＯＲ回路３３の出力が、ＮＯＲ回路３４に入力される。すなわち、ＮＯＲ回路３３、３４は、ＲＳフリップフロップを構成しており、そのセット入力として外部リフレッシュコマンドＥｘＲＥＦ ＣＭＤ及びセルフリフレッシュ信号ＳＲＥＦが入力され、リセット入力としてメモリコア動作終了信号ＣＴＥＲが入力されている。
また、ＮＯＲ回路３３（ＮＯＲ回路３３、３４により構成されるＲＳフリップフロップ）の出力は、パルス幅拡張回路３５を介してリフレッシュ実行信号ＲＥＦＥとして出力される。ここで、パルス幅拡張回路３５は、入力信号がひげ状となった場合にそれがそのまま通過し出力されるのを防止するためのものであり、入力信号のパルス幅を大きくし出力する。なお、パルス幅拡張回路３５に限らず、ひげ状の入力信号がそのまま出力されるのを防止できれば良く、ひげ状パルスを除去するパルスフィルタを用いても良い。
ここで、半導体記憶装置１（メモリセルアレイ８）でのリフレッシュ動作は、外部から投入される外部リフレッシュコマンドＥｘＲＥＦ ＣＭＤ、又は半導体記憶装置１内部のリフレッシュタイマー３からのセルフリフレッシュ信号ＳＲＥＦの何れかがトリガとなって実行される。図３に示したリフレッシュ制御部１１では、外部リフレッシュコマンドＥｘＲＥＦ ＣＭＤとセルフリフレッシュ信号ＳＲＥＦの選択、つまりリフレッシュ動作のトリガとなるコマンド（信号）の切り替えを行う。
まず、スイッチＳＷＡ０がオフ、スイッチＳＷＡ１がオンとなって、セルフリフレッシュ信号ＳＲＥＦがリフレッシュ動作のトリガとなるように、ＲＳフリップフロップ３１は初期化されている。外部リフレッシュコマンドＥｘＲＥＦ ＣＭＤを受けるまでは、この状態が維持される。したがって、半導体記憶装置１において外部から外部リフレッシュコマンドＥｘＲＥＦ ＣＭＤが入力されるまでは、セルフリフレッシュ信号ＳＲＥＦが選択されリフレッシュコントローラ３２に入力される。
外部リフレッシュコマンドＥｘＲＥＦ ＣＭＤが入力されると、ＲＳフリップフロップ３１がセットされ、その出力によりスイッチＳＷＡ０がオン、スイッチＳＷＡ１がオフとなる。これにより、外部リフレッシュコマンドＥｘＲＥＦ ＣＭＤがリフレッシュ動作のトリガとして有効となりリフレッシュコントローラ３２に入力される。
その後、セルフリフレッシュイネーブルコマンドＳＲＥＦＥＮ ＣＭＤが入力されると、ＲＳフリップフロップ３１がリセットされ、その出力によりスイッチＳＷＡ０がオフ、スイッチＳＷＡ１がオンとなる。これにより、セルフリフレッシュ信号ＳＲＥＦがリフレッシュ動作のトリガとして有効となりリフレッシュコントローラ３２に入力される。なお、セルフリフレッシュイネーブルコマンドＳＲＥＦＥＮ ＣＭＤに代えて、パワーダウンコマンドＰＤ Ｅｎｔｒｙが入力された場合も同様である。
以上のようにして外部リフレッシュコマンドＥｘＲＥＦ ＣＭＤ又はセルフリフレッシュ信号ＳＲＥＦが選択されリフレッシュコントローラ３２に入力されると、ＮＯＲ回路３３、３４からなるＲＳフリップフロップにラッチされる。それに応じて、ＮＯＲ回路３３、３４からなるＲＳフリップフロップより、パルス幅拡張回路３５を介してリフレッシュ実行信号ＲＥＦＥが出力される。その後、リフレッシュ実行信号ＲＥＦＥに応じたメモリセルアレイ８でのリフレッシュ動作が終了すると、メモリコア動作終了信号ＣＴＥＲが入力されて、ＮＯＲ回路３３、３４からなるＲＳフリップフロップがリセットされる。
ここで、セルフリフレッシュモードにおいて外部リフレッシュコマンドＥｘＲＥＦ ＣＭＤが入力されることで、半導体記憶装置１の動作モードがセルフリフレッシュモードから外部リフレッシュモードに遷移するとき、外部リフレッシュコマンドＥｘＲＥＦ ＣＭＤとセルフリフレッシュ信号ＳＲＥＦが競合する場合が考えられる。仮に、それぞれに応じたリフレッシュ動作を行うようにした場合には、リフレッシュに要する時間が通常の２倍の時間となり、その期間は外部からのコマンド信号ＣＭＤによるアクセス要求を待機させる必要があるという弊害がある。そこで本実施形態では、リフレッシュ制御部１１により、先行したコマンド（信号）を有効として、これに重複したコマンド（先行したコマンドに続くコマンド）は無視するようにしている。
具体的には、外部リフレッシュコマンドＥｘＲＥＦ ＣＭＤとセルフリフレッシュ信号ＳＲＥＦが競合した場合、それぞれのコマンド（信号）が、リフレッシュコントローラ３２内のＮＯＲ回路３３、３４からなるＲＳフリップフロップのセット入力に入力される。外部リフレッシュコマンドＥｘＲＥＦ ＣＭＤによりＮＯＲ回路３３、３４からなるＲＳフリップフロップの状態を確定させるのに十分な期間が経過した後、スイッチＳＷＡ０、ＳＷＡ１を制御するためのＲＳフリップフロップ３１出力が活性化される。リフレッシュコントローラ３２内のＲＳフリップフロップにラッチされたコマンドは、それに応じたコア動作が終了した後にリセットされるが、リセット後はスイッチＳＷＡ０がオン、ＳＷＡ１がオフに切り替わっているため、リフレッシュコントローラ３２にセルフリフレッシュ信号ＳＲＥＦが入力されることはない。
なお、セルフリフレッシュイネーブルコマンドＳＲＥＦＥＮ ＣＭＤ又はパワーダウンコマンドＰＤ Ｅｎｔｒｙが入力された場合、セルフリフレッシュ信号ＳＲＥＦの活性中にスイッチＳＷＡ０、ＳＷＡ１のオン／オフが切り替わることがある。しかし、その場合、コントローラ３２内のＮＯＲ回路３３、３４からなるＲＳフリップフロップが反応できるパルス幅が確保される保証はなく、ひげ状の入力信号がこのＲＳフリップフロップを通過してしまうおそれがあるため、パルス幅拡張回路３５を設けて後段に接続される回路等で不都合が生じることを防止している。
上述したようにセルフリフレッシュモードにおいては、半導体記憶装置１内部のリフレッシュタイマー３からのセルフリフレッシュ信号ＳＲＥＦに基づいてリフレッシュ動作が実行される。すなわち、半導体記憶装置１内でリフレッシュタイミングを生成してリフレッシュ動作が実行する。したがって、半導体記憶装置１の外部からはリフレッシュタイミングが不明であるため、外部からコマンド信号ＣＭＤが入力されリード動作又はライト動作のアクセス要求があった場合、リフレッシュ要求が先に発生することを仮定してリフレッシュ実行に必要な時間を確保したレイテンシ（アクセス時間）が必要となる。そのため、アクセス時間は、リード動作又はライト動作に係る外部からのコマンド信号ＣＭＤが入力されてから、リフレッシュ相当のコア動作時間と、データの読み出し又は書き込みに必要な時間との和になる。
それに対して、外部リフレッシュモードにおいては、半導体記憶装置１の外部から入力される外部リフレッシュコマンドＥｘＲＥＦ ＣＭＤに基づいてリフレッシュ動作が実行されるため、外部からのコマンド信号ＣＭＤによるリード動作又はライト動作のアクセス時間に、リフレッシュ実行に要する時間を含める必要がない。したがって、外部リフレッシュモードにおけるアクセス時間は、外部からのコマンド信号ＣＭＤにより要求されたデータの読み出し又は書き込みに必要な時間のみとなり、セルフリフレッシュモードよりもリフレッシュ相当のコア動作時間分だけレイテンシを短縮することができ、半導体記憶装置１でのアクセス動作の高速化を実現することができる。
この同期モード（セルフリフレッシュモード、外部リフレッシュモード）におけるレイテンシ制御は、図４に示すレイテンシカウンタを用いて行われる。
図４は、レイテンシカウンタの構成を示すブロック図であり、例えば図１に示したアクセス制御部１２内に設けられる。レイテンシカウンタは、ＲＳフリップフロップ４１、レイテンシカウンタＡ４２、レイテンシカウンタＲ４３、及びスイッチＳＷＢ０、ＳＷＢ１を有する。
外部リフレッシュコマンドＥｘＲＥＦ ＣＭＤがＲＳフリップフロップ４１のセット入力（Ｓ）に入力され、セルフリフレッシュイネーブルコマンドＳＲＥＦＥＮ ＣＭＤ及びパワーダウンコマンドＰＤ ＥｎｔｒｙがＲＳフリップフロップ４１のリセット入力（Ｒ）に入力される。ＲＳフリップフロップ４１の出力が、スイッチＳＷＢ０及びＳＷＢ１に供給される。
レイテンシカウンタＡ４２は、外部からのコマンド信号ＣＭＤによるアクセス動作の実行に必要な時間をカウントするためのカウンタであり、半導体記憶装置１内部で用いられるシステムクロック信号ＩＮＴ−ＣＬＫが入力される。レイテンシカウンタＡ４２の出力が、スイッチＳＷＢ０を介してレイテンシカウンタＲ４３に入力可能になっているとともに、スイッチＳＷＢ１を介してデータクロックＤＱ−ＣＬＫとして出力可能になっている。
また、レイテンシカウンタＲ４３は、リフレッシュ動作の実行に必要な時間をカウントするためのカウンタであり、その出力がデータクロックＤＱ−ＣＬＫとして出力可能になっている。なお、データクロックＤＱ−ＣＬＫは、リード動作又はライト動作においてデータ信号ＤＱが有効となる時間を示す信号である。
スイッチＳＷＢ０、ＳＷＢ１は、ＲＳフリップフロップ４１の出力により開閉制御（オン／オフ制御）され、ＲＳフリップフロップ４１の出力に応じて何れか一方だけがオンとなるように、言い換えれば排他的にオンとなるように構成されている。
初期状態において、スイッチＳＷＢ０がオン、スイッチＳＷＢ１がオフとなるように、ＲＳフリップフロップ４１は初期化されている。外部リフレッシュコマンドＥｘＲＥＦ ＣＭＤを受けるまでは、この状態が維持され、図４に示すレイテンシカウンタでは、レイテンシカウンタＡ４２とレイテンシカウンタＲ４３によるカウントが行われる。したがって、半導体記憶装置１において外部リフレッシュコマンドＥｘＲＥＦ ＣＭＤが外部から入力されるまでは、アクセス動作の実行に必要な分とリフレッシュ動作の実行に必要な分のレイテンシをカウントする。
外部リフレッシュコマンドＥｘＲＥＦ ＣＭＤが入力されると、ＲＳフリップフロップ４１がセットされ、その出力によりスイッチＳＷＢ０がオフ、スイッチＳＷＢ１がオンとなる。これにより、リフレッシュ動作の実行に必要な時間をカウントするレイテンシカウンタＲ４３によるカウントが不要となり、図４に示すレイテンシカウンタではレイテンシカウンタＡ４２のみによるカウントが行われる。つまり、アクセス動作の実行に必要な分のレイテンシをカウントする。
また、セルフリフレッシュイネーブルコマンドＳＲＥＦＥＮ ＣＭＤ又はパワーダウンコマンドＰＤ Ｅｎｔｒｙが入力されると、ＲＳフリップフロップ４１がリセットされ、その出力によりスイッチＳＷＢ０がオン、スイッチＳＷＢ１がオフとなる。したがって、図４に示すレイテンシカウンタでは、レイテンシカウンタＡ４２とレイテンシカウンタＲ４３によるカウントを行い、アクセス動作の実行に必要な分とリフレッシュ動作の実行に必要な分のレイテンシをカウントする。
以上のように、外部リフレッシュモードにおいては、外部からのコマンド信号ＣＭＤで要求されるアクセス動作の実行に必要な分のみのレイテンシをカウントし、外部リフレッシュモード以外の動作モードにおいては、要求されるアクセス動作の実行に必要な分に加えてリフレッシュ動作の実行に必要な分のレイテンシをカウントする。すなわち、外部リフレッシュモード以外の動作モード（具体的にはセルフリフレッシュモード）ではアクセスパスにリフレッシュシーケンスを含み、外部リフレッシュモードではアクセスパスにリフレッシュシーケンスが含まれないので、外部リフレッシュモードにおいてはそれ以外の動作モードよりも高速なアクセス動作を実現することができる。
図５は、図１に示したアレイ制御回路７の構成例を示すブロック図であり、アレイ制御回路７は、図５に示したメモリセルアレイ８を除く各回路５１〜６１を有する。
図５において、ブロック選択指示回路５１、ワード線（ＷＬ）選択指示回路５２、センスアンプ（ＳＡ）選択指示回路５３、コラム線（ＣＬ）選択指示回路５４、及びアンプ（ＡＭＰ）活性指示回路５５は、それぞれ対応するブロック選択回路５６、ワード線選択回路５７、センスアンプ活性化回路５８、コラム線選択回路５９、及びアンプ活性制御回路６０の動作タイミングを制御する。
ブロック選択回路５６は、アドレスデコーダ５から供給されるブロック選択アドレス信号ＢＬＳＡに応じて、ビット線トランスファー信号線ＢＴを選択的に活性化するとともに、プリチャージ信号線ＢＲＳを不活性化する。ワード線選択回路５７は、アドレスデコーダ５から供給されるワード線選択アドレス信号ＷＬＳＡに応じたワード線ＷＬを選択的に活性化する。センスアンプ活性化回路５８は、センスアンプ駆動信号線ＬＥを活性化する。
コラム線選択回路５９は、アドレスデコーダ５から供給されるコラム線選択アドレス信号ＣＬＳＡに応じたコラム線ＣＬを選択的に活性化する。アンプ活性制御回路６０は、アンプ６１を駆動するためのアンプ駆動信号線ＡＥＮを活性化する。アンプ６１は、メモリセル８から読み出されたデータをデータ信号制御回路６に増幅して出力する。
ここで、上述した各回路５６〜６０が信号線を活性化する動作（選択する動作も含む。）は、それぞれ対応する指示回路５１〜５５からの指示に基づいて順次行われる。
具体的には、チップ制御回路４から供給される制御信号及びアドレスデコーダ５から供給されるアレイ選択アドレス信号ＡＲＳＡに基づいて、まずブロック選択指示回路５１からブロック選択回路５６に対して指示が出される。続いて、ブロック選択指示回路５１からの指示が出されたことを条件として、ワード線選択指示回路５２からワード線選択回路５７に対して指示が出される。
その後、同様にして、センスアンプ選択指示回路５３からセンスアンプ活性化回路５８に対し、コラム線選択指示回路５４からコラム線選択回路５９に対し、アンプ活性指示回路５５からアンプ活性制御回路６０に対して順次指示が出される。ただし、アンプ活性指示回路５５からアンプ活性制御回路６０に対しての指示は、センスアンプ選択指示回路５３及びコラム線選択指示回路５４の双方から指示が出されたことを条件として出される。
図６（Ａ）は、図１に示したメモリセルアレイ８の構成を示す回路図であり、複数のメモリセルで構成されるメモリセルアレイ８において、１つのメモリセルとその周辺回路とを図示している。図６（Ｂ）は、図６（Ａ）に示した回路におけるデータ読み出し動作を説明するタイミングチャートである。
図６（Ａ）において、Ｃ１は容量、ＮＴ１〜ＮＴ１７はＮチャネル型トランジスタ、ＰＴ１〜ＰＴ３はＰチャネル型トランジスタである。容量Ｃ１とトランジスタＮＴ１は、メモリセル（１Ｔ１Ｃ型メモリセル）を構成する。トランジスタＮＴ３〜ＮＴ５の組、及びトランジスタＮＴ１３〜ＮＴ１５の組は、それぞれプリチャージ回路７２、７５を構成する。トランジスタＮＴ１１、ＮＴ１２、ＰＴ２、ＰＴ３は、センスアンプ７３を構成する。７４はインバータである。
メモリセル７１の容量Ｃ１には、１ビットの情報が記憶される。このメモリセル７１（容量Ｃ１）に記憶されたデータを読み出す際の動作を図６（Ｂ）を参照して説明する。
なお、データ読み出し（リード）動作、データ書き込み（ライト）動作、及びリフレッシュ動作の何れも実行されていない場合には、ビット線トランスファー信号線ＢＴ０、ＢＴ１及びプリチャージ信号線ＢＲＳ０、ＢＲＳ１は活性化されており、“Ｈ”である。したがって、プリチャージ回路７２、７５内のトランジスタＮＴ３〜ＮＴ５、ＮＴ１３〜ＮＴ１５、及びトランジスタＮＴ６、ＮＴ７、ＮＴ１６、ＮＴ１７が導通し、ビット線ＢＬ、／ＢＬの電位は等しい電位となっている。
データを読み出す際には、まず、メモリセル７１に対応するビット線トランスファー信号線ＢＴ０を除くビット線トランスファー信号線（図６（Ａ）に示す回路ではビット線トランスファー信号線ＢＴ１）と、プリチャージ信号線ＢＲＳ０を不活性化して“Ｌ”にする。したがって、プリチャージ回路７２が非動作状態になるとともに、トランジスタＮＴ１６、ＮＴ１７が非導通状態になる（センスアンプ７３のリセット状態解除）。ビット線トランスファー信号線ＢＴ０は、“Ｈ”を維持する。
次に、ワード線ＷＬが選択的に活性化されて“Ｈ”になると、トランジスタＮＴ１が導通し、容量Ｃ１に記憶されているデータがビット線ＢＬに読み出される。これにより、容量Ｃ１に記憶されているデータに応じて、ビット線ＢＬの電位が変化する（ＳＱ１）。ここで、トランジスタＮＴ６、ＮＴ７は導通状態であり、トランジスタＮＴ１６、ＮＴ１７は非導通状態であるので、トランジスタＮＴ６、ＮＴ７を介してビット線ＢＬ、／ＢＬのデータ（電位）がセンスアンプ７３に供給される。
次に、センスアンプ駆動信号線ＬＥが活性化されて“Ｈ”になると、トランジスタＮＴ８、ＰＴ１が導通し電源供給が行われることによりセンスアンプ７３が動作し、ビット線ＢＬ、／ＢＬのデータが増幅される（ＳＱ２）。続いて、コラム線ＣＬが選択的に活性化されて“Ｈ”になると、コラムゲートとしてのトランジスタＮＴ９、ＮＴ１０が導通し、増幅されたビット線ＢＬ、／ＢＬのデータがデータバスＤＢ、／ＤＢに出力される（ＳＱ３）。
その後、コラム線ＣＬを不活性化して“Ｌ”にし、読み出したデータのメモリセル７１（容量Ｃ１）への再書き込みを行った（ＳＱ４）後、ワード線ＷＬを不活性化して“Ｌ”にする。さらに、センスアンプ駆動信号線ＬＥを不活性化して“Ｌ”にすることで、センスアンプ７３を非動作状態にした後、すべてのビット線トランスファー信号線ＢＴ０、ＢＴ１及びプリチャージ信号線ＢＲＳ０、ＢＲＳ１を活性化してデータ読み出し動作を終了する。
なお、メモリセル７１へのデータ書き込み動作は、従来と同様であり、その説明は省略する。
図７（Ａ）、（Ｂ）は、本実施形態による半導体記憶装置１の動作例を示すタイミングチャートである。図７（Ａ）、（Ｂ）においては、外部からのコマンド信号ＣＭＤに応じてリード動作を実行する場合を一例として示している。
図７（Ａ）は、セルフリフレッシュモードにおけるリード動作を示すタイミングチャートである。
半導体記憶装置１は、時刻Ｔ１０において外部からのコマンド信号ＣＭＤによりリード動作のアクセス要求を受けると、要求されたリード動作を実行する。ここで、半導体記憶装置１は、コマンド信号ＣＭＤによるアクセス要求を受けた時点において、リフレッシュタイマー３からのセルフリフレッシュ信号ＳＲＥＦに基づいてメモリセルアレイ８でのリフレッシュ動作が要求又は実行されている場合には、そのリフレッシュ動作が完了した後に要求されたリード動作を実行する。
したがって、セルフリフレッシュモードにおけるリード動作のレイテンシ時間ＬＴＳは、図７（Ａ）に示すようにリフレッシュ動作を実行するためのリフレッシュ動作期間（図示した例では、４周期）と外部からのコマンド信号ＣＭＤに応じたリード動作を実行する期間（図示した例では、３周期）からなる。そのため、コマンド信号ＣＭＤによるアクセス要求を受けた時刻Ｔ１０からレイテンシ時間ＬＴＳが経過した時刻Ｔ１７より、リード動作で読み出したデータ１Ａ、２Ａ、３Ａが半導体記憶装置１からデータ信号ＤＱとして出力される。
図７（Ｂ）は、外部リフレッシュモードにおけるリード動作を示すタイミングチャートである。
半導体記憶装置１は、時刻Ｔ２０において外部からのコマンド信号ＣＭＤによりリード動作のアクセス要求を受けると、直ちに要求されたリード動作を実行する。外部リフレッシュモードでは、メモリセルアレイ８でのリフレッシュ動作は外部からの外部リフレッシュコマンドに基づいて実行される。そのため、コマンド信号ＣＭＤによるリード動作に関して、リフレッシュ動作を考慮する必要がなく、リフレッシュ動作を実行可能にするための期間も不要である。
したがって、外部リフレッシュモードにおけるリード動作のレイテンシ時間ＬＴＥは、図７（Ｂ）に示すように外部からのコマンド信号ＣＭＤに応じたリード動作を実行する期間（図示した例では、３周期）のみからなる。そのため、コマンド信号ＣＭＤによるアクセス要求を受けた時刻Ｔ２０からレイテンシ時間ＬＴＥが経過した時刻Ｔ２３より、リード動作で読み出したデータ１Ａ、２Ａ、３Ａが半導体記憶装置１からデータ信号ＤＱとして出力される。
図８は、本実施形態による半導体記憶装置１のコマンド例を示す図である。
図８において、ＣＬＫはシステムクロック信号、ＣＥ２は第２のチップイネーブル信号、／ＣＥ１は第１のチップイネーブル信号、／ＲＦはリフレッシュ信号、／ＡＤＶはアドレスバリッド信号、／ＯＥはアウトプットイネーブル信号、／ＷＥはライトイネーブル信号、／ＵＢは上位バイトイネーブル信号、／ＬＢは下位バイトイネーブル信号である。これらの各信号を入力するための入力端子は、半導体記憶装置１に設けられている。なお、信号の符号に付した“／”は、その信号が負論理であることを示す。
ここで、第１のチップイネーブル信号／ＣＥ１は、従来公知のＳＲＡＭ又は擬似ＳＲＡＭにおけるチップイネーブル信号／ＣＥに相当するものであり、第２のチップイネーブル信号ＣＥ２は、パワーダウンモードを有効にするか否かを制御するためのものであり、信号ＺＺと呼ばれることもある。
本実施形態においては、外部リフレッシュコマンドＥｘＲＥＦ ＣＭＤ及びセルフリフレッシュイネーブルコマンドＳＲＥＦＥＮ ＣＭＤが新たに設けられる。これらコマンドは、リフレッシュ信号／ＲＦの入力端子を新たに追加し、そのリフレッシュ信号／ＲＦの極性と、既存のリード、ライト等のコマンド（リーガルコマンド）との組み合わせにより実現する。これにより、外部リフレッシュが無い場合の既存のコマンドと同等のコマンド体系を維持し、既存のデコード回路（デコード論理）等を利用することが可能となる。したがって、既存のものに対して少ない変更量で、すなわちわずかな設計量で外部リフレッシュコマンドＥｘＲＥＦ ＣＭＤ及びセルフリフレッシュイネーブルコマンドＳＲＥＦＥＮ ＣＭＤを追加することができる。
図９（Ａ）は、本実施形態による半導体記憶装置１を組み込んだ情報処理システム９１の構成例を示すブロック図である。情報処理システム９１は、図１に示した半導体記憶装置（メモリ）１、メモリコントローラ９２、及びプロセッサ（ＣＰＵ）９３を有し構成される。
メモリコントローラ９２は、プロセッサ（ＣＰＵ）９３等からの要求に基づいて半導体記憶装置１を制御する。例えば、メモリコントローラ９２は、プロセッサ９３からの半導体記憶装置１へのアクセス要求（データの読み出し又は書き込み）を受信すると、そのアクセス要求に応じたコマンド信号ＣＭＤ及びアドレス信号ＡＤＤを半導体記憶装置１に出力する。
プロセッサ９３は、情報処理システム９１を統括的に制御するものであり、半導体記憶装置１へのアクセス要求をメモリコントローラ９２に対して行ったりする。また、情報処理システム９１には、適用される携帯電話システムなどの用途等に応じてその他の周辺回路９４が設けられており、プロセッサ９３は、その周辺回路９４の制御なども行う。周辺回路９４には、例えばベースバンド処理回路、グラフィック処理回路などがある。
図９（Ｂ）に示すように、図９（Ａ）に示した情報処理システム９１において、そのシステムレベルでの動作状態がアクティブ状態から待機状態（スタンバイ状態）になる場合には、プロセッサ９３は半導体記憶装置１に対してセルフリフレッシュイネーブルコマンドＳＲＥＦＥＮ ＣＭＤをエントリし（９８）、半導体記憶装置１の動作モードをセルフリフレッシュモード（９６）とするよう制御する。また、システムレベルでの動作状態が待機状態からアクティブ状態になる場合には、プロセッサ９３は半導体記憶装置１に対して外部リフレッシュコマンドＥｘＲＥＦ ＣＭＤをエントリし（９９）、半導体記憶装置１の動作モードを外部リフレッシュモード（９７）とするよう制御する。
このように情報処理システム９１のシステムレベルでの動作状態に合わせて、半導体記憶装置１の動作モードを制御することにより、システムレベルでの動作状態が待機状態であるときはセルフリフレッシュ動作させ、システムレベルでの動作状態がアクティブ状態であるときは外部リフレッシュ動作させてレイテンシを短縮しアクセス動作の高速化を図ることができる。
なお、上述した説明では、本実施形態による半導体記憶装置１は、外部リフレッシュモード２４Ａにおいてパワーダウンコマンド（PD Entry）を受けると、セルフリフレッシュモードにおいてパワーダウンコマンドを受けた場合と同じセルフリフレッシュありのパワーダウンモード２３Ｃに移行し、その後にパワーダウン解除コマンド（PD Exit）を受けると、セルフリフレッシュモード２３Ａに移行する。つまり、本実施形態による半導体記憶装置１は、パワーダウンモードにおいてパワーダウン解除コマンド（PD Exit）を受けると、パワーダウンモードに移行する前の状態にはかかわらず、セルフリフレッシュモード２３Ａに移行するように制御している。
したがって、外部リフレッシュモードからパワーダウンモードに移行した後、外部リフレッシュモードに再度移行させるよう制御するには、パワーダウン解除コマンド（PD Exit）と外部リフレッシュコマンド（ExREF CMD）との２つのコマンドを投入する必要がある。
そこで、図１０に示すように外部リフレッシュモードに対応するパワーダウンモード２４Ｄをさらに設け、パワーダウンモード２４Ｄにおいてパワーダウン解除コマンド（PD Exit）を受けた場合には、外部リフレッシュモード２４Ａに移行できるように構成しても良い。つまり、パワーダウンモードにおいてパワーダウン解除コマンド（PD Exit）を受けた場合には、パワーダウンモードに移行する前の動作モードに移行するように構成しても良い。
図１０は、本実施形態による半導体記憶装置１の状態制御の他の例を説明するための図である。この図１０において、図２に示したものに対応する部分には同一の符号を付し、重複する説明は省略する。
図１０に示したものは、外部リフレッシュモードのスタンバイ状態２４Ａにおいてパワーダウンコマンド（PD Entry）を受けるとパワーダウンモード（Power Down）２４Ｄに移行し、このパワーダウンモード２４Ｄにおいてパワーダウン解除コマンド（PD Exit）を受けると、外部リフレッシュモードのスタンバイ状態２４Ａに移行する点が、図２に示したものと異なる。なお、このパワーダウンモード２４Ｄにおいては、半導体記憶装置１内部にてセルフリフレッシュ動作が実行される。
このように外部リフレッシュモードに対応するパワーダウンモード２４Ｄを設けることで、外部リフレッシュモードからパワーダウンモードに移行した後、パワーダウン解除コマンド（PD Exit）のみの１つのコマンドを投入するだけで外部リフレッシュモードに再度移行させるよう制御することができる。
なお、半導体記憶装置１の状態制御を図１０に示したようにする場合には、図３（Ａ）に示したリフレッシュ制御部１１及び図４に示したレイテンシカウンタにおけるそれぞれのＲＳフリップフロップ３１、４１のリセット入力（Ｒ）には、パワーダウンコマンドＰＤ Ｅｎｔｒｙは入力せずに、セルフリフレッシュイネーブルコマンドＳＲＥＦＥＮ ＣＭＤのみを入力する。これにより、ＲＳフリップフロップ３１、４１の出力は、パワーダウンコマンドＰＤ Ｅｎｔｒｙによってはリセットされず、パワーダウンコマンドＰＤ Ｅｎｔｒｙが投入されてもパワーダウンモード移行前の状態を保持することが可能となる。
また、一般に高速アクセスが要求されるのは同期モードであるため、上述した説明では、同期モードにおいてのみセルフリフレッシュモードと外部リフレッシュモードとの切り替え、言い換えればリフレッシュ動作をセルフリフレッシュ信号ＳＲＥＦに基づいて行うか外部リフレッシュコマンドＥｘＲＥＦ ＣＭＤに基づいて行うかの切り替えを可能としているが、非同期モードにおいても切り替え可能なようにしても良い。
具体的には、非同期モードにおいても、セルフリフレッシュ信号ＳＲＥＦに基づいてリフレッシュ動作を実行するセルフリフレッシュモードに加えて、外部リフレッシュコマンドＥｘＲＥＦ ＣＭＤに基づいてリフレッシュ動作を実行する外部リフレッシュモードを新たに設け、同期モードと同様に状態制御を行うようにすれば良い。この場合には、非同期モードにおいても、アクセス時間を短縮し、アクセス動作の高速化を実現することができる。
また、図３（Ａ）に示したリフレッシュ制御部１１及び図４に示したレイテンシカウンタにおける各スイッチＳＷＡ０、ＳＷＡ１、ＳＷＢ０、ＳＷＢ１は、例えばトランスファゲートにより構成することができる。また、各スイッチＳＷＡ０、ＳＷＡ１、ＳＷＢ０、ＳＷＢ１は選択操作を実現するものであり、これに限らず、セレクタやロジック回路により選択操作を実現するようにしても良い。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
（付記１）データを記憶する複数のメモリセルが配置されたメモリセルアレイと、
上記メモリセルに記憶されているデータを保持するためのリフレッシュ動作を、外部から入力される外部からのリフレッシュ要求又は内部で自ら生成する内部のリフレッシュ要求の何れに基づいて行うか切り替え可能であるとともに、上記リフレッシュ要求に応じてリフレッシュ動作の実行を指示するリフレッシュ制御部と、
上記リフレッシュ制御部からの指示に基づいて、上記メモリセルアレイでのリフレッシュ動作を実行するアレイ制御部とを備え、
上記リフレッシュ制御部は、上記半導体記憶装置の動作状態に応じて、上記外部からのリフレッシュ要求又は上記内部のリフレッシュ要求を選択するリフレッシュ要求セレクタを有し、
上記リフレッシュ要求セレクタは、上記外部からのリフレッシュ要求が入力されてから、セルフリフレッシュ動作を許可するセルフリフレッシュ許可要求が入力されるまでの期間は、上記外部からのリフレッシュ要求を選択し、この期間以外は上記内部のリフレッシュ要求を選択することを特徴とする半導体記憶装置。
（付記２）上記リフレッシュ制御部は、上記外部からのリフレッシュ要求と上記内部のリフレッシュ要求とが競合した場合には、先のリフレッシュ要求に基づいて上記リフレッシュ動作の実行を指示し、後のリフレッシュ要求は無視することを特徴とする付記１記載の半導体記憶装置。
（付記３）タイマー機能を有し、一定期間が経過する度に上記内部のリフレッシュ要求を生成し出力する内部リフレッシュ要求部をさらに備えることを特徴とする付記１記載の半導体記憶装置。
（付記４）上記リフレッシュ動作が上記外部からのリフレッシュ要求又は上記内部のリフレッシュ要求の何れに基づいて行われているかによって、上記メモリセルアレイに対する外部からのアクセス要求に係るレイテンシを制御するレイテンシ制御部をさらに備えることを特徴とする付記１記載の半導体記憶装置。
（付記５）上記レイテンシ制御部は、上記外部からのアクセス要求に係る処理のみに要する時間を計測する第１のカウンタと、上記リフレッシュ動作の処理のみに要する時間を計測する第２のカウンタとを有し、上記リフレッシュ動作を行わせるリフレッシュ要求に応じて、上記第１のカウンタに加えて、上記第２のカウンタを用いるか否かを切り替えることを特徴とする付記４記載の半導体記憶装置。
（付記６）上記メモリセルアレイ内の予め設定した一部領域のメモリセルに対してのみリフレッシュ動作を実行する省電力モードを動作状態として設定可能であることを特徴とする付記１記載の半導体記憶装置。
（付記７）上記省電力モードから通常の動作モードに動作状態を移行した場合に、上記リフレッシュ制御部は、上記省電力モードに移行する前の動作状態にかかわらず、上記内部のリフレッシュ要求に基づいてリフレッシュ動作の実行を指示することを特徴とする付記６記載の半導体記憶装置。
（付記８）上記省電力モードから通常の動作モードに動作状態を移行した場合に、上記リフレッシュ制御部は、上記省電力モードに移行する前の動作状態にて選択していたリフレッシュ要求と同じリフレッシュ要求に基づいてリフレッシュ動作の実行を指示することを特徴とする付記６記載の半導体記憶装置。
（付記９）新たに設けた１つの信号と既存のコマンド信号とを組み合わせて上記外部からのリフレッシュ要求がなされることを特徴とする付記１記載の半導体記憶装置。
（付記１０）上記メモリセルアレイに対する外部からのアクセス動作が、入力されるクロック信号に対して非同期で実行される非同期動作モードと、上記クロック信号に同期して実行される同期動作モードとを動作状態として設定可能かつ切り替え可能であり、
上記リフレッシュ制御部は、上記同期動作モードにおいてのみ、上記リフレッシュ動作を上記外部からのリフレッシュ要求又は上記内部のリフレッシュ要求の何れに基づいて行うか切り替え可能であることを特徴とする付記１記載の半導体記憶装置。
（付記１１）任意に上記同期動作モードから上記非同期動作モードに動作状態を切り替え可能であるとともに、上記非同期動作モードでは、上記内部のリフレッシュ要求に基づいて上記リフレッシュ動作が行われることを特徴とする付記１０記載の半導体記憶装置。
（付記１２）上記リフレッシュ制御部は、さらに上記非同期動作モードにおいても、上記リフレッシュ動作を上記外部からのリフレッシュ要求又は上記内部のリフレッシュ要求の何れに基づいて行うか切り替え可能であることを特徴とする付記１０記載の半導体記憶装置。
（付記１３）付記６記載の半導体記憶装置と、
上記半導体記憶装置の動作状態を制御管理するとともに、上記外部からのリフレッシュ要求を上記半導体記憶装置に出力可能な制御装置とを備えたことを特徴とする情報処理システム。
（付記１４）情報処理システムの動作状態に合わせて、上記半導体記憶装置の動作状態を制御するようにしたことを特徴とする付記１３記載の情報処理システム。
本発明の一実施形態による半導体記憶装置の構成例を示すブロック図である。 本実施形態による半導体記憶装置の状態制御を説明するための図である。 リフレッシュ制御部の構成例を示す図である。 レイテンシカウンタの構成例を示す図である。 アレイ制御回路の構成例を示す図である。 メモリセルアレイにおけるメモリセルとその周辺回路の構成例、及びメモリセルに係るデータ読み出しシーケンスを示す図である。 本実施形態による半導体記憶装置の動作例を示すタイミングチャートである。 本実施形態による半導体記憶装置のコマンド例を示す図である。 本実施形態による半導体記憶装置を適用した情報処理システムを説明するための図である。 本実施形態による半導体記憶装置の状態制御の他の例を説明するための図である。 従来の擬似ＳＲＡＭの構成を示すブロック図である。 従来の擬似ＳＲＡＭの動作を示すタイミングチャートである。
符号の説明
１ 半導体記憶装置
２ コンフィグレーションレジスタ
３ リフレッシュタイマー
４ チップ制御回路
５ アドレスデコーダ
６ データ信号制御回路
７ アレイ制御回路
８ メモリセルアレイ
９ インタフェース回路
１１ リフレッシュ制御部
１２ アクセス制御部
１３ コマンドレジスタ
１４ アドレスレジスタ
ＣＬＫ クロック信号
ＣＭＤ コマンド信号
ＡＤＤ アドレス信号
ＤＱ データ信号

Claims (8)

  1. 複数のメモリセルが配置されたメモリセルアレイと、
    外部から入力される外部リフレッシュ要求又は内部で生成される内部リフレッシュ要求の何れに基づいてリフレッシュ動作の実行を指示するリフレッシュ制御部と、
    上記リフレッシュ制御部からの指示に基づいて、上記メモリセルアレイでのリフレッシュ動作を実行するアレイ制御部と、
    上記リフレッシュ動作が上記外部リフレッシュ要求又は上記内部リフレッシュ要求の何れに基づいて行われているかによって、外部から入力されるアクセス要求に基づくアクセス動作のレイテンシを制御するレイテンシ制御部とを備え、
    上記レイテンシ制御部は、上記外部リフレッシュ要求に基づいてリフレッシュ動作が行われる場合の上記レイテンシを、上記内部リフレッシュ要求に基づいてリフレッシュ動作が行われる場合の上記レイテンシよりも小さくすることを特徴とする半導体記憶装置。
  2. 上記レイテンシ制御部は、
    上記外部リフレッシュ要求に基づいてリフレッシュ動作が行われる場合の上記レイテンシをカウントするための第１カウンタと、
    上記内部リフレッシュ要求に基づくリフレッシュ動作のレイテンシをカウントするための第２カウンタとを含むことを特徴とする請求項１記載の半導体記憶装置。
  3. 上記メモリセルアレイ内の予め設定した一部領域のメモリセルに対してのみリフレッシュ動作を実行する省電力モードを動作状態として設定可能であることを特徴とする請求項１記載の半導体記憶装置。
  4. 上記省電力モードから通常の動作モードに動作状態を移行した場合に、上記リフレッシュ制御部は、上記省電力モードに移行する前の動作状態にかかわらず、上記内部リフレッシュ要求に基づいてリフレッシュ動作の実行を指示することを特徴とする請求項３記載の半導体記憶装置。
  5. 上記省電力モードから通常の動作モードに動作状態を移行した場合に、上記リフレッシュ制御部は、上記省電力モードに移行する前の動作状態にて選択していたリフレッシュ要求と同じリフレッシュ要求に基づいてリフレッシュ動作の実行を指示することを特徴とする請求項３記載の半導体記憶装置。
  6. 新たな制御信号を設け、当該制御信号の論理とコマンド信号の組み合わせにて、上記リフレッシュ動作を上記外部リフレッシュ要求又は上記内部リフレッシュ要求の何れに基づいて行うか制御することを特徴とする請求項１記載の半導体記憶装置。
  7. 請求項３記載の半導体記憶装置と、
    上記半導体記憶装置の動作状態を制御管理するとともに、上記外部リフレッシュ要求を上記半導体記憶装置に出力可能な制御装置とを備えたことを特徴とする情報処理システム。
  8. 情報処理システムの動作状態に合わせて、上記半導体記憶装置の動作状態を制御するようにしたことを特徴とする請求項７記載の情報処理システム。
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