JP4806520B2 - 半導体記憶装置及びメモリシステム - Google Patents

Description

本発明は、半導体記憶装置及びメモリシステムに関し、特に、擬似ＳＲＡＭ（Static Random Access Memory）に用いて好適なものである。

半導体記憶装置の１つである擬似ＳＲＡＭは、データを記憶するためのメモリセルがＤＲＡＭ（Dynamic Random Access Memory）と同様のセルで構成され、かつ外部インタフェースがＳＲＡＭと互換性をもつメモリである。擬似ＳＲＡＭは、ＳＲＡＭに比べて大容量でビットコストが低いというＤＲＡＭの特徴、及びＳＲＡＭと同等の使いやすさを有しており、大容量化及びシステム設計の容易化を実現している。例えば、ローパワー（低消費電力）擬似ＳＲＡＭは、携帯電話のメモリ（ＲＡＭ）として利用されている。

図１７は、従来の擬似ＳＲＡＭ１０１の構成を示すブロック図である。擬似ＳＲＡＭ１０１は、メモリセルアレイ１０２、アレイ制御回路１０３、リフレッシュ制御回路１０４、チップ制御回路１０５、アドレスデコーダ１０６、データ信号制御回路１０７、及びインタフェース回路１０８を有する。

メモリセルアレイ１０２は、ロー方向及びコラム方向に関してアレイ状に配置された複数のメモリセルで構成される。各メモリセルは、上述したようにＤＲＡＭと同様の１Ｔ−１Ｃ型（１トランジスタ１キャパシタ型）メモリセルである。アレイ制御回路１０３は、メモリセルアレイ１０２内のメモリセルに対してデータ読み出し（リード）動作、データ書き込み（ライト）動作、及びリフレッシュ動作を行う。

リフレッシュ制御回路１０４は、内部に備えるタイマー値に応じて、メモリセルに記憶されているデータを保持するために必要なリフレッシュ動作の要求を出力する。

チップ制御回路１０５は、インタフェース回路１０８を介して供給される外部からのコマンド信号（外部コマンド）ＣＭＤをデコードし、そのデコード結果やリフレッシュ制御回路１０４からのリフレッシュ要求に基づく制御信号をアレイ制御回路１０３に出力する。コマンド信号ＣＭＤは、後述するようにチップイネーブル信号／ＣＥ、アドレスバリッド（有効）信号／ＡＤＶ、アウトプットイネーブル信号／ＯＥ、及びライトイネーブル信号／ＷＥからなる（各信号の符号に付した“／”は、当該信号が負論理であることを示す。）。
また、チップ制御回路１０５は、コマンド信号ＣＭＤによるアクセス要求（データ読み出し・書き込み）とリフレッシュ要求とのアービトレーション（調停処理）を行う。このアービトレーションでは、先に発生した要求が優先して処理される。

アドレスデコーダ１０６は、インタフェース回路１０８を介して供給される外部からのアドレス信号ＡＤＤをデコードし、そのデコード結果をアレイ制御回路１０３に出力する。
データ信号制御回路１０７は、外部コマンドに応じて行われるリード動作及びライト動作におけるメモリ内部と外部との間でのデータ信号の授受を制御する。

なお、インタフェース回路１０８には、コマンド信号ＣＭＤ及びデータ信号ＤＱの入出力タイミングを同期させるクロック信号ＣＬＫが外部から入力され、擬似ＳＲＡＭ１０１内の各機能部に供給されている。

図１８は、従来の擬似ＳＲＡＭにおける動作（データ読み出し動作）を説明するタイミングチャートである。図１８において、コア動作とは、メモリセルアレイ１０２の選択動作、言い換えればアレイ制御回路１０３がメモリセルアレイ１０２に対して実行する動作である。また、Ｐｅｒｉ動作とは、チップ制御回路１０５やデータ信号制御回路１０７等のメモリセルアレイ１０２（アレイ制御回路１０３）に係る周辺回路の動作である。

まず、時刻Ｔ５１において、デバイス（擬似ＳＲＡＭ）を動作状態にするチップイネーブル信号／ＣＥ、アドレス信号ＡＤＤが有効であることを示すアドレスバリッド信号／ＡＤＶ、及びアウトプットイネーブル信号／ＯＥが“Ｌ”に変化する。チップ制御回路１０５は、これらコマンド信号ＣＭＤをデコードし、外部からのアクセス要求がデータ読み出し動作ＲＤ（Ａ）であると判断する。また、アドレスデコーダ１０６は、アドレス信号ＡＤＤを取り込んでデコードする。

しかしながら、外部からのアクセス要求を受ける時刻Ｔ５１以前に、リフレッシュ制御回路１０４からのリフレッシュ要求が発生していると、メモリセルアレイ１０２ではリフレッシュ動作ＲＥＦが実行される（時刻Ｔ５２）。そして、リフレッシュ動作ＲＥＦが終了する時刻Ｔ５３からメモリセルアレイ１０２にてデータ読み出し動作ＲＤ（Ａ）が実行され、アドレスデコーダ１０６でのデコード結果に対応するメモリセルのデータ１Ａ、２Ａ、３Ａを順次読み出してデータ信号ＤＱとして出力する。

時刻Ｔ５４において、チップイネーブル信号／ＣＥが“Ｈ”に変化すると、チップ制御回路１０５は、データ読み出し動作ＲＤ（Ａ）の終了をアレイ制御回路１０３に指示する。これにより、メモリセルアレイ１０２にて実行しているデータ読み出し動作ＲＤ（Ａ）が終了する（時刻Ｔ５５）。

また、時刻Ｔ５５において、チップイネーブル信号／ＣＥ、アドレスバリッド信号／ＡＤＶが“Ｌ”に変化すると、チップ制御回路１０５は、このときのコマンド信号ＣＭＤをデコードし、外部からのアクセス要求がデータ読み出し動作ＲＤ（Ｂ）であると判断する。また、アドレスデコーダ１０６は、アドレス信号ＡＤＤを取り込んでデコードする。

そして、時刻Ｔ５５からリフレッシュエントリー期間ＴＲＥＮが経過した時刻Ｔ５６において、メモリセルアレイ１０２にてデータ読み出し動作ＲＤ（Ｂ）が実行され、データ１Ｂ、２Ｂ、３Ｂ、４Ｂ、５Ｂをデータ信号ＤＱとして出力する。なお、リフレッシュエントリー期間ＴＲＥＮは、リフレッシュ要求が発生した際にメモリセルアレイ１０２にてリフレッシュ動作を実行できるように、外部からのアクセス要求によるデータ読み出し／書き込み動作間に常に設けられている。

その後、データ読み出し動作ＲＤ（Ａ）と同様に、時刻Ｔ５７において、チップイネーブル信号／ＣＥが“Ｈ”に変化することで、メモリセルアレイ１０２にて実行しているデータ読み出し動作ＲＤ（Ｂ）を終了する（時刻Ｔ５８）。

図１９は、従来の擬似ＳＲＡＭにおける動作（データ書き込み動作）を説明するタイミングチャートである。図１９に示すデータ書き込み動作は、ライトイネーブル信号／ＷＥを“Ｌ”にしてアウトプットイネーブル信号／ＯＥを“Ｈ”に維持する点と、データ信号ＤＱとして供給されたデータ１Ａ〜３Ａ、１Ｂ〜５Ｂをメモリセルに書き込む点とが異なるだけで、図１８に示したデータ読み出し動作と同様である（時刻Ｔ６１〜Ｔ６８が、時刻Ｔ５１〜Ｔ５８にそれぞれ対応する。）ので説明は省略する。
図１８、図１９に示したようにして、従来の擬似ＳＲＡＭではデータ読み出し動作及びデータ書き込み動作等が行われていた。

また、近年、動画像データなどに係る大容量かつリアルタイムなデータ通信が行われるようになり、携帯電話などを含むデータ通信装置のメモリとして利用される擬似ＳＲＡＭに対しても、より高速な動作が要求されている。

特開平１１−１６３４６号公報 国際公開第９８／５６００４号パンフレット

しかしながら、従来の擬似ＳＲＡＭにおいては、図１８、図１９に示したようにリフレッシュエントリー期間ＴＲＥＮを常に設けているため、レイテンシはワーストケースであるリフレッシュ要求が先に発生した場合を想定して、これを包含するように外部からのアクセス要求に係るアクセス時間が規定されている。また、外部からのアクセス要求（コマンド）を受けデータを入出力するまでの一連の動作は、あるアクセス要求に応じた一連の動作が終了してから次のアクセス要求に応じた一連の動作を開始するように、すなわち常に１つのアクセス要求に係る処理のみ行うようにして実行している。

擬似ＳＲＡＭにおいて動作（アクセス）を高速化する方法としては、まず、図２０（Ａ）に示すようにしてレイテンシを短くすることで外部からのアクセス時間を短縮する方法が考えられる。しかしながら、レイテンシを短くすると、外部からのアクセス要求によるデータ読み出し／書き込み動作間の時間間隔ＴＣが短くなり、リフレッシュエントリー期間ＴＲＥＮに相当する期間を確保することができないおそれがある。すなわち、レイテンシを短くした場合には、リフレッシュ要求が発生したとしても、外部からのアクセス要求によるデータ読み出し／書き込み動作間にリフレッシュ動作を実行できず、メモリセルに記憶しているデータが消失してしまうおそれがある。

また、擬似ＳＲＡＭにおいて動作を高速化する他の方法としては、図２０（Ｂ）に示すようにして外部からのアクセス要求を多重化する方法が考えられる。しかしながら、従来の擬似ＳＲＡＭにおいては、図２０（Ｂ）の時刻Ｔ９１に示されるようにデータ読み出し動作ＲＤ（Ａ）を実行しているときに、データ読み出し動作ＲＤ（Ｂ）が要求されると、その時点でデータ読み出し動作ＲＤ（Ｂ）に係るアドレス信号ＡＤＤが取り込まれデコードされる。そのため、アドレスデコーダ１０６でのデコード結果が変化し、異なるメモリセルを選択してしまう。したがって、データ読み出し動作ＲＤ（Ａ）の実行中にデータ読み出し動作ＲＤ（Ｂ）が要求された場合には、外部からのアクセス要求を正確に認識することができず、その時点から正しいデータが出力されることを保証できなくなる（図２０（Ｂ）に示した例ではデータ３Ａ）。データ書き込み動作であっても同様である。

本発明は、このような事情に鑑みてなされたものであり、擬似ＳＲＡＭのアクセス動作を高速化できるようにすることを目的とする。

本発明の半導体記憶装置は、複数のメモリセルが配置されたメモリセルアレイと、リフレッシュ動作を要求するリフレッシュ要求信号を外部に出力するリフレッシュ要求回路と、上記メモリセルアレイに対する外部アクセス要求に係る情報をデコードし、デコード結果に基づいてメモリセルアレイにて実行する動作を指示する処理回路と、処理回路からの指示に基づいてメモリセルアレイに対する動作を実行するアレイ制御回路と、外部アクセス要求に係る情報のデコード結果を保持するレジスタとを有する。そして、外部アクセス要求には、リフレッシュ要求信号に対する応答のリフレッシュ実行要求を含む。また、リフレッシュ実行要求と、リフレッシュ実行要求以外の外部アクセス要求に係る動作を、処理回路とアレイ制御回路とによるパイプライン動作により実行する。また、処理回路は、メモリセルアレイにて第１の外部アクセス要求に対応する動作の実行中に第２の外部アクセス要求を受けた場合には、第２の外部アクセス要求に係る情報のデコード結果をレジスタに保持し、第１の外部アクセス要求に対応する動作が終了した後、レジスタに保持されているデコード結果に基づいてメモリセルアレイにて実行する動作を指示し、チップイネーブル信号が第１の状態であるときに、リフレッシュ実行要求以外の外部アクセス要求に対応する動作をメモリセルアレイで実行する動作を指示し、チップイネーブル信号が第１の状態から第２の状態に切り替わると、実行中の外部アクセス要求に対応する動作の終了を指示する。

上記構成よれば、リフレッシュ動作を含むメモリセルアレイに対する動作が外部アクセス要求のみで要求されるので、リフレッシュエントリー期間を設ける必要がなくなり、レイテンシやライトサイクル時間等のメモリセルアレイに対するアクセス動作に要する時間を短縮することができる。
また、処理回路による外部アクセス要求に係る情報のデコード結果を保持するレジスタを設けるようにした場合には、外部アクセス要求に係る動作を処理回路とアレイ制御回路とによるパイプライン動作により実行することができる。

本発明によれば、リフレッシュ動作を要求するリフレッシュ要求信号を外部に出力することで、リフレッシュ動作を含むメモリセルアレイに対する動作が外部アクセス要求のみで制御されるので、各動作間にリフレッシュエントリー期間を設ける必要がなくなり、メモリセルアレイに対するアクセス動作に要する時間を短縮することができ、単位時間あたりのアクセス可能回数を増大させ、半導体記憶装置のアクセス動作の高速化を実現することができる。

以下、本発明の実施形態を図面に基づいて説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態による半導体記憶装置１の構成例を示すブロック図である。
半導体記憶装置１は、擬似ＳＲＡＭであり、リフレッシュタイマー２、チップ制御回路３、アドレスデコーダ４、データ信号制御回路５、アレイ制御回路６、メモリセルアレイ７、及びインタフェース回路８を有する。

リフレッシュタイマー２は、カウンタ等の計測手段を用いて時間を計測し、所定期間が経過する毎にリフレッシュ投入要求信号ＲＥＦＲを、インタフェース回路８を介して外部に出力する。リフレッシュタイマー２は、本発明におけるリフレッシュ要求回路に相当する。リフレッシュ投入要求信号ＲＥＦＲは、メモリセルアレイ７に対するリフレッシュ動作を実行させるリフレッシュ信号（コマンド）ＲＥＦＥを要求する信号である。

チップ制御回路３は、パイプライン実行制御部１０及びコマンドレジスタ１２を有し、半導体記憶装置１内の各回路の動作を統括的に制御する。
具体的には、チップ制御回路３は、インタフェース回路８を介して外部からのコマンド信号（外部コマンド）ＣＭＤ及びリフレッシュ信号（コマンド）ＲＥＦＥが供給される。そして、チップ制御回路３は、図示しないデコーダによりそれらをデコードし、デコード結果に基づいてアレイ制御回路６に制御信号を出力する。

コマンドレジスタ１２は、チップ制御回路３でのデコードにより得られるデコード結果を保持するレジスタである。
なお、パイプライン実行制御部１０については後述する。

アドレスデコーダ４は、インタフェース回路８を介して供給される外部からのアドレス信号ＡＤＤをデコードし、そのデコード結果に基づく選択アドレス信号をアレイ制御回路６に出力する。また、アドレスデコーダ４は、アドレス信号ＡＤＤをデコードして得られるデコード結果を保持するアドレスレジスタ１３を有する。このアドレスレジスタ１３に保持されるデコード結果とコマンドレジスタ１２に保持されるデコード結果とは、同一の要求に関するものであり、コマンドレジスタ１２及びアドレスレジスタ１３に保持されたデコード結果は、トリガ信号Ｔｒｉｇに基づいて同期して出力される。
このチップ制御回路３とアドレスデコーダ４とで、本発明における処理回路が構成される。

データ信号制御回路５は、外部からのコマンド信号ＣＭＤに応じて行われるメモリセルアレイ７に対するリード動作及びライト動作にて、インタフェース回路８を介した半導体記憶装置１内部と外部との間でのデータ信号ＤＱの授受を制御する。
アレイ制御回路６は、チップ制御回路３から供給される制御信号及びアドレスデコーダ４から供給される選択アドレス信号に基づいて、メモリセルアレイ７内のメモリセルに係るデータ読み出し（リード）動作、データ書き込み（ライト）動作、及びリフレッシュ動作を実行する。

メモリセルアレイ７は、ロー（行）方向及びコラム（列）方向に関してアレイ状に配置された複数のメモリセルを有する。具体的には、メモリセルアレイ７は、複数のビット線と、それに交差するように設けられた複数のワード線とを有し、ビット線とワード線との交差部にメモリセルが配置されている。各メモリセルは、ＤＲＡＭと同様の１Ｔ−１Ｃ型（１トランジスタ１キャパシタ型）メモリセルで構成され、それぞれ１ビットのデータを記憶する。
また、メモリセルアレイ７は、ビット線に対応して設けられたセンスアンプを有する。

インタフェース回路８は、半導体記憶装置１内部と外部との間で各信号を授受するためのものである。インタフェース回路８は、コマンド信号ＣＭＤ、アドレス信号ＡＤＤ及びリフレッシュ信号ＲＥＦＥが外部から入力されるとともに、リフレッシュ投入要求信号ＲＥＦＲを外部に出力する。また、インタフェース回路８には、データ信号ＤＱが入出力される。また、コマンド信号ＣＭＤやデータ信号ＤＱ等の入出力タイミングを同期させるためのクロック信号ＣＬＫが外部から入力され、半導体記憶装置１内の各回路に供給される。

図２は、図１に示した半導体記憶装置１を用いたメモリシステムの構成例を示す図である。この図２において、半導体記憶装置１は簡略して図示しているとともに、図１に示したブロック等と同一の機能を有するブロック等には同一の符号を付して重複する説明は省略する。

リフレッシュタイマー２より出力されるリフレッシュ投入要求信号ＲＥＦＲがメモリコントローラ２１に入力される。また、メモリコントローラ２１から出力されるコマンド信号ＣＭＤ及びリフレッシュ信号ＲＥＦＥがチップ制御回路３に入力されるとともに、メモリコントローラ２１から出力されるアドレス信号ＡＤＤがアドレスデコーダ４に入力される。データ信号ＤＱがメモリコントローラ２１とデータ信号制御回路５とで入出力される。

メモリコントローラ２１は、プロセッサ２２等からの要求に基づいて半導体記憶装置１を制御する。例えば、メモリコントローラ２１は、半導体記憶装置１からのリフレッシュ投入要求信号ＲＥＦＲによるリフレッシュ要求を受信すると、受信後の一定期間内にリフレッシュ信号ＲＥＦＥを出力する。また、メモリコントローラ２１は、プロセッサ２２からの半導体記憶装置１へのアクセス要求（データの読み出し又は書き込み）を受信すると、当該アクセス要求に応じたコマンド信号ＣＭＤ及びアドレス信号ＡＤＤを出力する。なお、メモリコントローラ２１は、プロセッサ２２からの半導体記憶装置１へのアクセス要求とリフレッシュ投入要求信号ＲＥＦＲによるリフレッシュ要求との調停処理を行い、調停結果に従ってコマンド信号ＣＭＤ又はリフレッシュ信号ＲＥＦＥを出力する。

このように半導体記憶装置１を用いたメモリシステムでは、半導体記憶装置１内のリフレッシュタイマー２から出力されるリフレッシュ投入要求信号ＲＥＦＲに基づいて、半導体記憶装置１にてリフレッシュ動作を実行させるためのリフレッシュ信号ＲＥＦＥを出力する。したがって、半導体記憶装置１自らがリフレッシュ動作の実行タイミングを制御するので、コントローラ側では、リフレッシュ動作の実行タイミングを制御するためのタイマー等をメモリコントローラ２１に備える必要がないとともに、リフレッシュ動作の実行タイミングを考慮する必要がない。これにより、従来の同様のシステムで図２に示すようなメモリシステムを実現でき、仮に新たなシステムを構築する場合でも容易に行うことができる。

図３は、図１に示したパイプライン実行制御部１０の構成を示す回路図である。
パイプライン実行制御部１０は、ＮＡＮＤ（否定論理積演算）回路３１、３２、３３、３８、ＮＯＲ（否定論理和演算）回路３９、インバータ３０、３６、３７、及びＰチャネル型トランジスタ３４とＮチャネル型トランジスタ３５とからなるトランスファゲート４０を有する。また、図３において、ＣＭＤＡは、単独で入力された通常のコマンド及び本実施形態の特徴であるパイプライン動作（後述する）において先行するコマンドであり、ＣＭＤＢ（Ｐ）は、先行するコマンドに続くパイプライン動作に係るコマンドである。また、ＣＥ、／ＣＥはコマンド信号の１つであるチップイネーブル信号である（／は負論理信号であることを示す。以下についても同様。）。

パイプライン動作に係るコマンドＣＭＤＢ（Ｐ）及びチップイネーブル信号ＣＥがＮＡＮＤ回路３１に入力され、ＮＡＮＤ回路３１の出力がＮＡＮＤ回路３２に入力される。また、ＮＡＮＤ回路３２にはＮＡＮＤ回路３３の出力が入力される。ＮＡＮＤ回路３２、３８の出力がＮＡＮＤ回路３３に入力される。すなわち、ＮＡＮＤ回路３２、３３は、ＲＳフリップフロップを構成している。

また、ＮＡＮＤ回路３２の出力は、チップイネーブル信号ＣＥ、／ＣＥにより制御されるトランスファゲート４０を介して、インバータ３６に入力可能になっている。インバータ３６、３７は、入力端が自らとは異なるインバータの出力端に接続されており、ラッチ回路を構成している。

インバータ３６の出力がインバータ３０に入力され、このインバータ３０の出力及びチップイネーブル信号ＣＥが、ＮＡＮＤ回路３８に入力され、ＮＡＮＤ回路３８の出力がＮＯＲ回路３９に入力される。また、ＮＯＲ回路３９には、コマンドＣＭＤＡが入力されており、ＮＯＲ回路３９の出力が実行コマンドＣＭＤＥとして出力される。

図３に示したパイプライン実行制御部１０では、コマンドＣＭＤＡの実行中（このときチップイネーブル信号ＣＥはハイレベル“Ｈ”（／ＣＥはロウレベル“Ｌ”））に、パイプライン動作させるコマンドＣＭＤＢが入力されると、ＮＡＮＤ回路３１を介して、ＮＡＮＤ回路３２、３３からなるＲＳフリップフロップにラッチされる。

その後、コマンドＣＭＤＡに係る動作を停止（終了）させるためにチップイネーブル信号ＣＥが“Ｌ”（／ＣＥが“Ｈ”）に変化すると、コマンドＣＭＤＢがトランスファゲート４０を介してインバータ３６、３７からなるラッチに転送される。そして、チップイネーブル信号ＣＥが再び“Ｈ”になると、コマンドＣＭＤＢがＮＡＮＤ回路３８及びＮＯＲ回路３９を介して実行コマンドＣＭＤＥとして出力される。

図４は、図１に示したコマンドレジスタ１２及びアドレスレジスタ１３をそれぞれ構成するレジスタ回路５１の構成を示す回路図である。なお、コマンドレジスタ１２及びアドレスレジスタ１３は、図４に示すレジスタ回路５１を必要に応じて所定数だけ用いて構成される。
レジスタ回路５１は、インバータ５２、５５、５６、及びＰチャネル型トランジスタ５３とＮチャネル型トランジスタ５４とからなるトランスファゲート５７を有する。

レジスタ回路５１は、クロック信号ＣＬＫが、トランジスタ５３の制御端子（ゲート）にインバータ５２を介して供給されるとともに、トランジスタ５４の制御端子（ゲート）に供給される。また、入力信号ＩＮがトランスファゲート５７を介してインバータ５５に入力可能になっており、インバータ５５の出力が出力信号ＯＵＴとして出力される。なお、インバータ５５、５６は、互いに入力端と出力端とが接続され、ラッチ回路を構成している。

図５は、図１に示したアレイ制御回路６の構成を示すブロック図であり、アレイ制御回路６は、図５に示したメモリセルアレイ７を除く各回路６１〜７１を有する。
図５において、ブロック選択指示回路６１、ワード線（ＷＬ）選択指示回路６２、センスアンプ（ＳＡ）選択指示回路６３、コラム線（ＣＬ）選択指示回路６４、及びアンプ（ＡＭＰ）活性指示回路６５は、それぞれ対応するブロック選択回路６６、ワード線選択回路６７、センスアンプ活性化回路６８、コラム線選択回路６９、及びアンプ活性制御回路７０の動作タイミングを制御する。

ブロック選択回路６６は、アドレスデコーダ４から供給されるブロック選択アドレス信号ＢＬＳＡに応じて、ビット線トランスファー信号線ＢＴを選択的に活性化するともに、プリチャージ信号線ＢＲＳを不活性化する。ワード線選択回路６７は、アドレスデコーダ４から供給されるワード線選択アドレス信号ＷＬＳＡに応じたワード線ＷＬを選択的に活性化する。センスアンプ活性化回路６８は、センスアンプ駆動信号線ＬＥを活性化する。

コラム線選択回路６９は、アドレスデコーダ４から供給されるコラム線選択アドレス信号ＣＬＳＡに応じたコラム線ＣＬを選択的に活性化する。アンプ活性制御回路７０は、アンプ７１を駆動するためのアンプ駆動信号線ＡＥＮを活性化する。アンプ７１は、メモリセル７から読み出されたデータをデータ信号制御回路５に増幅して出力する。

ここで、上述した各回路６６〜７０が信号線を活性化する動作（選択する動作も含む。）は、それぞれ対応する指示回路６１〜６５からの指示に基づいて順次行われる。

具体的には、チップ制御回路３から供給される制御信号及びアドレスデコーダ４から供給されるアレイ選択アドレス信号ＡＲＳＡに基づいて、まずブロック選択指示回路６１からブロック選択回路６６に対して指示が出される。続いて、ブロック選択指示回路６１からの指示が出されたことを条件として、ワード線選択指示回路６２からワード線選択回路６７に対して指示が出される。

その後、同様にして、センスアンプ選択指示回路６３からセンスアンプ活性化回路６８に対し、コラム線選択指示回路６４からコラム線選択回路６９に対し、アンプ活性指示回路６５からアンプ活性制御回路７０に対して順次指示が出される。ただし、アンプ活性指示回路６５からアンプ活性制御回路７０に対しての指示は、センスアンプ選択指示回路６３及びコラム線選択指示回路６４の双方から指示が出されたことを条件として出される。

図６（Ａ）は、図１に示したメモリセルアレイ７の構成を示す回路図であり、複数のメモリセルで構成されるメモリセルアレイ７において、１つのメモリセルとその周辺回路とを図示している。図６（Ｂ）は、図６（Ａ）に示した回路におけるデータ読み出し動作を説明するタイミングチャートである。

図６（Ａ）において、Ｃ１は容量、ＮＴ１〜ＮＴ１７はＮチャネル型トランジスタ、ＰＴ１〜ＰＴ３はＰチャネル型トランジスタである。容量Ｃ１とトランジスタＮＴ１は、メモリセル（１Ｔ１Ｃ型メモリセル）を構成する。トランジスタＮＴ３〜ＮＴ５の組、及びトランジスタＮＴ１３〜ＮＴ１５の組は、それぞれプリチャージ回路８２、８５を構成する。トランジスタＮＴ１１、ＮＴ１２、ＰＴ２、ＰＴ３は、センスアンプ８３を構成する。８４はインバータである。

メモリセル８１の容量Ｃ１には、１ビットの情報が記憶される。このメモリセル８１（容量Ｃ１）に記憶されたデータを読み出す際の動作を図６（Ｂ）を参照して説明する。
なお、データ読み出し（リード）動作、データ書き込み（ライト）動作、及びリフレッシュ動作の何れも実行されていない場合には、ビット線トランスファー信号線ＢＴ０、ＢＴ１及びプリチャージ信号線ＢＲＳは活性化されており、“Ｈ”である。したがって、プリチャージ回路８２、８３内のトランジスタＮＴ３〜ＮＴ５、ＮＴ１３〜ＮＴ１５、及びトランジスタＮＴ６、ＮＴ７、ＮＴ１６、ＮＴ１７が導通し、ビット線ＢＬ、／ＢＬの電位は等しい電位となっている。

データを読み出す際には、まず、メモリセル８１に対応するビット線トランスファー信号線ＢＴ０を除くビット線トランスファー信号線（図６（Ａ）に示す回路ではビット線トランスファー信号線ＢＴ１）と、プリチャージ信号線ＢＲＳを不活性化して“Ｌ”にする。したがって、プリチャージ回路８２、８３が非動作状態になるとともに、トランジスタＮＴ１６、ＮＴ１７が非導通状態になる（センスアンプ８３のリセット状態解除）。ビット線トランスファー信号線ＢＴ０は、“Ｈ”を維持する。

次に、ワード線ＷＬが選択的に活性化されて“Ｈ”になると、トランジスタＮＴ１が導通し、容量Ｃ１に記憶されているデータがビット線ＢＬに読み出される。これにより、容量Ｃ１に記憶されているデータに応じて、ビット線ＢＬの電位が変化する（ＳＱ１）。ここで、トランジスタＮＴ６、ＮＴ７は導通状態であり、トランジスタＮＴ１６、ＮＴ１７は非導通状態であるので、トランジスタＮＴ６、ＮＴ７を介してビット線ＢＬ、／ＢＬのデータ（電位）がセンスアンプ８３に供給される。

次に、センスアンプ駆動信号線ＬＥが活性化されて“Ｈ”になると、トランジスタＮＴ８、ＰＴ１が導通し電源供給が行われることによりセンスアンプ８３が動作し、ビット線ＢＬ、／ＢＬのデータが増幅される（ＳＱ２）。続いて、コラム線ＣＬが選択的に活性化されて“Ｈ”になると、コラムゲートとしてのトランジスタＮＴ９、ＮＴ１０が導通し、増幅されたビット線ＢＬ、／ＢＬのデータがデータバスＤＢ、／ＤＢに出力される（ＳＱ３）。

その後、コラム線ＣＬを不活性化して“Ｌ”にし、読み出したデータのメモリセル８１（容量Ｃ１）への再書き込みを行った（ＳＱ４）後、ワード線ＷＬを不活性化して“Ｌ”にする。さらに、センスアンプ駆動信号線ＬＥを不活性化して“Ｌ”にすることで、センスアンプ８３を非動作状態にした後、すべてのビット線トランスファー信号線ＢＴ０、ＢＴ１及びプリチャージ信号線ＢＲＳを活性化してデータ読み出し動作を終了する。
なお、メモリセル８１へのデータ書き込み動作は、従来と同様であり、その説明は省略する。

図７（Ａ）〜（Ｃ）は、第１の実施形態による半導体記憶装置１のリフレッシュ動作を説明するための図である。
図７（Ａ）は、図１に示した半導体記憶装置１にてリフレッシュ動作を実行させるために供給されるコマンド信号ＣＭＤ及びリフレッシュ信号ＲＥＦＥの駆動波形を示している。半導体記憶装置１がリフレッシュ信号ＲＥＦＥを入力するための専用端子（専用ピン）を備えている場合には、図７（Ａ）に示すように、コマンド信号ＣＭＤ（／ＣＥ、／ＡＤＶ、／ＯＥ、／ＷＥ）のすべてを不活性化した状態（“Ｈ”）で、リフレッシュ信号ＲＥＦＥをパルス状に“Ｌ”に変化させることにより、半導体記憶装置１にてリフレッシュ動作が実行される。

なお、半導体記憶装置１にリフレッシュ信号ＲＥＦＥを入力するための専用端子を設けずに、コマンド信号ＣＭＤによりリフレッシュ動作を実行させようとする場合には、例えば図７（Ｂ）に示す駆動波形のように、チップイネーブル信号／ＣＥを除くコマンド信号ＣＭＤを不活性化した状態で、チップイネーブル信号／ＣＥをパルス状に“Ｌ”に変化させることにより、半導体記憶装置１にてリフレッシュ動作を実行させるようにしても良い。このようにコマンド信号ＣＭＤのみでリフレッシュ動作を実行させようとする場合には、リフレッシュ動作を実行させるための専用コマンドを予め規定しておけば良い。

図７（Ｃ）は、半導体記憶装置１におけるリフレッシュ動作の流れを示す図である。外部から供給されるリフレッシュ信号ＲＥＦＥ（あるいは上述したような専用コマンド）によりリフレッシュ動作の実行が指示されると、まずインタフェース回路８を介してリフレッシュ信号ＲＥＦＥが半導体記憶装置１内部に取り込まれ（Ｓ１１）、チップ制御回路３がコマンド判定を行いリフレッシュ動作であると判定する（Ｓ１２）。続いて、リフレッシュ動作を実行するメモリのアドレスを読み込み（Ｓ１３）、コア（アレイ制御回路６及びメモリセルアレイ７）が活性化される（Ｓ１４）。そして、アレイ制御回路６が、ステップＳ１３において読み込まれたアドレスに対応するメモリセルアレイ７内のメモリセルに対してリフレッシュ動作を行い（Ｓ１５）、プリチャージして処理を終了する（Ｓ１６）。

図８（Ａ）、（Ｂ）は、第１の実施形態による半導体記憶装置１のコマンド例を示す図である。

図８（Ａ）は、半導体記憶装置１がリフレッシュ信号ＲＥＦＥを入力するための専用端子を備えている場合のコマンド例を示している。
データ読み出し動作を行うリードコマンドＲＤは、信号／ＣＥ及び／ＯＥが“Ｌ”、かつ信号／ＷＥ及びＲＥＦＥが“Ｈ”である。データ書き込み動作を行うライトコマンドＷＲは、信号／ＣＥ及び／ＷＥが“Ｌ”、かつ信号／ＯＥ及びＲＥＦＥが“Ｈ”である。
リフレッシュ動作を行うリフレッシュコマンドＲＥＦは、信号ＲＥＦＥのみが“Ｌ”で他の信号／ＣＥ、／ＯＥ及び／ＷＥが“Ｈ”である。なお、信号／ＣＥ、ＲＥＦＥが“Ｈ”のときは、待機状態（非動作状態）であるスタンバイ状態となる。

図８（Ｂ）は、半導体記憶装置１がリフレッシュ信号ＲＥＦＥを入力するための専用端子を備えない場合の、コマンド信号ＣＭＤのみで規定したコマンド例を示している。
リードコマンドＲＤ及びライトコマンドＷＲは、信号ＲＥＦＥがないだけで図８（Ａ）に示した例と同様である。また、信号／ＣＥが“Ｈ”のときは、待機状態（非動作状態）であるスタンバイ状態となる。
リフレッシュコマンドＲＥＦは、信号／ＯＥ及び／ＷＥが“Ｈ”の状態で、信号／ＣＥをパルス状に“Ｌ”にする。

次に、第１の実施形態による半導体記憶装置１でのパイプライン動作について説明する。
図９は、第１の実施形態による半導体記憶装置の動作例を示すタイミングチャートである。図９においては、半導体記憶装置１を動作状態にするチップイネーブル信号／ＣＥ、アドレス信号ＡＤＤが有効であることを示すアドレスバリッド信号／ＡＤＶ、アウトプットイネーブル信号／ＯＥ、及びライトイネーブル信号／ＷＥをコマンド信号ＣＭＤとして用い、さらにリフレッシュ信号ＲＥＦＥを用いる半導体記憶装置１が、パイプライン動作によりリフレッシュ動作ＲＥＦ−データ読み出し動作ＲＤ（Ａ）−データ読み出し動作ＲＤ（Ｂ）を実行する場合を一例として示している。なお、図９において、コア動作とは、メモリセルアレイ７の選択動作（アレイ制御回路６がメモリセルアレイ７に対して実行する動作）であり、Ｐｅｒｉ動作とは、アレイ制御回路６及びメモリセルアレイ７を除く回路２〜５、８が実行する動作である。

まず、リフレッシュタイマー２からインタフェース回路８を介してリフレッシュ投入要求信号ＲＥＦＲを出力したことの応答として、時刻Ｔ１１において、リフレッシュ信号ＲＥＦＥが“Ｌ”に変化する。チップ制御回路３は、コマンド信号ＣＭＤ及びリフレッシュ信号ＲＥＦＥをデコードし、外部からリフレッシュ動作が要求されたと判断する。
時刻Ｔ１２において、リフレッシュ信号ＲＥＦＥが“Ｈ”に変化するとともに、メモリセルアレイ７ではリフレッシュコア動作が実行される。

メモリセルアレイ７にてリフレッシュコア動作を実行中である時刻Ｔ１３において、チップイネーブル信号／ＣＥ、アドレスバリッド信号／ＡＤＶ、及びアウトプットイネーブル信号／ＯＥが“Ｌ”に変化する。チップ制御回路３は、これらコマンド信号ＣＭＤをデコードし、外部からのアクセス要求がデータ読み出し動作ＲＤ（Ａ）であると判断する。また、アドレスデコーダ１０６は、アドレス信号ＡＤＤを取り込んでデコードする。このとき、コア動作としてリフレッシュ動作を実行中であるので、チップ制御回路３及びアドレスデコーダ４は、データ読み出し動作ＲＤ（Ａ）に係るそれぞれのデコード結果をコマンドレジスタ１２及びアドレスレジスタ１３に保持する。

なお、本実施形態では、時刻Ｔ１３としているが、コントロール側ではコア動作としてのリフレッシュ動作に要求する時間を予め知っているので、リフレッシュ信号ＲＥＦＥを変化させてから所定時間が経過した後にこのリードコマンドを入力する。
その後、アドレスバリッド信号／ＡＤＶが“Ｈ”に変化する。

時刻Ｔ１４において、コア動作としてのリフレッシュ動作が終了すると、チップ制御回路３内のパイプライン実行制御部１０によりコア動作としてのデータ読み出し動作ＲＤ（Ａ）の実行が指示され、コマンドレジスタ１２及びアドレスレジスタ１３に保持されているデコード結果に基づいて、メモリセルアレイ７に対するデータ読み出し動作ＲＤ（Ａ）の実行が開始される。これにより、時刻Ｔ１５以降、アドレスレジスタ１３に保持されていたデコード結果に対応するメモリセルのデータ１Ａ、２Ａ、３Ａが順次読み出されてデータ信号ＤＱとして出力される。

メモリセルアレイ７に対してデータ読み出し動作ＲＤ（Ａ）を実行中である時刻Ｔ１６において、アドレスバリッド信号／ＡＤＶが“Ｌ”に変化すると、チップ制御回路３は、コマンド信号ＣＭＤをデコードし、外部からのアクセス要求がデータ読み出し動作ＲＤ（Ｂ）であると判断する。また、アドレスデコーダ４は、アドレス信号ＡＤＤを取り込んでデコードする。このとき、コア動作として動作ＲＤ（Ａ）をメモリセルアレイ７にて実行中であるので、チップ制御回路３及びアドレスデコーダ４は、データ読み出し動作ＲＤ（Ｂ）に係るそれぞれのデコード結果をコマンドレジスタ１２及びアドレスレジスタ１３に保持する。

次に、時刻Ｔ１７において、アドレスバリッド信号／ＡＤＶ及びチップイネーブル信号／ＣＥが“Ｈ”に変化する。チップイネーブル信号／ＣＥが“Ｈ”に変化することにより、チップ制御回路３が、データ読み出し動作ＲＤ（Ａ）の終了をアレイ制御回路６に指示し、時刻Ｔ１８においてメモリセルアレイ７にて実行しているデータ読み出し動作ＲＤ（Ａ）が終了する。なお、このようにデータ読み出し動作等でバースト動作している場合に、チップイネーブル信号／ＣＥを“Ｈ”にして当該動作を終了させるコマンドをターミネーションコマンドと称する。

また、時刻Ｔ１８において、チップイネーブル信号／ＣＥが再び“Ｌ”に変化すると、チップ制御回路３内のパイプライン実行制御部１０によりコア動作としてのデータ読み出し動作ＲＤ（Ｂ）の実行が指示される。そして、時刻Ｔ１９において、コマンドレジスタ１２及びアドレスレジスタ１３に保持されているデコード結果に基づき、メモリセルアレイ７に対するデータ読み出し動作ＲＤ（Ｂ）の実行が開始される。

時刻Ｔ２０以降、アドレスレジスタ１３に保持されていたデコード結果に対応するメモリセルのデータ１Ｂ、２Ｂ、３Ｂ、４Ｂ、５Ｂが順次読み出されてデータ信号ＤＱとして出力される。そして、時刻Ｔ２１において、チップイネーブル信号／ＣＥが“Ｈ”に変化する、すなわちターミネーションコマンドが発行されることにより、時刻Ｔ２２においてコア動作としてのデータ読み出し動作ＲＤ（Ｂ）が終了する。

図１０は、第１の実施形態による半導体記憶装置の他の動作例を示すタイミングチャートである。図１０においては、チップイネーブル信号／ＣＥ、アドレスバリッド信号／ＡＤＶ、アウトプットイネーブル信号／ＯＥ、及びライトイネーブル信号／ＷＥをコマンド信号ＣＭＤとして用い、さらにリフレッシュ信号ＲＥＦＥを用いる半導体記憶装置１が、パイプライン動作によりリフレッシュ動作ＲＥＦ−データ書き込み動作ＷＲ（Ａ）−データ書き込み動作ＷＲ（Ｂ）を実行する場合を一例として示している。

図１０にタイミングチャートを示す動作については、アウトプットイネーブル信号／ＯＥにかえてライトイネーブル信号／ＷＥを“Ｌ”にし、データ信号ＤＱにより供給されるデータをメモリセルに書き込む点が異なるだけで、図９にタイミングチャートを示した動作例と半導体記憶装置１内の動作は同様であるので、詳細な説明は省略する。なお、図１０における時刻Ｔ３１〜Ｔ４２が、図９に示した時刻Ｔ１１〜時刻Ｔ２２にそれぞれ対応している。

以上、説明したように第１の本実施形態によれば、リフレッシュ動作を含むメモリセルアレイに対する動作を外部からのアクセス要求だけで要求するようにしたので、従来のように各動作間にリフレッシュエントリー期間を設ける必要がなくなり、データ読み出し動作におけるレイテンシやデータ書き込み動作におけるサイクル時間を短縮することができ、単位時間あたりのアクセス可能回数を増大させることができるとともに、データ信号ＤＱに係るバス占有率を高めることができ、アクセス動作を高速化することができる。また、デコード結果を保持するコマンドレジスタ１２及びアドレスレジスタ１３とを設け、その前段と後段でパイプライン動作を実現することにより、さらにデータ信号ＤＱに係るバス占有率を高めることができ、アクセス動作を高速化することができる。例えば、画像処理、リアルタイム処理に係る回路に用いた場合には処理の高速化を図ることができる。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
図１１は、本発明の第２の実施形態による半導体記憶装置２０１の基本構成を示す図である。この図１１において、図１に示したブロック等と同一の機能を有するブロック等には同一の符号を付し、重複する説明は省略する。
半導体記憶装置２０１は、擬似ＳＲＡＭであり、チップ制御回路２０２、アドレスデコーダ２０３、リフレッシュアドレス制御回路２０４、データ信号制御回路５、アレイ制御回路６、メモリセルアレイ７、及びインタフェース回路２０５を有する。

チップ制御回路２０２は、半導体記憶装置１内の各回路の動作を統括的に制御する。チップ制御回路２０２は、インタフェース回路２０５を介して外部からのコマンド信号（外部コマンド）ＣＭＤ及びアドレス信号ＡＤＤが供給される。そして、チップ制御回路２０２は、図示しないデコーダによりそれらをデコードし、デコード結果に基づいてアレイ制御回路６に制御信号を出力する。

また、チップ制御回路２０２は、所定のアドレス信号ＡＤＤとコマンド信号ＣＭＤとの組み合わせである場合には、リフレッシュ動作の要求であると判断し、リフレッシュコマンドＲＥＦＣを発生し出力する。すなわち、特定のアドレスにアクセスすることで、チップ制御回路２０２は、リフレッシュ動作の要求であると判断する。このアクセスは、例えば正規コマンド（データ読み出し、データ書き込み）もしくはその組み合わせ（例えば、データ読み出し−データ読み出し、データ読み出し−データ書き込み−データ書き込み）とする。また、この所定のアドレス信号ＡＤＤとコマンド信号ＣＭＤとの組み合わせである場合には、メモリセルアレイ７へのアクセス動作は行わず、メモリセルからデータが読み出されたりすることがない。

アドレスデコーダ２０３は、リフレッシュコマンドＲＥＦＣに応じて、インタフェース回路８を介して供給される外部からのアドレス信号ＡＤＤ又はリフレッシュアドレス制御回路２０４から供給されるリフレッシュアドレス信号ＲＥＦＡを選択的にデコードし、デコード結果に基づく選択アドレス信号をアレイ制御回路６に出力する。

リフレッシュアドレス制御回路２０４は、内部カウンタを有し、アドレスデコーダ２０３から供給されるリフレッシュコマンドＲＥＦＣ’に基づいてカウンタを動作させるとともに、カウンタ値により指定されたリフレッシュアドレスを示す信号ＲＥＦＡをアドレスデコーダ２０３に出力する。

インタフェース回路２０５は、半導体記憶装置２０１内部と外部との間で各信号を授受するためのものである。インタフェース回路２０５は、コマンド信号ＣＭＤ及びアドレス信号ＡＤＤが外部から入力される。また、インタフェース回路２０５には、データ信号ＤＱが入出力される。また、コマンド信号ＣＭＤやデータ信号ＤＱ等の入出力タイミングを同期させるためのクロック信号ＣＬＫが外部から入力され、半導体記憶装置２０１内の各回路に供給される。

図１２は、図１１に示したチップ制御回路２０２の機能構成を示す図である。
チップ制御回路２０２は、図１２（Ａ）に示すようにコマンドデコーダ２１１を有する。コマンドデコーダ２１１は、コマンド信号ＣＭＤ及びアドレス信号ＡＤＤが入力され、それらをデコードする。さらに、コマンドデコーダ２１１は、デコード結果に応じて、実行コマンドＥＸＣ又はリフレッシュコマンドＲＥＦＣを出力する。リフレッシュコマンドＲＥＦＣは、上述したように所定のアドレス信号ＡＤＤとコマンド信号ＣＭＤとの組み合わせである場合に出力される。

なお、図１２（Ａ）に示したチップ制御回路２０２は、所定のアドレス信号ＡＤＤとコマンド信号ＣＭＤとの組み合わせが入力される度にリフレッシュコマンドＲＥＦＣを出力するように構成しているが、これに限定されず、例えば図１２（Ｂ）に示すようにチップ制御回路２０２を構成しても良い。

図１２（Ｂ）に示すチップ制御回路２０２は、コマンドデコーダ２１２とカウンタ２１３を有し、コマンドデコーダ２１２は、図１２（Ａ）に示したコマンドデコーダ２１１に対応するものである。図１２（Ｂ）に示すチップ制御回路２０２では、所定のアドレス信号ＡＤＤとコマンド信号ＣＭＤとの組み合わせが入力される度にカウンタ２１３のカウンタ値をインクリメントする（デクリメントでも良い）。そして、カウンタ２１３は、カウンタ値が所定の値になったときに、リフレッシュコマンドＲＥＦＣを出力する。すなわち、図１２（Ｂ）に示すチップ制御回路２０２は、所定のアドレス信号ＡＤＤとコマンド信号ＣＭＤとの組み合わせが所定回数入力されるとリフレッシュコマンドＲＥＦＣを出力する。

図１３は、図１１に示したアドレスデコーダ２０３の機能構成を示す図である。
アドレスデコーダ２０３は、バッファ２２１とセレクタ２２２を有する。セレクタ２２２は、外部からのアドレス信号ＡＤＤに基づくアドレスＥＸＡ及びリフレッシュアドレスＲＥＦＡが入力され、リフレッシュコマンドＲＥＦＣに応じてアドレスＥＸＡ又はＲＥＦＡを選択的にバッファ２２１に出力する。例えば、セレクタ２２２は、リフレッシュコマンドＲＥＦＣが“Ｈ”である場合にはアドレスＲＥＦＡを出力し、リフレッシュコマンドＲＥＦＣが“Ｌ”である場合にはアドレスＥＸＡを出力する。さらに、バッファ２２１に入力されたアドレスがアドレスデコーダ２０３より出力される。

図１４は、図１１に示したリフレッシュアドレス制御回路２０４の機能を説明するための図である。
リフレッシュアドレス制御回路２０４は、図１４（Ａ）に示すようにカウンタ２３１及びリフレッシュアドレス決定部２３２を有する。カウンタ２３１は、リフレッシュコマンドＲＥＦＣ’が入力される度にカウンタ値ＣＮＴをインクリメントし（デクリメントでも良い）、カウンタ値ＣＮＴをリフレッシュアドレス決定部２３２に出力する。リフレッシュアドレス決定部２３２は、供給されるカウンタ値ＣＮＴに基づいてリフレッシュアドレスＲＥＦＡを決定し出力する。

図１４（Ｂ）は、リフレッシュアドレス制御回路２０４でのリフレッシュアドレスＲＥＦＡの決定方法を説明するための図である。カウンタ２３１は、リフレッシュコマンドＲＥＦＣ’が入力される度にカウンタ値を１ずつインクリメントする。ただし、カウンタ値がｎの場合にリフレッシュコマンドＲＥＦＣ’が入力されると、カウンタ値は０に戻る。なお、ｎはメモリセルアレイ７にてリフレッシュ動作を行うために選択する必要がある全ワードライン数に相当する。

カウンタ値とリフレッシュアドレスとは１対１に対応しており、例えばカウンタ値が０の場合にはリフレッシュアドレスＲＥＦＡとしてＡ０が選択決定され、カウンタ値が１の場合にはリフレッシュアドレスＲＥＦＡとしてＡ１が選択決定される。

図１５は、第２の実施形態による半導体記憶装置の動作を説明するための図である。
図１５において、２４１はバンクＡに係る回路であり、メモリセルアレイ７におけるバンクＡ２４３とそれを制御するための制御回路２４２を含む。２４４はバンクＢに係る回路であり、メモリセルアレイ７におけるバンクＢ２４６とそれを制御するための制御回路２４５及びデータ信号制御回路２４７を含む。また、２４８はインタフェース回路である。なお、制御回路２４２、２４５は、１つのブロックとしてそれぞれ示しているが、図１１に示したチップ制御回路２０２、アドレスデコーダ２０３、リフレッシュアドレス制御回路２０４等の機能を有している。

このようにメモリセルアレイ７におけるバンク２４１、２４６毎に制御回路２４２、２４５をそれぞれ具備することで、各バンク２４１、２４６毎に独立して制御することができる。これにより、例えばバンクＡ２４１でリフレッシュ動作を行いながら、バンクＢ２４６にアクセスすることができ、あるバンクでリフレッシュ動作を行いながら、リフレッシュ動作を行っていない他のバンクにアクセスしデータの読み出しや書き込みを行うことができる。

図１６は、第２の実施形態による半導体記憶装置でのリフレッシュコマンドの一例を示す図である。
どのバンクに対してリフレッシュ動作を行うかにかかわらず、リフレッシュコマンドの場合には、信号／ＣＥ及び／ＯＥが“Ｌ”、かつ信号／ＷＥが“Ｈ”である。リフレッシュ動作を行うバンクの指定は、アドレス信号ＡＤＤの一部（図１６においては、ビットＡ０〜Ａ２に対応するアドレス信号ＡＤＤ）を使用して行う。

また、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。

（付記１）データを記憶する複数のメモリセルが配置されたメモリセルアレイと、
上記メモリセルに記憶されているデータを保持するためのリフレッシュ動作を要求するリフレッシュ要求信号を外部に出力するリフレッシュ要求回路と、
外部から供給される上記メモリセルアレイに対する外部アクセス要求に係る情報をデコードし、デコード結果に基づいて、上記メモリセルアレイにて実行する動作を指示する処理回路と、
上記処理回路からの指示に基づいて、上記メモリセルアレイに対する動作を実行するアレイ制御回路とを備え、
上記外部アクセス要求には、上記リフレッシュ要求信号に対する応答のリフレッシュ実行要求を含むことを特徴とする半導体記憶装置。
（付記２）上記リフレッシュ要求回路は、タイマー機能を有し、一定期間が経過する度に上記リフレッシュ要求信号を外部に出力することを特徴とする付記１記載の半導体記憶装置。
（付記３）上記リフレッシュ実行要求は、個別信号線による信号を用いることを特徴とする付記１記載の半導体記憶装置。
（付記４）上記リフレッシュ実行要求は、特定のコマンドを用いることを特徴とする付記１記載の半導体記憶装置。
（付記５）上記処理回路による外部アクセス要求に係る情報のデコード結果を保持するレジスタをさらに備えることを特徴とする付記１記載の半導体記憶装置。
（付記６）上記処理回路は、上記メモリセルアレイにて第１の外部アクセス要求に対応する動作の実行中に第２の外部アクセス要求を受けた場合には、当該第２の外部アクセス要求に係る情報のデコード結果を上記レジスタに保持し、上記第１の外部アクセス要求に対応する動作が終了した後、上記レジスタに保持されているデコード結果に基づいて、上記メモリセルアレイにて実行する動作を指示することを特徴とする付記５記載の半導体記憶装置。
（付記７）上記メモリセルアレイにて上記第１の外部アクセス要求に対応する動作が終了した後、上記第２の外部アクセス要求に対応する動作の実行を指示するパイプライン実行制御回路をさらに備えることを特徴とする付記６記載の半導体記憶装置。
（付記８）上記レジスタは、上記外部アクセス要求に係るコマンド情報のデコード結果を保持するコマンドレジスタと、アドレス情報のデコード結果を保持するアドレスレジスタとを有することを特徴とする付記５記載の半導体記憶装置。
（付記９）上記外部アクセス要求に係る動作を上記処理回路と上記アレイ制御回路とによるパイプライン動作により実行することを特徴とする付記１記載の半導体記憶装置。
（付記１０）付記１記載の半導体記憶装置と、
上記外部アクセス要求に係る情報を出力する制御装置とを備え、
上記制御装置は、上記リフレッシュ要求信号を受信し、応答として上記リフレッシュ実行要求を出力することを特徴とするメモリシステム。
（付記１１）上記制御装置は、上記リフレッシュ要求信号を受信してから一定期間内に上記リフレッシュ実行要求を出力することを特徴とする付記１０記載のメモリシステム。
（付記１２）上記制御装置は、上記メモリセルに対するデータの読み出し又は書き込みに係るアクセス要求と、上記リフレッシュ実行要求との調停処理を行い、調停結果に基づいて外部アクセス要求を出力することを特徴とする付記１０記載のメモリシステム。
（付記１３）データを記憶する複数のメモリセルが配置されたメモリセルアレイと、
外部から供給される上記メモリセルアレイに対する外部アクセス要求に係るコマンド情報及びアドレス情報をデコードし、デコード結果に基づいて上記メモリセルアレイにて実行する動作を指示する処理回路と、
上記処理回路からの指示に基づいて、上記メモリセルアレイに対する動作を実行するアレイ制御回路とを備え、
上記処理回路は、上記外部アクセス要求に係るコマンド情報及びアドレス情報が所定の組み合わせである場合には、上記メモリセルに記憶されているデータを保持するためのリフレッシュ動作を上記メモリセルアレイにて実行するよう指示することを特徴とする半導体記憶装置。
（付記１４）上記リフレッシュ動作を実行するアドレスを制御するアドレス制御回路をさらに備え、
上記アドレス制御回路は、上記外部アクセス要求に係るコマンド情報及びアドレス情報が所定の組み合わせである場合に値が所定値毎に変化するカウンタを有し、当該カウンタ値に基づいて上記リフレッシュ動作を実行するアドレスを決定することを特徴とする付記１３記載の半導体記憶装置。
（付記１５）上記メモリセルアレイは、複数のバンクで構成され、
上記各バンク毎に上記処理回路及びアレイ制御回路を備え、独立して制御可能にしたことを特徴とする付記１３記載の半導体記憶装置。

第１の実施形態による半導体記憶装置の構成例を示すブロック図である。 第１の実施形態による半導体記憶装置を適用したメモリシステムの構成例を示すブロック図である。 第１の実施形態におけるパイプライン実行制御部の回路構成例を示す図である。 第１の実施形態におけるレジスタの回路構成例を示す図である。 第１の実施形態におけるアレイ制御回路の構成例を示す図である。 第１の実施形態におけるメモリセルアレイのメモリセルとその周辺回路の回路構成例、及びメモリセルに係るデータ読み出しシーケンスを示す図である。 第１の実施形態におけるリフレッシュ動作を説明するための図である。 第１の実施形態による半導体記憶装置のコマンド例を示す図である。 第１の実施形態による半導体記憶装置の動作例を示すタイミングチャートである。 第１の実施形態による半導体記憶装置の他の動作例を示すタイミングチャートである。 第２の実施形態による半導体記憶装置の基本的構成の一例を示すブロック図である。 第２の実施形態におけるチップ制御回路を説明するための図である。 第２の実施形態におけるアドレスデコーダを説明するための図である。 第２の実施形態におけるリフレッシュアドレス制御回路を説明するための図である。 第２の実施形態による半導体記憶装置の動作を説明するための図である。 第２の実施形態による半導体記憶装置のコマンド例を示す図である。 従来の擬似ＳＲＡＭの構成を示すブロック図である。 従来の擬似ＳＲＡＭのデータ読み出し動作を示すタイミングチャートである。 従来の擬似ＳＲＡＭのデータ書き込み動作を示すタイミングチャートである。 従来技術における問題点を説明するための図である。

符号の説明

１ 半導体記憶装置
２ リフレッシュタイマー
３ チップ制御回路
４ アドレスデコーダ
５ データ信号制御回路
６ アレイ制御回路
７ メモリセルアレイ
８ インタフェース回路
１０ パイプライン実行制御部
１２ コマンドレジスタ
１３ アドレスレジスタ
ＣＬＫ クロック信号
ＣＭＤ コマンド信号
ＲＥＦＲ リフレッシュ投入要求信号
ＲＥＦＥ リフレッシュ信号
ＡＤＤ アドレス信号
ＤＱ データ信号

Claims (5)

1. データを記憶する複数のメモリセルが配置されたメモリセルアレイと、
   上記メモリセルに記憶されているデータを保持するためのリフレッシュ動作を要求するリフレッシュ要求信号を外部に出力するリフレッシュ要求回路と、
   外部から供給される上記メモリセルアレイに対する外部アクセス要求に係る情報をデコードし、デコード結果に基づいて、上記メモリセルアレイにて実行する動作を指示する処理回路と、
   上記処理回路からの指示に基づいて、上記メモリセルアレイに対する動作を実行するアレイ制御回路とを備え、
   上記外部アクセス要求には、上記リフレッシュ要求信号に対する応答のリフレッシュ実行要求を含み、
   上記リフレッシュ実行要求と、上記リフレッシュ実行要求以外の上記外部アクセス要求に係る動作を、上記処理回路と上記アレイ制御回路とによるパイプライン動作により実行し、
   上記処理回路による外部アクセス要求に係る情報のデコード結果を保持するレジスタをさらに備え、
   上記処理回路は、上記メモリセルアレイにて第１の外部アクセス要求に対応する動作の実行中に第２の外部アクセス要求を受けた場合には、当該第２の外部アクセス要求に係る情報のデコード結果を上記レジスタに保持し、上記第１の外部アクセス要求に対応する動作が終了した後、上記レジスタに保持されているデコード結果に基づいて、上記メモリセルアレイにて実行する動作を指示し、チップイネーブル信号が第１の状態であるときに、上記リフレッシュ実行要求以外の上記外部アクセス要求に対応する動作を上記メモリセルアレイで実行する動作を指示し、上記チップイネーブル信号が上記第１の状態から第２の状態に切り替わると、実行中の上記リフレッシュ実行要求以外の上記外部アクセス要求に対応する動作の終了を指示することを特徴とする半導体記憶装置。
2. 上記リフレッシュ要求回路は、タイマー機能を有し、一定期間が経過する度に上記リフレッシュ要求信号を外部に出力することを特徴とする請求項１記載の半導体記憶装置。
3. 上記リフレッシュ実行要求は、個別信号線による信号を用いることを特徴とする請求項１又は２記載の半導体記憶装置。
4. 上記リフレッシュ実行要求は、特定のコマンドを用いることを特徴とする請求項１又は２記載の半導体記憶装置。
5. 請求項１記載の半導体記憶装置と、
   上記外部アクセス要求に係る情報を出力する制御装置とを備え、
   上記制御装置は、上記リフレッシュ要求信号を受信し、応答として上記リフレッシュ実行要求を出力することを特徴とするメモリシステム。

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