JP4440118B2

JP4440118B2 - 半導体メモリ

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Publication number: JP4440118B2
Application number: JP2004571098A
Authority: JP
Inventors: 康郎松崎
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2003-04-24
Filing date: 2003-04-24
Publication date: 2010-03-24
Anticipated expiration: 2023-04-24
Also published as: EP1617436A1; EP1617436A4; US20050190625A1; US7154799B2; AU2003227363A1; JPWO2004095467A1; WO2004095467A1

Description

本発明は、メモリセルに書き込まれたデータを保持するためにリフレッシュ動作が必要な半導体メモリに関する。

携帯電話等の携帯端末に必要なメモリ容量は、年々増加している。このような中、ダイナミックRAM（以下、DRAMと称す）が、従来のスタティックRAM（以下、SRAMと称す）に代わり、携帯端末のワークメモリとして使用されてきている。DRAMは、メモリセルを構成する素子数がSRAMに比べて少ないため、チップサイズを小さくでき、チップコストをSRAMより低くできる。

一方、携帯端末に実装される半導体メモリは、バッテリーを長時間使用可能にするために低消費電力であることが要求されている。DRAMは、SRAMと異なり、メモリセルに書き込まれたデータを保持するために定期的にリフレッシュ動作が必要である。このため、DRAMを携帯端末のワークメモリとして使用する場合、携帯端末を使用していない状態でもデータを保持しておくだけで電力が消費され、バッテリーが消耗してしまう。

DRAMのスタンバイ時（低消費電力モード時）の消費電力を減らすために、パーシャルリフレッシュ技術およびツインセル技術が開発されている。パーシャルリフレッシュ技術は、特開２０００−２９８９８２号公報に開示されている。ツインセル技術は、特開２００１−１４３４６３号公報に開示されている。

パーシャルリフレッシュ技術では、スタンバイ状態においてデータを保持するメモリセルを限定することで、リフレッシュするメモリセル数を減らしている。リフレッシュするメモリセルを減らすことで、リフレッシュ回数が減るため、スタンバイ時の消費電力を削減できる。

ツインセル技術では、相補のビット線にそれぞれ接続された２つのメモリセル（メモリセル対）に相補のデータを記憶させるため、メモリセル対に保持される電荷は２倍になる。２つのメモリセルで"H"データと"L"データをそれぞれ保持するため、リフレッシュ間隔は、"H"データおよび"L"データのうちデータ保持時間の長い方で決まる。すなわち、ワーストのデータ保持時間は、１つのメモリセルの特性ではなく２つのメモリセルの特性の和となる。これに対して、シングルメモリセルでは、リフレッシュ間隔は、"H"データおよび"L"データのうちデータ保持時間の短い方で決まる。このように、ツインセル技術では、２つのメモリセルでデータを保持するため、一方のメモリセルに微少なリークパスがあっても、他方のメモリセルで補うことできる。
特開２０００−２９８９８２号公報特開２００１−１４３４６３号公報

本発明の目的は、揮発性のメモリセルを有する半導体メモリにおいて、データを保持するための消費電力を削減することにある。

本発明の別の目的は、データを保持するための動作モードからデータをアクセスするためのモードに高速に切り替えることにある。

本発明の半導体メモリの一形態では、複数のメモリセルグループが、所定数のワード線にそれぞれ接続される複数の揮発性のメモリセルにより構成されている。制御回路は、メモリセル毎にデータを保持する第１記憶モードの動作、および各メモリセルグループのメモリセルに同一のデータを保持する第２記憶モードの動作を実行する。第２記憶モードは、いわゆるパーシャル技術とツインセル技術とを融合したモードであり、第１記憶モードで保持されている一部のデータが、複数のメモリセルで保持される。このため、第２記憶モードでのメモリセルのデータ保持時間は、第１記憶モードに比べ長くなる。この結果、メモリセルのリフレッシュ頻度を大幅に減らすことができ、消費電力を削減できる。

メモリセルグループに対応してそれぞれ形成されている複数のフラグは、メモリセルが第２記憶モードでデータを記憶していることをセット状態として示す。全てのメモリセルを第２記憶モードの状態から第１記憶モードの状態に切り替える切り替え動作において、フラグリセット回路は、各フラグを、対応するメモリセルグループの最初のアクセスに応じてリセットする。このため、各メモリセルグループ毎に、最初のアクセスは、必ず第２記憶モードで実行される。

第２記憶モードは、複数のメモリセルでデータを記憶してリフレッシュ間隔を延ばしているため、メモリセル当たりの記憶量（例えば、電荷量）は、第１記憶モードに比べて小さくなっている可能性がある。このため、切り替え動作において最初のアクセスが第１記憶モードで実行されるとデータが失われるおそれがある。最初のアクセスを第２記憶モードで実行することで、アクセスされるメモリセルのデータが失われることを防止できる。

フラグは、第２記憶モードでのアクセス単位であるメモリセルグループ毎に形成される。このため、アクセスされるメモリセル毎にそのメモリセルがどの記憶モードでデータを保持しているかを判定できる。換言すれば、切り替え動作中に、第２記憶モードでデータを保持するメモリセルと第１記憶モードでデータを保持するメモリセルとを混在させることができる。上記切り替え動作において、フラグに応じたモードでメモリセルをアクセスすることで、半導体メモリを管理するシステムは、切り替え動作の間もメモリセルを自在にアクセスできる。この結果、実質的な切り替え時間をなくすことができる。

本発明の半導体メモリの別の一形態では、フラグセット回路は、上記切り替え動作の前に、全てのフラグをセットする。このため、全てのメモリセルグループのメモリセルを第２記憶モードから第１記憶モードに確実に移行できる。

本発明の半導体メモリの別の一形態では、フラグ検出回路は、メモリセルのアクセス時に、対応するフラグがセットされているか否かを検出する。制御回路は、フラグ検出回路の検出結果に応じて第１記憶モードの動作または第２記憶モードの動作を実行する。フラグ検出回路によりフラグの状態を検出することで、制御回路の動作を簡易にでき、回路構成を簡易にできる。

本発明の半導体メモリの別の一形態では、制御回路は、最初のアクセスが書き込み動作のときに、選択されたメモリセルグループの全てのメモリセルからデータを読み出し、読み出したデータをこれ等メモリセルに書き戻す。すなわち、第２記憶モードで保持されているデータは、再び第２記憶モードで複数のメモリセルに書き戻される。データの書き戻しにより、各メモリセルには、データが強く書き込まれる。この後、書き込みが指示されたメモリセルにデータが書き込まれる。すなわち、データは、第１記憶モードで指示されたメモリセルに書き込まれる。メモリセルグループ内の書き込みが指示されないメモリセルは、元のデータを保持する。このため、第２記憶モードでデータを保持しているメモリセルの１つに対して書き込みの指示がある場合にも、元のデータを破壊することなく、新たな書き込みデータを所定のメモリセルに保持できる。その後、リフレッシュは、第１記憶モードのリフレッシュ間隔で実行されるため、どのメモリセルも次のアクセスが第１記憶モードで実行されてもデータの読み出しが可能となる。この結果、システムは、上記切り替え動作中にもウエイトすることなく書き込み動作を実行できる。

本発明の半導体メモリの別の一形態では、センスアンプは、ビット線を介してメモリセルに接続されている。制御回路は、メモリセルに対するデータの読み出し、書き戻しおよび書き込み中に、センスアンプを活性化し続ける。このため、センスアンプの活性化の頻度を下げることができ、上記書き込み動作時間を短縮できる。

本発明の半導体メモリの別の一形態では、ワード制御回路は、上記書き込み動作において、センスアンプの活性化中に、メモリセルグループにおける書き込みが指示されたメモリセルを除くメモリセルに接続されたワード線を非選択にする。書き込みデータは、非選択されたワード線に接続されたメモリセルに伝達されない。このため、センスアンプを活性化しながら、第２記憶モードでデータを書き戻す動作と、第１記憶モードでデータを書き込む動作を簡易な制御で実行できる。

本発明の半導体メモリの別の一形態では、制御回路は、最初のアクセスが読み出し動作のときに、メモリセルグループの全てのメモリセルからデータを読み出し、読み出したデータを半導体メモリの外部に出力するとともに、読み出したデータをメモリセルに書き戻す。すなわち、第２記憶モードで保持されているデータは、再び第２記憶モードで複数のメモリセルに書き戻される。このため、システムは、上記切り替え動作中にもウエイトすることなく読み出し動作を実行できる。

本発明の半導体メモリの別の一形態では、制御回路は、最初のアクセスがリフレッシュ動作のときに、選択されたメモリセルグループの全てのメモリセルからデータを読み出し、読み出したデータをメモリセルに書き戻す。すなわち、第２記憶モードで保持されているデータは、再び第２記憶モードで複数のメモリセルに書き戻される。最初のアクセスによりフラグがリセットされるため、メモリセルグループ内の各メモリセルは、その後第１記憶モードで動作する。データの書き戻すリフレッシュ動作により、リフレッシュアクセスされた各メモリセルには、データが強く書き込まれ、その後のリフレッシュは第１記憶モードのリフレッシュ間隔で実行される。このため、その後、各メモリセルが第１記憶モードでアクセスされる場合にも、データを確実に読み出しまたはリフレッシュできる。

本発明の半導体メモリの別の一形態では、半導体メモリは、外部から供給されるアクセスコマンドおよび内部で発生するリフレッシュコマンドに応じて動作する通常動作モードと、リフレッシュコマンドのみに応じて動作するデータ保持モードとを有している。データは、通常動作モード中に第１記憶モードで記憶され、データ保持モード中に第２記憶モードでを記憶される。本発明の適用により、システムは、データ保持モードから通常動作モードへの切り替え後、第１記憶モードのメモリセルと第２記憶モードのメモリセルとが混在するときにも、すぐに半導体メモリをアクセスできる。すなわち、システムを高速に動作できる。

本発明の半導体メモリの別の一形態では、メモリセルグループのメモリセルは、第２記憶モード中に保持するデータを記憶するパーシャルメモリセルを含む。制御回路は、通常動作モードからデータ保持モードに移行された後、全てのメモリセルグループが第２記憶モード状態になるまで、リフレッシュコマンド毎に、パーシャルメモリセルに記憶されているデータを読み出し、読み出したデータをメモリセルグループの全てのメモリセルに書き込む共有リフレッシュ動作を実行する。共有リフレッシュ動作により、パーシャルメモリセルに第１記憶モードで記憶されているデータを、メモリセルグループの各メモリセルに第２記憶モードで記憶させることができる。リフレッシュ動作毎に、第１記憶モードのメモリセルを第２記憶モードに変換することで、通常動作モードからデータ保持モードに効率よく切り替えできる。

本発明の半導体メモリの別の一形態では、第１記憶モードでは、１本のワード線に接続された１つのメモリセルが１ビットの情報を保持する。第２記憶モードでは、メモリセルグループの全てのメモリセルが１ビットの情報を保持する。このため、ワード線を１本または複数本選択することにより、メモリセルを第１記憶モードまたは第２記憶モードで容易にアクセスできる。

本発明の半導体メモリでは、第２記憶モードの状態から第１記憶モードの状態に切り替える切り替え動作において、最初のアクセスを第２記憶モードで実行することで、アクセスされるメモリセルのデータが失われることを防止できる。

フラグを使用することで、切り替え動作中に、第２記憶モードでデータを保持するメモリセルと第１記憶モードでデータを保持するメモリセルとを混在させることができる。第２記憶モードから第１記憶モードに移行する際にフラグに応じたモードでメモリセルをアクセスすることで、半導体メモリを管理するシステムは、切り替え動作の間もメモリセルを自在にアクセスできる。この結果、実質的な切り替え時間をなくすことができる。

本発明の半導体メモリでは、切り替え動作の前に、フラグセット回路により全てのフラグをセットすることで、全てのメモリセルグループのメモリセルを第２記憶モードから第１記憶モードに確実に移行できる。

本発明の半導体メモリでは、フラグ検出回路によりフラグの状態を検出することで、制御回路の動作を簡易にでき、回路構成を簡易にできる。

本発明の半導体メモリでは、最初のアクセスが書き込み動作のときに、第２記憶モードで保持されているデータを再び第２記憶モードで複数のメモリセルに書き戻した後、書き込みが指示されたメモリセルにデータが書き込まれる。このため、第２記憶モードでデータを保持しているメモリセルの１つに対して書き込みの指示がある場合にも、元のデータを破壊することなく、新たな書き込みデータを所定のメモリセルに保持できる。この結果、システムは、上記切り替え動作中にもウエイトすることなく書き込み動作を実行できる。

本発明の半導体メモリでは、メモリセルに対するデータの読み出し、書き戻しおよび書き込み中にセンスアンプを活性化し続けることで、センスアンプの活性化の頻度を下げることができ、書き込み動作時間を短縮できる。

本発明の半導体メモリでは、書き込みデータは、非選択されたワード線に接続されたメモリセルに伝達されないため、センスアンプを活性化しながら、第２記憶モードでデータを書き戻す動作と、第１記憶モードでデータを書き込む動作を簡易な制御で実行できる。

本発明の半導体メモリでは、最初のアクセスが読み出し動作のときに、システムは、上記切り替え動作中にもウエイトすることなく読み出し動作を実行できる。

本発明の半導体メモリでは、最初のアクセスがリフレッシュ動作のときに、第２記憶モードで保持されているデータを再び第２記憶モードで複数のメモリセルに書き戻すことで、その後、各メモリセルが第１記憶モードでアクセス場合にも、データを確実に読み出しまたはリフレッシュできる。

本発明の半導体メモリでは、システムは、データ保持モードから通常動作モードへの切り替え後、第１記憶モードのメモリセルと第２記憶モードのメモリセルとが混在するときにも、すぐに半導体メモリをアクセスできる。すなわち、システムを高速に動作できる。

本発明の半導体メモリでは、共有リフレッシュ動作により、リフレッシュ動作毎に、第１記憶モードのメモリセルを第２記憶モードに変換することで、通常動作モードからデータ保持モードに効率よく切り替えできる。

本発明の半導体メモリでは、ワード線を１本または複数本選択することにより、メモリセルを第１記憶モードまたは第２記憶モードで容易にアクセスできる。

以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されていることを示している。太い信号線が接続されているブロックは、複数の回路で構成されている。末尾に"Z"が付く信号は、正論理を示している。頭に"/"が付く信号および末尾に"X"が付く信号は、負論理を示している。図中の二重丸は、外部端子を示している。信号が伝達される信号線には、信号名と同じ符号を使用する。以降の説明では、"クロック信号CLK"を"CLK信号"、"チップイネーブル信号CE"を"CE信号"というように、信号名を略して表す場合がある。

図１は、本発明の半導体メモリの第１の実施形態を示している。この半導体メモリは、CMOS技術を使用して、DRAMのメモリセルを有しSRAMのインタフェースを有する擬似SRAMとして形成されている。擬似SRAMは、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。この擬似SRAMは、例えば、携帯電話に搭載されるワークメモリに使用される。

擬似SRAMは、コマンドデコーダ１０、動作モード制御回路１２、リフレッシュタイマ１４、リフレッシュコマンド発生回路１６、リフレッシュアドレスカウンタ１８、アドレスバッファ２０、データ入出力バッファ２２、マルチプレクサ２４、フラグリセット回路２６、フラグ検出回路２８、フラグ回路３０（フラグセット回路）、コア制御回路３２およびメモリコア３４を有している。動作モード制御回路１２およびコア制御回路３２は、後述する第１および第２記憶モードの動作を実行する制御回路として動作する。

コマンドデコーダ１０は、外部端子を介してコマンド信号（チップイネーブル信号CE、書き込みイネーブル信号/WEおよび出力イネーブル信号/OE）を受け、受けたコマンドを解読し、読み出し制御信号RDZまたは書き込み制御信号WRZを出力する。また、コマンドデコーダ１０は、CE信号の立ち下がりエッジに同期してパーシャルモード起動信号PREFS（パルス信号）を出力し、CE信号の立ち上がりエッジに同期してパーシャルモード解除信号PREFR（パルス信号）を出力する。

動作モード制御回路１２は、パーシャルモード起動信号PREFS、パーシャルモード解除信号PREFRおよびリフレッシュ制御信号REFZに応じてモード信号MODE1、MODE2、MODE3を出力する。リフレッシュタイマ１４は、モード信号MODE1-3に応じた発振周期を有するリフレッシュ要求信号TREFを出力する。

リフレッシュコマンド発生回路１６は、リフレッシュ要求信号TREFを、読み出し制御信号RDZまたは書き込み制御信号WRZより早く受けたときに、リフレッシュ要求信号TREFに同期してリフレッシュ制御信号REFZを出力する。リフレッシュコマンド発生回路１６は、リフレッシュ要求信号TREFを、読み出し制御信号RDZまたは書き込み制御信号WRZより遅く受けたときに、RDZ信号に応答する読み出し動作またはWRZ信号に応答する書き込み動作の後に、リフレッシュ制御信号REFZを出力する。即ち、リフレッシュコマンド発生回路１６は、読み出し動作、書き込み動作とリフレッシュ動作との優先順を決める裁定回路として動作する。

リフレッシュアドレスカウンタ１８は、リフレッシュ制御信号REFZに同期してリフレッシュアドレス信号REFAD（R5-0）を更新する。リフレッシュアドレス信号REFADの更新仕様は、モード信号MODE2-3に応じて変更される。リフレッシュアドレス信号REFADのビット数は、メモリコア３４に形成されているワード線WLの本数（この例では６４本）に対応している。このため、リフレッシュアドレス信号REFADのビット数は、６ビットに限定されず、メモリコア３４に形成されるワード線WLの本数に応じて設定される。

アドレスバッファ２０は、アドレス端子を介してアドレス信号ADを受信し、受信した信号をロウアドレス信号RAD（上位アドレス）およびコラムアドレス信号CAD（下位アドレス）として出力する。すなわち、この擬似SRAMは、上位アドレスと下位アドレスを同時に受信するアドレス非多重式のメモリである。

データ入出力バッファ２２は、読み出しデータを共通データバスCDBを介して受信し、受信したデータをデータ端子DQに出力し、書き込みデータをデータ端子DQを介して受信し、受信したデータを共通データバスCDBに出力する。データ端子DQのビット数は、例えば１６ビットである。

マルチプレクサ２４は、リフレッシュ制御信号REFZが高レベルのとき、リフレッシュアドレス信号REFADをロウアドレス信号RAD2として出力し、リフレッシュ制御信号REFZが低レベルのとき、ロウアドレス信号RADをロウアドレス信号RAD2として出力する。

フラグリセット回路２６は、フラグ検出信号FDTCを受信したときに、ロウアドレス信号RAD2の第２ビットX1に応じてフラグリセット信号FRAXまたはFRBXを出力する。フラグ回路３０は、保持している一対のフラグの値を、デコード信号XDXに同期してフラグ出力信号S1AX、S1BXとしてそれぞれ出力する。フラグ回路３０は、パーシャルモード解除信号PREFRのパルスに同期してフラグをセットし、フラグリセット信号FRAX、FRBXのパルスにそれぞれ同期してフラグをリセットする。フラグ検出回路２８は、フラグ出力信号S1AX、S1BXを受けたときに、フラグ検出信号FDTCを出力する。

コア制御回路３２は、レジスタ３６、タイミング制御回路３８、センスアンプ制御回路４０およびプリチャージ制御回路４２を有している。レジスタ３６は、リフレッシュコマンド発生回路１６がリフレッシュ制御信号REFZを読み出し制御信号RDZまたは書き込み制御信号WRZより優先して出力するときに、読み出し制御信号RDZまたは書き込み制御信号WRZを一時保持する。タイミング制御回路３８は、RDZ信号、WRZ信号およびREFZ信号のいずれかを受けたとき、ロウ活性化信号RASZを出力する。センスアンプ制御回路４０は、RASZ信号に同期してセンスアンプSAを活性化するためのセンスアンプ活性化信号PSA、NSAを出力する。プリチャージ制御回路４２は、RASZ信号に同期して、メモリコア３４が動作しないときにプリチャージ信号PREZを出力する。センスアンプ制御回路４０およびプリチャージ制御回路４２の動作タイミングは、モード信号MODE2およびリフレッシュアドレス信号REFADの最下位ビットX0の値に応じて変更される。

メモリコア３４は、センスアンプSA、プリチャージ回路PRE、メモリセルアレイALY、ワードデコーダWDEC、コラムデコーダCDEC、センスバッファSBおよびライトアンプWAを有している。センスアンプSAは、センスアンプ活性化信号PSA、NSAに応じて動作する。プリチャージ回路PREは、プリチャージ信号PREZに応じて動作する。メモリセルアレイALYは、複数の揮発性のメモリセルMC（ダイナミックメモリセル；以下C00、C10等とも称する）と、メモリセルMCに接続された複数のワード線WLおよび複数のビット線BLとを有している。メモリセルMCは、一般のDRAMのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線BLとの間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線WLに接続されている。

ワードデコーダWDECは、ロウアドレス信号RAD2、モード信号MODE3およびフラグ検出信号FDTCに応じてワード線WLのうちの１本または２本を選択し、選択したワード線WLを所定の高電圧まで上昇させる。ワードデコーダWDECは、ワード線WLの選択に同期して、そのワード線WLに対応するデコード信号XDXを出力する。

コラムデコーダCDECはコラムアドレス信号CADに応じて、ビット線BLとデータバスDBとをそれぞれ接続するコラムスイッチ（後述する図９のCSW）をオンさせるコラム線信号（後述する図９のCLZ）を出力する。センスバッファSBは、データバスDB上の読み出しデータの信号量を増幅し、共通データバスCDBに出力する。ライトアンプWAは、共通データバスCDB上の書き込みデータの信号量を増幅し、データバスDBに出力する。

図２は、図１に示した動作モード制御回路１２の詳細を示している。

動作モード制御回路１２は、カウンタ１２ａおよびモード信号生成回路１２ｂを有している。カウンタ１２ａは、リフレッシュ制御信号REFZの立ち上がりエッジに同期してカウント動作し、６４回目のカウント時にカウンタ信号CNT64を出力する。カウンタ１２ａは、リセット信号RESETを受けてリセットされる。リセット信号RESETは、モード信号MODE1またはモード信号MODE3が高レベルのときに出力される。

なお、カウント回数の"６４"は、メモリコア３４に形成されているワード線WLの本数に対応している。本実施形態では、説明をわかりやすくするため、ワード線WLを６４本にしているが、実際には、ワード線WLは、例えば、２０４８本形成されている。このとき、カウンタ４８ａは、２０４８回目のカウント時にカウンタ信号をそれぞれ出力する。

モード信号生成回路１２ｂは、パーシャルモード起動信号PREFS、パーシャルモード解除信号PREFRおよびカウンタ信号CNT64に応じてモード信号MODE1-3を出力する。

図３は、図２に示した動作モード制御回路１２の動作を示している。

この実施形態の擬似SRAMは、動作モードは、CE信号の高レベル中に通常動作モードになり、CE信号の低レベル中にデータ保持モード（低消費電力モード）になる。そして、データ保持モードの開始時に共有リフレッシュが実行され（共有リフレッシュモード）、共有リフレッシュ後にパーシャルリフレッシュが実行される（パーシャルリフレッシュモード）。

通常動作モード中のリフレッシュ動作は、センスアンプSAの動作に対応して、ビット線BL毎に１つのメモリセルMCに対して実行される（シングルセル動作）。データ保持モード中のリフレッシュ動作は、センスアンプSAの動作に対応して、ビット線BL毎に２つのメモリセルMCに対して実行される（ツインセル動作）。換言すれば、通常動作モードでは、１回のリフレッシュ動作に１本のワード線WLが選択され、データ保持モードでは、１回のリフレッシュ動作に２本のワード線WLが選択される。データ保持モードは、いわゆるパーシャルリフレッシュ技術とツインセル技術とを合わせて構成されている。このため、データ保持モード中の消費電力は、従来に比べて大幅に削減される。

擬似SRAMは、モード信号MODE1が高レベルのときに通常動作モードを認識し、モード信号MODE2が高レベルのときに共有リフレッシュモード（データ保持モード）を認識し、モード信号MODE3が高レベルのときにパーシャルリフレッシュモード（データ保持モード）を認識する。

データ保持モード前の通常動作モードでは、特別な場合を除き、メモリセルのデータは、第１記憶モードで保持されている。特別な場合とは、後述する図２３に示すように、データ保持モードから通常動作モードに復帰した後、すぐにデータ保持モードに移行する場合である。

共有リフレッシュモードでは、メモリセルのデータは、第１記憶モードまたは第２記憶モードで保持されている。より詳細には、共有リフレッシュモードでは、メモリセルの状態は、リフレッシュ要求毎に第１記憶モードから第２記憶モードに順次移行していく。

パーシャルリフレッシュモードでは、メモリセルのデータは、第２記憶モードで保持されている。パーシャルリフレッシュモード後の通常動作モードでは、メモリセルのデータは、第２記憶モードまたは第１記憶モードで保持されている。より詳細には、パーシャルリフレッシュモード後の通常動作モードでは、メモリセルの状態は、アクセス（外部アクセスコマンドまたはリフレッシュコマンド）毎に第２記憶モードから第１記憶モードに順次移行していく。

動作モード制御回路１２は、通常動作モード中にパーシャルモード起動信号PREFSを受けたときに、モード信号MODE1、MODE2をそれぞれ低レベルおよび高レベルに変化し、動作モードを通常動作モードから共有リフレッシュモードに移行する（図３（ａ））。リセット信号RESETは、モード信号MODE1の低レベルへの変化に同期して非活性化される。

カウンタ１２ａは、リセット信号RESETの低レベルを受けてリセット状態が解除され、リフレッシュ制御信号REFZに同期してカウント動作を開始する（図３（ｂ））。リフレッシュ制御信号REFZに応答してリフレッシュ動作が実行される。共有リフレッシュモードでは、メモリコア３４の全てのワード線WLを選択する必要があるため、リフレッシュ制御信号REFZは、６４回出力される。なお、リフレッシュ制御信号REFZを生成するリフレッシュタイマ１４およびリフレッシュコマンド発生回路１８の動作は、後述する図３５で説明する。

カウンタ１２ａは、６４回目のカウント動作に同期してカウンタ信号CNT64を出力する（図３（ｃ））。動作モード制御回路１２は、カウンタ信号CNT64に同期してモード信号MODE2を低レベルに変化し、モード信号MODE3を高レベルに変化する（図３（ｄ））。そして、動作モードは、共有リフレッシュモードからパーシャルリフレッシュモードに移行する。リセット信号RESETは、モード信号MODE3の高レベルへの変化に同期して活性化される（図３（ｅ））。カウンタ１２ａは、リセット信号RESETの高レベルを受けてリセットされる。モード信号MODE3が高レベルの期間、パーシャルリフレッシュが順次実行される。

パーシャルモード解除信号PREFRは、外部端子を介して供給されるCE信号の高レベルへの変化に応答して出力される（図３（ｆ））。動作モード制御回路１２は、パーシャルリフレッシュモード中にパーシャルモード解除信号PREFRを受けたときに、モード信号MODE3、MODE1をそれぞれ低レベルおよび高レベルに変化し、動作モードを通常動作モードに移行する（図３（ｇ））。

図４は、図１に示したリフレッシュタイマ１４の詳細を示している。

リフレッシュタイマ１４は、発振信号OSC0を生成する発振器１４ａ、OSC0信号の周波数を分周し発振信号OSC1、OSC2、OSC3をそれぞれ生成する分周器１４ｂ、１４ｃ、１４ｄおよび発振信号OSC1、OSC2、OSC3をモード信号MODE1-3に応じて選択し、リフレッシュ要求信号TREFとして出力するマルチプレクサ１４ｅを有している。分周器１４ｂ、１４ｃ、１４ｄは、OSC0信号の周波数をそれぞれ８分の１、１６分の１、３２分の１に変換する。

図５は、リフレッシュタイマ１４およびリフレッシュコマンド発生回路１６の動作を示している。

リフレッシュタイマ１４は、モード信号MODE1、MODE2、MODE3がそれぞれ高レベルのとき、発振信号OSC1、OSC2、OSC3をリフレッシュ要求信号TREFとして出力する。リフレッシュコマンド発生回路１６は、モード信号MODE1、MODE3がそれぞれ高レベルのとき、リフレッシュ要求信号TREFをリフレッシュ制御信号REFZとして出力する。リフレッシュコマンド発生回路１６は、モード信号MODE2が高レベルのとき、リフレッシュ要求信号TREFに同期してリフレッシュ制御信号REFZを２回出力する。

図６は、図１に示したリフレッシュアドレスカウンタ１８の詳細を示している。

リフレッシュアドレスカウンタ１８は、リセット回路１８ａ、カウンタ１８ｂ、１８ｃおよびカウンタ１８ｂ、１８ｃを制御する論理ゲートを有している。リセット回路１８ａは、リフレッシュ制御信号REFZの立ち下がりエッジに同期して正のパルスを生成するパルス生成回路と、パルス生成回路の出力信号に同期してモード信号MODE2をラッチするＤフリップフロップと、モード信号MODE2の立ち上がりエッジを検出するNANDゲートとを有している。

カウンタ１８ｂは、リフレッシュ制御信号REFZに同期してカウント動作し、リフレッシュアドレス信号REFADの最下位ビットR0を生成する。カウンタ１８ｂは、モード信号MODE3が高レベルのとき、およびモード信号MODE2の立ち上がりエッジに同期してリセットされる。

カウンタ１８ｃは、モード信号MODE3が高レベルのとき、リフレッシュ制御信号REFZに同期してカウント動作し、リフレッシュアドレス信号REFADのビットR5-1を更新する。カウンタ１８ｃは、モード信号MODE1、MODE2が高レベルのとき（但し、モード信号MODE2の立ち上がりエッジ後の所定の期間を除く）、カウンタ１８ｂから出力されるアドレス信号R0に同期してカウント動作し、ビットR5-1を更新する。

図７は、図６に示したリセット回路１８ａの動作を示している。

パルス生成回路は、リフレッシュ制御信号REFZの立ち下がりエッジに同期してノードND1にパルス信号を出力する（図７（ａ））。Ｄフリップフロップは、ノードND1のパルス信号に同期してモード信号MODE2をラッチし、モード信号MODE2の反転論理をノードND2に出力する（図７（ｂ））。このため、モード信号MODE2が高レベルに変化した後、最初のリフレッシュ制御信号REFZに同期して、ノードND2は低レベルに変化する（図７（ｃ））。そして、モード信号MODE2とノードND2の論理レベルのAND論理が、ノードND3に出力される（図７（ｄ））。図６に示したカウンタ１８ｂは、ノードND3の高レベル期間、すなわち、モード信号MODE2が高レベルに変化した後、最初のリフレッシュ動作期間中にリセットされる。

図８は、図６に示したリフレッシュアドレスカウンタ１８の動作を示している。

リフレッシュアドレスカウンタ１８は、モード信号MODE1、2が高レベルのとき、すなわち、通常動作モード中および共有リフレッシュモード中に、リフレッシュ制御信号REFZに同期して６ビットのリフレッシュアドレス信号R5-0を順次カウントアップする。また、リフレッシュアドレスカウンタ１８は、モード信号MODE3が高レベルのとき、すなわち、パーシャルリフレッシュモード中に、リフレッシュ制御信号REFZに同期して５ビットのリフレッシュアドレス信号R5-1を順次カウントアップする。このとき、リフレッシュアドレス信号R0は低レベルに固定される。

図９は、図１に示したメモリコア３４の要部の詳細を示している。

メモリコア３４のワードデコーダWDECは、1/4ワードデコーダ４４と、メインワード線MW（MW0、MW1、...）にそれぞれ対応する複数のサブワードデコーダ４６ａとを有している。

1/4ワードデコーダ４４は、モード信号MODE3およびフラグ検出信号FDTCが低レベルのときに、ロウアドレス信号RAD2の下位２ビットX1、X0およびその反転ビット/X1、/X0に応じてデコード信号X11、X10、X01、X00のいずれかを出力する。1/4ワードデコーダ４４は、モード信号MODE3およびフラグ検出信号FDTCのいずれかが高レベルのときに、ロウアドレス信号RAD2の下位１ビットX1その反転ビット/X1に応じて２つのデコード信号X11、X10またはX01、X00を出力する。1/4ワードデコーダ４４は、後述する第１および第２記憶モードの動作を実行する制御回路として動作する。

各サブワードデコーダ４６ａは、メインワード線MW（MW0、MW1、...）が高レベルのとき活性化され、デコード信号X11、X10、X01、X00に応じてサブワード線SW（SW0P、SW1、SW2P、SW3、...）を選択する。メインワード線MWは、図示しないプリデコーダにより、ロウアドレス信号RAD2の上位ビットに応じて選択される。そして、選択されたサブワード線SWに接続されたメモリセルMCがアクセスされる。このように、この実施形態では、図１に示したワード線WLは、メインワード線MWおよびサブワード線SWにより構成されている。

隣接する２本のサブワード線（例えば、SW0P、SW1）に接続されているメモリセルによりパーシャル領域PA（メモリセルグループ；太線の破線枠）が構成されている。パーシャル領域PAにおいて、ビット線BL（BL0、BL1、...）、/BL（/BL0、/BL1、...）に接続されるメモリセルは、互いに異なるサブワード線SWに接続されている。

サブワード線SWのうち末尾に"P"が付いたものは、パーシャルワード線を示している。パーシャルワード線SWPに接続されているメモリセル（例えば、パーシャルメモリセルC00、C01...、C0m）に書き込まれているデータが、データ保持モード中に保持される。末尾に"P"が付かないサブワード線SWは、共有ワード線を示している。共有ワード線SWに接続されているメモリセルMC（例えば、共有メモリセルC10、C11、...C1m）のデータは、データ保持モード中に保持されない。

パーシャルワード線SWPと通常のサブワード線SWとは、交互に配線されている。すなわち、ワード線SWP、SWは、互いに隣接して配線されている。後述するように、ワード線SWP、SWは、データ保持モード中に互いに同時選択され、２つのメモリセルが同時にアクセスされる（ツインセル動作）。このため、これ等ワード線SWP、SWを隣接して配線することで、ワードデコーダWDEC内の配線レイアウトが複雑になることが防止される。特に、サブワードデコーダ４６ａの配線レイアウト設計が容易になる。

この実施形態では、メモリコア３４に形成されたメモリセルMCの半分がパーシャルメモリセルである。すなわち、擬似SRAMの記憶容量の２分の１のデータが、データ保持モード中に保持される。

相補のビット線BL（BL0、BL1、...）、/BL（/BL0、/BL1...）は、同じセンスアンプSAおよびプリチャージ回路PREに接続されている。また、ビット線BL、/BLは、コラムスイッチCSWを介してデータバス線DBに接続されている。コラムスイッチCSWは、コラムアドレス信号CADをデコードしたコラム選択信号CL（CL0、CL1、...）によりオンする。センスアンプSAおよびプリチャージ回路PREは、後述する図１１で詳細に説明する。

図１０は、図９に示した1/4ワードデコーダ４４の詳細を示している。

1/4ワードデコーダ４４は、デコード信号X11、X10、X01、X00を生成するためにロウアドレス信号X0、/X0、X1、/X1をデコードするデコーダ４４ａと、モード信号MODE3またはフラグ検出信号FDTCが高レベルのときにロウアドレス信号X0、/X0をマスクし、デコーダ４４ａに高レベルを出力するマスク回路４４ｂとを有している。

図１１は、図９に示したセンスアンプSAおよびプリチャージ回路PREの詳細を示している。

センスアンプSAは、入力と出力とを互いに接続した２つのCMOSインバータと、CMOSインバータのpMOSトランジスタのソースを、電源線VDDに接続するpMOSトランジスタ（pMOSスイッチ）と、CMOSインバータのnMOSトランジスタのソースを接地線VSSに接続するnMOSトランジスタ（nMOSスイッチ）とを有している。CMOSインバータの入力（または出力）は、ビット線BL、/BLにそれぞれ接続されている。pMOSスイッチは、センスアンプ活性化信号PSAが低レベルのときにオンし、nMOSスイッチは、センスアンプ活性化信号NSAが高レベルのときにオンする。pMOSスイッチおよびnMOSスイッチのオンによりCMOSインバータが活性化し、ビット線BL、/BLの電圧差が差動増幅される。

プリチャージ回路PREは、ビット線BL、/BLを互いに接続するnMOSトランジスタと、ビット線BL、/BLをプリチャージ電圧線VPRにそれぞれ接続するnMOSトランジスタとを有している。nMOSトランジスタは、プリチャージ信号PREZが高レベルのときにオンし、ビット線BL、/BLをプリチャージ電圧線VPRに接続する。

図１２は、図１に示したセンスアンプ制御回路４０およびプリチャージ制御回路４２の動作を示している。

センスアンプ制御回路４０は、モード信号MODE2の論理レベルにかかわりなく、RASZ信号の立ち上がりエッジから遅延時間DLY1後にセンスアンプ活性化信号PSA、NSAを変化させ、センスアンプSAを活性化させる（図１２（ａ、ｂ））。図中の"ON"、"OFF"は、センスアンプSAの活性化、非活性化をそれぞれ示している。プリチャージ制御回路４２は、モード信号MODE2の論理レベルにかかわりなく、RASZ信号の立ち上がりエッジに同期してプリチャージ信号PREZを低レベルに変化させ、プリチャージ動作を停止する。（図１２（ｃ、ｄ））。

センスアンプ制御回路４０は、モード信号MODE2が低レベルのときに、RASZ信号の立ち上がりエッジから遅延時間DLY2後にセンスアンプ活性化信号PSA、NSAを変化させ、センスアンプSAを非活性化させる（図１２（ｅ））。プリチャージ制御回路４２は、モード信号MODE2が低レベルのときに、RASZ信号の立ち上がりエッジから遅延時間DLY2後にプリチャージ信号PREZを高レベルに変化させ、プリチャージ動作を開始する。（図１２（ｆ））。

センスアンプ制御回路４０は、モード信号MODE2が高レベルのときに、ロウアドレス信号X0が高レベルに変化した後のRASZ信号の立ち上がりエッジから遅延時間DLY2後にセンスアンプ活性化信号PSA、NSAを変化させ、センスアンプSAを非活性化させる（図１２（ｇ））。プリチャージ制御回路４２は、モード信号MODE2が高レベルのときに、ロウアドレス信号X0が高レベルに変化した後のRASZ信号の立ち上がりエッジから遅延時間DLY2後にプリチャージ信号PREZを高レベルに変化させ、プリチャージ動作を開始する。（図１２（ｈ））。

すなわち、共有リフレッシュモード中、パーシャルメモリセルC00に保持されているデータをパーシャルメモリセルおよび隣接する共有メモリセルC10に書き込むために、センスアンプSAは、RASZ信号が２回出力される間活性化され、ビット線BL、/BLのプリチャージは禁止される。より詳細には、ロウアドレス信号X0が偶数のときに出力されるリフレッシュ制御信号REFZに同期してセンスアンプSAにラッチされたデータは、ロウアドレス信号X0が奇数に変化した後に出力されるリフレッシュ制御信号REFZに対応する動作まで保持される。

図１３は、図１に示したフラグ回路３０、フラグ検出回路２８の詳細およびワードデコーダWDECの要部を示している。フラグ回路３０は、メインワード線MW（MW0、MW1、...）毎にフラグFAX（F0AX、F1AX、...）、FBX（F0BX、F1BX、...）を有している。換言すれば、フラグFAX、FBXは、パーシャル領域PA毎に形成されている。

フラグFAX、FBXは、２つのインバータの入力と出力とを互いに接続したラッチ回路で構成されている。各フラグFAX、FBXは、データ保持モードから通常動作モードへの切り替え時に、対応するパーシャル領域PAの各メモリセルがそれぞれ独立にデータを保持するときに（第１記憶モード、シングルセル動作）、高レベルにリセットされ、対応するパーシャル領域PAのメモリセルが共通のデータを保持するときに（第２記憶モード、ツインセル動作）、低レベルにセットされる。

より詳細には、フラグFAX、FBXは、パーシャルモード解除信号PREFRのパルスに同期して低レベルにセットされる。すなわち、後述するように、全てのフラグFAX、FBXは、データ保持モードから通常動作モードに復帰するときにセットされる。換言すれば、全てのフラグFAX、FBXは、全てのメモリセルを第２記憶モードから第１記憶モードに切り替える切り替え動作前にセットされる。セットされたフラグFAX、FBXは、対応するパーシャル領域PAのメモリセルのシングルセル動作を禁止することを示している。このため、セットされたフラグFAX、FBXに対応するパーシャル領域PAは、ツインセル動作のみが許可される。このように、フラグ回路３０は、フラグセット回路として動作する。

フラグFAX、FBXは、フラグリセット信号FRAX、FRBXにそれぞれ同期して高レベルにリセットされる。すなわち、後述するように、各フラグFAX、FBXは、全てのメモリセルを第２記憶モードから第１記憶モードに切り替える切り替え動作において、対応するパーシャル領域PAの最初のアクセス中にリセットされる。

また、フラグ回路３０は、フラグFAXが低レベルにセットされているときに、デコード信号XDX（XD0X、XD1X、...）に同期して、フラグ出力信号S1AXを低レベルに変化させる。フラグ回路３０は、フラグFBXが低レベルにセットされているときに、デコード信号XDX（XD0X、XD1X、...）に同期して、フラグ出力信号S1BXを低レベルに変化させる。

フラグ検出回路２８は、フラグ出力信号S1AX、S1BXにそれぞれ接続されたラッチ回路と、フラグ出力信号S1AX、S1BXの一方をロウアドレス信号の下位ビットX1に応じてノードND6に出力するマルチプレクサMUX1と、遅延回路DELAY1と、マスク回路MSKとを有している。遅延回路DELAY1は、ロウ活性化信号RASZの立ち上がりエッジのみを所定期間だけ遅らせる。マスク回路MSKは、マルチプレクサMUX1で選択されたフラグ出力信号S1AXまたはS1BXをフラグ検出信号FDTCとして出力する。また、マスク回路MSKは、書き込みコマンドが供給されたときに、フラグ検出信号FDTCの活性化期間を短くする機能を有している。フラグ検出回路２８は、擬似SRAMのアクセス中に、フラグFAXまたはFBXがセットされていることを検出したときに、フラグ検出信号FDTCを出力する。

図１４は、パーシャルリフレッシュモード後の通常動作モードにおけるフラグ回路３０およびフラグ検出回路２８の動作を示している。この例は、書き込みコマンドに応答する書き込み動作において、フラグ回路３０のフラグFA0Xが低レベルにセットされているときを示している。また、書き込みコマンドに対応するアドレス信号により、下位から２ビット目のデコード信号X1は、低レベルに変化する。

まず、書き込みコマンドに応答する書き込み制御信号WRZに同期してロウ活性化信号RASZが出力され（図１４（ａ））、ロウアドレス信号RAD2に対応するデコード信号XD0Xが低レベルに変化する（図１４（ｂ））。図１３に示したフラグ回路３０は、リセットされているフラグFA0Xに応じて、低レベルのフラグ出力信号S1AXを出力する（図１４（ｃ））。

フラグ検出回路２８のマルチプレクサMUX1は、フラグ出力信号S1AXをノードND6に出力する（図１４（ｄ））。フラグ検出回路２８は、フラグ出力信号S1AXの立ち下がりエッジに同期してフラグ検出信号FDTCを高レベルに活性化する（図１４（ｅ））。

フラグ検出回路２８の遅延回路DELAY1は、RASZ信号の立ち上がりエッジから所定時間後にノードND7を高レベルに変化する（図１４（ｆ））。ノードND8は、WRZ信号が高レベルのため、ノードND7のレベル変化に同期して高レベルに変化する（図１４（ｇ））。マスク回路MSKのNORゲートは、ノードND8の高レベルにより、ノードND6のレベルの電圧をマスクする。このため、フラグ検出信号FDTCは、S1AXの活性化期間にもかかわらず非活性化される（図１４（ｈ））。

この後、WRZ信号の非活性化に同期してノードND8が低レベルに変化する（図１４（ｉ））。RASZ信号の非活性化に同期してXD0X信号、S1AX信号およびノードND6、ND7が元のレベルに戻る。

図１５は、パーシャルリフレッシュモード後の通常動作モードにおけるフラグ回路３０およびフラグ検出回路２８の別の動作を示している。上述した図１４と同じ動作については、詳細な説明は省略する。この例は、書き込みコマンドに応答する書き込み動作において、フラグ回路３０のフラグFA0Xが高レベルにリセットされているときを示している。また、書き込みコマンドに対応するアドレス信号により、下位から２ビット目のデコード信号X1は、低レベルに変化する。

フラグFA0Xが高レベル（"H"）にリセットされた後、フラグ回路３０のNORゲートは高レベルを維持する。このため、フラグ出力信号S1AXは、デコード信号XD0Xの活性化にかかわらず高レベルを保持する（図１５（ａ））。高ノードND6は、高レベルのフラグ出力信号S1AXにより高レベルに保持される。したがって、フラグ検出信号FDTCは、出力されない（図１５（ｂ））。

図１６は、パーシャルリフレッシュモード後の通常動作モードにおけるフラグ回路３０およびフラグ検出回路２８の別の動作を示している。上述した図１４と同じ動作については、詳細な説明は省略する。この例は、読み出しコマンドに応答する読み出し動作または擬似SRAMの内部で発生するリフレッシュ要求に応答するリフレッシュ動作において、フラグ回路３０のフラグFA0Xが低レベルにセットされているときを示している。また、読み出しコマンドに対応するアドレス信号またはリフレッシュアドレス信号により、下位から２ビット目のデコード信号X1は、低レベルに変化する。

まず、読み出しコマンドに応答する読み出し制御信号RDZまたはリフレッシュ要求に応答するリフレッシュ制御信号REFZに同期してロウ活性化信号RASZが出力され（図１６（ａ））、書き込み制御信号WRZは活性化されない（図１６（ｂ））。このため、ノードND8は、低レベルを保持し（図１６（ｃ））、マスク回路MSKは機能しない。したがって、フラグ検出信号FDTCは、RASZ信号の高レベル期間に対応する期間活性化される（図１６（ｄ））。

図１７は、パーシャルリフレッシュ後の通常動作モードにおけるフラグ回路３０およびフラグ検出回路２８の別の動作を示している。上述した図１４および図１５と同じ動作については、詳細な説明は省略する。この例は、読み出しコマンドに応答する読み出し動作または擬似SRAMの内部で発生するリフレッシュ要求に応答するリフレッシュ動作において、フラグ回路３０のフラグFA0Xが高レベルにリセットされているときを示している。また、読み出しコマンドに対応するアドレス信号またはリフレッシュアドレス信号により、下位から２ビット目のデコード信号X1は、低レベルに変化する。

フラグFA0Xが高レベル（"H"）にリセットされた後、フラグ回路３０のNORゲートは高レベルを維持する。このため、図１５と同様にフラグ検出信号FDTCは、出力されない。

図１８は、図１に示したフラグリセット回路２６の詳細を示している。

フラグリセット回路２６は、パルス生成回路２６ａ、遅延回路DELAY2およびマルチプレクサMUX2を有している。パルス生成回路２６ａは、フラグ検出信号FDTCの立ち上がりエッジに同期して低レベルのパルスを生成する。遅延回路DELAY2は、低レベルのパルスを所定時間遅延させ、ノードND9に出力する。マルチプレクサMUX2は、デコード信号X1が低レベルのときにノードND9のパルスをフラグリセット信号FRAXとして出力し、デコード信号X1が高レベルのときにノードND9のパルスをフラグリセット信号FRBXとして出力する。

図１９は、図１８に示したフラグリセット回路２６の動作を示している。この例は、パーシャルリフレッシュ直後の通常動作モードについて示している。

フラグ検出信号FDTCは、図１４〜図１７に示したように、フラグFA1X（またはFB1X）がセットされているときに生成され、フラグFA1X（またはFBX）がリセットされているときに生成されない。全てのフラグFAX、FBXは、パーシャルリフレッシュ後、パーシャルモード解除信号PREFRに同期して低レベルにセットされる。このため、各パーシャル領域PA毎に、パーシャルリフレッシュ後の最初のアクセス（RDZ、WRZ、REFZ）に同期してフラグ検出信号FDTCが出力される（図１９（ａ））。

フラグリセット回路２６は、フラグ検出信号FDTCに同期してフラグリセット信号FRAXまたはFRBXを出力する（図１９（ｂ、ｃ））。フラグリセット信号FRAXまたはFRBXの出力は、デコード信号X1のレベルに応じて決定される。図１９では、あるパーシャル領域PAにおいて、最初のアクセスはメモリセルC00に対して実行され、次のアクセスは、メモリセルC01に対して実行される例を示している。

なお、フラグリセット信号FRAXまたはFRBXのパルスに同期して、デコード信号XDX（XD0X、XD1X、...）に対応するフラグFAX（FA0X、FA1X、...）またはFBX（FB0X、FB1X、...）は、高レベルにリセットされる。

図２０は、第１の実施形態における通常動作モード中の動作を示している。

通常動作モード中に擬似SRAMを動作させるコマンドCMDとして、外部端子を介して供給されるアクセスコマンド（読み出しコマンドおよび書き込みコマンド）とリフレッシュコマンド発生回路１６からのリフレッシュコマンド（REFZ信号）がある。

例えば、最初のコマンドCMDにより、パーシャルメモリセルC00がアクセスされ、次のコマンドCMDにより共有メモリセルC10がアクセスされる。ワード線SW0P、SW1は、ロウアドレス信号RAD2に応じて独立に選択される。すなわち、通常動作モードでは、１本のワード線に接続されるメモリセル毎に１ビットのデータが記憶される（第１記憶モード、シングルセル動作）。

コマンドCMDが読み出しコマンドの場合、ビット線BL、/BL上で増幅されたデータは、データバスDBを介して外部に出力される。コマンドCMDが書き込みコマンドの場合、外部端子を介して供給されたデータは、ライトアンプWAおよびセンスアンプSAで増幅され、メモリセルに書き戻される。コマンドCMDがリフレッシュコマンドの場合、センスアンプSAで増幅されたデータは、メモリセルに書き戻される。

図２１は、第１の実施形態における共有リフレッシュモード（＝データ保持モード、低消費電力モード）中の動作を示している。共有リフレッシュモードでは、外部からのアクセスコマンドの受け付けは禁止される。擬似SRAMは、内部で発生するリフレッシュコマンドREFのみに応答して動作する。

共有リフレッシュモードでは、まず、パーシャルメモリセルC00がアクセスされ、パーシャルメモリセルC00に保持されているデータがセンスアンプSAにラッチされる（図２１（ａ））。次に、センスアンプSAを活性化した状態で、共有メモリセルC10がアクセスされ、センスアンプSAにラッチされているデータ（相補のデータ）が、パーシャルメモリセルC00および共有メモリセルC10に書き込まれる（図２１（ｂ））。これにより、パーシャルメモリセルC00および共有メモリセルC10には、互いに相補のデータが保持される。そして、全てのパーシャル領域PA（メモリセルグループ）について、上記動作が行われる。すなわち、２本のワード線SW0P、SW1に接続されたメモリセルグループ内の複数のメモリセル（例えば、C00、C10）に１ビットのデータが記憶される（第２記憶モード、ツインセル動作）。

図２２は、第１の実施形態におけるパーシャルリフレッシュモード（データ保持モード、低消費電力モード）中の動作を示している。パーシャルリフレッシュモードでは、共有リフレッシュモードと同様に、外部からのアクセスコマンドの受け付けは禁止される。擬似SRAMは、内部で発生するリフレッシュコマンドREFのみに応答して動作する。

パーシャルリフレッシュモードでは、パーシャルワード線SW0Pと共有ワード線SW1とが同時に選択され、パーシャルメモリセルC00と共有メモリセルC10とに保持されている相補のデータが、センスアンプSAで同時に増幅され、セルC00、C10に再書き込みされる（ツインセル動作）。すなわち、２本のワード線SW0P、SW1に接続されたメモリセルグループ内の複数のメモリセル（例えば、C00、C10）に１ビットのデータが記憶される（第２記憶モード）。パーシャルメモリセルC00と共有メモリセルC10とでデータを保持することで、リフレッシュ間隔を大幅に延ばすことができる。

パーシャルリフレッシュモードでは、リフレッシュ間隔が延びる分、リフレッシュ動作直前に１つのメモリセルに保持されている電荷量は、通常動作モード中より小さい。このため、パーシャルリフレッシュモード後の通常動作モードにおいて、リフレッシュ動作から時間が経過しているメモリセルのデータを正しく読み出せないおそれがある（データの破壊）。本発明では、後述する図２４〜図２６に示すように、パーシャルリフレッシュモード後の通常動作モードにおける各メモリセルの最初のアクセスを工夫することで、データの破壊を防止している。

図２３は、第１の実施形態でのパーシャルリフレッシュモード後の通常動作モードにおいて、全てのフラグFAX、FBXがリセットされる前に、CE信号が低レベルに変化し、通常動作モードから再びデータ保持モード（低消費電力モード）に移行した場合の動作を示している。

図１３に示したフラグ検出回路２８は、動作モードに依存せず、フラグFAX、FBXのセット状態を検出したときに、フラグ検出信号FDTCを出力する。このため、共有リフレッシュモードにおいても、フラグ検出信号FDTCが出力される（図２３（ａ））。

フラグ検出信号FDTCの活性化により、ワードデコーダWDECは、図２２と同様に、パーシャル領域PAに対応するサブワード線対SW0P、SW1を同時に選択する（図２３（ｂ））。図１８に示したフラグリセット回路は、フラグ検出信号FDTCに応答してフラグリセット信号FRAXを出力し、フラグF0AXを高レベルにリセットする（図２３（ｃ））。

共有リフレッシュモードでのリフレッシュ動作のため、センスアンプSAが活性化されている間に、サブワード線SW1が再選択され、センスアンプSAにラッチされているデータがメモリセルC10に書き込まれる（図２３（ｄ））。この動作は、冗長であり不要である。しかし、動作上の不具合はなく、回路が複雑になることを防止できるため、冗長動作を認めている。

図２４〜図２６は、低消費電力モードの解除後の通常動作モードでの動作を示している。低消費電力モード中にツインセル動作によりリフレッシュされたメモリセル対の各メモリセルに保持される電荷量は、シングルセル動作には十分でない場合がある。このため、低消費電力モードから通常動作モードに復帰するときに（動作モードの切り替え時）、全てのパーシャルメモリセルを１回ツインセル動作させ、メモリセルキャパシタに保持される電荷量を補う必要がある。

本発明前は、全てのパーシャルメモリセルを１回ツインセル動作させるための切り替え期間が必要であった。このため、外部システムは、その間、擬似SRAMをアクセスできなかった。本発明では、動作モードの切り替え後に、パーシャル領域PA毎に最初のアクセスされるメモリセルを、フラグFAX、FBXを利用してツインセル動作させるため、切り替え期間は不要になる。このため、外部システムは、ツインセル動作を認識することなく、通常動作モードへの復帰後すぐに擬似SRAMを読み出しアクセスおよび書き込みアクセスできる。以下、その手法について説明する。

図２４は、通常動作モードに復帰後、リフレッシュ要求REFが順次発生する例を示している。

まず、図１に示したコマンドデコーダ１０は、擬似SRAMの外部からデータ保持モード（低消費電力モード）の解除コマンドPEXITを受け、パーシャルモード解除信号PREFRを出力する（図２４（ａ））。パーシャルモード解除信号PREFRの出力により、擬似SRAMは、低消費電力モードから通常動作モードに復帰する。図１３に示したフラグ回路３０は、パーシャルモード解除信号PREFRのパルスに同期して、フラグFAX（F0AX、F1AX、...）、FBX（F0BX、F1BX、...）を低レベルにセットする（図２４（ｂ））。

次に、擬似SRAM内部でリフレッシュコマンドREF（REFZ信号）が発生し、図１に示したタイミング制御回路３８は、RASZ信号を出力する（図２４（ｃ））。このとき、リフレッシュアドレスカウンタ１８は、メモリセルC00を選択するリフレッシュアドレス信号REFADを出力している。具体的には、ロウアドレス信号の下位２ビットX1、X0は、ともに低レベルである（図２４（ｄ））。図１３に示したワードデコーダWDECは、RASZ信号に応答してメモリセルC00に対応するデコード信号XD0Xおよびメインワード線信号MW0を出力する（図２４（ｅ、ｆ））。

フラグ回路３０は、デコード信号XD0Xに同期して、フラグF0AX、F0BXの内容を、フラグ出力信号S1AX、S1BXとして出力する（図２４（ｇ））。フラグ検出回路２８は、ロウアドレス信号のビットX1に応じてフラグ出力信号S1AXを選択し、フラグ検出信号FDTCとして出力する（図２４（ｈ））。図９に示した１/４ワードデコーダ４４は、フラグ検出信号FDTCを受けて、２ビットのデコード信号X00、X01を高レベルに変化する。そして、２本のサブワード線SW0P、SW1が同時に選択され（図２４（ｉ））、メモリセルC00、C10に対するツインセルリフレッシュ動作が実行される（図２４（ｊ））。そして、共通のデータを読み出したメモリセルC00、C10にデータが書き戻される。このため、低消費電力モード中にメモリセルC00に保持していたデータが失われることが防止される。センスアンプ活性化信号PSA、NSAの"ON"、"OFF"は、センスアンプSAの活性化、非活性化をそれぞれ示している。

なお、リフレッシュ動作におけるメモリコア３４の動作時間である内部リフレッシュサイクル時間IREFは、通常動作モードでの内部リフレッシュサイクル時間IREFと同じに設定されている。

図１８に示したフラグリセット回路２６は、フラグ検出信号FDTCに同期して、ビットX1に対応するフラグリセット信号FRAXを出力する（図２４（ｋ））。図１３に示したフラグ回路３０は、フラグリセット信号FRAXに応答してデコード信号XD0Xに対応するフラグF0AXを高レベルにリセットする（図２４（ｌ））。フラグF0AXのリセットにより、対応するパーシャル領域PAのメモリセルは、この後、第１記憶モード（シングルセル動作）でアクセスされる。

RASZ信号の非活性化により、デコード信号XD0Xが非活性化され、フラグ出力信号S1AX、S1BXが高レベルにプリチャージされる（図２４（ｍ、ｎ））。フラグ出力信号S1AX、S1BXのプリチャージにより、フラグ検出信号FDTCは低レベルに非活性化される（図２４（ｏ））。フラグ検出信号FDTCの非活性化により、メインワード線MW0およびサブワード線SW0P、SW1は非選択にされる（図２４（ｐ））。

次に、リフレッシュコマンドREF（REFZ信号）が発生する（図２４（ｑ））。リフレッシュアドレスカウンタ１８は、インクリメントされ、メモリセルC10を選択するリフレッシュアドレス信号REFADを出力している。このため、ロウアドレス信号のビットX0は、高レベルに変化する（図２４（ｒ））。

メモリセルC10に対応するフラグFA0Xは、前回のリフレッシュ動作で高レベルにリセットされている。このため、フラグ回路３０は、デコード信号XD0Xが活性化されるとき、フラグ出力信号S1BXのみ低レベルに変化し、フラグ出力信号S1AXは、高レベルに保持される（図２４（ｓ））。リフレッシュアドレス（X1＝"０"）に対応するフラグ出力信号S1AXが高レベルのため、フラグ検出信号FDTCは出力されない（図２４（ｔ））。このため、１本のサブワード線SW1のみが選択され、第１記憶モードによる通常のリフレッシュ動作（シングルセル動作）が実行される。なお、メモリセルC10のデータは、低消費電力モード中に補償されていない。このため、図２４の例に限れば、このリフレッシュ動作により保持されるデータは、特別な意味を持たない。

シングルセルリフレッシュ動作のリフレッシュサイクル時間IREFは、ツインセルリフレッシュ動作のリフレッシュサイクル時間IREFと同じに設定されている。リフレッシュサイクル時間IREFを同じ長さに設定することで、コア制御回路３２のタイミング制御回路３８の構成を簡易にできる。

次に、リフレッシュコマンドREF（REFZ信号）が発生する（図２４（ｕ））。リフレッシュアドレスカウンタ１８は、インクリメントされ、メモリセルC20を選択するリフレッシュアドレス信号REFADを出力している。このため、ロウアドレス信号のビットX1は、高レベルに変化する（図２４（ｖ））。

フラグFB0Xは、低レベルにセットされている。このため、前述と同様に、フラグ出力信号S1BXが低レベルに変化する（図２４（ｗ））。フラグ検出回路２８は、ロウアドレス信号のビットX1に応じてフラグ出力信号S1BXを選択し、フラグ検出信号FDTCとして出力する（図２４（ｘ））。そして、２本のサブワード線SW2P、SW3が同時に選択され、メモリセルC20、C30に対するツインセルリフレッシュ動作が実行される（図２４（ｙ））。この後、フラグ検出信号FDTCに同期して、フラグリセット信号FRBXが出力され、フラグF0AXは、高レベルにリセットされる（図２４（ｚ１、ｚ２））。

図２５は、通常動作モードに復帰後、最初のリフレッシュ要求REFの前に読み出しコマンドRDが供給される例を示している。読み出しコマンドRDに対応して、ビット線BL、/BL上のデータが増幅されるまでの動作（図２５（ａ）〜（ｐ））は、上述した図２４と同じため、同じ符号を付している。

ツインセル動作によりメモリセルC00、C10に保持されているデータがセンスアンプSAで増幅された後、図１に示したコラムデコーダCDECは、コラムアドレス信号CADをデコードし、図９に示したメモリセルC00に対応するコラム選択信号CL0を所定の期間活性化する（図２５（ｑ））。コラム選択信号CL0により、対応するコラムスイッチCSWがオンし、相補のビット線BL、/BLは、選択的にデータバス線DBに接続される。そして、メモリセルC00に保持されているデータは、センスバッファSBで増幅された後、コモンデータバス線CDBを介してデータ入出力端子DQから出力される（図２５（ｒ））。

読み出し動作におけるメモリコア３４の動作時間は、内部読み出しサイクル時間IRDで表される。内部読み出しサイクル時間IRDは、データ保持モードと通常動作モードとで同じである。また、内部読み出しサイクル時間IRDは、リフレッシュ動作におけるメモリコア３４の動作時間である内部リフレッシュサイクル時間IREFおよび書き込み動作におけるメモリコア３４の動作時間である内部書き込みサイクル時間IWR1（後述する図２８）と同じである。内部書き込みサイクル時間IWR1は、ツインセル動作を伴わない書き込み動作時間であり、データ保持モードと通常動作モードとで同じである。ツインセル動作を伴う書き込み動作時間は、内部書き込みサイクル時間IWR2（後述する図２６）で表される。

読み出しコマンドRD後、メモリセルC00に対応するリフレッシュコマンドREFが発生する（図２５（ｓ））。フラグF0AXは、読み出し動作に対応するツインセル動作により、高レベルにリセットされている。このため、図２４（ｑ）〜（ｔ）と同様に、第１記憶モードによるシングルセル動作が実行される（図２５（ｔ））。同様に、メモリセルC10に対応するリフレッシュ動作も、シングルセル動作になる（図２５（ｕ））。

図２６は、通常動作モードに復帰後、最初のリフレッシュ要求REFの前に書き込みコマンドWRが供給される例を示している。換言すれば、図２６は、セット状態のフラグFAX（F0AX、F1AX、...）、FBX（F0BX、F1BX、...）に対応するパーシャル領域PAへの書き込み動作を示している。

フラグFAX、FBXがセットされている場合、書き込み動作は、内部書き込みサイクル時間IWR2で実行される。内部書き込みサイクル時間IWR2では、RASZ信号の活性化期間は、内部書き込みサイクル時間IWR1よりも長く設定される（図２６（ａ））。RASZ信号の活性化期間に対応して、デコード信号XD0X、フラグ出力信号S1AX、S1BXの出力期間も延ばされる（図２６（ｂ、ｃ））。

内部書き込みサイクル時間IWR2は、以下に示すように、１回のリフレッシュサイクルと１回の書き込みサイクルを含んでいる。センスアンプSAは、リフレッシュサイクルと書き込みサイクルの間活性化し続ける。このため、センスアンプの活性化の頻度を下げることができ、内部書き込みサイクル時間IWR2は、リフレッシュサイクル時間IREFと書き込みサイクル時間IWR1の和より短くできる。例えば、内部書き込みサイクル時間IWR2は、書き込みサイクル時間IWR1の１.５〜１.７倍にできる。

デコード信号XD0Xによりフラグ出力信号S1AX、S1BXが出力され（図２６（ｄ））、フラグ検出信号FDTCが活性化される動作（図２６（ｅ））、およびフラグ検出信号FDTCの活性化に応答してフラグリセット信号FRAXが出力され（図２６（ｆ））、フラグFA0Xがリセットされる動作（図２６（ｇ））は、上述した図２４と同じである。また、フラグ検出信号FDTCの活性化により、サブワード線SW0P、SW1が同時に活性化され（図２６（ｈ））、ツインセル動作が開始される（図２６（ｉ））。そして、共通のデータを読み出したメモリセルC00、C10にデータが書き戻される。

図１３に示したフラグ検出回路２８は、RASZ信号の活性化から遅延回路DELAY1の遅延時間後にノードND8を高レベルに変化させ、フラグ検出信号FDTCをフラグ出力信号S1AXにかかわらず非活性化する（図２６（ｊ））。図１０に示した1/4ワードデコーダ４４は、フラグ検出信号FDTCの非活性化に応答してデコード信号X00を非選択する。このため、サブワード線SW0P（X0＝"0"）が非選択される（図２６（ｋ））。この結果、ツインセル動作が終了し、サブワード線SW1（X0＝"1"）のみが選択され続ける（図２６（ｌ））。このように、1/4ワードデコーダ４４は、センスアンプSAの活性化中に、パーシャル領域PAにおける書き込みが指示されていないメモリセルC00に接続されたサブワード線SW0Pを非選択にするワード制御回路として動作する。センスアンプSAは、サブワード線SW1が選択されている期間、活性化し続ける。

この後、書き込みデータDTがデータバス線DBを介してビット線BL、/BLに供給され、選択中のサブワード線SW1に接続されているメモリセルC10のみにデータが書き込まれる（図２６（ｍ））。すなわち、書き込みコマンドWRに対応して書き込み動作が実行され、書き込みが指示されたメモリセルC10に新たなデータが書き込まれる。なお、書き込みデータDTは、書き込みコマンドWRに同期してデータ入出力端子DQに供給される（図２６（ｎ））。

このように、メモリセルC00に保持されているデータをツインセル動作によりリフレッシュした後にメモリセルC10にデータを書き込むことで、メモリセルC00のデータを失うことなく低消費電力モードから通常動作モードに直接移行できる。この後、図２５と同様に、メモリセルC00およびメモリセルC10に対応するシングルセルリフレッシュ動作が順次実行される（図２６（ｏ、ｐ））。

図２７〜図２９は、通常動作モードにおいて、リフレッシュ動作を外部システムが認識することなく実行する手法を示している。この手法により、DRAMのメモリコアを有する擬似SRAMは、SRAMとして動作する。

図２７は、外部コマンドサイクル時間EXTCおよび内部読み出しサイクル時間IRDの関係を示している。

外部コマンドサイクル時間EXTCは、擬似SRAMの外部から供給される動作コマンド（この例では読み出しコマンドRD）の供給間隔である。この実施形態では、外部コマンドサイクル時間EXTCは、内部読み出しサイクル時間IRD（または書き込みサイクル時間IWR1）に内部リフレッシュサイクル時間IREFを加えた値に設定されている。このため、読み出しコマンドRDが最小サイクル時間で連続して供給されても、内部読み出しサイクル時間IRDの間に内部リフレッシュサイクル時間IREFを必ず挿入できる。

図２８は、外部コマンドサイクル時間EXTCおよび内部書き込みサイクル時間IWR1の関係を示している。

内部書き込みサイクル時間IWR1は、内部読み出しサイクル時間IRDと等しいため、外部コマンドサイクル時間EXTCは、内部書き込みサイクル時間IWR1に内部リフレッシュサイクル時間IREFを加えた値に設定されている。このため、書き込みコマンドWRが最小サイクルで連続して供給されても、内部書き込みサイクルIWR1の間に内部リフレッシュサイクルIREFを必ず挿入できる。

図２９は、外部コマンドサイクル時間EXTCおよび内部書き込みサイクル時間IWR2の関係を示している。

外部コマンドサイクル時間EXTCは、内部書き込みサイクル時間IWR2に内部リフレッシュサイクル時間IREFを加えた値より短く設定されている。図２６で説明したように、ツインセルリフレッシュ動作を伴う内部書き込みサイクル時間IWR2は、内部書き込みサイクル時間IWR1よりも長い。このため、最小サイクルで連続して供給される書き込みコマンドWRの間に内部リフレッシュサイクルIREFが挿入される場合、内部書き込みサイクルIWR2は、一時的に遅れる。しかし、内部書き込みサイクルIWR2が数サイクル実行される間に、書き込みコマンドWRに対するずれは無くなる。この結果、ツインセル動作を伴う内部書き込みサイクルIWR2が連続して発生する場合にも、外部システムに認識されることなくリフレッシュ動作を実行できる。

図３０は、第１の実施形態の擬似SRAMの動作を示している。図の下側のタイミング図は、図の上側のタイミング図の続きを示している。

通常動作モードでは、リフレッシュ制御信号REFZに応答して１本のサブワード線SWが選択される（シングルセル動作）。CE信号が低レベルに変化し、通常動作モードから共有リフレッシュモードに移行するとき、最初にパーシャルワード線SWPを選択するために、図３６に示したリフレッシュアドレスカウンタ１８のリセット回路１８ａは、モード信号MODE2の立ち上がりエッジに同期して、ロウアドレス信号RAD2の最下位ビットX0を生成するカウンタ１８ｂをリセットする。

全てのパーシャルワード線SWPが選択された後、動作モードは、共有リフレッシュモードからパーシャルリフレッシュモードに移行する。パーシャルリフレッシュモードでは、１回のリフレッシュ制御信号REFZで隣接する２本のサブワード線SWを選択するツインセル動作（リフレッシュ動作）が実行される。

パーシャルリフレッシュモード中にCE信号が高レベルに変化すると、動作モードは、通常動作モードに直接移行する。通常動作モードへの切り替え後、フラグFAX、FBXに応じてツインセル動作またはシングルセル動作が実行される。

以上、本実施形態では、データ保持モード中に、いわゆるパーシャル技術とツインセル技術とを融合した第２記憶モードによりデータを複数のメモリセルで保持することで、データ保持時間を第１記憶モードに比べ長くできる。この結果、メモリセルのリフレッシュ頻度を大幅に減らすことができ、データ保持モード中の消費電力を大幅に削減できる。

メモリセルの記憶モードを示すフラグFAX、FBXを、パーシャル領域PA毎に形成し、パーシャル領域PA毎に、最初のアクセスを、必ず第２記憶モードで実行する。このため、アクセスされるメモリセルのデータが失われることを防止できる。

メモリセルの記憶モードを示すフラグFAX、FBXを、パーシャル領域PA毎に形成し、データ保持モードから通常動作モードへの切り換え時に、フラグFAX、FBXに応じたモードでメモリセルをアクセスする。このため、擬似SRAMを管理するシステムは、切り替え動作の間もメモリセルを自在にアクセスできる。実質的な切り替え時間は、ゼロになる。この結果、擬似SRAMを管理するシステムは、データ保持モードから通常動作モードに復帰してすぐに、擬似SRAMをアクセスできる。例えば、擬似SRAMが携帯電話のワークメモリとして使用される場合、待ち受け状態から直ちに動作モードに復帰できる。

フラグ回路３０は、データ保持モードから通常動作モードへの切り替え動作の直前に、全てのフラグFAX、FBXをセットする。このため、全てのパーシャル領域PAのメモリセルを第２記憶モードから第１記憶モードに確実に移行できる。

フラグ検出回路２８によりフラグFAX、FBXの状態を検出することで、ワードデコーダWDECの1/4ワードデコーダ４４の動作を簡易に制御でき、回路構成を簡易にできる。

通常動作モードに復帰後の最初のアクセスが書き込み動作のときに、ツインセル動作でリフレッシュを実行した後、シングルセル動作でデータを書き込む。このため、パーシャル領域PA内の書き込みが実行されないメモリセルのデータを確実に保持でき、かつ所定のメモリセルにデータを確実に書き込むことができる。外部システムは、通常動作モードに復帰後すぐに擬似SRAMに対して書き込み動作を実行できる。すなわち、システムを高速に動作できる。

通常動作モードに復帰後の最初のアクセスが書き込み動作のときに、センスアンプSAを活性化し続けて、ツインセルリフレッシュ動作およびシングルセル書き込み動作を実行する。このため、センスアンプSAの活性化の頻度を下げることができ、内部書き込みサイクル時間IWR2を短縮できる。

通常動作モードに復帰後の最初の書き込み動作において、センスアンプSAを活性化し続けながら、書き込みが指示されないメモリセルに接続されたワード線を非選択にする。このため、センスアンプSAを活性化しながら、ツインセル動作（第２記憶モードでデータを書き戻す動作）と、シングルセル動作（第１記憶モードでデータを書き込む動作）を簡易な制御で実行できる。

通常動作モードに復帰後の最初のアクセスが読み出し動作のときに、ツインセル動作でリフレッシュを実行するとともに、増幅された読み出しデータをデータ入出力端子DQに出力する。このため、外部システムは、通常動作モードに復帰後すぐに擬似SRAMに対して読み出し動作を実行できる。すなわち、システムを高速に動作できる。

通常動作モードに復帰後の最初のアクセスがリフレッシュ動作のときに、ツインセル動作でリフレッシュを実行する。データの書き戻すリフレッシュ動作により、リフレッシュアクセスされた各メモリセルには、データが強く書き込まれる。このため、その後、各メモリセルがシングルセル動作される場合にも（第１記憶モードでのアクセス）、データを確実に読み出しまたはリフレッシュできる。

通常動作モードからデータ保持モードに移行するときに、全てのパーシャル領域PAが第２記憶モード状態になるまで、リフレッシュコマンド毎に、パーシャルメモリセルに記憶されているデータを読み出し、読み出したデータをパーシャル領域PAの全てのメモリセルに書き込む共有リフレッシュ動作を実行する。共有リフレッシュ動作により、パーシャルメモリセルに第１記憶モードで記憶されているデータを、メモリセルグループの各メモリセルに第２記憶モードで記憶させることができる。リフレッシュ動作毎に、第１記憶モードのメモリセルを第２記憶モードに変換することで、通常動作モードからデータ保持モードに効率よく切り替えできる。

図３１は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。

この実施形態では、第１の実施形態のリフレッシュタイマ１４、リフレッシュコマンド発生回路１６、リフレッシュアドレスカウンタ１８、フラグリセット回路２６、フラグ検出回路２８、フラグ回路３０、コア制御回路３２およびメモリコア３４の代わりに、リフレッシュタイマ１４Ａ、リフレッシュコマンド発生回路１６Ａ、リフレッシュアドレスカウンタ１８Ａ、フラグリセット回路２６Ａ、フラグ検出回路２８Ａ、フラグ回路３０Ａ、コア制御回路３２Ａおよびメモリコア３４Ａが形成されている。コア制御回路３２Ａのセンスアンプ制御回路４０Ａおよびプリチャージ制御回路４２Ａは、マルチプレクサ２４から出力されるロウアドレス信号RADの下位２ビットX1、X0を受信している。その他の構成は、第１の実施形態とほぼ同じである。

図３２は、図３１に示したリフレッシュタイマ１４Ａの詳細を示している。

リフレッシュタイマ１４の分周器１４ｂ、１４ｃ、１４ｆは、OSC0信号の周波数をそれぞれ８分の１、１６分の１、６４分の１に変換する。

図３３は、リフレッシュタイマ１４Ａおよびリフレッシュコマンド発生回路１６Ａの動作を示している。

リフレッシュタイマ１４Ａは、モード信号MODE1、MODE2、MODE3がそれぞれ高レベルのとき、発振信号OSC1、OSC2、OSC3をリフレッシュ要求信号TREFとして出力する。リフレッシュコマンド発生回路１６Ａは、モード信号MODE1、MODE3がそれぞれ高レベルのとき、リフレッシュ要求信号TREFをリフレッシュ制御信号REFZとして出力する。リフレッシュコマンド発生回路１６Ａは、モード信号MODE2が高レベルのとき、リフレッシュ要求信号TREFに同期してリフレッシュ制御信号REFZを４回出力する。

図３４は、図３１に示したリフレッシュアドレスカウンタ１８Ａの詳細を示している。

リフレッシュアドレスカウンタ１８Ａは、リセット回路１８ａ、カウンタ１８ｄ、１８ｅおよびカウンタ１８ｄ、１８ｅを制御する論理ゲートを有している。カウンタ１８ｄは、リフレッシュ制御信号REFZに同期してカウント動作し、リフレッシュアドレス信号REFADの下位２ビットR1、R0を生成する。カウンタ１８ｄは、モード信号MODE3が高レベルのとき、およびモード信号MODE2の立ち上がりエッジに同期してリセットされる。

カウンタ１８ｅは、モード信号MODE3が高レベルのとき、リフレッシュ制御信号REFZに同期してカウント動作し、リフレッシュアドレス信号REFADの上位４ビットR5-2を更新する。カウンタ１８ｅは、モード信号MODE1、MODE2が高レベルのとき（但し、モード信号MODE2の立ち上がりエッジ後の所定の期間を除く）、カウンタ１８ｄから出力されるアドレス信号R1に同期してカウント動作し、ビットR5-2を更新する。

図３５は、図３４に示したリフレッシュアドレスカウンタ１８Ａの動作を示している。

リフレッシュアドレスカウンタ１８Ａは、モード信号MODE1、2が高レベルのとき、リフレッシュ制御信号REFZに同期して６ビットのリフレッシュアドレス信号R5-0を順次カウントアップする。また、リフレッシュアドレスカウンタ１８Ａは、モード信号MODE3が高レベルのとき、リフレッシュ制御信号REFZに同期して４ビットのリフレッシュアドレス信号R5-2を順次カウントアップする。このとき、リフレッシュアドレス信号R1、R0は低レベルに固定される。

図３６は、図３１に示したメモリコア３４Ａの要部の詳細を示している。

メモリコア３４ＡのワードデコーダWDECは、1/4ワードデコーダ４４Ａと、メインワード線MW（MW0、MW1、...）にそれぞれ対応する複数のサブワードデコーダ４６ａとを有している。1/4ワードデコーダ４４Ａは、モード信号MODE3が低レベルのときに、ロウアドレス信号RAD2の下位２ビットX1、X0およびその反転ビット/X1、/X0に応じてデコード信号X11、X10、X01、X00のいずれかを出力する。1/4ワードデコーダ４４Ａは、モード信号MODE3が高レベルのときに、コード信号X11、X10、X01、X00を全て高レベルにする。

この実施形態では、隣接する４つのサブワード線（例えば、SW0P、SW1、SW2、SW3）に接続されているメモリセル（C00、C10、C20、C30、...）によりパーシャル領域PAが形成されている。例えば、サブワード線SWP0は、データ保持モード中にデータが保持されるパーシャルメモリセルC00に接続されたパーシャルワード線である。サブワード線SW1、SW2、SW3は、データ保持モード中にデータが保持されない共有メモリセルC10、C20、C30に接続された共有ワード線である。

パーシャルメモリセルC00および共有メモリセルC20は、ビット線BL0に接続され、共有メモリセルC10、C30は、ビット線/BL0に接続されている。パーシャルワード線SWP0および共有ワード線SW1、SW2、SW3は、データ保持モード中に互いに同期して選択され、４つのメモリセルが同時にアクセスされる（第２記憶モード、クワッドセル動作）。そして、通常動作モード中にパーシャルメモリセルC00に保持されているデータは、データ保持モード中、４つのメモリセルC00、C10、C20、C30により保持される。

この実施形態では、メモリコア３４Ａに形成されたメモリセルMCの４分の１がパーシャルメモリセルである。すなわち、擬似SRAMの記憶容量の４分の１のデータが、データ保持モード中に保持される。

図３７は、図３６に示した1/4ワードデコーダ４４Ａの詳細を示している。

1/4ワードデコーダ４４Ａは、デコード信号X11、X10、X01、X00を生成するためにロウアドレス信号X0、/X0、X1、/X1をデコードするデコーダ４４ａと、モード信号MODE3またはフラグ検出信号FDTCが高レベルのときにロウアドレス信号X0、/X0、X1、/X1をマスクし、デコーダ４４ａに高レベルを出力するマスク回路４４ｃとを有している。

図３８は、図３１に示したセンスアンプ制御回路４０Ａおよびプリチャージ制御回路４２Ａの動作を示している。モード信号MODE2が低レベルのときの動作およびモード信号MODE2が高レベルに変化したときの動作は、第１の実施形態（図１２）と同じである。

センスアンプ制御回路４０Ａは、モード信号MODE2が高レベルのときに、ロウアドレス信号X1、X0がともに高レベルに変化した後のRASZ信号の立ち上がりエッジから遅延時間DLY2後にセンスアンプ活性化信号PSA、NSAを変化させ、センスアンプSAを非活性化させる（図３８（ａ））。プリチャージ制御回路４２Ａは、モード信号MODE2が高レベルのときに、ロウアドレス信号X1、X0がともに高レベルに変化した後のRASZ信号の立ち上がりエッジから遅延時間DLY2後にプリチャージ信号PREZを高レベルに変化させ、プリチャージ動作を開始する。（図３８（ｂ））。

すなわち、共有リフレッシュモード中、パーシャルメモリセルC00に保持されているデータをパーシャルメモリセルおよび隣接する共有メモリセルC10、C20、C30に書き込むために、RASZ信号が４回出力される間、センスアンプSAは活性化され、ビット線BL、/BLのプリチャージが禁止される。

図３９は、図３１に示したフラグ回路３０Ａ、フラグ検出回路２８Ａの詳細およびワードデコーダWDECの要部を示している。ワードデコーダWDECは、第１の実施形態（図１３）と同じである。

フラグ回路３０Ａは、メインワード線MW（MW0、MW1、...）毎に形成されている。フラグ回路３０Ａは、第１の実施形態のフラグ回路３０と同じフラグFAX（F0AX、F1AX、...）を有している。フラグFAXの機能は、第１の実施形態と同じである。すなわち、フラグFAXは、パーシャルモード解除信号PREFRのパルスに同期して低レベルにセットされ、フラグリセット信号FRAXにそれぞれ同期して高レベルにリセットされる。フラグFAXの状態は、デコード信号XDX（XD0X、XD1X、...）に同期して、フラグ出力信号S1AXとして出力される。

フラグ検出回路２８Ａは、フラグ出力信号S1AXに接続されたラッチ回路と、遅延回路DELAY1と、マスク回路MSKとを有している。マスク回路MSKは、フラグ出力信号S1AXをフラグ検出信号FDTCとして出力するとともに、書き込みコマンドが供給されたときに、フラグ検出信号FDTCの活性化期間を短くする機能を有している。

フラグ回路３０Ａおよびフラグ検出回路２８Ａの動作は、第１の実施形態のフラグF0AXに対応する動作と同じため、説明を省略する。

図４０は、図３１に示したフラグリセット回路２６Ａの詳細を示している。

フラグリセット回路２６Ａは、第１の実施形態におけるフラグリセット回路２６（図１８）のマルチプレクサMUX2のかわりにバッファ回路２６ｂを有している。その他の構成は、フラグリセット回路２６と同じである。フラグリセット回路２６Ａは、フラグ検出信号FDTCの立ち上がりエッジから所定時間後にフラグリセット信号FRAXを出力する。

図４１は、第２の実施形態における通常動作モード中の動作を示している。

通常動作モードでは、第７の実施形態（図２０）と同様に、ワード線SW0P、SW1、SW3、SW4は、ロウアドレス信号RAD2に応じて独立に選択される。そして、外部からの読み出しコマンドまたは書き込みコマンドに応答して、読み出し動作または書き込み動作が実行される。擬似SRAMの内部で発生するリフレッシュコマンドに応答してリフレッシュ動作が実行される。

図４２は、第２の実施形態における共有リフレッシュモード中の動作を示している。

共有リフレッシュモードでは、まず、パーシャルメモリセルC00に保持されているデータがセンスアンプSAにラッチされる（図４２（ａ））。次に、センスアンプSAを活性化した状態で、共有メモリセルC10、C20、C30が順次アクセスされ、センスアンプSAにラッチされているデータ（相補のデータ）が、これ等メモリセルC10、C20、C30に書き込まれる（図４２（ｂ、ｃ、ｄ））。これにより、パーシャルメモリセルC00および共有メモリセルC10、C20、C30には、互いに相補のデータが保持される。上記動作は、全てのパーシャル領域PAについて行われる。

図４３は、第２の実施形態におけるパーシャルリフレッシュモード中の動作を示している。

パーシャルリフレッシュモードでは、パーシャルワード線SW0Pと共有ワード線SW1、SW2、SW3とが同時に選択され、パーシャルメモリセルC00と共有メモリセルC10、C20、C30とに保持されている相補のデータが、センスアンプSAで同時に増幅され、セルC00、C10、C20、C30に再書き込みされる（クワッドセル動作）。パーシャルメモリセルC00と共有メモリセルC10、C20、C30とでデータを保持することで、リフレッシュ間隔を第７の実施形態よりさらに延ばすことができる。

以上、本実施形態においても上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、１つのパーシャルメモリセルC00に保持されているデータを、データ保持モード中にパーシャルメモリセルC00および共有メモリセルC10、C20、C30で保持するため、データを保持できる保持時間をさらに長くできる。このため、リフレッシュ動作の頻度をさらに減らすことができ、データ保持モード中の消費電力を大幅に削減できる。

なお、上述した実施形態では、本発明を擬似SRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をセルフリフレッシュ機能を有するDRAMに適用してもよい。

上述した実施形態では、コマンド信号としてCE信号、/WE信号および/OE信号を使用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、DRAMと同様に、ロウアドレスストローブ信号/RASおよびコラムアドレスストローブ信号/CASをコマンド信号に使用してもよい。

上述した実施形態では、チップイネーブル信号CEが低レベルのときに、動作モードをデータ保持モード（低消費電力モード）にした例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、２つのチップイネーブル信号/CE1、CE2を外部端子を介して受信し、/CE1信号が低レベルかつCE2信号が高レベルのとき、通常の読み出し動作および書き込み動作を実行可能にし、CE2信号が低レベルのときに動作モードをデータ保持モードにしてもよい。

以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明の半導体メモリの第１の実施形態を示すブロック図である。図１に示した動作モード制御回路の詳細を示すブロック図である。図２に示した動作モード制御回路の動作を示すタイミング図である。図１に示したリフレッシュタイマの詳細を示すブロック図である。第１の実施形態におけるリフレッシュタイマおよびリフレッシュコマンド発生回路の動作を示すタイミング図である。図１に示したリフレッシュアドレスカウンタの詳細を示すブロック図である。図６に示したリフレッシュアドレスカウンタのリセット回路の動作を示すタイミング図である。図６に示したリフレッシュアドレスカウンタの動作を示す説明図である。図１に示したメモリコアの要部の詳細を示すブロック図である。図９に示した1/4ワードデコーダの詳細を示す回路図である。図９に示したセンスアンプおよびプリチャージ回路の詳細を示す回路図である。図１に示したセンスアンプ制御回路およびプリチャージ制御回路の動作を示すタイミング図である。図１に示したフラグ回路、フラグ検出回路の詳細およびワードデコーダの要部を示す回路図である。パーシャルリフレッシュ後の通常動作モードにおけるフラグ回路およびフラグ検出回路の動作を示すタイミング図である。パーシャルリフレッシュ後の通常動作モードにおけるフラグ回路およびフラグ検出回路の別の動作を示すタイミング図である。パーシャルリフレッシュ後の通常動作モードにおけるフラグ回路およびフラグ検出回路の別の動作を示すタイミング図である。パーシャルリフレッシュ後の通常動作モードにおけるフラグ回路およびフラグ検出回路の別の動作を示すタイミング図である。図１に示したフラグリセット回路の詳細を示す回路図である。図１８に示したフラグリセット回路の動作を示すタイミング図である。

第１の実施形態における通常動作モード中の動作を示すタイミング図である。第１の実施形態における共有リフレッシュモード中の動作を示すタイミング図である。第１の実施形態におけるパーシャルリフレッシュモード中の動作を示すタイミング図である。第１の実施形態において、通常動作モードから再び低消費電力モードに移行する場合の動作を示すタイミング図である。通常動作モードに復帰後、リフレッシュ要求が順次発生する例を示すタイミング図である。通常動作モードに復帰後、最初のリフレッシュ要求の前に読み出しコマンドが供給される例を示すタイミング図である。通常動作モードに復帰後、最初のリフレッシュ要求の前に書き込みコマンドが供給される例を示すタイミング図である。外部コマンドサイクル時間EXTCおよび内部読み出しサイクル時間IRDの関係を示す説明図である。外部コマンドサイクル時間EXTCおよび内部書き込みサイクル時間IWR1の関係を示す説明図である。外部コマンドサイクル時間EXTCおよび内部書き込みサイクル時間IWR2の関係を示す説明図である。第１の実施形態の擬似SRAMの動作を示すタイミング図である。本発明の半導体メモリの第２の実施形態を示すブロック図である。図３１に示したリフレッシュタイマの詳細を示すブロック図である。第２の実施形態におけるリフレッシュタイマおよびリフレッシュコマンド発生回路の動作を示すタイミング図である。図３１に示したリフレッシュアドレスカウンタの詳細を示すブロック図である。図３４に示したリフレッシュアドレスカウンタの動作を示す説明図である。図３１に示したメモリコアの要部の詳細を示すブロック図である。図３６に示した1/4ワードデコーダの詳細を示す回路図である。図３１に示したセンスアンプ制御回路およびプリチャージ制御回路の動作を示すタイミング図である。図３１に示したフラグ回路、フラグ検出回路の詳細およびワードデコーダの要部を示す回路図である。図３１に示したフラグリセット回路の詳細を示す回路図である。第２の実施形態における通常動作モード中の動作を示すタイミング図である。第２の実施形態における共有リフレッシュモード中の動作を示すタイミング図である。第２の実施形態におけるパーシャルリフレッシュモード中の動作を示すタイミング図である。

Claims

複数の揮発性のメモリセルと、
前記メモリセルにそれぞれ接続された複数のワード線と、
所定数の前記ワード線にそれぞれ接続される前記メモリセルにより構成される複数のメモリセルグループと、
前記メモリセル毎にデータを保持する第１記憶モードの動作、および前記各メモリセルグループの前記メモリセルに同一のデータを保持する第２記憶モードの動作を実行する制御回路と、
前記メモリセルグループに対応してそれぞれ形成され、前記メモリセルが前記第２記憶モードでデータを記憶していることをセット状態として示すとともに、前記メモリセルが前記第１記憶モードでデータを記憶していることをリセット状態で示す複数のフラグと、
アクセスコマンド又はリフレッシュコマンドに応じて、対応する前記フラグがセットされていることを検出するフラグ検出回路と、
全ての前記メモリセルを前記第２記憶モードの状態から前記第１記憶モードの状態に切り替える切り替え動作において、前記各フラグを、対応する前記メモリセルグループの最初のアクセスコマンド又はリフレッシュコマンドに応じてリセットするフラグリセット回路と、
前記切り替え動作時の始めにおいて、全ての前記フラグをセットするフラグセット回路と、
を備え、
前記制御回路は、前記最初のコマンドがリードコマンドである場合には、前記第２記憶モードの動作を伴う読み出し動作を行い、前記最初のコマンドがライトコマンドである場合には、前記第２記憶モードの動作を伴う書き込み動作を行うこと
を特徴とする半導体メモリ。
請求項１の半導体メモリにおいて、
前記制御回路は、前記最初のコマンドが書き込みコマンドのときに、前記メモリセルグループの全てのメモリセルからデータを読み出し、読み出したデータをこれ等メモリセルに書き戻し、さらに書き込みが指示されたメモリセルにデータを書き込むことを特徴とする半導体メモリ。
請求項２の半導体メモリにおいて、
前記メモリセルに接続されたビット線と、
前記ビット線に接続されたセンスアンプとを備え、
前記制御回路は、前記メモリセルに対するデータの読み出し、書き戻しおよび書き込み中に、前記センスアンプを活性化し続けることを特徴とする半導体メモリ。
請求項３の半導体メモリにおいて、
前記センスアンプの活性化中に、前記メモリセルグループにおける書き込みが指示されたメモリセルを除くメモリセルに接続されたワード線を非選択にするワード制御回路を備えていることを特徴とする半導体メモリ。
請求項１の半導体メモリにおいて、
前記制御回路は、前記最初のコマンドが読み出しコマンドのときに、前記メモリセルグループの全てのメモリセルからデータを読み出し、読み出したデータを半導体メモリの外部に出力するとともに、読み出したデータを前記メモリセルに書き戻すことを特徴とする半導体メモリ。
請求項１の半導体メモリにおいて、
前記制御回路は、前記最初のコマンドがリフレッシュコマンドのときに、前記メモリセルグループの全てのメモリセルからデータを読み出し、読み出したデータを前記メモリセルに書き戻すことを特徴とする半導体メモリ。
請求項１の半導体メモリにおいて、
外部から供給されるアクセスコマンドおよび内部で発生するリフレッシュコマンドに応じて動作する通常動作モードと、前記リフレッシュコマンドのみに応じて動作するデータ保持モードとを備え、
データは、前記通常動作モード中に前記第１記憶モードで記憶され、前記データ保持モード中に前記第２記憶モードで記憶され、
前記データ保持モードから前記通常動作モードへの切り替え動作において、前記第１記憶モードのメモリセルと前記第２記憶モードのメモリセルとが混在することを特徴とする半導体メモリ。
請求項７の半導体メモリにおいて、
前記メモリセルグループのメモリセルは、前記第２記憶モード中に保持するデータを記憶するパーシャルメモリセルを含み、
前記制御回路は、前記通常動作モードから前記データ保持モードに移行された後、全ての前記メモリセルグループが前記第２記憶モード状態になるまで、前記リフレッシュコマンド毎に、前記パーシャルメモリセルに記憶されているデータを読み出し、読み出したデータを前記メモリセルグループの全てのメモリセルに書き込む共有リフレッシュ動作を実行することを特徴とする半導体メモリ。
請求項１の半導体メモリにおいて、
前記第１記憶モードでは、１本の前記ワード線に接続された１つのメモリセルが１ビットの情報を保持し、
前記第２記憶モードでは、前記メモリセルグループの全ての前記メモリセルが前記情報を保持することを特徴とする半導体メモリ。