以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されていることを示している。末尾に"Z"が付く信号は、正論理を示している。頭に"/"が付く信号および末尾に"X"が付く信号は、負論理を示している。図中の二重丸は、外部端子を示している。以降の説明では、"クロック信号CLK"を"CLK信号"、"チップイネーブル信号CE"を"CE信号"というように、信号名を略して表す場合がある。
図1は、本発明に関連する半導体メモリを示している。この半導体メモリは、CMOS技術を使用して、DRAMのメモリセルを有しSRAMのインタフェースを有する擬似SRAMとして形成されている。擬似SRAMは、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。この擬似SRAMは、例えば、携帯電話に搭載されるワークメモリに使用される。
擬似SRAMは、コマンドデコーダ10、PA制御回路12、モードレジスタ14、リフレッシュタイマ16、リフレッシュコマンド発生回路18、リフレッシュアドレスカウンタ20、アドレスバッファ22、データ入出力バッファ24、マルチプレクサ26、コア制御回路28およびメモリコア30を有している。リフレッシュタイマ16、リフレッシュコマンド発生回路18およびリフレッシュアドレスカウンタ20は、メモリセルをリフレッシュするためのリフレッシュ制御回路として動作する。
コマンドデコーダ10は、外部からコマンド信号(チップイネーブル信号CE、書き込みイネーブル信号/WEおよび出力イネーブル信号/OE)を受け、受けたコマンドを解読し、読み出し制御信号RDZまたは書き込み制御信号WRZを出力する。PA制御回路12は、高レベルのモード信号PAMDZを受けているとき、チップイネーブル信号CEの反転論理をパーシャル信号PAZとして出力する。
モードレジスタ14は、モードレジスタ設定コマンドにより後述するパーシャルモード(低消費電力モードの一種)が設定されたときに、高レベルのモード信号PAMDZを出力する。モードレジスタ14に通常スタンバイモード(低消費電力モードの別の一種)が設定されたとき、低レベルのモード信号PAMDZが出力される。擬似SRAMは、例えば、所定の組み合わせのコマンド信号を複数回受けたときに、モードレジスタ設定コマンドが供給されたと認識する。そして、そのときデータ端子DQに供給されているデータ信号の論理値に応じて、モードレジスタ14を設定する。
リフレッシュタイマ16は、リフレッシュ要求信号TREF(リフレッシュコマンド)を所定の周期で出力する。リフレッシュコマンド発生回路18は、リフレッシュ要求信号TREFを、読み出し制御信号RDZまたは書き込み制御信号WRZより早く受けたときに、リフレッシュ要求信号TREFに同期してリフレッシュ制御信号REFZを出力する。リフレッシュコマンド発生回路18は、リフレッシュ要求信号TREFを、読み出し制御信号RDZまたは書き込み制御信号WRZより遅く受けたときに、RDZ信号に応答する読み出し動作またはWRZ信号に応答する書き込み動作の後に、リフレッシュ制御信号REFZを出力する。即ち、リフレッシュコマンド発生回路18は、読み出し動作、書き込み動作とリフレッシュ動作との優先順を決める裁定回路として動作する。
なお、特に図示していないが、パーシャル信号の高レベル中に、リフレッシュタイマ16の動作を停止してもよい。この場合、後述するパーシャルモード中の消費電力が削減される。リフレッシュアドレスカウンタ20は、リフレッシュ制御信号REFZの立ち上がりエッジに同期してカウント動作し、リフレッシュアドレスREFADを更新する。
アドレスバッファ22は、アドレス端子を介してアドレス信号ADを受信し、受信した信号をロウアドレス信号RAD(上位アドレス)およびコラムアドレス信号CAD(下位アドレス)として出力する。すなわち、この擬似SRAMは、上位アドレスと下位アドレスを同時に受信するアドレス非多重式のメモリである。データ入出力バッファ24は、読み出しデータを共通データバスCDBを介して受信し、受信したデータをデータ端子DQに出力し、書き込みデータをデータ端子DQを介して受信し、受信したデータを共通データバスCDBに出力する。データ端子DQのビット数は、例えば16ビットである。
マルチプレクサ26は、リフレッシュ制御信号REFZが高レベルのとき、リフレッシュアドレス信号REFADをロウアドレス信号RAD2として出力し、リフレッシュ制御信号REFZが低レベルのとき、ロウアドレス信号RADをロウアドレス信号RAD2として出力する。コア制御回路28は、センスアンプ制御回路32、ワード線制御回路34および図示しないプリチャージ制御回路を有している。センスアンプ制御回路32は、RDZ信号、WRZ信号およびREFZ信号のいずれかを受けたとき、またはPAZ信号を受けたとき、後述するセンスアンプSAを活性化するためのセンスアンプ活性化信号LEZを出力する。ワード線制御回路34は、RDZ信号、WRZ信号およびREFZ信号のいずれかを受けたとき、またはPAZ信号を受けたとき、ワード線制御信号WLZを出力する。プリチャージ制御回路は、メモリコア30が動作しないときに、プリチャージ信号PREZを出力する。コア制御回路28は、読み出し動作、書き込み動作およびリフレッシュ動作を実行する動作制御回路として動作する。
メモリコア30は、メモリセルアレイALY、ワードデコーダWDEC、センスアンプSA、コラムデコーダCDEC、センスバッファSBおよびライトアンプWAを有している。メモリセルアレイALYは、複数の揮発性のメモリセルMC(ダイナミックメモリセル)と、メモリセルMCに接続された複数のワード線WLおよび複数のビット線BLとを有している。メモリセルMCは、一般のDRAMのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線BLとの間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線WLに接続されている。ワード線WLの選択により、読み出し動作、書き込み動作、リフレッシュ動作および後述するパーシャル動作のいずれかが実行される。メモリセルアレイALYは、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかを実行した後、プリチャージ信号PREZに応答してビット線BLを所定の電圧にリセットするプリチャージ動作を実行する。
ワードデコーダWDECは、高レベルのワード線制御信号WLZを受けたとき、ロウアドレス信号RAD2およびパーシャル信号PAZに応じてワード線WLのいずれかを選択し、選択したワード線WLを電源電圧まで上昇させる。コラムデコーダCDECはコラムアドレス信号CADに応じて、ビット線BLとデータバスDBとをそれぞれ接続するコラムスイッチ(後述する図4のCSW)をオンさせるコラム線信号(後述する図4のCLZ)を出力する。
センスアンプSAは、ビット線BL上のデータの信号量を増幅する。センスアンプSAで増幅されたデータは、読み出し動作時にコラムスイッチを介してデータバスDBに伝達され、書き込み動作時にビット線を介してメモリセルMCに書き込まれる。なお、後述するように、センスアンプSAは、パーシャルモード時に活性化され続ける。
センスバッファSBは、データバスDB上の読み出しデータの信号量を増幅し、共通データバスCDBに出力する。ライトアンプWAは、共通データバスCDB上の書き込みデータの信号量を増幅し、データバスDBに出力する。
図2は、図1に示したPA制御回路12およびワード線制御回路34の詳細を示している。PA制御回路12は、高レベルのモード信号PAMDZを受けたときに活性化され、CE信号の論理レベルをパーシャル信号PAZとして出力するAND回路を有している。ワード線制御回路34は、エッジ検出回路34aおよびNANDゲート34bを有している。エッジ検出回路34aは、RDZ信号、WRZ信号またはREFZ信号の立ち上がりエッジに同期して低レベルのパルス信号を生成する。NANDゲート34bは、パーシャル信号PAZの反転信号およびエッジ検出回路34aからのパルス信号を受け、ワード線制御信号WLZを出力する。NANDゲート34bは、パーシャルモード中にREFZ信号に応答してワード線制御信号が活性化されることを禁止するマスク回路として動作する。
具体的には、ワード線制御回路34は、パーシャル信号PAZの低レベル時にRDZ信号、WRZ信号またはREFZ信号に同期して所定のパルス幅を有するワード線制御信号WLZを出力する。また、ワード線制御回路34は、パーシャル信号PAZの高レベル時に、高レベルのワード線制御信号WLZを出力し続ける。
図3は、図1に示したワードデコーダWDECの詳細を示している。なお、説明を分かりやすくするため、図3では2ビットのロウアドレス信号A0Z、A1Zに対応する回路の一部のみを記載している。実際には、ワードデコーダWDECは、メモリコア30の全てのワード線WLを選択するためのアドレス信号を受信する。
ワードデコーダWDECは、パーシャル信号PAZの低レベル時にロウアドレス信号A0Z、A1Zの反転信号をアドレス信号A0X、A1Xとしてそれぞれ出力し、パーシャル信号PAZの高レベル時にアドレス信号A0X、A1Xを高レベルに固定するNANDゲートと、アドレス信号A0X、A1Xおよびこれらの反転信号をデコードし、ワード線WL(WLP、WL0、WL1、...)のいずれかを選択するAND回路とを有している。パーシャル信号PAZが低レベルのとき、ロウアドレス信号A0Z、A1Zの論理に応じてワード線WL(WLP、WL0、WL1、...)のいずれかが選択される。パーシャル信号PAZが高レベルのとき、ロウアドレス信号A0Z、A1Zの論理にかかわりなくワード線WLPのみが選択される。選択されたワード線WLは、高レベルに変化する。
図4は、図1に示したメモリコア30の要部の詳細を示している。
メモリセルアレイALYは、マトリックス状に配置されたメモリセルMC、メモリセルMCに接続された複数のワード線WL(WL0、WL1、...、WLP)およびメモリセルMCに接続された複数のビット線BL(BL0、BL1、...、BLm)を有している。図の縦方向に並ぶメモリセルMCは、同じビット線BL(BL0、BL1、...、BLmのいずれか)に接続されている。図の横方向に並ぶメモリセルMCは、同じワード線WL(WL0、WL1、...、WLP(WLn)のいずれか)に接続されている。
1本のワード線WLP(パーシャルワード線)に接続されているメモリセルMCによりパーシャル領域PA(太線の破線枠)が構成されている。パーシャル領域PAのメモリセルMCは、互いに異なるビット線BLに接続されている。この例では、パーシャルモード(低消費電力モード)時に、パーシャル領域PAのメモリセルMCのデータが保持され、他のメモリセルMCのデータは、消失する。
センスアンプSAは、ビット線BL0、BL1、...、BLmにそれぞれ接続されている。コラムスイッチCSWは、ビット線BL0、BL1、...、BLmにそれぞれ接続されている。高レベルのコラム線信号CLZを受けたコラムスイッチCSWは、オンし、ビット線BLとデータバスDBとを接続する。
図5は、図1の擬似SRAMの動作を示している。この例では、図1に示したモードレジスタ14には、パーシャルモードが設定されている。図5では、本発明の特徴である通常動作モードからパーシャルモードへの移行、パーシャルモード中の状態、およびパーシャルモードから通常動作モードへの移行について説明する。特に図示していないが、通常動作モードでは、外部からの読み出しコマンドに応答する読み出し動作、外部からの書き込みコマンドに応答する書き込み動作および内部で発生するリフレッシュコマンドに応答するリフレッシュ動作が実行される。通常動作モード時の読み出し動作、書き込み動作およびリフレッシュ動作は、従来と同様に実行されるため、説明を省略する。
まず、通常動作モードにおいて、チップイネーブル信号CEの低レベルへの変化に応答して、図2に示したPA制御回路12は、パーシャル信号PAZを高レベルに変化する(図5(a))。ワード線制御回路34は、高レベルのパーシャル信号PAZに応答してワード線制御信号WLZを高レベルに変化する(図5(b))。図1に示したコア制御回路28は、高レベルのパーシャル信号PAZに応答して、プリチャージ信号PREZを低レベルに変化する(図5(c))。プリチャージ信号PREZの変化により、ビット線BLのプリチャージ状態が解除される。
図3に示したワードデコーダWDECは、高レベルのパーシャル信号PAZに応答してアドレス信号A0X、A1Xを高レベルに固定する(図5(d))。また、ワードデコーダWDECは、高レベルのアドレス信号A0X、A1Xおよび高レベルのワード線制御信号WLZに応答して、ワード線信号WLPを高レベルに変化する(図5(e))。すなわち、通常動作モードからパーシャルモードへの移行により、パーシャル領域PAのメモリセルMCのみが選択される。
ワード線信号WLPの高レベルへの変化により、パーシャル領域PAのメモリセルMCに保持されているデータは、ビット線BLに読み出される(図5(f))。この後、センスアンプ制御回路32は、パーシャル信号PAZに応答してセンスアンプ活性化信号LEZを高レベルに変化する(図5(g))。LEZ信号の変化により、センスアンプSAが活性化され、ビット線BLの信号量は増幅される(図5(h))。そして、センスアンプSAは、パーシャル領域PAのメモリセルMCに保持されていたデータをラッチする(図5(i))。
パーシャルモードの間、ワード線信号WLPおよびセンスアンプ活性化信号LEZは、高レベルに固定される。このため、センスアンプSAは、パーシャルモード中、パーシャル領域PAのメモリセルMCに保持されていたデータをラッチし続ける。パーシャルモード中に擬似SRAMの内部回路は、スタティック状態を保持し出力を変化しない。内部回路は、CMOS回路で構成されているため、スタティック状態での消費電力はほとんどゼロになる。したがって、パーシャルモード中の消費電力は、セルフリフレッシュを実行していた従来のパーシャルモードに比べ大幅に小さくなる。
次に、パーシャルモードにおいて、チップイネーブル信号CEの高レベルへの変化に応答して、PA制御回路12は、パーシャル信号PAZを低レベルに変化する(図5(j))。ワード線制御回路34は、低レベルのパーシャル信号PAZに応答してワード線制御信号WLZを低レベルに変化する(図5(k))。ワードデコーダWDECは、低レベルのパーシャル信号PAZに応答してアドレス信号A0X、A1Xの高レベルの固定を解除する(図5(l))。また、ワードデコーダWDECは、ワード線制御信号WLZの低レベルへの変化に応答して、ワード線信号WLPを低レベルに変化する(図5(m))。ワード線信号WLPの低レベルへの変化により、パーシャル領域PAの各メモリセルMCとビット線BLとの接続が解除され、メモリセルMCには、パーシャルモードに移行する前に保持されていたデータが保持される。すなわち、パーシャルモード中に、パーシャル領域PAのメモリセルMCのデータは保持される。
コア制御回路28は、低レベルのパーシャル信号PAZに応答して、プリチャージ信号PREZを高レベルに変化する(図5(n))。プリチャージ信号PREZの変化により、ビット線BLがプリチャージされる(図5(o))。センスアンプ制御回路32は、パーシャル信号PAZに応答してセンスアンプ活性化信号LEZを低レベルに変化する(図5(p))。LEZ信号の変化により、センスアンプSAが非活性化され、センスアンプSAにラッチされていたデータは消失する(図5(q))。
以上、この例では、パーシャルモード中にパーシャル領域PAのメモリセルMCに保持されているデータをセンスアンプSAにラッチし続けたので、メモリセルMCのデータを保持するリフレッシュ動作を不要にできる。センスアンプはCMOS回路で構成さえているため、センスアンプSAにラッチし続けることによる消費電力は小さい。このため、パーシャルモード中の消費電力を従来に比べ大幅に削減できる。
ワードデコーダWDECは、パーシャルモード中にパーシャル領域PA以外のワード線WLの選択を禁止した。このため、パーシャルモード中にワード線WLが多重選択されることが防止され、データが破壊することを防止できる。パーシャルモード中にセンスアンプSAがデータをラッチし続ける間、ワード線制御回路34は、パーシャルワード線WLPを選択し続ける。このため、ワード線の選択、非選択の制御が簡易になり、ワード線制御回路34の規模を小さくできる。
擬似SRAMを動作させるチップイネーブル信号CEに応じて、動作モードを通常動作モードまたはパーシャルモードに移行した。このため、簡易な制御で擬似SRAMの動作モードを移行できる。この結果、擬似SRAMを搭載するシステムの制御回路を簡易に構成できる。
図6は、本発明に関連する半導体メモリを示している。図1から図5で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この例では、図1のPA制御回路12の代わりにPA制御回路12Aが、形成されている。また、ワード線WLに電源電圧より高い昇圧電圧VPPを供給する昇圧回路36を有している。その他の構成は、図1とほぼ同じである。すなわち、この半導体メモリは、CMOS技術を使用して、DRAMのメモリセルを有しSRAMのインタフェースを有する擬似SRAMとして形成されている。
PA制御回路12Aは、パーシャル信号PAZおよびパルス信号PAPZを出力する。昇圧回路36は、パルス信号PAPZの高レベル時に活性化して動作し、昇圧電圧VPPを生成する。昇圧電圧VPPは、ワードデコーダWDECに供給される。
図7は、図6に示したPA制御回路12Aおよびワード線制御回路34の詳細を示している。PA制御回路12Aは、AND回路の出力を受けるエッジ検出回路36と、エッジ検出回路36の出力およびAND回路の出力を受けるOR回路を有している。エッジ生回路36は、AND回路から出力される信号の遷移エッジに同期して、高レベルのパルス信号PAPZを出力する。OR回路は、モード信号PAMDZが高レベルのとき、チップイネーブル信号CEの反転信号およびパルス信号PAPZのOR論理をパーシャル信号PAZとして出力する。
ワード線制御回路34は、パルス信号PAPZの低レベル時にRDZ信号、WRZ信号またはREFZ信号に同期して所定のパルス幅を有するワード線制御信号WLZを出力する。また、ワード線制御回路34は、パルス信号PAPZの高レベル期間に同期して、ワード線制御信号WLZを高レベルに変化する。
図8は、図6に示した擬似SRAMの動作を示している。図5と同じ動作については、説明を省略する。この例では、図6に示したモードレジスタ14には、パーシャルモードが設定されている。まず、通常動作モードにおいて、チップイネーブル信号CEの低レベルへの変化に応答して、図6に示したPA制御回路12Aは、パルス信号PAPZを所定の期間高レベルに変化し、パーシャル信号PAZを高レベルに変化する(図8(a))。ワード線制御回路34は、パルス信号PAPZの高レベル期間に応答してワード線制御信号WLZを高レベルに変化する(図8(b))。
ワード線制御信号WLZの変化に応答してワード線WLPが昇圧電圧まで上昇する(図8(c))。そして、図5と同様に、パーシャル領域PAのメモリセルMCに保持されているデータは、ビット線BLに読み出され、センスアンプSAにラッチされる(図8(d))。
なお、ワード線WLの選択に、電源電圧より高い昇圧電圧を使用することで、メモリセルMCの転送トランジスタのオン抵抗を下げることができる。このため、メモリセルMCに保持される電荷量を増加でき、通常動作モード時のリフレッシュ間隔を延ばすことができる。
次に、パルス信号PAPZの低レベルへの変化に応答してワード線制御信号WLZは、低レベルに変化する(図8(e))。ワード線信号WLPの低レベルへの変化により、パーシャル領域PAのメモリセルMCとビット線BLとの接続は解除される。すなわち、パーシャル領域PAのメモリセルMCに保持されているデータは、徐々に消失する。また、パルス信号PAPZが低レベルに変化した後、ワード線WLに供給される昇圧電圧を生成する昇圧回路は、動作を停止する。このため、パーシャルモード中に昇圧回路の消費電力を減らすことができる。
一方、センスアンプ活性化信号LEZは、パーシャル信号PAZの高レベル期間、高レベルに維持される。このため、センスアンプSAは、データを保持し続ける(図8(f))。この後、チップイネーブル信号CEの高レベルへの変化に同期して、パルス信号PAPZが再び高レベルに変化する(図8(g))。高レベルのパルス信号PAPZに応答して、ワード線制御信号WLZおよびワード線信号WLPは、順次高レベルに変化する(図8(h))。そして、パーシャル領域PAのメモリセルMCとビット線BLとが接続され、センスアンプSAにラッチされているデータは、メモリセルMCに書き込まれる。すなわち、パーシャルモードに移行する前にパーシャル領域PAのメモリセルMCに書き込まれていたデータは、失われることなく保持される。
この後、パーシャル信号PAZは、パルス信号PAPZの低レベルへの変化に応答して低レベルに変化する(図8(i))。パーシャル信号PAZの変化により、センスアンプSAが非活性化され、ビット線BLのプリチャージされる。そして、擬似SRAMの動作モードは、パーシャルモードから通常動作モードに移行する。
以上、この例においても、図1に示した半導体メモリと同様の効果を得ることができる。さらに、この例では、パーシャルモードへの移行時にワード線WLPを所定期間選択し、メモリセルMCに保持されているデータをセンスアンプSAにラッチし、パーシャルモードから通常動作モードへの復帰時に、ワード線WLPを再び所定期間選択し、センスアンプSAにラッチされているデータをメモリセルMCに書き込んだ。パーシャルモード中の全期間にワード線WLPを高レベルに維持する必要がないため、ワード線WLPの高レベルを生成するための回路の消費電力を低減できる。特に、ワード線WLに昇圧電圧を供給する擬似SRAMの場合、パーシャルモード時に昇圧電圧を生成する昇圧回路の消費電力を減らすことができる。この結果、パーシャルモード時の擬似SRAMの消費電力をさらに削減できる。
図9は、本発明の半導体メモリの一実施形態を示している。図1から図5で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この擬似SRAMは、図1のリフレッシュタイマ16、コア制御回路28、ワード線制御回路34およびメモリコア30の代わりにフレッシュタイマ16B、コア制御回路28B、ワード線制御回路34Bおよびメモリコア30Bを有している。また、リフレッシュレジスタ38が新たに形成されている。その他の構成は、図1とほぼ同じである。
リフレッシュレジスタ38は、PA制御回路12からのパーシャル信号PAZおよびフレッシュタイマ16Bからのリフレッシュ要求信号TREFを受け、リフレッシュ制御信号REF1Z、REF2Zを出力する。リフレッシュタイマ16Bは、パーシャル信号PAZおよびリフレッシュ制御信号REF1Z、REF2Zを受け、リフレッシュ要求信号TREFを出力する。
コア制御回路28Bのワード線制御回路34Bは、読み出し制御信号RDZ、書き込み制御信号WRZ、リフレッシュ制御信号REFZおよびパーシャル信号PAZを受け、ワード線制御信号WLAZ、WLBZを出力する。メモリコア30Bは、ワードデコーダWDECが図1と相違している。その他の構成は、図1と同じである。コア制御回路28は、図1と同様に、読み出し動作、書き込み動作およびリフレッシュ動作を実行する動作制御回路として動作する。
図10は、図9に示したリフレッシュタイマ16Bの詳細を示している。リフレッシュタイマ16Bは、2つの発振器OSC1を直列に接続した発振回路40a、1つの発振器で構成される発振回路40b、および発振回路40a、40bの出力のいずれかを選択しリフレッシュ要求信号TREFとして出力するセレクタ40cとを有している。3つの発振器OSC1の発振周期は、同じである。リフレッシュタイマ16Bは、高レベルのPAZ信号および低レベルのREF1Z信号、REF2Z信号を受けたとき、発振回路40aの周期を有するリフレッシュ要求信号TREFを出力する。リフレッシュタイマ16Bは、低レベルのPAZ信号、高レベルのREF1Z信号または高レベルのREF2Z信号を受けたとき、発振回路40bの周期を有するリフレッシュ要求信号TREFを出力する。
図11および図12は、図9に示したリフレッシュレジスタ38の詳細を示している。図11は、リフレッシュ制御信号REF1Zを生成する回路を示し、図12は、リフレッシュ制御信号REF2Zを生成する回路を示している。なお、図11および図12では、説明を簡単にするため、擬似SRAMが8本のワード線WLを有し、8回のリフレッシュ要求信号TREFで全てのメモリセルMCがリフレッシュされる場合について説明する。実際には、擬似SRAMは、例えば、2048本のワード線WLを有している。このとき、図11および図12に示すラッチ38a、38cの数は、それぞれ11個(11ビットのカウンタ)になる。
図11において、リフレッシュレジスタ38は、3ビットのカウンタを構成するラッチ38aおよびカウンタの出力を受け、パーシャル信号PAZが高レベルのときにリフレッシュ制御信号REF1Zを出力するラッチ38bを有している。ラッチ38a、38bは、パーシャル信号PAZの立ち上がりエッジに同期して初期化される。ラッチ38aは、初期化により出力信号EXT1A、EXT2A、EXT3Aをそれぞれ低レベルにリセットする。
初段のラッチ38aは、パーシャル信号PAZが高レベルのときに、リフレッシュ要求信号TREFをクロック端子CKで受けて動作する。2番目のラッチ38aは、パーシャル信号PAZおよび出力信号EXT1Aが高レベルのときに、リフレッシュ要求信号TREFをクロック端子CKで受けて動作する。3番目のラッチ38aは、パーシャル信号PAZおよび出力信号EXT1A、EXT2Aが高レベルのときに、リフレッシュ要求信号TREFをクロック端子CKで受けて動作する。ラッチ38bは、パーシャル信号PAZおよび出力信号EXT1A、EXT2A、EXT3Aが高レベルのときに、リフレッシュ要求信号TREFをクロック端子CKで受けて動作する。
図12において、リフレッシュレジスタ38は、3ビットのカウンタを構成するラッチ38cおよびカウンタの出力を受け、パーシャル信号PAZが低レベルのときにリフレッシュ制御信号REF2Zを出力するラッチ38dを有している。ラッチ38c、38dは、パーシャル信号PAZの立ち下がりエッジに同期して初期化される。ラッチ38cは、初期化により出力信号EXT1B、EXT2B、EXT3Bをそれぞれ低レベルにリセットする。
初段のラッチ38cは、パーシャル信号PAZが低レベルのときに、リフレッシュ要求信号TREFをクロック端子CKで受けて動作する。2番目のラッチ38cは、パーシャル信号PAZが低レベルで出力信号EXT1Bが高レベルのときに、リフレッシュ要求信号TREFをクロック端子CKで受けて動作する。3番目のラッチ38cは、パーシャル信号PAZが低レベルで出力信号EXT1B、EXT2Bが高レベルのときに、リフレッシュ要求信号TREFをクロック端子CKで受けて動作する。ラッチ38dは、PAZパーシャル信号PAZが低レベルで出力信号EXT1B、EXT2B、EXT3Bが高レベルのときに、リフレッシュ要求信号TREFをクロック端子CKで受けて動作する。
図13は、リフレッシュタイマ16Bおよびリフレッシュレジスタ38の動作を示している。リフレッシュレジスタ38は、チップイネーブル信号CEに同期して変化するパーシャル信号PAZの立ち上がりエッジに同期してリフレッシュ要求信号TREFのカウントを開始する。リフレッシュレジスタ38は、リフレッシュ要求信号TREFを8回カウントする間、リフレッシュ制御信号REF1Zを高レベルにする。
また、リフレッシュレジスタ38は、パーシャル信号PAZの立ち下がりエッジに同期してリフレッシュ要求信号TREFのカウントを開始する。リフレッシュレジスタ38は、リフレッシュ要求信号TREFを8回カウントする間、リフレッシュ制御信号REF2Zを高レベルにする。リフレッシュタイマ16Bは、パーシャル信号PAZが低レベルの期間およびリフレッシュ制御信号REF1Z、REF2Zが高レベルの期間に、発振器OSC1の周期でリフレッシュ要求信号TREFを出力する。リフレッシュタイマ16Bは、パーシャル信号PAZが高レベルでリフレッシュ制御信号REF1Z、REF2Zが低レベルの期間に発振器OSC1の2倍の周期でリフレッシュ要求信号TREFを出力する。
この結果、リフレッシュ要求信号TREFは、パーシャルモードの開始時および終了時に、通常動作モード時と同じ周期で出力され、パーシャルモードの最中に通常動作モード時の2倍の周期で出力される。なお、実際には、リフレッシュ制御信号REF1Z、REF2Zは、リフレッシュ要求信号TREFが2048回出力される間、高レベルを維持する。
図14は、図9に示したワード線制御回路34Bの詳細を示している。
ワード線制御回路34Bは、図2のワード線制御回路34のエッジ検出回路34aに新たなエッジ検出回路34cを付加して形成されている。エッジ検出回路34cは、RDZ信号、WRZ信号およびREFZ信号の遷移エッジを検出したときに、エッジ検出回路34aより短いパルス幅の検出信号を生成する。そして、エッジ検出回路34aは、RDZ信号、WRZ信号およびREFZ信号の遷移エッジを検出したときに、ワード線制御信号WLAZを出力する。エッジ検出回路34cは、RDZ信号、WRZ信号およびREFZ信号の遷移エッジを検出したときに、ワード線制御信号WLAZのパルス幅より小さいパルス幅を有するワード線制御信号WLBZを出力する。また、ワード線制御信号WLBZは、ワード線制御信号WLAZより遅れて生成される。
図15は、図9に示したワードデコーダWDECの詳細を示している。なお、説明を分かりやすくするため、図15では2ビットのロウアドレス信号A0Z、A1Zに対応する回路の一部のみを記載している。実際には、ワードデコーダWDECは、メモリコア30の全てのワード線WLを選択するためのアドレス信号を受信する。
ワードデコーダWDECは、パーシャル信号PAZおよびリフレッシュ制御信号REF1Zの高レベル時にアドレス信号A0Zをマスクし、高レベルを出力するゲート回路42aと、リフレッシュ制御信号REF1Zの高レベル時にワード線制御信号WLBZを選択し、リフレッシュ制御信号REF1Zの低レベル時にワード線制御信号WLAZを選択するセレクタ42bとを有している。
そして、通常動作モード中に、アドレス信号A0X、A1Xに応じてワード線(ワード線信号)WL0A、WL0B、WL1A、WL1B、...のいずれかが高レベルに変化する。パーシャルモード中に、下位のアドレス信号A0Xはマスクされ、アドレス信号A1Xに応じて2本のワード線(例えばWL0A、WL0B)が、選択される。さらに、通常動作モードからパーシャルモードへの移行時に(PAZ, REF1Z="H")、末尾に"A"の付いたワード線WLにワード線制御信号WLAZと同じパルス幅を有する高レベルパルスが供給され、末尾に"B"の付いたワード線WLにワード線制御信号WLBZと同じパルス幅(ワード線制御信号WLAZより小さいパルス幅)を有する高レベルパルスが供給される。パーシャルモードから通常動作モードへの復帰時に(REF2Z="H")、下位のアドレス信号A0Xはマスクされ、アドレス信号A1Xに応じて2本のワード線(例えばWL0A、WL0B)が、選択される。2本のワード線には、ワード線制御信号WLAZと同じパルス幅を有する高レベルパルスが供給される。
図16は、図9に示したメモリコア30Bの要部の詳細を示している。この例では、2本のワード線毎に(例えばWL0A、WL0B)、パーシャル領域PAが設定されている。パーシャルモード中、末尾に"A"の付いたワード線WL(第1ワード線)に接続されているメモリセルMC(第1メモリセル)と、末尾に"B"の付いたワード線WL(第2ワード線)に接続されているメモリセルMC(第2メモリセル)とでデータを保持する。すなわち、パーシャルモード中に保持できるデータの容量は、メモリコア30Bの記憶容量の2分の1である。その他の基本的な構造は、図1に示したメモリコア30と同じである。
図17は、図9に示した擬似SRAMのリフレッシュ動作の概要を示している。パーシャルモードの開始時、ワード線制御信号WLAZを出力した後にワード線制御信号WLBZを出力する(図17(a))。このため、ワード線WL0Aは、ワード線WL0Bより先に選択される。そして、ワード線WL0Aに接続されているメモリセルMCのデータがビット線BLに読み出される(図17(b))。センスアンプSAは、ワード線WL0Aが選択された後、ワード線WL0Bが選択される前に動作を開始する。この動作により、ワード線WL0Aに接続されているメモリセルのデータをワード線WL0Bに接続されているメモリセルに確実に転送できる。
センスアンプSAで増幅されたデータは、ワード線WL0Bの選択により、ワード線WL0Bに接続されているメモリセルMCに書き込まれる(図17(c))。この動作を繰り返すことで、1つのメモリセルに保持されているデータは、2つのメモリセルMCによって共有される(共有リフレッシュ)。パーシャルモード中、ワード線制御信号WLAZに同期してワード線WL0A、WL0Bが同時に選択され(図17(d))、2つのメモリセルMCのリフレッシュ動作が同時に実行される(パーシャルリフレッシュ)。センスアンプSAは、ワード線WL0A、WL0Bが選択された後に動作を開始する。パーシャルモードの終了時、ワード線制御信号WLAZに同期してワード線WL0A、WL0Bが同時に選択され(図17(e))、2つのメモリセルMCのリフレッシュ動作が同時に実行される(集中リフレッシュ)。その後、通常動作モードにおいて、ワード線制御信号WLAZに同期して1本のワード線WLが順次選択され、ワード線WLに接続されているメモリセルMCのリフレッシュ動作が順次実行される。
図18は、図9の擬似SRAMの動作を示している。図18では、本発明の特徴である通常動作モードからパーシャルモードへの移行する際、パーシャルモード中、およびパーシャルモードから通常動作モードに移行する際のリフレッシュ動作について説明する。まず、通常動作モード時に、リフレッシュ要求信号TREFは、図10に示した発振回路40bの発振周期Tで出力される(図18(a))。リフレッシュ要求信号TREFに応じてワード線WLが1本ずつ選択され、読み出し動作および書き込み動作の間にリフレッシュ動作が実行される(図18(b))。
通常動作モードからパーシャルモードに移行する際、図11に示したリフレッシュレジスタ38は、パーシャル信号PAZの高レベルへの変化に同期して、リフレッシュ要求信号TREFが所定回数出力される期間、リフレッシュ制御信号REF1Zを高レベルに変化する(図18(c))。図15に示したワードデコーダWDECは、リフレッシュ要求信号TREFに同期して、ワード線WLを2本ずつ選択する。この際、末尾に"B"の付くワード線WLは、末尾に"A"の付くワード線WLより遅れて選択される。このため、末尾に"A"の付くワード線WLに接続されたメモリセルMCのデータが末尾に"B"の付くワード線WLに接続されたメモリセルMCに書き込まれる(共有リフレッシュ動作)。すなわち、パーシャルモード時に、パーシャル領域PAは、2つのメモリセルMCでデータを保持する。
共有リフレッシュ動作は、通常動作時のリフレッシュ要求信号TREFと同じ周期で、全てのパーシャル領域PAについて順次行われる。このため、共有リフレッシュ動作の実行中に、メモリセルMCに保持されているデータが消失することが防止される。
全てのパーシャル領域PAの共有リフレッシュ動作が完了した後、データは、それぞれ2つのメモリセルMCで保持されている。このため、データを保持できる時間は、データを1つのメモリセルMCで保持するときに比べ2倍になる。実際には、データの保持特性は、2つのメモリセルMCの保持特性の和になるため、データを保持できる時間は、データを1つのメモリセルMCで保持するときに比べ2倍以上になる。
パーシャルモード中、リフレッシュタイマ16Bは、発振回路40aの発振周期2Tでリフレッシュ要求信号TREFを出力する(図18(d))。リフレッシュ要求信号TREFに応答して、パーシャル領域PA内の2本のワード線WLは、同時に選択され、各ビット線BL毎に2つのメモリセルMCに対してリフレッシュ動作が同時に実行される(パーシャルリフレッシュ動作)。2つのメモリセルMCを同時に選択することで、ビット線BLに伝達される信号量は、通常動作時の2倍になる。このため、パーシャルモード中は、リフレッシュ間隔を通常動作時の2倍にしても、メモリセルMCに保持されているデータが消失することはない。以降、リフレッシュ要求信号TREFに応答してパーシャルリフレッシュ動作が順次実行される(図18(e))。
パーシャルモードから通常動作モードへの移行する場合、高レベルのチップイネーブル信号CEが供給され、パーシャル信号PAZは低レベルに変化する(図18(f))。図12に示したリフレッシュレジスタ38は、パーシャル信号PAZの低レベルへの変化に同期して、リフレッシュ要求信号TREFが所定回数出力される期間、リフレッシュ制御信号REF2Zを高レベルに変化する(図18(g))。ワードデコーダWDECは、リフレッシュ要求信号TREFに同期して、ワード線WLを2本ずつ同じタイミングで選択する。そして、全てのパーシャル領域PAのメモリセルMCについてリフレッシュ動作が実行される(集中リフレッシュ動作)。
リフレッシュ制御信号REF2Zが低レベルに変化した時点で、擬似SRAMの動作モードは、パーシャルモードから通常動作モードに移行する(図18(h))。リフレッシュタイマ16Bは、発振回路40bの発振周期Tでリフレッシュ要求信号TREFを出力する(図18(i))。リフレッシュ要求信号TREFに応じてワード線WLが1本ずつ選択され、読み出し動作および書き込み動作の間にリフレッシュ動作が実行される(図18(j))。図18では、集中リフレッシュ動作を、全てのパーシャル領域PAのメモリセルMCについて実行している。しかし、例えば、集中リフレッシュ動作を、前回のリフレッシュ動作から所定期間経過しているメモリセルMCのみ実行してもよい。ここで、所定期間は、例えば、1つのメモリセルに対するリフレッシュ間隔に相当する時間である。この場合、集中リフレッシュすべきパーシャル領域PAを約半分に減らすことができるため、集中リフレッシュ動作に必要な期間を短縮できる。また、リフレッシュ動作の回数が減るため、消費電力を削減できる。
以上、この例においても、図1に示した半導体メモリと同様の効果を得ることができる。さらに、この例では、低消費電力モードから通常動作モードに移行するときに、リフレッシュすべきパーシャル領域を減らすことができるため、リフレッシュ動作に必要な期間を短縮できる。リフレッシュ動作の回数が減るため、消費電力を削減できる。さらに、必要なメモリセルのみにリフレッシュ動作を実行することで、低消費電力モードから通常動作モードに迅速に移行できる。通常動作モードに早く復帰できるため、半導体メモリが搭載されるシステムの動作効率を向上できる。
1つのメモリセルMCに保持されているデータを、パーシャルモード中に複数のメモリセルMCで保持したため、データを保持できる保持時間を長くできる。このため、パーシャルモード中のリフレッシュ間隔を通常動作モード中より長くできる。リフレッシュ動作の頻度が減るため、パーシャルモード中の消費電力を削減できる。
パーシャルモードにおける最初のリフレッシュ動作時(共有リフレッシュ時)に、第2メモリセルMCのデータが先に読み出されて、第1メモリセルMCに保持されているデータが破壊することを防止できる。すなわち、擬似SRAMの誤動作を防止できる。
パーシャルモードにおける各パーシャル領域PAの2回目以降のリフレッシュ動作時に、第1および第2ワード線WLA、WLBを同時に選択したため、ワード線制御回路34Bを簡易に構成できる。
リフレッシュタイマ16Bは、パーシャルモードにおける2回目以降のリフレッシュ動作時に、リフレッシュ要求信号TREFを通常動作モード時より長い間隔で出力した。このため、パーシャルモード中のリフレッシュ頻度が減り、消費電力を削減できる。
図19は、別の実施形態を示している。図1から図5および図9から図18で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この例では、図9のリフレッシュタイマ16Bの代わりにリフレッシュタイマ16Cが、形成されている。その他の構成は、図9とほぼ同じである。すなわち、この例の半導体メモリは、CMOS技術を使用して、DRAMのメモリセルを有しSRAMのインタフェースを有する擬似SRAMとして形成されている。
図20は、図19に示したリフレッシュタイマ16Cの詳細を示している。リフレッシュタイマ16Cは、発振回路40a、40b、40dおよびセレクタ40eを有している。発振回路40a、40bは、図10と同じである。発振回路40dは、発振器OSC1より発振周期の短い発振器OSC2を有している。発振器OSC2の発信周期は、読み出し動作時のサイクルタイムtRCとほぼ同じに設定されている。セレクタ40eは、パーシャルモードから通常動作モードに復帰するときに(REF2Z信号="H")、発振回路40dの出力をリフレッシュ要求信号TREFとして出力する。
図21は、図19の擬似SRAMの動作を示している。この例では、パーシャルモードから通常動作モードに復帰するときの集中リフレッシュ動作の期間が、図9の半導体メモリに比べ大幅に短縮される。その他のタイミングは図9の半導体メモリと同じである。集中リフレッシュ動作では、1回のリフレッシュ動作は、サイクルタイムtRC(数十ns)で実行される。これに対して、通常のリフレッシュ間隔は、数十μsである。このため、このこの例の集中リフレッシュ動作期間は、図9の半導体メモリの集中リフレッシュ動作期間より大幅に短縮できる。
図21では、集中リフレッシュ動作を、全てのパーシャル領域PAのメモリセルMCについて実行している。しかし、例えば、集中リフレッシュ動作を、前回のリフレッシュ動作から所定期間経過しているメモリセルMCのみ実行してもよい。ここで、所定期間は、例えば、1つのメモリセルに対するリフレッシュ間隔に相当する時間である。この場合、集中リフレッシュすべきパーシャル領域PAを約半分に減らすことができるため、集中リフレッシュ動作に必要な期間を短縮できる。また、リフレッシュ動作の回数が減るため、消費電力を削減できる。
以上、この例においても、図1から図5および図9から図18の半導体メモリと同様の効果を得ることができる。さらに、この例では、リフレッシュタイマ16Cは、パーシャルモードから通常動作モードに移行するときに、リフレッシュ要求信号TREFを通常動作モード時より短い間隔で出力した。このため、パーシャルモードから通常動作モードに早く復帰でき、擬似SRAMが搭載されるシステムの動作効率を向上できる。
図22は、別の実施形態を示している。図1から図5および図9から図18で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この例では、図9のリフレッシュタイマ16Bおよびメモリコア30Bの代わりにリフレッシュタイマ16Dおよびメモリコア30Dが形成されている。また、図6の昇圧回路36が形成されている。その他の構成は、図9とほぼ同じである。
図23は、図22に示したリフレッシュタイマ16Dの詳細を示している。リフレッシュタイマ16Dは、図10のリフレッシュタイマ16Bの発振回路40aの代わりに発振回路40fを有している。その他の構成は、リフレッシュタイマ16Bと同じである。発振回路40fは、4つの発振器OSC1が直列に接続され、発振器OSC1の4倍の周期の信号を出力する。
リフレッシュタイマ16Dは、通常動作モード時、パーシャルモードの開始時(共有リフレッシュ時)およびパーシャルモードの終了時(集中リフレッシュ時)に、発振回路40bの周期を有するリフレッシュ要求信号TREFを出力する。また、リフレッシュタイマ16Dは、パーシャルモード中(パーシャルリフレッシュ中)に、発振回路40fの周期を有するリフレッシュ要求信号TREFを出力する。このため、パーシャルモード中のリフレッシュ間隔は、通常動作時のリフレッシュ間隔の4倍になる。これは、図9に示した半導体メモリの2倍である。
図24は、図22に示したメモリコア30Dの要部の詳細を示している。メモリコア30Dは、各ビット線BL(BL0、BL1、BL2、...、BLm)を2等分する位置にnMOSトランジスタからなるスイッチ回路44が形成されている。すなわち、各ビット線BLは、スイッチ回路44を介して第1および第2ビット線に分割されている。そして、スイッチ回路44のセンスアンプSA側のビット線BL(第1ビット線)に接続されているメモリセルMCにより複数のパーシャル領域PAが形成されている。
スイッチ回路44は、電圧レベルの変換機能を有するインバータを介してパーシャル信号PAZに接続されている。インバータは、パーシャル信号PAZが低レベルのときに、パーシャル信号PAXを昇圧電圧に変化し、パーシャル信号PAZが高レベルのときに、パーシャル信号PAXを接地電圧に変化する。このため、スイッチ回路44は、低レベルのパーシャル信号PAZに応答してオンし、高レベルのパーシャル信号PAZに応答してオフする。パーシャル信号PAXを生成するインバータおよび図22に示したPA制御回路12は、スイッチ回路44を通常動作モード中にオンし、パーシャルモード中にオフするスイッチ制御回路として動作する。
パーシャル領域PAは、図16と同様に、2本のワード線毎に(例えばWL0A、WL0B)、設定されている。各パーシャル領域PAの動作は、図9に示した半導体メモリとほぼ同じである。すなわち、パーシャルモード時に、末尾に"A"の付いたワード線WLに接続されているメモリセルMCにデータが保持される。ワードデコーダWDECは、パーシャルモード時に、上位アドレスの1ビットを高レベルに固定する。このため、ワード線WLのうちセンスアンプSAに近い半分のみが、リフレッシュ要求信号TREFに応答して順次選択される。
メモリコア30Dに形成されるメモリセルMCの2分の1が、パーシャル領域PAに設定されるため、パーシャルモード時に保持できるデータの容量は、メモリコア30Dの記憶容量の4分の1である。この例では、パーシャル領域PAのメモリセルMCに接続されているビット線BLの長さは、図9に示した半導体メモリの半分であるため、ビット線容量も半分になる。メモリセルMCに保持されているデータは、メモリセルMCに蓄積されている電荷をメモリセル容量とビット線容量とで再分配し、ビット線上の電荷量を増幅することで読み出される。このため、ビット線容量を2分の1にすることで、読み出し時のビット線上の電荷量を相対的に2倍にできる。この結果、パーシャルモード中のリフレッシュ間隔(リフレッシュ要求信号TREFの発生周期)を、図9に示した半導体メモリの2倍にできる。このため、発振回路40fの発振周期は、発振器OSC1の4倍にできる。
この例においても、図1および図9の半導体メモリと同様の効果を得ることができる。さらに、この例では、パーシャルモード中のリフレッシュ間隔を、図9の半導体メモリの2倍にできるため、パーシャルモード中の消費電力をさらに削減できる。
図25は、本発明に関連する半導体メモリにおけるメモリコアを示している。図1から図5で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この例では、メモリコア30Eは、メモリセルMCが相補のビット線BL、/BLに交互に接続されているビット線対構造を有している。例えば、ビット線BLに接続されたメモリセルMCからデータを読み出すとき、ビット線/BLには、参照電圧が供給される。センスアンプSAは、ビット線BL、/BLに接続されており、ビット線BL、/BLの電圧差を差動増幅する。パーシャル領域PAは、最もセンスアンプSAに近いワード線WLPに接続されているメモリセルMCにより構成されている。
図26は、図25に示したセンスアンプSAおよびコラムスイッチCSWの詳細を示している。センスアンプSAは、入力と出力とを互いに接続した2つのCMOSインバータと、CMOSインバータのpMOSトランジスタのソースを電源線に接続するpMOSトランジスタ(pMOSスイッチ)と、CMOSインバータのnMOSトランジスタのソースを接地線に接続するnMOSトランジスタ(nMOSスイッチ)とを有している。CMOSインバータの入力(または出力)は、ビット線BL、/BLにそれぞれ接続されている。pMOSスイッチおよびnMOSスイッチは、センスアンプ活性化信号LEZが高レベルのときにオンし、CMOSインバータを活性化する。CMOSインバータの活性化により、ビット線BL、/BLの電圧差が差動増幅される。
コラムスイッチCSWは、ビット線BL、/BLとデータバスDB、/DBとをそれぞれ接続するnMOSトランジスタを有している。nMOSトランジスタは、コラム線信号CLZが高レベルのときにオンする。
図27は、図25の擬似SRAMの動作を示している。図5と同じ動作については、説明を省略する。初期状態において、ビット線BL、/BLは、参照電圧にプリチャージされている(図27(a))。通常動作モードからパーシャルモードへの移行時、ワード線WLPの選択に同期して、メモリセルMCに保持されているデータは、ビット線/BLに読み出される(図27(b))。この後、センスアンプ活性化信号LEZが高レベルに変化し、ビット線BL、/BLの電圧差が増幅される(図27(c))。そして、センスアンプSAは、パーシャル領域PAのメモリセルMCに保持されていたデータをラッチする。パーシャルモード中、センスアンプSAがパーシャル領域PAのメモリセルMCから読み出したデータをラッチし続けることで、データが保持される(図27(d))。
パーシャルモードから通常動作モードへの復帰時、ワード線WLPが非選択され、パーシャル領域PAのメモリセルMCにデータが保持される(図27(e))。次に、センスアンプ活性化信号LEZが低レベルに変化することで、センスアンプSAが非活性化される。プリチャージ信号PREZは高レベルに変化し、ビット線BL、/BLは、参照電圧にプリチャージされる(図27(f))。
この例においても、図1の半導体メモリと同様の効果を得ることができる。さらに、この例では、ビット線対構造のメモリコアを有する擬似SRAMにおいてもパーシャルモード中の消費電力を従来に比べ大幅に削減できる。
図28は、本発明に関連する半導体メモリを示している。図1から図5で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この半導体メモリは、CMOS技術を使用して、DRAMのメモリセルを有しSRAMのインタフェースを有する擬似SRAMとして形成されている。
擬似SRAMは、コマンドデコーダ46、動作モード制御回路48、リフレッシュタイマ50、リフレッシュコマンド発生回路52、リフレッシュアドレスカウンタ54、アドレスバッファ22、データ入出力バッファ24、マルチプレクサ26、コア制御回路56およびメモリコア58を有している。リフレッシュタイマ50、リフレッシュコマンド発生回路52およびリフレッシュアドレスカウンタ54は、メモリセルをリフレッシュするためのリフレッシュ制御回路として動作する。また、動作モード制御回路48、リフレッシュタイマ50、リフレッシュアドレスカウンタ54およびコア制御回路56は、ワード線WLの選択タイミングを生成する動作制御回路として動作する。さらに、コア制御回路56は、読み出し動作、書き込み動作およびリフレッシュ動作を実行する動作制御回路として動作する。
コマンドデコーダ46は、外部端子を介してコマンド信号(チップイネーブル信号CE、書き込みイネーブル信号/WEおよび出力イネーブル信号/OE)を受け、受けたコマンドを解読し、読み出し制御信号RDZまたは書き込み制御信号WRZを出力する。また、コマンドデコーダ46は、CE信号の立ち下がりエッジに同期してパーシャルモード起動信号PREFS(パルス信号)を出力し、CE信号の立ち上がりエッジに同期してパーシャルモード解除信号PREFR(パルス信号)を出力する。
動作モード制御回路48は、パーシャルモード起動信号PREFS、パーシャルモード解除信号PREFRおよびリフレッシュ制御信号REFZに応じてモード信号MODE1、MODE2、MODE3、MODE4を出力する。リフレッシュタイマ50は、モード信号MODE1-4に応じた発振周期を有するリフレッシュ要求信号TREFを出力する。リフレッシュアドレスカウンタ54は、リフレッシュ制御信号REFZに同期してリフレッシュアドレス信号REFAD(R5-0)を更新する。リフレッシュアドレス信号REFADの更新仕様は、モード信号MODE2-4に応じて変更される。
リフレッシュアドレス信号REFADのビット数は、メモリコア58に形成されているワード線WLの本数(この例では64本)に対応している。このため、リフレッシュアドレス信号REFADのビット数は、6ビットに限定されず、メモリコア58に形成されるワード線WLの本数に応じて設定される。
コア制御回路56は、タイミング制御回路60、センスアンプ制御回路62およびプリチャージ制御回路64を有している。タイミング制御回路60は、RDZ信号、WRZ信号およびREFZ信号のいずれかを受けたとき、ロウ活性化信号RASZを出力する。センスアンプ制御回路62は、RASZ信号に同期してセンスアンプSAを活性化するためのセンスアンプ活性化信号PSA、NSAを出力する。プリチャージ制御回路は、RASZ信号に同期してプリチャージ信号PREZを出力する。センスアンプ制御回路62およびプリチャージ制御回路64の動作タイミングは、モード信号MODE2およびリフレッシュアドレス信号REFADの最下位ビットX0の値に応じて変更される。
メモリコア58は、センスアンプSA、プリチャージ回路PRE、メモリセルアレイALY、ワードデコーダWDEC、コラムデコーダCDEC、センスバッファSBおよびライトアンプWAを有している。センスアンプSAは、センスアンプ活性化信号PSA、NSAに応じて動作する。プリチャージ回路PREは、プリチャージ信号PREZに応じて動作する。メモリセルアレイALYは、複数の揮発性のメモリセルMC(ダイナミックメモリセル)と、メモリセルMCに接続された複数のワード線WLおよび複数のビット線BLとを有している。メモリセルMCは、一般のDRAMのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線BLとの間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線WLに接続されている。
ワードデコーダWDECは、ロウアドレス信号RAD2およびモード信号MODE3-4に応じてワード線WLのうちの1本または2本を選択し、選択したワード線WLを電源電圧まで上昇させる。コラムデコーダCDEC、センスバッファSBおよびライトアンプWAは、図1と同じ回路である。
図29は、図28に示した動作モード制御回路48の詳細を示している。動作モード制御回路48は、カウンタ48aおよびモード信号生成回路48bを有している。カウンタ48aは、リフレッシュ制御信号REFZの立ち上がりエッジに同期してカウント動作し、32回目のカウント時にカウンタ信号CNT32を出力し、64回目のカウント時にカウンタ信号CNT64を出力する。カウンタ48aは、リセット信号RESETを受けてリセットされる。リセット信号RESETは、モード信号MODE1またはモード信号MODE3が高レベルのときに出力される。
なお、カウント回数の"64"は、メモリコア58に形成されているワード線WLの本数に対応している。この例では、説明をわかりやすくするため、ワード線WLを64本にしているが、実際には、ワード線WLは、例えば、2048本形成されている。このとき、カウンタ48aは、1024回目のカウント時と、2048回目のカウント時にカウンタ信号をそれぞれ出力する。モード信号生成回路48bは、パーシャルモード起動信号PREFS、パーシャルモード解除信号PREFRおよびカウンタ信号CNT32、CNT64に応じてモード信号MODE1-4を出力する。
図30は、図28に示した動作モード制御回路48の動作を示している。この例の擬似SRAMは、上述した図13、図17および図18と同様に、動作モードは、CE信号の高レベル中に通常動作モードになり、CE信号の低レベル中にパーシャルモード(低消費電力モード)になる。そして、パーシャルモードの開始時に共有リフレッシュが実行され(共有リフレッシュモード)、共有リフレッシュ後にパーシャルリフレッシュが実行され(パーシャルリフレッシュモード)、パーシャルモードの終了時に集中リフレッシュが実行される(集中リフレッシュモード)。通常動作モード中、センスアンプSAの動作毎に1つのメモリセルがリフレッシュされる(シングルセル動作)。低消費電力モード中、センスアンプSAの動作毎に2つのメモリセルがリフレッシュされる(ツインセル動作)。
擬似SRAMは、モード信号MODE1が高レベルのときに通常動作モード(第1動作モード)を認識し、モード信号MODE2が高レベルのときに共有リフレッシュモード(第2動作モード)を認識し、モード信号MODE3が高レベルのときにパーシャルリフレッシュモード(第3動作モード)を認識し、モード信号MODE4が高レベルのときに集中リフレッシュモード(第4動作モード)を認識する。
動作モード制御回路48は、通常動作モード中にパーシャルモード設定信号PREFSを受けたときに、モード信号MODE1、MODE2をそれぞれ低レベルおよび高レベルに変化し、動作モードを通常動作モードから共有リフレッシュモード(パーシャルモード)に移行する(図30(a))。リセット信号RESETは、モード信号MODE1の低レベルへの変化に同期して非活性化される。
カウンタ48aは、リセット信号RESETの低レベルを受けてリセット状態が解除され、リフレッシュ制御信号REFZに同期してカウント動作を開始する(図30(b))。リフレッシュ制御信号REFZに応答してリフレッシュ動作が実行される。共有リフレッシュモードでは、メモリコア58の全てのワード線WLを選択する必要があるため、リフレッシュ制御信号REFZは、64回出力される。なお、リフレッシュ制御信号REFZを生成するリフレッシュタイマ50およびリフレッシュコマンド発生回路52の動作は、後述する図32で説明する。
カウンタ48aは、64回目のカウント動作に同期してカウンタ信号CNT64を出力する(図30(c))。動作モード制御回路48は、カウンタ信号CNT64に同期してモード信号MODE2を低レベルに変化し、モード信号MODE3を高レベルに変化する(図30(d))。そして、動作モードは、共有リフレッシュモードからパーシャルリフレッシュモードに移行する。リセット信号RESETは、モード信号MODE3の高レベルへの変化に同期して活性化される(図30(e))。カウンタ48aは、リセット信号RESETの高レベルを受けてリセットされる。モード信号MODE3が高レベルの期間、パーシャルリフレッシュが順次実行される。
パーシャルモード解除信号PREFRは、外部端子を介して供給されるCE信号の高レベルへの変化に応答して出力される(図30(f))。動作モード制御回路48は、パーシャルリフレッシュモード中にパーシャルモード解除信号PREFRを受けたときに、モード信号MODE3、MODE4をそれぞれ低レベルおよび高レベルに変化し、動作モードを集中リフレッシュモードに移行する(図30(g))。リセット信号RESETは、モード信号MODE3の低レベルへの変化に同期して非活性化される。カウンタ48aは、リセット信号RESETの低レベルを受けてリセット状態が解除され、リフレッシュ制御信号REFZに同期してカウント動作を再び開始する(図30(h))。
集中リフレッシュモードでは、2本のワード線WL(パーシャルワード線とこのパーシャルワード線に隣接する通常のワード線)が同時に選択される。メモリコア58の全てのワード線WLを選択するために、リフレッシュ制御信号REFZは、32回出力される。カウンタ48aは、32回目のカウント動作に同期してカウンタ信号CNT32を出力する(図30(i))。動作モード制御回路48は、カウンタ信号CNT32に同期してモード信号MODE4、MODE1をそれぞれ低レベルおよび高レベルに変化する(図30(j))。そして、動作モードは、集中リフレッシュモード(パーシャルモード)から通常動作モードに移行する。
図31は、図28に示したリフレッシュタイマ50の詳細を示している。
リフレッシュタイマ50は、発振信号OSC0を生成する発振器50a、OSC0信号の周波数を分周し発振信号OSC1、OSC2、OSC3、OSC4をそれぞれ生成する分周器50b、50c、50d、50eおよび発振信号OSC1、OSC2、OSC3、OSC4をモード信号MODE1-4に応じて選択し、リフレッシュ要求信号TREFとして出力するマルチプレクサ50fを有している。分周器50b、50c、50d、50eは、OSC0信号の周波数をそれぞれ8分の1、16分の1、32分の1、2分の1に変換する。
図32は、リフレッシュタイマ50およびリフレッシュコマンド発生回路52の動作を示している。リフレッシュタイマ50は、モード信号MODE1、MODE2、MODE3、MODE4がそれぞれ高レベルのとき、発振信号OSC1、OSC2、OSC3、OSC4をリフレッシュ要求信号TREFとして出力する。リフレッシュコマンド発生回路52は、モード信号MODE1、MODE3、MODE4がそれぞれ高レベルのとき、リフレッシュ要求信号TREFをリフレッシュ制御信号REFZとして出力する。リフレッシュコマンド発生回路52は、モード信号MODE2が高レベルのとき、リフレッシュ要求信号TREFに同期してリフレッシュ制御信号REFZを2回出力する。
図33は、図28に示したリフレッシュアドレスカウンタ54の詳細を示している。
リフレッシュアドレスカウンタ54は、リセット回路54a、カウンタ54b、54cおよびカウンタ54b、54cを制御する論理ゲートを有している。リセット回路54aは、リフレッシュ制御信号REFZの立ち下がりエッジに同期して正のパルスを生成するパルス生成回路と、パルス生成回路の出力信号に同期してモード信号MODE2をラッチするDフリップフロップと、モード信号MODE2の立ち上がりエッジを検出するNANDゲートとを有している。
カウンタ54bは、リフレッシュ制御信号REFZに同期してカウント動作し、リフレッシュアドレス信号REFADの最下位ビットR0を生成する。カウンタ54bは、モード信号MODE3、4が高レベルのとき、およびモード信号MODE2の立ち上がりエッジに同期してリセットされる。
カウンタ54cは、モード信号MODE3、4が高レベルのとき、リフレッシュ制御信号REFZに同期してカウント動作し、リフレッシュアドレス信号REFADのビットR5-1を更新する。カウンタ54cは、モード信号MODE1、MODE2が高レベルのとき(但し、モード信号MODE2の立ち上がりエッジ後の所定の期間を除く)、カウンタ54bから出力されるアドレス信号R0に同期してカウント動作し、ビットR5-1を更新する。
図34は、図33に示したリセット回路54aの動作を示している。
パルス生成回路は、リフレッシュ制御信号REFZの立ち下がりエッジに同期してノードND1にパルス信号を出力する(図34(a))。Dフリップフロップは、ノードND1のパルス信号に同期してモード信号MODE2をラッチし、モード信号MODE2の反転論理をノードND2に出力する(図34(b))。このため、モード信号MODE2が高レベルに変化した後、最初のリフレッシュ制御信号REFZに同期して、ノードND2は低レベルに変化する(図34(c))。そして、モード信号MODE2とノードND2の論理レベルのAND論理が、ノードND3に出力される。図33に示したカウンタ54bは、ノードND3の高レベル期間、すなわち、モード信号MODE2が高レベルに変化した後、最初のリフレッシュ動作期間中にリセットされる。
図35は、図33に示したリフレッシュアドレスカウンタ54の動作を示している。リフレッシュアドレスカウンタ54は、モード信号MODE1、2が高レベルのとき、すなわち、通常動作モード(第1動作モード)中および共有リフレッシュモード(第2動作モード)中に、リフレッシュ制御信号REFZに同期して6ビットのリフレッシュアドレス信号R5-0を順次カウントアップする。また、リフレッシュアドレスカウンタ54は、モード信号MODE3、4が高レベルのとき、すなわち、パーシャルモード(第3動作モード)中および集中リフレッシュモード(第4動作モード)中に、リフレッシュ制御信号REFZに同期して5ビットのリフレッシュアドレス信号R5-1を順次カウントアップする。このとき、リフレッシュアドレス信号R0は低レベルに固定される。
図36は、図28に示したメモリコア58の要部の詳細を示している。メモリコア58のワードデコーダWDECは、1/4ワードデコーダ59と、メインワード線MW(MW0、MW1、...)にそれぞれ対応する複数のサブワードデコーダ58aとを有している。1/4ワードデコーダ59は、モード信号MODE3、4が低レベルのときに、ロウアドレス信号RAD2の下位2ビットX1、X0およびその反転ビット/X1、/X0に応じてデコード信号X11、X10、X01、X00のいずれかを出力する。1/4ワードデコーダ59は、モード信号MODE3、4のいずれかが高レベルのときに、ロウアドレス信号RAD2の下位1ビットX1その反転ビット/X1に応じて2つのデコード信号X11、X10またはX01、X00を出力する。
各サブワードデコーダ58aは、メインワード線MWが高レベルのとき活性化され、デコード信号X11、X10、X01、X00に応じてサブワード線SW(SW0P、SW1、SW2P、SW3、...)を選択する。メインワード線MWは、図示しないプリデコーダにより、ロウアドレス信号RAD2の上位ビットに応じて選択される。そして、選択されたサブワード線SWに接続されたメモリセルMCがアクセスされる。このように、この例では、図28に示したワード線WLは、メインワード線MWおよびサブワード線SWにより構成されている。
サブワード線SWのうち末尾に"P"が付いたものは、パーシャルワード線を示している。パーシャルモード中、パーシャルワード線SWPに接続されているメモリセルMC(パーシャルメモリセルC00)に書き込まれているデータが保持される。末尾に"P"が付かないサブワード線SWは、共有ワード線を示している。共有ワード線SWに接続されているメモリセルMC(共有メモリセルC10)のデータは、パーシャルモード中に保持されない。
パーシャルワード線SWPと通常のサブワード線SWとは、交互に配線されている。すなわち、ワード線SWP、SWは、互いに隣接して配線されている。後述するように、ワード線SWP、SWは、パーシャルモード中に互いに同期して選択され、2つのメモリセルが同時にアクセスされる(ツインセル動作)。このため、これ等ワード線SWP、SWを隣接して配線することで、ワードデコーダWDEC内の配線レイアウトが複雑になることが防止される。特に、サブワードデコーダ58aの配線レイアウト設計が容易になる。
この例では、メモリコア58に形成されたメモリセルMCの半分がパーシャルメモリセルである。すなわち、擬似SRAMの記憶容量の2分の1のデータが、パーシャルモード中に保持される。
図37は、図36に示した1/4ワードデコーダ59の詳細を示している。1/4ワードデコーダ59は、デコード信号X11、X10、X01、X00を生成するためにロウアドレス信号X0、/X0、X1、/X1をデコードするデコーダ59aと、モード信号MODE3またはMODE4が高レベルのときにロウアドレス信号X0、/X0をマスクし、デコーダ59aに高レベルを出力するマスク回路59bとを有している。
図38は、図36に示したセンスアンプSAおよびプリチャージ回路PREの詳細を示している。センスアンプSAは、pMOSスイッチおよびnMOSスイッチが、センスアンプ活性化信号PSA、NSAによってそれぞれ制御されることを除き、図26と同じである。pMOSスイッチは、センスアンプ活性化信号PSAが低レベルのときにオンし、nMOSスイッチは、センスアンプ活性化信号NSAが高レベルのときにオンする。
プリチャージ回路PREは、ビット線BL、/BLを互いに接続するnMOSトランジスタと、ビット線BL、/BLをプリチャージ電圧線VPRにそれぞれ接続するnMOSトランジスタとを有している。nMOSトランジスタは、プリチャージ信号PREZが高レベルのときにオンし、ビット線BL、/BLをプリチャージ電圧線VPRに接続する。
図39は、図28に示したセンスアンプ制御回路62およびプリチャージ制御回路64の動作を示している。センスアンプ制御回路62は、モード信号MODE2の論理レベルにかかわりなく、RASZ信号の立ち上がりエッジから遅延時間DLY1後にセンスアンプ活性化信号PSA、NSAを変化させ、センスアンプSAを活性化させる(図39(a、b))。プリチャージ制御回路64は、モード信号MODE2の論理レベルにかかわりなく、RASZ信号の立ち上がりエッジに同期してプリチャージ信号PREZを低レベルに変化させ、プリチャージ動作を停止する。(図39(c、d))。
センスアンプ制御回路62は、モード信号MODE2が低レベルのときに(第1動作モード、第3動作モードおよび第4動作モードのとき)、RASZ信号の立ち上がりエッジから遅延時間DLY2後にセンスアンプ活性化信号PSA、NSAを変化させ、センスアンプSAを非活性化させる(図39(e))。プリチャージ制御回路64は、モード信号MODE2が低レベルのときに、RASZ信号の立ち上がりエッジから遅延時間DLY2後にプリチャージ信号PREZを高レベルに変化させ、プリチャージ動作を開始する。(図39(f))。
センスアンプ制御回路62は、モード信号MODE2が高レベルのときに(第2動作モードのとき)、ロウアドレス信号X0が高レベルに変化した後のRASZ信号の立ち上がりエッジから遅延時間DLY2後にセンスアンプ活性化信号PSA、NSAを変化させ、センスアンプSAを非活性化させる(図39(g))。プリチャージ制御回路64は、モード信号MODE2が高レベルのときに、ロウアドレス信号X0が高レベルに変化した後のRASZ信号の立ち上がりエッジから遅延時間DLY2後にプリチャージ信号PREZを高レベルに変化させ、プリチャージ動作を開始する。(図39(h))。
すなわち、第2動作モード(共有リフレッシュモード)中、パーシャルメモリセルC00に保持されているデータをパーシャルメモリセルおよび隣接する共有メモリセルC10に書き込むために、RASZ信号が2回出力される間、センスアンプSAは活性化され、ビット線BL、/BLのプリチャージが禁止される。より詳細には、ロウアドレス信号X0が偶数のときに出力されるリフレッシュ制御信号REFZに同期してセンスアンプSAにラッチされたデータは、ロウアドレス信号X0が奇数に変化した後に出力されるリフレッシュ制御信号REFZに対応する動作まで保持される。
図40は、図28に示した半導体メモリにおける通常動作モード時の動作を示している。通常動作モード中に擬似SRAMを動作させるために発行されるコマンドCMDとして、外部端子を介して供給される読み出しコマンドおよび書き込みコマンドとリフレッシュコマンド発生回路52からのリフレッシュコマンド(REFZ信号)がある。
例えば、最初のコマンドCMDにより、パーシャルメモリセルC00がアクセスされ、次のコマンドCMDにより共有メモリセルC10がアクセスされる。ワード線SW0P、SW1は、ロウアドレス信号RAD2に応じて独立に選択される。コマンドCMDが読み出しコマンドの場合、ビット線BL、/BL上で増幅されたデータは、データバスDBを介して外部に出力される。コマンドCMDが書き込みコマンドの場合、外部端子を介して供給されたデータは、ライトアンプWAおよびセンスアンプSAで増幅され、メモリセルに書き込まれる。コマンドCMDがリフレッシュコマンドの場合、センスアンプSAで増幅されたデータは、メモリセルに再書き込みされる。
図41は、図28に示した半導体メモリにおける共有リフレッシュモード時の動作を示している。共有リフレッシュモードでは、まず、パーシャルメモリセルC00がアクセスされ、パーシャルメモリセルC00に保持されているデータがセンスアンプSAにラッチされる(図41(a))。次に、センスアンプSAを活性化した状態で、共有メモリセルC10がアクセスされ、センスアンプSAにラッチされているデータ(相補のデータ)が、共有メモリセルC10に書き込まれる(図41(b))。これにより、パーシャルメモリセルC00および共有メモリセルC10には、互いに相補のデータが保持される。そして、全てのパーシャル領域PAについて、上記動作が行われる。
図42は、図28に示した半導体メモリにおけるパーシャルリフレッシュモード時および集中リフレッシュモード時の動作を示している。
パーシャルリフレッシュモードおよび集中リフレッシュモードでは、パーシャルワード線SW0Pと共有ワード線SW1とが同時に選択され、パーシャルメモリセルC00と共有メモリセルC10とに保持されている相補のデータが、センスアンプSAで同時に増幅され、セルC00、C10に再書き込みされる(ツインセル動作)。パーシャルメモリセルC00と共有メモリセルC10とでデータを保持することで、リフレッシュ間隔を大幅に延ばすことができる。
パーシャルリフレッシュモードでは、リフレッシュ間隔が延びる分、リフレッシュ動作直前に1つのメモリセルに保持されている電荷量は、通常動作モード時より小さい。このため、パーシャルリフレッシュモードから通常動作モードに直接移行すると、リフレッシュ動作から時間が経過しているメモリセルのデータが読み出せないおそれがある(データの破壊)。このため、通常動作モードに移行する前に、集中リフレッシュモードにより、全てのパーシャルメモリセルC00に対してリフレッシュ動作を実行する。集中リフレッシュモードは、パーシャルメモリセルC00にデータを再書き込みできればよいため、リフレッシュ間隔は、通常動作モード時のリフレッシュ間隔より短くてよい。この例では、図32に示したように、リフレッシュ間隔を通常動作モード時のリフレッシュ間隔の4分の1にしている。集中リフレッシュモード時のリフレッシュ間隔は、通常動作モード時の読み出し動作サイクルtRCと同じにしてもよい。
図43は、図28に示した擬似SRAMの動作を示している。図の下側のタイミング図は、図の上側のタイミング図の続きを示している。通常動作モードでは、リフレッシュ制御信号REFZに応答して1本のサブワード線SWが選択される(シングルセル動作)。CE信号が低レベルに変化し、通常動作モードから共有リフレッシュモードに移行するとき、最初にパーシャルワード線SWPを選択するために、図33に示したリフレッシュアドレスカウンタ54のリセット回路54aは、モード信号MODE2の立ち上がりエッジに同期して、ロウアドレス信号RAD2の最下位ビットX0を生成するカウンタ54bをリセットする。
全てのパーシャルワード線SWPが選択された後、動作モードは、共有リフレッシュモードからパーシャルリフレッシュモードに移行する。パーシャルリフレッシュモードでは、1回のリフレッシュ制御信号REFZで隣接する2本のサブワード線SWを選択するツインセル動作(リフレッシュ動作)が実行される。パーシャルリフレッシュモード中にCE信号が高レベルに変化すると、動作モードは、集中リフレッシュモードに移行する。集中リフレッシュモードでは、短いリフレッシュ間隔でツインセル動作が実行される。そして、全てのサブワード線SWについて、ツインセル動作が実行された後、動作モードは、通常動作モードに移行する。
以上、この例においても図9に示した半導体メモリと同様の効果を得ることができる。さらに、この例では、同じパーシャル領域PAのパーシャルワード線SWPおよび共有ワード線SWを、互いに隣接して配線した。このため、ワード線SWP、SWを選択するワードデコーダWDECの回路レイアウトを簡易にできる。
擬似SRAMを動作させるチップイネーブル信号CEに応じて、動作モードを通常動作モードまたはパーシャルモードに移行した。このため、簡易な制御で擬似SRAMの動作モードを移行できる。この結果、擬似SRAMを搭載するシステムの制御回路を簡易に構成できる。
図44は、別の実施形態を示している。図1から図5および図28から図43で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この例では、図28の動作モード制御回路48、リフレッシュタイマ50、リフレッシュコマンド発生回路52、リフレッシュアドレスカウンタ54、コア制御回路56およびメモリコア58の代わりに動作モード制御回路66、リフレッシュタイマ68、リフレッシュコマンド発生回路52A、リフレッシュアドレスカウンタ70、コア制御回路56Aおよびメモリコア58Aが形成されている。その他の構成は、図28とほぼ同じである。動作モード制御回路66、リフレッシュタイマ68、リフレッシュアドレスカウンタ70およびコア制御回路56Aは、動作制御回路として動作する。
センスアンプ制御回路62Aおよびプリチャージ制御回路64Aは、マルチプレクサ26から出力されるロウアドレス信号RADの下位2ビットX1、X0を受信している。
図45は、図44に示した動作モード制御回路66の詳細を示している。動作モード制御回路66は、カウンタ66aおよびモード信号生成回路66bを有している。カウンタ66aは、リフレッシュ制御信号REFZの立ち上がりエッジに同期してカウント動作し、16回目のカウント時にカウンタ信号CNT16を出力し、64回目のカウント時にカウンタ信号CNT64を出力する。
図46は、図45に示した動作モード制御回路66の動作を示している。
この例では、共有リフレッシュモード中に、リフレッシュ制御信号REFZが4回連続して出力される。また、パーシャルリフレッシュモードおよび集中リフレッシュモード中に、後述する1本のパーシャルワード線SWPに接続されているパーシャルメモリセルC00と、3本の共有ワード線SWにそれぞれ接続されている共有メモリセルC10、C20、C30とが同時にリフレッシュされる(クワッドセル動作)。このため、集中リフレッシュモード中に、16回のリフレッシュ制御信号REFZが出力されることで、全ての保持データがリフレッシュされる。
図47は、図44に示したリフレッシュタイマ68の詳細を示している。リフレッシュタイマ68の分周器50b、50c、68a、50eは、OSC0信号の周波数をそれぞれ8分の1、16分の1、64分の1、2分の1に変換する。
図48は、リフレッシュタイマ68およびリフレッシュコマンド発生回路52Aの動作を示している。リフレッシュタイマ68は、モード信号MODE1、MODE2、MODE3、MODE4がそれぞれ高レベルのとき、発振信号OSC1、OSC2、OSC3、OSC4をリフレッシュ要求信号TREFとして出力する。リフレッシュコマンド発生回路52Aは、モード信号MODE1、MODE3、MODE4がそれぞれ高レベルのとき、リフレッシュ要求信号TREFをリフレッシュ制御信号REFZとして出力する。リフレッシュコマンド発生回路52Aは、モード信号MODE2が高レベルのとき、リフレッシュ要求信号TREFに同期してリフレッシュ制御信号REFZを4回出力する。
図49は、図44に示したリフレッシュアドレスカウンタ70の詳細を示している。リフレッシュアドレスカウンタ70は、リセット回路54a、カウンタ70a、70bおよびカウンタ70a、70bを制御する論理ゲートを有している。カウンタ70aは、リフレッシュ制御信号REFZに同期してカウント動作し、リフレッシュアドレス信号REFADの下位2ビットR1、R0を生成する。カウンタ70aは、モード信号MODE3、4が高レベルのとき、およびモード信号MODE2の立ち上がりエッジに同期してリセットされる。
カウンタ70bは、モード信号MODE3、4が高レベルのとき、リフレッシュ制御信号REFZに同期してカウント動作し、リフレッシュアドレス信号REFADの上位4ビットR5-2を更新する。カウンタ70bは、モード信号MODE1、MODE2が高レベルのとき(但し、モード信号MODE2の立ち上がりエッジ後の所定の期間を除く)、カウンタ70aから出力されるアドレス信号R1に同期してカウント動作し、ビットR5-2を更新する。
図50は、図49に示したリフレッシュアドレスカウンタ70の動作を示している。リフレッシュアドレスカウンタ70は、モード信号MODE1、2が高レベルのとき、リフレッシュ制御信号REFZに同期して6ビットのリフレッシュアドレス信号R5-0を順次カウントアップする。また、リフレッシュアドレスカウンタ70は、モード信号MODE3、4が高レベルのとき、リフレッシュ制御信号REFZに同期して4ビットのリフレッシュアドレス信号R5-2を順次カウントアップする。このとき、リフレッシュアドレス信号R1、R0は低レベルに固定される。
図51は、図44に示したメモリコア58Aの要部の詳細を示している。メモリコア58AのワードデコーダWDECは、1/4ワードデコーダ72と、メインワード線MW(MW0、MW1、...)にそれぞれ対応する複数のサブワードデコーダ58bとを有している。1/4ワードデコーダ72は、モード信号MODE3、4が低レベルのときに、ロウアドレス信号RAD2の下位2ビットX1、X0およびその反転ビット/X1、/X0に応じてデコード信号X11、X10、X01、X00のいずれかを出力する。1/4ワードデコーダ72は、モード信号MODE3、4のいずれかが高レベルのときに、デコード信号X11、X10、X01、X00を全て高レベルにする。
この例では、隣接する4つのサブワード線(例えば、SW0P、SW1、SW2、SW3)に接続されているメモリセル(C00、C10、C20、C30、...)によりパーシャル領域PAが形成されている。例えば、サブワード線SW0Pは、パーシャルモード時にデータが保持されるパーシャルメモリセルC00に接続されたパーシャルワード線である。サブワード線SW1、SW2、SW3は、パーシャルモード時にデータが保持されない共有メモリセルC10、C20、C30に接続された共有ワード線である。
パーシャルメモリセルC00および共有メモリセルC20は、ビット線BL0に接続され、共有メモリセルC10、C30は、ビット線/BL0に接続されている。パーシャルワード線SW0Pおよび共有ワード線SW1、SW2、SW3は、パーシャルモード中に互いに同期して選択され、4つのメモリセルが同時にアクセスされる(クワッドセル動作)。そして、通常動作モード中にパーシャルメモリセルC00に保持されているデータは、パーシャルモード中、4つのメモリセルC00、C10、C20、C30により保持される。
この例では、メモリコア58Aに形成されたメモリセルMCの4分の1がパーシャルメモリセルである。すなわち、擬似SRAMの記憶容量の4分の1のデータが、パーシャルモード中に保持される。
図52は、図51に示した1/4ワードデコーダ72の詳細を示している。
1/4ワードデコーダ72は、デコード信号X11、X10、X01、X00を生成するためにロウアドレス信号X0、/X0、X1、/X1をデコードするデコーダ72aと、モード信号MODE3またはMODE4が高レベルのときにロウアドレス信号X0、/X0、X1、/X1をマスクし、デコーダ72aに高レベルを出力するマスク回路72bとを有している。
図53は、図44に示したセンスアンプ制御回路62Aおよびプリチャージ制御回路64Aの動作を示している。モード信号MODE2が低レベルのときの動作およびモード信号MODE2が高レベルに変化したときの動作は、図39と同じである。
センスアンプ制御回路62Aは、モード信号MODE2が高レベルのときに(第2動作モードのとき)、ロウアドレス信号X1、X0がともに高レベルに変化した後のRASZ信号の立ち上がりエッジから遅延時間DLY2後にセンスアンプ活性化信号PSA、NSAを変化させ、センスアンプSAを非活性化させる(図53(a))。プリチャージ制御回路64Aは、モード信号MODE2が高レベルのときに、ロウアドレス信号X1、X0がともに高レベルに変化した後のRASZ信号の立ち上がりエッジから遅延時間DLY2後にプリチャージ信号PREZを高レベルに変化させ、プリチャージ動作を開始する。(図53(b))。
すなわち、第2動作モード(共有リフレッシュモード)中、パーシャルメモリセルC00に保持されているデータをパーシャルメモリセルおよび隣接する共有メモリセルC10、C20、C30に書き込むために、RASZ信号が4回出力される間、センスアンプSAは活性化され、ビット線BL、/BLのプリチャージが禁止される。
図54は、図44に示した半導体メモリにおける通常動作モード時の動作を示している。通常動作モードでは、図40と同様に、ワード線SW0P、SW1、SW2、SW3は、ロウアドレス信号RAD2に応じて独立に選択される。そして、外部からの読み出しコマンドまたは書き込みコマンドに応答して、読み出し動作または書き込み動作が実行される。擬似SRAMの内部で発生するリフレッシュコマンドに応答してリフレッシュ動作が実行される。
図55は、図44に示した半導体メモリにおける共有リフレッシュモード時の動作を示している。共有リフレッシュモードでは、まず、パーシャルメモリセルC00に保持されているデータがセンスアンプSAにラッチされる(図55(a))。次に、センスアンプSAを活性化した状態で、共有メモリセルC10、C20、C30が順次アクセスされ、センスアンプSAにラッチされているデータ(相補のデータ)が、これ等メモリセルC10、C20、C30に書き込まれる(図55(b、c、d))。これにより、パーシャルメモリセルC00および共有メモリセルC10、C20、C30には、互いに相補のデータが保持される。上記動作は、全てのパーシャル領域PAについて行われる。
図56は、図44に示した半導体メモリにおけるパーシャルリフレッシュモード時および集中リフレッシュモード時の動作を示している。パーシャルリフレッシュモードおよび集中リフレッシュモードでは、パーシャルワード線SW0Pと共有ワード線SW1、SW2、SW3とが同時に選択され、パーシャルメモリセルC00と共有メモリセルC10、C20、C30とに保持されている相補のデータが、センスアンプSAで同時に増幅され、セルC00、C10、C20、C30に再書き込みされる(クワッドセル動作)。パーシャルメモリセルC00と共有メモリセルC10、C20、C30とでデータを保持することで、リフレッシュ間隔を図28に示した半導体メモリよりさらに延ばすことができる。
集中リフレッシュモードは、図28に示した半導体メモリと同様に、パーシャルモードから通常動作モードに移行したときに、パーシャルメモリセルC00に保持されているデータが消失しないために必要な動作である。
以上、この例においても上述した図9および図28に示した半導体メモリと同様の効果を得ることができる。さらに、この例では、1つのパーシャルメモリセルC00に保持されているデータを、パーシャルモード中にパーシャルメモリセルC00および共有メモリセルC10、C20、C30で保持するため、データを保持できる保持時間をさらに長くできる。このため、リフレッシュ動作の頻度をさらに減らすことができ、パーシャルモード中の消費電力を大幅に削減できる。
なお、上述した例では、本発明を擬似SRAMに適用した例について述べた。しかし、例えば、本発明をセルフリフレッシュ機能を有するDRAMに適用してもよい。
上述した例では、コマンド信号としてCE信号、/WE信号および/OE信号を使用した例について述べた。しかし、例えば、DRAMと同様に、ロウアドレスストローブ信号/RASおよびコラムアドレスストローブ信号/CASをコマンド信号に使用してもよい。
上述した例では、チップイネーブル信号CEが低レベルのときに、動作モードをパーシャルモードにした例について述べた。しかし、例えば、2つのチップイネーブル信号/CE1、CE2を外部端子を介して受信し、/CE1信号が低レベルかつCE2信号が高レベルのとき、通常の読み出し動作および書き込み動作を実行可能にし、CE2信号が低レベルのときに動作モードをパーシャルモードにしてもよい。
図1から図24に示した半導体メモリでは、センスアンプSAが1本のビット線BLにそれぞれ接続されるアーキテクチャのメモリコアに本発明を適用した例について述べた。しかし、例えば、図1から図24に示した半導体メモリのメモリコアを、図25に示したような相補のビット線BL、/BLを有するメモリコアに置き換えてもよい。
図1から図24に示した半導体メモリでは、モードレジスタ14に所定値を設定することで、低消費電力モードを、高レベルのモード信号PAMDZが出力されるパーシャルモードに設定した例について述べた。しかし、例えば、モードレジスタをヒューズを有するヒューズ回路で構成し、製造工程でヒューズが溶断された場合、モード信号PAMDZが出力されるパーシャルモードに設定される仕様にしてもよい。あるいは、ヒューズ回路の出力をモードレジスタに入力し、擬似SRAMの電源立ち上げ時に、ヒューズの溶断状態に応じてモードレジスタを設定してもよい。さらに、製造工程で使用するホトマスクのパターン形状に対応してチップ上に形成される導電膜の電圧値に応じて、モード信号PAMDZの出力レベルを設定してもよい。
図22に示した半導体メモリでは、スイッチ回路44をnMOSトランジスタで形成した例について述べた。しかし、例えば、図57に示すように、スイッチ回路44をCMOS伝達ゲートにより構成してもよい。この場合、ビット線BLの抵抗値を下げることができ、リフレッシュ動作、読み出し動作および書き込み動作を高速に実行できる。
図24に示した半導体メモリでは、ビット線BLを2等分してパーシャル領域PAを形成した例について述べた。しかし、例えば、ビット線BLを4等分してパーシャル領域PAを形成することで、リフレッシュ間隔を4倍にでき、パーシャルモード中の消費電力をさらに削減できる。
図25から図27に示した半導体メモリでは、ワード線WLPをパーシャルモード中に選択し続けた例について述べた。しかし、例えば、図6に示した半導体メモリと同様に、ワード線WLPをパーシャルモードの開始時と終了時のみ選択してもよい。特に、ワード線に昇圧電圧を供給する場合、パーシャルモード中の昇圧回路の動作頻度を下げられるため、消費電力のさらに削減できる。
図41では、共有リフレッシュモード時に、パーシャルワード線SW0Pおよび共有ワード線SW1を順次選択した例について述べた。しかし、例えば、図58に示すように、パーシャルワード線SW0Pを選択し続け、共有ワード線SW1とともに非選択にしてもよい。この場合、ワード線を非選択にするためのリセット回路の動作を1回で済ませることができ、消費電力を低減できる。図58に示した動作は、図55にも適用できる。
図56では、パーシャルリフレッシュモード中および集中リフレッシュモード中に、パーシャルワード線SW0Pと共有ワード線SW1、SW2、SW3とを同時に選択した例について述べた。しかし、例えば、図59に示すように、ワード線SW0P、SW1、SW2、SW3の選択開始タイミングを順次ずらすことで、電源ノイズを抑えることができる。特に、図59に示したタイミング仕様を、ワード線に昇圧電圧を供給する擬似SRAMに適用した場合、消費電流が分散できるため、昇圧回路の能力を小さくできる。この結果、消費電力をさらに削減でき、昇圧回路の動作に伴い発生する電源ノイズを小さくできる。
以上において説明した発明を整理して、付記として開示する。
(付記1) 複数のメモリセルと、
前記メモリセルに接続されているビット線と、
前記ビット線に接続されているセンスアンプと、
前記ビット線に接続されている前記メモリセルのうち1つにより構成されるパーシャル領域と、
読み出し動作および書き込み動作を実行する通常動作モード中に、アドレス信号に応じて選択される前記メモリセルを動作させ、前記パーシャル領域の前記メモリセルのみのデータを保持する低消費電力モード中に、前記パーシャル領域の前記メモリセルに保持されているデータを前記センスアンプにラッチし続ける動作制御回路とを備えていることを特徴とする半導体メモリ。
(付記2) 付記1記載の半導体メモリにおいて、
前記メモリセルにそれぞれ接続され、前記アドレス信号に応じて選択される複数のワード線を備え、
前記動作制御回路は、
前記通常動作モード中に、前記アドレス信号に応じて前記ワード線のいずれかを選択し、前記低消費電力モード中に、前記ワード線のうち前記パーシャル領域の前記メモリセルに接続されているパーシャルワード線を選択可能にし、他のワード線の選択を禁止するワード線制御回路と、
前記低消費電力モード中に前記センスアンプを活性化し続けるセンスアンプ制御回路とを備えていることを特徴とする半導体メモリ。
(付記3) 付記2記載の半導体メモリにおいて、
前記ワード線制御回路は、前記低消費電力モード中に前記パーシャルワード線を選択し続けることを特徴とする半導体メモリ。
(付記4) 付記3記載の半導体メモリにおいて、
前記ワード線に昇圧電圧を供給する昇圧回路を備え、
前記昇圧回路は、前記低消費電力モードの開始時に、前記センスアンプがデータをラッチした後、昇圧動作を停止することを特徴とする半導体メモリ。
(付記5) 付記4記載の半導体メモリにおいて、
前記昇圧回路は、前記低消費電力モードから前記通常動作モードに戻るときに、前記パーシャルワード線に前記昇圧電圧を供給するために昇圧動作を再び開始することを特徴とする半導体メモリ。
(付記6) 付記2記載の半導体メモリにおいて、
前記ワード線制御回路は、前記通常動作モードから前記低消費電力モードに移行するときに、前記センスアンプにデータをラッチさせるために前記パーシャルワード線を所定期間選択することを特徴とする半導体メモリ。
(付記7) 付記2記載の半導体メモリにおいて、
前記ワード線制御回路は、前記低消費電力モードから前記通常動作モードに戻るときに、前記センスアンプにラッチされているデータを前記パーシャル領域の前記メモリセルに書き込むために前記パーシャルワード線を所定期間選択することを特徴とする半導体メモリ。
(付記8) 付記1記載の半導体メモリにおいて、
チップイネーブル信号を受けるチップイネーブル端子を備え、
半導体メモリは、前記チップイネーブル信号が活性化されたときに前記通常動作モードに移行し、前記チップイネーブル信号が非活性化されたときに前記低消費電力モードに移行することを特徴とする半導体メモリ。
(付記9) 付記8記載の半導体メモリにおいて、
前記パーシャルワード線は、前記チップイネーブル信号の非活性化に同期して選択され、前記チップイネーブル信号の活性化に同期して非選択されることを特徴とする半導体メモリ。
(付記10) 付記2記載の半導体メモリにおいて、
前記メモリセルをリフレッシュさせるためのリフレッシュ制御信号を周期的に出力するリフレッシュ制御回路を備え、
前記ワード線制御回路は、前記低消費電力モード時に、前記リフレッシュ制御信号に応答して前記ワード線を選択することを禁止するマスク回路を備えていることを特徴とする半導体メモリ。
(付記11) 複数のメモリセルと、
前記メモリセルに接続されているビット線と、
前記ビット線に接続されているセンスアンプと、
前記メモリセルをリフレッシュさせるためのリフレッシュ制御信号を周期的に出力するリフレッシュ制御回路と、
前記メモリセルに対する読み出し動作、書き込み動作およびリフレッシュ動作を実行する動作制御回路と、
前記ビット線に接続されている前記メモリセルの所定数によりそれぞれ構成される複数のパーシャル領域とを備え、
前記各パーシャル領域は、前記ビット線に接続されている前記メモリセルのうち、1つの第1メモリセルと少なくとも1つの第2メモリセルを含み、
前記動作制御回路は、低消費電力モードの開始時に、前記第1メモリセルに保持されているデータを、前記センスアンプで増幅して前記第1および第2メモリセルに書き込むリフレッシュ動作を実行し、その後前記低消費電力モード中に、前記リフレッシュ制御信号に応答して、前記第1および第2メモリセルを同時にリフレッシュすることを特徴とする半導体メモリ。
(付記12) 付記11記載の半導体メモリにおいて、
前記各パーシャル領域において、前記第1メモリセルに接続されている第1ワード線と、前記第2メモリセルに接続されている第2ワード線を備え、
前記動作制御回路は、前記低消費電力モードにおける前記各パーシャル領域の最初のリフレッシュ動作時に、前記第1ワード線の選択を前記第2ワード線の選択より早く開始するワード線制御回路を備えていることを特徴とする半導体メモリ。
(付記13) 付記12記載の半導体メモリにおいて、
前記ワード線制御回路は、前記低消費電力モードにおける前記各パーシャル領域の2回目以降のリフレッシュ動作時に、前記第1および第2ワード線を同時に選択することを特徴とすることを特徴とする半導体メモリ。
(付記14) 付記12記載の半導体メモリにおいて、
前記動作制御回路は、前記低消費電力モードにおける前記各パーシャル領域の最初のリフレッシュ動作時に、前記センスアンプを活性化するセンスアンプ活性化信号を、前記第1ワード線が選択されてから前記第2ワード線が選択されるまでに出力するセンスアンプ制御回路を備えていることを特徴とする半導体メモリ。
(付記15) 付記14記載の半導体メモリにおいて、
前記センスアンプ制御回路は、前記低消費電力モードにおける前記各パーシャル領域の2回目以降のリフレッシュ動作時に、前記センスアンプ活性化信号を前記第1および第2ワード線の選択が開始された後に出力することを特徴とすることを特徴とする半導体メモリ。
(付記16) 付記11記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記低消費電力モードにおける前記各パーシャル領域の最初のリフレッシュ動作時に、前記リフレッシュ制御信号を通常動作モード時と同じ間隔で出力することを特徴とする半導体メモリ。
(付記17) 付記16記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記低消費電力モードにおける前記各パーシャル領域の2回目以降のリフレッシュ動作時に、前記リフレッシュ制御信号を通常動作モード時より長い間隔で出力することを特徴とする半導体メモリ。
(付記18) 付記11記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記低消費電力モードから前記通常動作モードに移行するときに、前記リフレッシュ制御信号を通常動作モード時と同じ間隔で出力することを特徴とする半導体メモリ。
(付記19) 付記18記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記低消費電力モードから前記通常動作モードに移行するときに、前回のリフレッシュ動作から所定時間が経過した前記メモリセルのみにリフレッシュ動作を実行することを特徴とする半導体メモリ。
(付記20) 付記19記載の半導体メモリにおいて、
前記所定時間は、通常動作モード時における1つの前記メモリセルのリフレッシュ間隔であることを特徴とする半導体メモリ。
(付記21) 付記11記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記低消費電力モードから前記通常動作モードに移行するときに、集中リフレッシュ動作を実行するために、前記リフレッシュ制御信号を通常動作モード時より短い間隔で出力することを特徴とする半導体メモリ。
(付記22) 付記21記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記低消費電力モードから前記通常動作モードに移行するときに、前回のリフレッシュ動作から所定時間経過したメモリセルのみにリフレッシュ動作を実行することを特徴とする半導体メモリ。
(付記23) 付記22記載の半導体メモリにおいて、
前記所定時間は、通常動作時における1つの前記メモリセルのリフレッシュ間隔であることを特徴とする半導体メモリ。
(付記24) 複数のメモリセルと、
前記メモリセルに接続されているビット線と、
前記ビット線に接続されているセンスアンプと、
前記メモリセルをリフレッシュさせるためのリフレッシュ制御信号を周期的に出力するリフレッシュ制御回路と、
前記ビット線を第1および第2ビット線に分割するスイッチ回路と、
前記スイッチ回路の前記センスアンプ側に位置する前記第1ビット線に接続されている前記メモリセルで構成されるパーシャル領域と、
前記スイッチ回路を通常動作モード時にオンし、低消費電力モード時にオフするスイッチ制御回路とを備えていることを特徴とする半導体メモリ。
(付記25) 付記24記載の半導体メモリにおいて、
前記メモリセルにそれぞれ接続され、アドレス信号に応じて選択される複数のワード線と、
前記通常動作モード中に、前記アドレス信号に応じて前記ワード線のいずれかを選択し、前記低消費電力モード中に、前記ワード線のうち前記パーシャル領域の前記メモリセルに接続されているパーシャルワード線を選択可能し、他のワード線の選択を禁止するワード線制御回路とを備えていることを特徴とする半導体メモリ。
(付記26) 付記25記載の半導体メモリにおいて、
前記ワード線制御回路は、前記低消費電力モード中に、前記ワード線のうち前記パーシャル領域の前記メモリセルに接続されているワード線を順次選択することを特徴とする半導体メモリ。
(付記27) 付記24記載の半導体メモリにおいて、
前記スイッチ回路は、nMOSトランジスタにより構成されており、
前記nMOSトランジスタのゲートは、通常動作モード時に高レベル電圧を受けてオンし、前記低消費電力モード時に低レベル電圧を受けてオフすることを特徴とする半導体メモリ。
(付記28) 付記25記載の半導体メモリにおいて、
前記高レベル電圧は、電源電圧より高い昇圧電圧であることを特徴とする半導体メモリ。
(付記29) 付記24記載の半導体メモリにおいて、
前記スイッチ回路は、CMOS伝達ゲートにより構成されていることを特徴とする半導体メモリ。
(付記30) 第1メモリセルおよび第2メモリセルと、
前記第1および第2メモリセルにそれぞれ接続されている相補のビット線と、
前記相補のビット線に接続されているセンスアンプと、
前記第1および第2メモリセルをリフレッシュさせるためのリフレッシュ制御信号を周期的に出力するリフレッシュ制御回路と、
前記第1および第2メモリセルに対する読み出し動作、書き込み動作およびリフレッシュ動作を実行する動作制御回路とを備え、
前記動作制御回路は、読み出し動作および書き込み動作を実行する通常動作モード中に、アドレス信号に応じて選択される前記第1および第2メモリセルのいずれかを動作させ、低消費電力モードの開始時に、前記第1メモリセルに保持されているデータを前記センスアンプで増幅して前記第1および第2メモリセルに書き込むリフレッシュ動作を実行し、その後前記リフレッシュ制御信号に応答して、前記第1および第2メモリセルを同時にリフレッシュすることを特徴とする半導体メモリ。
(付記31) 付記30記載の半導体メモリにおいて、
前記第1メモリセルに接続されている第1ワード線と、前記第2メモリセルに接続されている第2ワード線を備え、
前記動作制御回路は、前記低消費電力モードにおける最初のリフレッシュ動作時に、前記第1ワード線の選択を前記第2ワード線の選択より早く開始することを特徴とする半導体メモリ。
(付記32) 付記31記載の半導体メモリにおいて、
前記動作制御回路は、前記低消費電力モードにおける最初のリフレッシュ動作時に、前記第1ワード線の選択期間と前記第2ワード線の選択期間を互いに重複させず、前記センスアンプを前記第1および第2ワード線の選択期間にまたがって動作させることを特徴とする半導体メモリ。
(付記33) 付記31記載の半導体メモリにおいて、
前記動作制御回路は、前記低消費電力モードにおける最初のリフレッシュ動作時に、前記第1ワード線の選択期間と前記第2ワード線の選択期間を互いに重複させ、前記センスアンプを前記第1および第2ワード線の選択期間にまたがって動作させることを特徴とする半導体メモリ。
(付記34) 付記31記載の半導体メモリにおいて、
前記第1および第2ワード線は、互いに隣接していることを特徴とする半導体メモリ。
(付記35) 付記30記載の半導体メモリにおいて、
前記第1メモリセルに接続されている第1ワード線と、前記第2メモリセルに接続されている第2ワード線を備え、
前記動作制御回路は、前記低消費電力モードにおける2回目以降のリフレッシュ動作時に、前記第1および第2ワード線を同時に選択するワード線制御回路を備えていることを特徴とする半導体メモリ。
(付記36) 付記35記載の半導体メモリにおいて、
前記第1および第2ワード線は、互いに隣接していることを特徴とする半導体メモリ。
(付記37) 付記30記載の半導体メモリにおいて、
前記第1および第2メモリセルは、データを電荷として蓄える容量と、前記容量を前記第1および第2ビット線にそれぞれ接続する転送トランジスタとを備えていることを特徴とする半導体メモリ。
(付記38) 付記30記載の半導体メモリにおいて、
前記動作制御回路は、前記通常動作モード中に、前記リフレッシュ制御信号に応答して、前記アドレス信号に応じて選択される前記第1および第2メモリセルのいずれかをリフレッシュし、前記低消費電力モード中に、1回の前記センスアンプの動作に対応して前記第1および第2メモリセルの両方をリフレッシュすることを特徴とする半導体メモリ。
(付記39) 付記30記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記通常動作モード中に、前記リフレッシュ制御信号を第1間隔で出力し、前記低消費電力モードにおける2回目以降のリフレッシュ動作時に、前記リフレッシュ制御信号を前記第1間隔より長い第2間隔で出力することを特徴とする半導体メモリ。
(付記40) 付記30記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記低消費電力モードから前記通常動作モードに移行するときに、前記リフレッシュ制御信号を前記第1間隔より短い第3間隔で出力することを特徴とする半導体メモリ。
(付記41) 付記30記載の半導体メモリにおいて、
第1コマンドおよび第2コマンドを受信するコマンド端子を備え、
前記通常動作モード中に前記コマンド端子で前記第1コマンドを受信したときに、前記低消費電力モードに移行し、前記低消費電力モード中に前記コマンド端子で前記第2コマンドを受信したときに、前記通常動作モードに移行することを特徴とする半導体メモリ。
(付記42) 第1メモリセルおよび複数の第2メモリセルと、
前記第1および第2メモリセルに接続されている相補のビット線と、
前記相補のビット線に接続されているセンスアンプと、
前記第1および第2メモリセルをリフレッシュさせるためのリフレッシュ制御信号を周期的に出力するリフレッシュ制御回路と、
前記第1および第2メモリセルに対する読み出し動作、書き込み動作およびリフレッシュ動作を実行する動作制御回路とを備え、
前記動作制御回路は、読み出し動作および書き込み動作を実行する通常動作モード中に、アドレス信号に応じて選択される前記第1および第2メモリセルのいずれかを動作させ、低消費電力モードの開始時に、前記第1メモリセルに保持されているデータを前記センスアンプで増幅して前記第1および第2メモリセルに書き込むリフレッシュ動作を実行し、その後前記リフレッシュ制御信号に応答して、前記第1および第2メモリセルを同時にリフレッシュすることを特徴とする半導体メモリ。
(付記43) 付記42記載の半導体メモリにおいて、
前記第2メモリセルの少なくとも1つは、前記第1メモリセルが接続されている第1ビット線に接続され、
前記第2メモリセルの残りのうち少なくとも2つは、前記第2ビット線に接続されていることを特徴とする半導体メモリ。
(付記44) 付記42記載の半導体メモリにおいて、
前記第1メモリセルに接続されている第1ワード線と、前記第2メモリセルにそれぞれ接続されている第2ワード線を備え、
前記動作制御回路は、前記低消費電力モードにおける最初のリフレッシュ動作時に、前記第1ワード線の選択を前記第2ワード線の選択より早く開始することを特徴とする半導体メモリ。
(付記45) 付記44記載の半導体メモリにおいて、
前記動作制御回路は、第1ワード線を選択した後、前記第2ワード線を順次選択していくことを特徴とする半導体メモリ。
(付記46) 付記42記載の半導体メモリにおいて、
前記第1メモリセルに接続されている第1ワード線と、前記第2メモリセルにそれぞれ接続されている第2ワード線を備え、
前記動作制御回路は、前記低消費電力モードにおける2回目以降のリフレッシュ動作時に、前記第1および第2ワード線を同時に選択することを特徴とする半導体メモリ。
(付記47) 付記40記載の半導体メモリにおいて、
前記動作制御回路は、前記通常動作モード中に、前記リフレッシュ制御信号に応答して、前記アドレス信号に応じて選択される前記第1および第2メモリセルのいずれかをリフレッシュし、前記低消費電力モード中に、1回の前記センスアンプの動作に対応して前記第1および第2メモリセルの両方をリフレッシュすることを特徴とする半導体メモリ。
(付記48) 付記40記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記通常動作モード中に、前記リフレッシュ制御信号を第1間隔で出力し、前記低消費電力モードにおける2回目以降のリフレッシュ動作時に、前記リフレッシュ制御信号を前記第1間隔より長い第2間隔で出力することを特徴とする半導体メモリ。
(付記49) 付記40記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記低消費電力モードから前記通常動作モードに移行するときに、前記リフレッシュ制御信号を前記第1間隔より短い第3間隔で出力することを特徴とする半導体メモリ。
(付記50) 付記40記載の半導体メモリにおいて、
第1コマンドおよび第2コマンドを受信するコマンド端子を備え、
前記通常動作モード中に前記コマンド端子で前記第1コマンドを受信したときに、前記低消費電力モードに移行し、前記低消費電力モード中に前記コマンド端子で前記第2コマンドを受信したときに、前記通常動作モードに移行することを特徴とする半導体メモリ。
(付記51) 第1メモリセルおよび第2メモリセルと、
前記第1および第2メモリセルにそれぞれ接続されている相補のビット線と、
前記相補のビット線に接続されているセンスアンプとを備え、
前記第1または第2メモリセルに対して読み出し動作および書き込み動作の少なくともいずれかを実行する第1動作モードと、
前記第1メモリセルに保持されているデータを前記センスアンプにラッチし、ラッチしたデータおよびその反転データを前記第1および第2メモリセルにそれぞれ書き込む第2動作モードと、
前記第1メモリセルに保持されている前記データおよび第2メモリセルに保持されている前記反転データを前記センスアンプにラッチし、ラッチしたデータおよびその反転データを前記第1および第2メモリセルにそれぞれ書き込む第3動作モードとを備えていることを特徴とする半導体メモリ。
(付記52) 付記51記載の半導体メモリにおいて、
前記第1動作モードは、通常動作モードであり、
前記第2および第3動作モードは、低消費電力モードに含まれ、
前記通常動作モードから低消費電力モードに移行する際に、第1動作モード、第2動作モードおよび第3モードの順に動作モードが切り替わることを特徴とする半導体メモリ。
付記3の半導体メモリでは、センスアンプがデータをラッチし続ける間、ワード線制御回路は、低消費電力モード中にパーシャルワード線を選択し続ける。このため、ワード線の選択、非選択の制御が簡易になる。すなわち、ワード線の制御回路の規模を小さくできる。
付記4および付記5の半導体メモリでは、低消費電力モードの開始時にセンスアンプがデータをラッチした後、ワード線に昇圧電圧を供給する昇圧回路の動作が停止する。低消費電力モードから通常動作モードに戻るときに、昇圧回路は、昇圧動作を再び開始する。ワード線の選択動作が必要なときのみ昇圧回路を動作させるため、低消費電力モード中の消費電力をさらに削減できる。
付記8の半導体メモリでは、マスク回路により、低消費電力モード時に、リフレッシュ制御信号に応答してワード線を選択することが禁止されるため、半導体メモリの誤動作が防止される。
付記9の半導体メモリでは、半導体メモリを動作させるチップイネーブル信号に応じて、動作モードを通常動作モードまたは低消費電力モードに移行する。このため、簡易な制御で半導体メモリの動作モードを移行できる。この結果、半導体メモリを搭載するシステムの制御回路を簡易に構成できる。
付記13、付記35および付記46の半導体メモリでは、動作制御回路は、低消費電力モードにおける各パーシャル領域の2回目以降のリフレッシュ動作時に、第1および第2ワード線を同時に選択する。このため、動作制御回路を簡易に構成できる。
付記17および付記39の半導体メモリでは、リフレッシュ制御回路は、低消費電力モードにおける2回目以降のリフレッシュ動作時に、リフレッシュ制御信号を通常動作モード時より長い間隔で出力する。このため、低消費電力モード中のリフレッシュ頻度が減り、消費電力を削減できる。
付記19および付記22の半導体メモリでは、リフレッシュ制御回路は、低消費電力モードから通常動作モードに移行するときに、前回のリフレッシュ動作から所定時間が経過したメモリセルのみにリフレッシュ動作を実行する。必要なメモリセルのみにリフレッシュ動作を実行することで、低消費電力モードから通常動作モードに迅速に移行できる。通常動作モードに早く復帰できるため、半導体メモリが搭載されるシステムの動作効率が向上する。
付記21および付記40の半導体メモリでは、リフレッシュ制御回路は、低消費電力モードから通常動作モードに移行するときに、リフレッシュ制御信号を通常動作モード時より短い間隔で出力する。このため、低消費電力モードから早く復帰でき、半導体メモリが搭載されるシステムの動作効率が向上する。
付記34および付記36の半導体メモリでは、第1および第2ワード線は、互いに隣接している。第1および第2ワード線を選択するデコーダ等の回路レイアウトは簡易になる。
付記41の半導体メモリでは、コマンド端子に供給されるコマンドに応じて、動作モードを通常動作モードまたは低消費電力モードに移行する。このため、簡易な制御で半導体メモリの動作モードを移行できる。この結果、半導体メモリを搭載するシステムの制御回路を簡易に構成できる。
付記45の半導体メモリでは、動作制御回路は、第1ワード線を選択した後、第2ワード線を順次選択していく。このため、ワード線を選択するために動作する制御回路の消費電流を分散させることができる。この結果、ワード線の選択に伴い発生する電源ノイズ等を低減できる。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。