KR100666024B1 - 반도체 메모리 - Google Patents

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KR100666024B1
KR100666024B1 KR1020057006742A KR20057006742A KR100666024B1 KR 100666024 B1 KR100666024 B1 KR 100666024B1 KR 1020057006742 A KR1020057006742 A KR 1020057006742A KR 20057006742 A KR20057006742 A KR 20057006742A KR 100666024 B1 KR100666024 B1 KR 100666024B1
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야수로우 마쯔자키
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Abstract

복수의 플래그는 복수의 휘발성의 메모리 셀에 의해 구성되는 메모리 셀 그룹에 대응하고 각각 형성되어 있다. 각 플래그는 메모리 셀이 제2 기억 모드로 데이터를 기억하고 있는 것을 셋트 상태로서 나타낸다. 메모리 셀마다 데이터를 유지하는 제1 기억 모드로부터 각 메모리 셀 그룹의 메모리 셀에 동일한 데이터를 유지하는 제2 기억 모드로 전환하는 전환 동작에 있어서, 각 플래그는 대응하는 메모리 셀 그룹의 최초의 액세스에 따라서 리셋된다. 이 때문에, 각 메모리 셀 그룹마다, 최초의 액세스만 제2 기억 모드로 액세스된다. 상기 전환 동작에 있어서, 플래그에 따른 모드로 메모리 셀을 액세스함으로써, 반도체 메모리를 관리하는 시스템은 전환 동작 동안에도 메모리 셀에 자유롭게 액세스할 수 있다. 이 결과, 실질적인 전환 시간을 없앨 수 있다.

Description

반도체 메모리{SEMICONDUCTOR MEMORY}
본 발명은 메모리 셀에 기록된 데이터를 유지하기 위해 리프레시 동작이 필요한 반도체 메모리에 관한 것이다.
휴대전화 등의 휴대단말에 필요한 메모리 용량은 해마다 증가하고 있다. 그 중, 다이내믹 RAM(이하, DRAM이라 부름)이, 종래의 스태틱 RAM(이하, SRAM이라 함) 대신에, 휴대단말의 워크 메모리로서 사용되어 오고 있다. DRAM은 메모리 셀을 구성하는 소자수가 SRAM에 비해서 적기 때문에, 칩 사이즈를 작게 할 수 있어, 칩 비용을 SRAM보다 낮게 할 수 있다.
한편, 휴대 단말에 실장되는 반도체 메모리는 배터리를 장시간 사용 가능하게 하기 위해 저소비 전력일 것이 요구되고 있다. DRAM은 SRAM과 달리, 메모리 셀에 기록된 데이터를 유지하기 위해서 정기적으로 리프레시 동작이 필요하다. 이 때문에, DRAM을 휴대 단말의 워크 메모리로서 사용하는 경우, 휴대 단말을 사용하지 않는 상태라도 데이터를 유지해 두는 것만으로 전력이 소비되어, 배터리가 소모되어 버린다.
DRAM의 스탠바이시(저소비 전력 모드일 때)의 소비 전력을 줄이기 위해서, 파셜(partial) 리프레시 기술 및 트윈(twin) 셀 기술이 개발되어 있다. 파셜 리프 레시 기술은 일본 특허 공개 2000-298982호 공보에 개시되어 있다. 트윈 셀 기술은 일본 특허 공개2001-143463호 공보에 개시되어 있다.
파셜 리프레시 기술에서는, 스탠바이 상태에 있어서 데이터를 유지하는 메모리 셀을 한정함으로써, 리프레시하는 메모리 셀의 수를 줄이고 있다. 리프레시하는 메모리 셀을 줄임으로써 리프레시 횟수가 감소하기 때문에, 스탠바이일 때의 소비 전력을 삭감할 수 있다.
트윈 셀 기술에서는, 상보의 비트선에 각각 접속된 2개의 메모리 셀(메모리 셀의 쌍)에 상보의 데이터를 기억시키기 때문에, 메모리 셀의 쌍에 유지되는 전하는 2배가 된다. 2개의 메모리 셀에서 "H" 데이터와 "L" 데이터를 각각 유지하기 때문에, 리프레시 간격은 "H" 데이터 및 "L" 데이터 중 데이터 유지 시간이 긴 쪽에서 결정된다. 즉, 최악의 데이터 유지 시간은 하나의 메모리 셀의 특성이 아니라 2개의 메모리 셀의 특성의 합이 된다. 이에 대하여, 싱글 메모리 셀에서는, 리프레시 간격은 "H" 데이터 및 "L" 데이터 중 데이터 유지 시간이 짧은 쪽에서 결정된다. 이와 같이, 트윈 셀 기술에서는, 2개의 메모리 셀로 데이터를 유지하기 때문에, 한 쪽의 메모리 셀에 미소한 누설 경로가 있더라도, 다른 쪽의 메모리 셀로 보충할 수 있다.
이하, 본 발명에 관련된 선행 기술 문헌을 열거한다.
특허문헌 1 : 일본 특허 공개 2000-298982호 공보
툭허문허 2 : 일본 특허 공개 2001-143463호 공보
본 발명의 목적은 휘발성의 메모리 셀을 갖는 반도체 메모리에 있어서, 데이터를 유지하기 위한 소비 전력을 삭감하는 데에 있다.
본 발명의 다른 목적은, 데이터를 유지하기 위한 동작 모드로부터 데이터를 액세스하기 위한 모드로 고속으로 전환하는 데에 있다.
본 발명의 반도체 메모리의 한 형태에서는, 복수의 메모리 셀 그룹이, 소정수의 워드선에 각각 접속되는 복수의 휘발성의 메모리 셀에 의해 구성되어 있다. 제어 회로는 메모리 셀마다 데이터를 유지하는 제1 기억 모드의 동작 및 각 메모리 셀 그룹의 메모리 셀에 동일한 데이터를 유지하는 제2 기억 모드의 동작을 실행한다. 제2 기억 모드는 소위 파셜 기술과 트윈 셀 기술을 융합한 모드이며, 제1 기억 모드로 유지되어 있는 일부의 데이터가, 복수의 메모리 셀에서 유지된다. 이 때문에, 제2 기억 모드에서의 메모리 셀의 데이터 유지 시간은 제1 기억 모드에 비해 길어진다. 이 결과, 메모리 셀의 리프레시 빈도를 대폭 줄일 수 있어, 소비 전력을 삭감할 수 있다.
메모리 셀 그룹에 대응하여 각각 형성되어 있는 복수의 플래그는 메모리 셀이 제2 기억 모드로 데이터를 기억하고 있는 것을 셋트 상태로서 나타낸다. 모든 메모리 셀을 제2 기억 모드의 상태에서 제1 기억 모드의 상태로 전환하는 전환 동작에 있어서, 플래그 리셋 회로는 각 플래그를, 대응하는 메모리 셀 그룹의 최초의 액세스에 따라서 리셋한다. 이 때문에, 각 메모리 셀 그룹마다, 최초의 액세스는 반드시 제2 기억 모드로 실행된다.
제2 기억 모드는 복수의 메모리 셀로 데이터를 기억하여 리프레시 간격을 늘리고 있기 때문에, 메모리 셀당 기억량(예컨대, 전하량)은 제1 기억 모드에 비해서 작아지고 있을 가능성이 있다. 이 때문에, 전환 동작에 있어서 최초의 액세스가 제1 기억 모드로 실행되면 데이터가 소실될 우려가 있다. 최초의 액세스를 제2 기억 모드로 실행함으로써, 액세스되는 메모리 셀의 데이터가 소실되는 것을 방지할 수 있다.
플래그는 제2 기억 모드에서의 액세스 단위인 메모리 셀 그룹마다 형성된다. 이 때문에, 액세스되는 메모리 셀마다 그 메모리 셀이 어떤 기억 모드로 데이터를 유지하고 있는지를 판정할 수 있다. 바꾸어 말하면, 전환 동작중에, 제2 기억 모드로 데이터를 유지하는 메모리 셀과 제1 기억 모드로 데이터를 유지하는 메모리 셀을 혼재시킬 수 있다. 상기 전환 동작에 있어서, 플래그에 따른 모드로 메모리 셀을 액세스함으로써, 반도체 메모리를 관리하는 시스템은 전환 동작 동안에도 메모리 셀을 자유롭게 액세스할 수 있다. 이 결과, 실질적인 전환 시간을 없앨 수 있다.
본 발명의 반도체 메모리의 다른 한 형태에서 플래그 셋트 회로는, 상기 전환 동작 전에, 모든 플래그를 셋트한다. 이 때문에, 모든 메모리 셀 그룹의 메모리 셀을 제2 기억 모드에서 제1 기억 모드로 확실하게 이행할 수 있다.
본 발명의 반도체 메모리의 다른 한 형태에서, 플래그 검출 회로는 메모리 셀의 액세스시에, 대응하는 플래그가 셋트되어 있는지의 여부를 검출한다. 제어 회로는 플래그 검출 회로의 검출 결과에 따라서 제1 기억 모드의 동작 또는 제2 기억 모드의 동작을 실행한다. 플래그 검출 회로에 의해 플래그의 상태를 검출함으로써, 제어 회로의 동작을 간이하게 할 수 있어, 회로 구성을 간이하게 할 수 있다.
본 발명의 반도체 메모리의 다른 한 형태에서, 제어 회로는 최초의 액세스가 기록 동작일 때에, 선택된 메모리 셀 그룹의 모든 메모리 셀로부터 데이터를 독출하여, 독출한 데이터를 이들 메모리 셀에 재기록한다. 즉, 제2 기억 모드로 유지되어 있는 데이터는 다시 제2 기억 모드로 복수의 메모리 셀에 재기록된다. 데이터의 재기록에 의해, 각 메모리 셀에는 데이터가 강하게 기록된다. 이 후, 기록이 지시된 메모리 셀에 데이터가 기록된다. 즉, 데이터는 제1 기억 모드로 지시된 메모리 셀에 기록된다. 메모리 셀 그룹 내의 기록이 지시되지 않는 메모리 셀은 원래의 데이터를 유지한다. 이 때문에, 제2 기억 모드로 데이터를 유지하고 있는 메모리 셀의 하나에 대하여 기록의 지시가 있는 경우에도 원래의 데이터를 파괴하지 않고, 새로운 기록 데이터를 소정의 메모리 셀에 유지할 수 있다. 그 후, 리프레시는 제1 기억 모드의 리프레시 간격으로 실행되기 때문에, 어떤 메모리 셀도 다음 액세스가 제1 기억 모드로 실행되더라도 데이터의 독출이 가능하게 된다. 이 결과, 시스템은 상기 전환 동작 중에도 기다리지 않고 기록 동작을 실행할 수 있다.
본 발명의 반도체 메모리의 다른 한 형태에서, 센스 앰프는 비트선을 통해 메모리 셀에 접속되어 있다. 제어 회로는 메모리 셀에 대한 데이터의 독출, 재기록 및 기록 중에, 센스 앰프를 계속해서 활성화한다. 이 때문에, 센스 앰프의 활성화의 빈도를 내릴 수 있어, 상기 기록 동작 시간을 단축할 수 있다.
본 발명의 반도체 메모리의 다른 한 형태에서, 워드 제어 회로는 상기 기록 동작에 있어서, 센스 앰프의 활성화 중에, 메모리 셀 그룹에 있어서의 기록이 지시된 메모리 셀을 제외한 메모리 셀에 접속된 워드선을 비선택으로 한다. 기록 데이터는 비선택된 워드선에 접속된 메모리 셀에 전달되지 않는다. 이 때문에, 센스 앰프를 활성화하면서, 제2 기억 모드로 데이터를 재기록하는 동작과, 제1 기억 모드로 데이터를 기록하는 동작을 간이한 제어로 실행할 수 있다.
본 발명의 반도체 메모리의 다른 한 형태에서, 제어 회로는 최초의 액세스가 독출 동작일 때에, 메모리 셀 그룹의 모든 메모리 셀로부터 데이터를 독출하여, 독출한 데이터를 반도체 메모리의 외부로 출력하는 동시에, 독출한 데이터를 메모리 셀에 재기록한다. 즉, 제2 기억 모드로 유지되고 있는 데이터는 다시 제2 기억 모드로 복수의 메모리 셀에 재기록된다. 이 때문에, 시스템은 상기 전환 동작 중에도 기다리지 않고 독출 동작을 실행할 수 있다.
본 발명의 반도체 메모리의 다른 한 형태에서, 제어 회로는 최초의 액세스가 리프레시 동작일 때에, 선택된 메모리 셀 그룹의 모든 메모리 셀로부터 데이터를 독출하여, 독출한 데이터를 메모리 셀에 재기록한다. 즉, 제2 기억 모드로 유지되어 있는 데이터는 다시 제2 기억 모드로 복수의 메모리 셀에 재기록된다. 최초의 액세스에 의해 플래그가 리셋되기 때문에, 메모리 셀 그룹 내의 각 메모리 셀은 그 후 제1 기억 모드로 동작한다. 데이터의 재기록하는 리프레시 동작에 의해, 리프레시 액세스된 각 메모리 셀에는 데이터가 강하게 기록되고, 그 후의 리프레시는 제1 기억 모드의 리프레시 간격으로 실행된다. 이 때문에, 그 후, 각 메모리 셀이 제1 기억 모드로 액세스되는 경우에도, 데이터를 확실하게 독출 또는 리프레시할 수 있다.
본 발명의 반도체 메모리의 다른 한 형태에서는, 반도체 메모리는 외부로부터 공급되는 액세스 커맨드 및 내부에서 발생하는 리프레시 커맨드에 따라서 동작하는 통상 동작 모드와, 리프레시 커맨드에만 따라서 동작하는 데이터 유지 모드를 갖고 있다. 데이터는 통상 동작 모드 중에 제1 기억 모드로 기억되고, 데이터 유지 모드 중에 제2 기억 모드로 기억된다. 본 발명의 적용에 의해, 시스템은 데이터 유지 모드에서 통상 동작 모드로 전환한 후, 제1 기억 모드의 메모리 셀과 제2 기억 모드의 메모리 셀이 혼재할 때에도 곧바로 반도체 메모리를 액세스할 수 있다. 즉, 시스템을 고속으로 동작시킬 수 있다.
본 발명의 반도체 메모리의 다른 한 형태에서, 메모리 셀 그룹의 메모리 셀은 제2 기억 모드 중에 유지하는 데이터를 기억하는 파셜 메모리 셀을 포함한다. 제어 회로는 통상 동작 모드에서 데이터 유지 모드로 이행된 후, 모든 메모리 셀 그룹이 제2 기억 모드 상태가 될 때까지, 리프레시 커맨드마다, 파셜 메모리 셀에 기억되어 있는 데이터를 독출하여, 독출한 데이터를 메모리 셀 그룹의 모든 메모리 셀에 기록하는 공유 리프레시 동작을 실행한다. 공유 리프레시 동작에 의해, 파셜 메모리 셀에 제1 기억 모드로 기억되어 있는 데이터를, 메모리 셀 그룹의 각 메모리 셀에 제2 기억 모드로 기억시킬 수 있다. 리프레시 동작마다, 제1 기억 모드의 메모리 셀을 제2 기억 모드로 변환함으로써, 통상 동작 모드에서 데이터 유지 모드로 효율적으로 전환할 수 있다.
본 발명의 반도체 메모리의 다른 한 형태에서, 제1 기억 모드에서는 1 라인의 워드선에 접속된 하나의 메모리 셀이 1 비트의 정보를 유지한다. 제2 기억 모드에서, 메모리 셀 그룹의 모든 메모리 셀이 1 비트의 정보를 유지한다. 이 때문에, 워드선을 1 라인 또는 복수 라인 선택함으로써, 메모리 셀을 제1 기억 모드 또는 제2 기억 모드로 용이하게 액세스할 수 있다.
도 1은 본 발명의 반도체 메모리의 제1 실시 형태를 도시하는 블럭도이다.
도 2는 도 1에 도시한 동작 모드 제어 회로를 상세히 도시하는 블록도이다.
도 3은 도 2에 도시한 동작 모드 제어 회로의 동작을 도시하는 타이밍도이다.
도 4는 도 1에 도시한 리프레시 타이머를 상세히 도시하는 블럭도이다.
도 5는 제1 실시 형태에 있어서의 리프레시 타이머 및 리프레시 커맨드 발생 회로의 동작을 도시하는 타이밍도이다.
도 6은 도 1에 도시한 리프레시 어드레스 카운터를 상세히 도시하는 블럭도이다.
도 7은 도 6에 도시한 리프레시 어드레스 카운터의 리셋 회로의 동작을 도시하는 타이밍도이다.
도 8은 도 6에 도시한 리프레시 어드레스 카운터의 동작을 도시하는 설명도이다.
도 9는 도 1에 도시한 메모리 코어의 주요부를 상세히 도시하는 블록도이다.
도 10은 도 9에 도시한 1/4 워드 디코더를 상세히 도시하는 회로도이다.
도 11은 도 9에 도시한 센스 앰프 및 프리차지 회로를 상세히 도시하는 회로 도이다.
도 12는 도 1에 도시한 센스 앰프 제어 회로 및 프리차지 제어 회로의 동작을 도시하는 타이밍도이다.
도 13은 도 1에 도시한 플래그 회로, 플래그 검출 회로의 상세 및 워드 디코더의 주요부를 도시하는 회로도이다.
도 14는 파셜 리프레시 후의 통상 동작 모드에 있어서의 플래그 회로 및 플래그 검출 회로의 동작을 도시하는 타이밍도이다.
도 15는 파셜 리프레시 후의 통상 동작 모드에 있어서의 플래그 회로 및 플래그 검출 회로의 다른 동작을 도시하는 타이밍도이다.
도 16은 파셜 리프레시 후의 통상 동작 모드에 있어서의 플래그 회로 및 플래그 검출 회로의 다른 동작을 도시하는 타이밍도이다.
도 17은 파셜 리프레시 후의 통상 동작 모드에 있어서의 플래그 회로 및 플래그 검출 회로의 다른 동작을 도시하는 타이밍도이다.
도 18은 도 1에 도시한 플래그 리셋 회로를 상세히 도시하는 회로도이다.
도 19는 도 18에 도시한 플래그 리셋 회로의 동작을 도시하는 타이밍도이다.
도 20은 제1 실시 형태에 있어서의 통상 동작 모드 중의 동작을 도시하는 타이밍도이다.
도 21은 제1 실시 형태에 있어서의 공유 리프레시 모드 중의 동작을 도시하는 타이밍도이다.
도 22는 제1 실시 형태에 있어서의 파셜 리프레시 모드 중의 동작을 도시하 는 타이밍도이다.
도 23은 제1 실시 형태에 있어서, 통상 동작 모드에서 다시 저소비 전력 모드로 이행하는 경우의 동작을 도시하는 타이밍도이다.
도 24는 통상 동작 모드로 복귀한 후, 리프레시 요구가 순차 발생하는 예를 도시하는 타이밍도이다.
도 25는 통상 동작 모드로 복귀한 후, 최초의 리프레시 요구 전에 독출 커맨드가 공급되는 예를 도시하는 타이밍도이다.
도 26은 통상 동작 모드로 복귀한 후, 최초의 리프레시 요구 전에 기록 커맨드가 공급되는 예를 도시하는 타이밍도이다.
도 27은 외부 커맨드 사이클 시간(EXTC) 및 내부 독출 사이클 시간(IRD)의 관계를 도시하는 설명도이다.
도 28은 외부 커맨드 사이클 시간(EXTC) 및 내부 기록 사이클 시간(IWR1)의 관계를 도시하는 설명도이다.
도 29는 외부 커맨드 사이클 시간(EXTC) 및 내부 기록 사이클 시간(IWR2)의 관계를 도시하는 설명도이다.
도 30은 제1 실시 형태의 의사 SRAM의 동작을 도시하는 타이밍도이다.
도 31은 본 발명의 반도체 메모리의 제2 실시 형태를 도시하는 블럭도이다.
도 32는 도 31에 도시한 리프레시 타이머를 상세히 도시하는 블럭도이다.
도 33은 제2 실시 형태에 있어서의 리프레시 타이머 및 리프레시 커맨드 발생 회로의 동작을 도시하는 타이밍도이다.
도 34는 도 31에 도시한 리프레시 어드레스 카운터를 상세히 도시하는 블럭도이다.
도 35는 도 34에 도시한 리프레시 어드레스 카운터의 동작을 도시하는 설명도이다.
도 36은 도 31에 도시한 메모리 코어의 주요부를 상세히 도시하는 블럭도이다.
도 37은 도 36에 도시한 1/4 워드 디코더를 상세히 도시하는 회로도이다.
도 38은 도 31에 도시한 센스 앰프 제어 회로 및 프리차지 제어 회로의 동작을 도시하는 타이밍도이다.
도 39는 도 31에 도시한 플래그 회로, 플래그 검출 회로의 상세 및 워드 디코더의 주요부를 도시하는 회로도이다.
도 40은 도 31에 도시한 플래그 리셋 회로를 상세히 도시하는 회로도이다.
도 41은 제2 실시 형태에 있어서의 통상 동작 모드 중의 동작을 도시하는 타이밍도이다.
도 42는 제2 실시 형태에 있어서의 공유 리프레시 모드 중의 동작을 도시하는 타이밍도이다.
도 43은 제2 실시 형태에 있어서의 파셜 리프레시 모드 중의 동작을 도시하는 타이밍도이다.
이하, 본 발명의 실시 형태를 도면을 이용하여 설명한다. 도면에서, 굵은 선 으로 나타낸 신호선은 복수 라인으로 구성되어 있는 것을 나타내고 있다. 굵은 신호선이 접속되어 있는 블록은 복수의 회로로 구성되어 있다. 말미에 "Z"이 붙는 신호는 정논리를 나타내고 있다. 머리에 "/"이 붙는 신호 및 말미에 "X"이 붙는 신호는 부논리를 나타내고 있다. 도면 중의 이중 동그라미는 외부 단자를 나타내고 있다. 신호가 전달되는 신호선에는 신호명과 동일한 부호를 사용한다. 이후의 설명에서, "클록 신호 CLK"를 "CLK 신호", "칩 인에이블 신호 CE"를 "CE 신호"와 같이, 신호명을 생략하여 나타내는 경우가 있다.
도 1은 본 발명의 반도체 메모리의 제1 실시 형태를 나타내고 있다. 이 반도체 메모리는 CMOS 기술을 사용하여, DRAM의 메모리 셀을 지니고 SRAM의 인터페이스를 갖는 의사 SRAM으로서 형성되어 있다. 의사 SRAM은 외부로부터 리프레시 커맨드를 받는 일없이, 칩 내부에서 정기적으로 리프레시 동작을 실행하여, 메모리 셀에 기록된 데이터를 유지한다. 이 의사 SRAM은 예컨대, 휴대전화에 탑재되는 워크 메모리에 사용된다.
의사 SRAM은 커맨드 디코더(10), 동작 모드 제어 회로(12), 리프레시 타이머(14), 리프레시 커맨드 발생 회로(16), 리프레시 어드레스 카운터(18), 어드레스 버퍼(20), 데이터 입출력 버퍼(22), 멀티플렉서(24), 플래그 리셋 회로(26), 플래그 검출 회로(28), 플래그 회로(30)(플래그 셋트 회로), 코어 제어 회로(32) 및 메모리 코어(34)를 갖고 있다. 동작 모드 제어 회로(12) 및 코어 제어 회로(32)는 후술하는 제1 및 제2 기억 모드의 동작을 실행하는 제어 회로로서 동작한다.
커맨드 디코더(10)는 외부 단자를 통해 커맨드 신호(칩 인에이블 신호(CE), 기록 인에이블 신호 /WE 및 출력 인에이블 신호 /OE)를 받고, 받은 커맨드를 해독하여, 독출 제어 신호(RDZ) 또는 기록 제어 신호(WRZ)를 출력한다. 또한, 커맨드 디코더(10)는 CE 신호의 하강 엣지에 동기하여 파셜 모드 기동 신호(PREFS)(펄스 신호)를 출력하고, CE 신호의 상승 엣지에 동기하여 파셜 모드 해제 신호(PREFR)(펄스 신호)를 출력한다.
동작 모드 제어 회로(12)는 파셜 모드 기동 신호(PREFS), 파셜 모드 해제 신호(PREFR) 및 리프레시 제어 신호(REFZ)에 따라 모드 신호(MODE1, MODE2, MODE3)를 출력한다. 리프레시 타이머(14)는 모드 신호(MODE1-3)에 따른 발진 주기를 갖는 리프레시 요구 신호(TREF)를 출력한다.
리프레시 커맨드 발생 회로(16)는 리프레시 요구 신호(TREF)를, 독출 제어 신호(RDZ) 또는 기록 제어 신호(WRZ)보다 빠르게 받았을 때에, 리프레시 요구 신호(TREF)에 동기하여 리프레시 제어 신호(REFZ)를 출력한다. 리프레시 커맨드 발생 회로(16)는 리프레시 요구 신호(TREF)를, 독출 제어 신호(RDZ) 또는 기록 제어 신호(WRZ)보다 느리게 받았을 때에, RDZ 신호에 응답하는 독출 동작 또는 WRZ 신호에 응답하는 기록 동작의 후에, 리프레시 제어 신호(REFZ)를 출력한다. 즉, 리프레시 커맨드 발생 회로(16)는 독출 동작, 기록 동작과 리프레시 동작의 우선순위를 결정하는 중재(arbiter) 회로로서 동작한다.
리프레시 어드레스 카운터(18)는 리프레시 제어 신호(REFZ)에 동기하여 리프레시 어드레스 신호(REFAD)(R5-0)를 갱신한다. 리프레시 어드레스 신호(REFAD)의 갱신 사양은 모드 신호(MODE2-3)에 따라 변경된다. 리프레시 어드레스 신호(REFAD) 의 비트수는 메모리 코어(34)에 형성되어 있는 워드선(WL)의 개수(이 예에서는 64 라인)에 대응하고 있다. 이 때문에, 리프레시 어드레스 신호(REFAD)의 비트수는 6비트에 한정되지 않고, 메모리 코어(34)에 형성되는 워드선(WL)의 개수에 따라서 설정된다.
어드레스 버퍼(20)는 어드레스 단자를 통해 어드레스 신호(AD)를 수신하여, 수신한 신호를 로우 어드레스 신호(RAD)(상위 어드레스) 및 칼럼 어드레스 신호(CAD)(하위 어드레스)로서 출력한다. 즉, 이 의사 SRAM은 상위 어드레스와 하위 어드레스를 동시에 수신하는 어드레스 비다중식의 메모리이다.
데이터 입출력 버퍼(22)는 독출 데이터를 공통 데이터 버스(CDB)를 통해 수신하여, 수신한 데이터를 데이터 단자(DQ)에 출력하고, 기록 데이터를 데이터 단자(DQ)를 통해 수신하여, 수신한 데이터를 공통 데이터 버스(CDB)에 출력한다. 데이터 단자(DQ)의 비트수는 예컨대 16 비트이다.
멀티플렉서(24)는 리프레시 제어 신호(REFZ)가 하이 레벨일 때, 리프레시 어드레스 신호(REFAD)를 로우(row) 어드레스 신호(RAD2)로서 출력하고, 리프레시 제어 신호(REFZ)가 로우(low) 레벨일 때, 로우(row) 어드레스 신호(RAD)를 로우(row) 어드레스 신호(RAD2)로서 출력한다.
플래그 리셋 회로(26)는 플래그 검출 신호(FDTC)를 수신했을 때에, 로우 어드레스 신호(RAD2)의 최하위 비트(X0)에 따라 플래그 리셋 신호(FRAX 또는 FRBX)를 출력한다. 플래그 검출 회로(28)는 유지하고 있는 1쌍의 플래그의 값을, 디코드 신호(XDX)에 동기하여 플래그 출력 신호(S1AX, S1BX)로서 각각 출력한다. 플래그 검 출 회로(28)는 파셜 모드 해제 신호(PREFR)의 펄스에 동기하여 플래그를 셋트하고, 플래그 리셋 신호(FRAX, FRBX)의 펄스에 각각 동기하여 플래그를 리셋한다. 플래그 회로(30)는 플래그 출력 신호(S1AX, S1BX)를 받았을 때에, 플래그 검출 신호(FDTC)를 출력한다.
코어 제어 회로(32)는 레지스터(36), 타이밍 제어 회로(38), 센스 앰프 제어 회로(40) 및 프리차지 제어 회로(42)를 갖고 있다. 레지스터(36)는 리프레시 커맨드 발생 회로(16)가 리프레시 제어 신호(REFZ)를 독출 제어 신호(RDZ) 또는 기록 제어 신호(WRZ)보다 우선하여 출력할 때에, 독출 제어 신호(RDZ) 또는 기록 제어 신호(WRZ)를 일시 유지한다. 타이밍 제어 회로(38)는 RDZ 신호, WRZ 신호 및 REFZ 신호 중 어느 것을 받았을 때, 로우(row) 활성화 신호(RASZ)를 출력한다. 센스 앰프 제어 회로(40)는 RASZ 신호에 동기하여 센스 앰프(SA)를 활성화하기 위한 센스 앰프 활성화 신호(PSA, NSA)를 출력한다. 프리차지 제어 회로는 RASZ 신호에 동기하여, 메모리 코어(34)가 동작하지 않을 때에 프리차지 신호(PREZ)를 출력한다. 센스 앰프 제어 회로(40) 및 프리차지 제어 회로(42)의 동작 타이밍은 모드 신호(MODE2) 및 리프레시 어드레스 신호(REFAD)의 최하위 비트(X0)의 값에 따라 변경된다.
메모리 코어(34)는 센스 앰프(SA), 프리차지 회로(PRE), 메모리 셀 어레이(ALY), 워드 디코더(WDEC), 칼럼 디코더(CDEC), 센스 버퍼(SB) 및 기록 앰프(WA)를 갖고 있다. 센스 앰프(SA)는 센스 앰프 활성화 신호(PSA, NSA)에 따라 동작한다. 프리차지 회로(PRE)는 프리차지 신호(PREZ)에 따라 동작한다. 메모리 셀 어레이 (ALY)는 복수의 휘발성 메모리 셀(MC)(다이내믹 메모리 셀 ; 이하 C00, C10 등이라고 부름)과, 메모리 셀(MC)에 접속된 복수의 워드선(WL) 및 복수의 비트선(BL)을 갖고 있다. 메모리 셀(MC)은 일반적인 DRAM의 메모리 셀과 동일하며, 데이터를 전하로서 유지하기 위한 커패시터와, 이 커패시터와 비트선(BL) 사이에 배치된 전송 트랜지스터를 갖고 있다. 전송 트랜지스터의 게이트는 워드선(WL)에 접속되어 있다.
워드 디코더(WDEC)는 로우 어드레스 신호(RAD2), 모드 신호(MODE3) 및 플래그 검출 신호(FDTC)에 따라 워드선(WL) 중 1 라인 또는 2 라인을 선택하여, 선택한 워드선(WL)을 소정의 고전압까지 상승시킨다. 워드 디코더(WDEC)는 워드선(WL)의 선택에 동기하여, 그 워드선(WL)에 대응하는 디코드 신호(XDX)를 출력한다.
칼럼 디코더(CDEC)는 칼럼 어드레스 신호(CAD)에 따라, 비트선(BL)과 데이터 버스(DB)를 각각 접속하는 칼럼 스위치(후술하는 도 4의 CSW)를 온으로 하는 칼럼선 신호(후술하는 도 4의 CLZ)를 출력한다. 센스 버퍼(SB)는 데이터 버스(DB) 상의 독출 데이터의 신호량을 증폭하여, 공통 데이터 버스(CDB)에 출력한다. 기록 앰프(WA)는 공통 데이터 버스(CDB) 상의 기록 데이터의 신호량을 증폭하여, 데이터 버스(DB)에 출력한다.
도 2는 도 1에 도시하는 동작 모드 제어 회로(12)를 상세히 나타내고 있다.
동작 모드제어 회로(12)는 카운터(12a) 및 모드 신호 생성 회로(12b)를 갖고 있다. 카운터(12a)는 리프레시 제어 신호(REFZ)의 상승 엣지에 동기하여 카운트 동작하여, 64회째의 카운트시에 카운터 신호(CNT64)를 출력한다. 카운터(12a)는 리셋 신호(RESET)를 받아 리셋된다. 리셋 신호(RESET)는 모드 신호(MODE1) 또는 모드 신호(MODE3)가 하이 레벨일 때에 출력된다.
한편, 카운트 횟수 "64"는 메모리 코어(34)에 형성되어 있는 워드선(WL)의 개수에 대응하고 있다. 본 실시 형태에서는, 설명을 알기 쉽게 하기 위해서, 워드선(WL)을 64 라인으로 하고 있지만, 실제로 워드선(WL)은 예컨대, 2048 라인 형성되어 있다. 이 때, 카운터(48a)는 2048회째의 카운트시에 카운터 신호를 각각 출력한다.
모드 신호 생성 회로(12b)는 파셜 모드 기동 신호(PREFS), 파셜 모드 해제 신호(PREFR) 및 카운터 신호(CNT64)에 따라서 모드 신호(MODE1-3)를 출력한다.
도 3은 도 2에 도시한 동작 모드 제어 회로(12)의 동작을 나타내고 있다.
이 실시 형태의 의사 SRAM은, CE 신호가 하이 레벨인 동안 통상 동작 모드 상태에 있고, CE 신호가 로우 레벨인 동안 데이터 유지 모드(저소비 전력 모드) 상태에 있다. 그리고, 데이터 유지 모드의 시작시에 공유 리프레시가 실행되고(공유 리프레시 모드), 공유 리프레시 후에 파셜 리프레시가 실행된다(파셜 리프레시 모드).
통상 동작 모드 동안의 리프레시 동작은 센스 앰프(SA)의 동작에 대응하여, 비트선(BL)마다 하나의 메모리 셀(MC)에 대하여 실행된다(싱글 셀 동작). 데이터 유지 모드 동안의 리프레시 동작은 센스 앰프(SA)의 동작에 대응하여, 비트선(BL)마다 2개의 메모리 셀(MC)에 대하여 실행된다(트윈 셀 동작). 바꾸어 말하면, 통상 동작 모드에서는, 1회의 리프레시 동작에 1 라인의 워드선(WL)이 선택되고, 데이터 유지 모드에서는, 1회의 리프레시 동작에 2 라인의 워드선(WL)이 선택된다. 데이터 유지 모드는 소위 파셜 리프레시 기술과 트윈 셀 기술을 합쳐서 구성되어 있다. 이 때문에, 데이터 유지 모드 중의 소비 전력은 종래에 비해서 대폭 감소된다.
의사 SRAM은 모드 신호(MODE1)가 하이 레벨일 때에 통상 동작 모드를 인식하고, 모드 신호(MODE2)가 하이 레벨일 때에 공유 리프레시 모드(데이터 유지 모드)를 인식하고, 모드 신호(MODE3)가 하이 레벨일 때에 파셜 리프레시 모드(데이터 유지 모드)를 인식한다.
데이터 유지 모드 전의 통상 동작 모드에서는, 특별한 경우를 제외하고, 메모리 셀의 데이터는 제1 기억 모드로 유지되고 있다. 특별한 경우란, 후술하는 도 23에 도시한 바와 같이, 데이터 유지 모드에서 통상 동작 모드로 복귀한 후, 곧바로 데이터 유지 모드로 이행하는 경우이다.
공유 리프레시 모드에서는, 메모리 셀의 데이터는 제1 기억 모드 또는 제2 기억 모드로 유지되고 있다. 보다 상세하게는, 공유 리프레시 모드에서, 메모리 셀의 상태는 리프레시 요구마다 제1 기억 모드에서 제2 기억 모드로 순차 이행해 나간다.
파셜 리프레시 모드에서, 메모리 셀의 데이터는 제2 기억 모드로 유지되고 있다. 파셜 리프레시 모드 후의 통상 동작 모드에서, 메모리 셀의 데이터는 제2 기억 모드 또는 제1 기억 모드로 유지되고 있다. 보다 상세하게는, 파셜 리프레시 모드 후의 통상 동작 모드에서, 메모리 셀의 상태는 액세스(외부 액세스 커맨드 또는 리프레시 커맨드)마다 제2 기억 모드에서 제1 기억 모드로 순차 이행해 나간다.
동작 모드 제어 회로(12)는 통상 동작 모드 동안 파셜 모드 설정 신호(PREFS)를 받았을 때에, 모드 신호(MODE1, MODE2)를 각각 로우 레벨 및 하이 레벨로 변화하고, 동작 모드를 통상 동작 모드에서 공유 리프레시 모드로 이행한다(도 3(a)). 리셋 신호(RESET)는 모드 신호(MODE1)의 로우 레벨로의 변화에 동기하여 비활성화된다.
카운터(12a)는 리셋 신호(RESET)의 로우 레벨을 받아 리셋 상태가 해제되고, 리프레시 제어 신호(REFZ)에 동기하여 카운트 동작을 시작한다(도 3(b)). 리프레시 제어 신호(REFZ)에 응답하여 리프레시 동작이 실행된다. 공유 리프레시 모드에서는, 메모리 코어(34)의 모든 워드선(WL)을 선택해야 하기 때문에, 리프레시 제어 신호(REFZ)는 64회 출력된다. 한편, 리프레시 제어 신호(REFZ)를 생성하는 리프레시 타이머(14) 및 리프레시 커맨드 발생 회로(18)의 동작은 후술하는 도 35에서 설명한다.
카운터(12a)는 64회째의 카운트 동작에 동기하여 카운터 신호(CNT64)를 출력한다(도 3(c)). 동작 모드 제어 회로(12)는 카운터 신호(CNT64)에 동기하여 모드 신호(MODE2)를 로우 레벨로 변화하고, 모드 신호(MODE3)를 하이 레벨로 변화한다(도 3(d)). 그리고, 동작 모드는 공유 리프레시 모드에서 파셜 리프레시 모드로 이행한다. 리셋 신호(RESET)는 모드 신호(MODE3)의 하이 레벨로의 변화에 동기하여 활성화된다(도 3(e)). 카운터(12a)는 리셋 신호(RESET)의 하이 레벨을 받아 리셋된다. 모드 신호(MODE3)가 하이 레벨인 기간에, 파셜 리프레시가 순차 실행된다.
파셜 모드 해제 신호(PREFR)는 외부 단자를 통해 공급되는 CE 신호의 하이 레벨로의 변화에 응답하여 출력된다(도 3(f)). 동작 모드 제어 회로(12)는 파셜 리프레시 모드 중에 파셜 모드 해제 신호(PREFR)를 받았을 때에, 모드 신호(MODE3, MODE1)를 각각 로우 레벨 및 하이 레벨로 변경하여, 동작 모드를 통상 동작 모드로 이행한다(도 3(g)).
도 4는 도 1에 도시한 리프레시 타이머(14)를 상세히 나타내고 있다.
리프레시 타이머(14)는 발진 신호(OSC0)를 생성하는 발진기(14a), OSC0 신호의 주파수를 분주하여(divide) 발진 신호(OSC1, OSC2, OSC3)를 각각 생성하는 분주기(frequency divider; 14b, 14c, 14d) 및 발진 신호(OSC1, OSC2, OSC3)를 모드 신호(MODE1-3)에 따라서 선택하여, 리프레시 요구 신호(TREF)로서 출력하는 멀티플렉서(14e)를 갖고 있다. 분주기(14b, 14c, 14d)는 OSC0 신호의 주파수를 각각 8분의 1, 16분의 1, 32분의 1로 변환한다.
도 5는 리프레시 타이머(14) 및 리프레시 커맨드 발생 회로(16)의 동작을 나타내고 있다.
리프레시 타이머(14)는 모드 신호(MODE1, MODE2, MODE3)가 각각 하이 레벨일 때, 발진 신호(OSC1, OSC2, OSC3)를 리프레시 요구 신호(TREF)로서 출력한다. 리프레시 커맨드 발생 회로(16)는 모드 신호(MODE1, MODE3)가 각각 하이 레벨일 때, 리프레시 요구 신호(TREF)를 리프레시 제어 신호(REFZ)로서 출력한다. 리프레시 커맨드 발생 회로(16)는 모드 신호(MODE2)가 하이 레벨일 때, 리프레시 요구 신호(TREF)에 동기하여 리프레시 제어 신호(REFZ)를 2회 출력한다.
도 6은 도 1에 도시한 리프레시 어드레스 카운터(18)를 상세히 나타내고 있 다.
리프레시 어드레스 카운터(18)는 리셋 회로(18a), 카운터(18b, 18c) 및 카운터(18b, 18c)를 제어하는 논리 게이트를 갖고 있다. 리셋 회로(18a)는 리프레시 제어 신호(REFZ)의 하강 엣지에 동기하여 플러스의 펄스를 생성하는 펄스 생성 회로와, 펄스 생성 회로의 출력 신호에 동기하여 모드 신호(MODE2)를 래치하는 D 플립플롭과, 모드 신호(MODE2)의 상승 엣지를 검출하는 NAND 게이트를 갖고 있다.
카운터(18b)는 리프레시 제어 신호(REFZ)에 동기하여 카운트 동작하여, 리프레시 어드레스 신호(REFAD)의 최하위 비트(R0)를 생성한다. 카운터(18b)는 모드 신호(MODE3)가 하이 레벨일 때 및 모드 신호(MODE2)의 상승 엣지에 동기하여 리셋된다.
카운터(18c)는 모드 신호(MODE3)가 하이 레벨일 때, 리프레시 제어 신호(REFZ)에 동기하여 카운트 동작하여, 리프레시 어드레스 신호(REFAD)의 비트(R5-1)를 갱신한다. 카운터(18c)는 모드 신호(MODE1, MODE2)가 하이 레벨일 때(단, 모드 신호(MODE2)의 상승 엣지후의 소정의 기간을 제외함), 카운터(18b)로부터 출력되는 어드레스 신호(R0)에 동기하여 카운트 동작하여, 비트(R5-1)를 갱신한다.
도 7은 도 6에 도시한 리셋 회로(18a)의 동작을 나타내고 있다.
펄스 생성 회로는 리프레시 제어 신호(REFZ)의 하강 엣지에 동기하여 노드(ND1)에 펄스 신호를 출력한다(도 7(a)). D 플립플롭은 노드(ND1)의 펄스 신호에 동기하여 모드 신호(MODE2)를 래치하여, 모드 신호(MODE2)의 반전 논리를 노드(ND2)에 출력한다(도 7(b)). 이 때문에, 모드 신호(MODE2)가 하이 레벨로 변화된 후, 최초의 리프레시 제어 신호(REFZ)에 동기하여, 노드(ND2)는 로우 레벨로 변화된다(도 7(c)). 그리고, 모드 신호(MODE2)와 노드(ND2)의 논리 레벨의 AND 논리가, 노드(ND3)에 출력된다(도 7(d)). 도 6에 도시한 카운터(18b)는 노드(ND3)의 하이 레벨 기간, 즉, 모드 신호(MODE2)가 하이 레벨로 변화된 후, 최초의 리프레시 동작 기간 동안 리셋된다.
도 8은 도 6에 도시한 리프레시 어드레스 카운터(18)의 동작을 나타내고 있다.
리프레시 어드레스 카운터(18)는 모드 신호(MODE1, 2)가 하이 레벨일 때, 즉, 통상 동작 모드 동안 및 공유 리프레시 모드 동안에, 리프레시 제어 신호(REFZ)에 동기하여 6 비트의 리프레시 어드레스 신호(R5-0)를 순차 카운트업한다. 또한, 리프레시 어드레스 카운터(18)는 모드 신호(MODE3)가 하이 레벨일 때, 즉, 파셜 리프레시 모드 동안에, 리프레시 제어 신호(REFZ)에 동기하여 5 비트의 리프레시 어드레스 신호(R5-1)를 순차 카운트업한다. 이 때, 리프레시 어드레스 신호(R0)는 로우 레벨에 고정된다.
도 9는 도 1에 도시한 메모리 코어(34)의 주요부를 상세히 나타내고 있다.
메모리 코어(34)의 워드 디코더(WDEC)는 1/4 워드 디코더(44)와, 메인 워드선(MW)(MW0, MW1, … )에 각각 대응하는 복수의 서브 워드 디코더(46a)를 갖고 있다.
1/4 워드 디코더(44)는 모드 신호(MODE3) 및 플래그 검출 신호(FDTC)가 로우 레벨일 때에, 로우 어드레스 신호(RAD2)의 하위 2 비트(X1, X0) 및 그 반전 비트 (/X1, /X0)에 따라 디코드 신호(X11, X10, X01, X00) 중 어느 것을 출력한다. 1/4 워드 디코더(44)는 모드 신호(MODE3) 및 플래그 검출 신호(FDTC) 중 어느 것이 하이 레벨일 때에, 로우 어드레스 신호(RAD2)의 하위 1 비트(X1) 그 반전 비트(/X1)에 따라서 2개의 디코드 신호(X11, X10 또는 X01, X00)를 출력한다. 1/4 워드 디코더(44)는 후술하는 제1 및 제2 기억 모드의 동작을 실행하는 제어 회로로서 동작한다.
각 서브 워드 디코더(46a)는 메인 워드선(MW)(MW0, MW1,… )이 하이 레벨일 때 활성화되어, 디코드 신호(X11, X10, X01, X00)에 따라서 서브 워드선(SW)(SW0P, SW1, SW2P, SW3, … )을 선택한다. 메인 워드선(MW)은 도시하지 않는 프리디코더에 의해, 로우 어드레스 신호(RAD2)의 상위 비트에 따라 선택된다. 그리고, 선택된 서브 워드선(SW)에 접속된 메모리 셀(MC)이 액세스된다. 이와 같이, 이 실시 형태에서는, 도 1에 도시한 워드선(WL)은 메인 워드선(MW) 및 서브 워드선(SW)에 의해 구성되어 있다.
인접하는 2 라인의 서브 워드선(예컨대, SW0P, SW1)에 접속되어 있는 메모리 셀에 의해 파셜 영역(PA)(메모리 셀 그룹 ; 굵은 선의 파선 프레임)이 구성되어 있다. 파셜 영역(PA)에 있어서, 비트선(BL(BL0, BL1, … ), /BL(/BL0,/BL1,… ))에 접속되는 메모리 셀은 서로 다른 서브 워드선(SW)에 접속되고 있다.
서브 워드선(SW) 중 말미에 "P"가 붙은 것은 파셜 워드선을 나타내고 있다. 파셜 워드선(SWP)에 접속되어 있는 메모리 셀(예컨대, 파셜 메모리 셀(C00, C01 …, C0m))에 기록되고 있는 데이터가, 데이터 유지 모드 동안 유지된다. 말미에 "P" 가 붙지 않는 서브 워드선(SW)은 공유 워드선을 나타내고 있다. 공유 워드선(SW)에 접속되어 있는 메모리 셀(MC)(예컨대, 공유 메모리 셀(C10, C11, … C1m))의 데이터는 데이터 유지 모드 동안 유지되지 않는다.
파셜 워드선(SWP)과 통상의 서브 워드선(SW)은 교대로 배선되어 있다. 즉, 워드선(SWP, SW)은 서로 인접하여 배선되어 있다. 후술하는 바와 같이, 워드선(SWP, SW)은 데이터 유지 모드 동안 서로 동시 선택되어, 2개의 메모리 셀이 동시에 액세스된다(트윈 셀 동작). 이 때문에, 이들 워드선(SWP, SW)을 인접하여 배선 함으로써, 워드 디코더(WDEC) 내의 배선 레이아웃이 복잡하게 되는 것이 방지된다. 특히, 서브 워드 디코더(46a)의 배선 레이아웃 설계가 용이하게 된다.
이 실시 형태에서는, 메모리 코어(34)에 형성된 메모리 셀(MC)의 반이 파셜 메모리 셀이다. 즉, 의사 SRAM의 기억 용량의 2분의 1의 데이터가, 데이터 유지 모드 동안 유지된다.
상보의 비트선(BL(BL0, BL1, … ), /BL(/BL0, /BL1, … ))은 동일한 센스 앰프(SA) 및 프리차지 회로(PRE)에 접속되어 있다. 또한, 비트선(BL, /BL)은 칼럼 스위치(CSW)를 통해 데이터 버스선(DB)에 접속되어 있다. 칼럼 스위치(CSW)는 칼럼 어드레스 신호(CAD)를 디코드한 칼럼 선택 신호(CL(CL0, CL1, … ))에 의해 온으로 된다. 센스 앰프(SA) 및 프리차지 회로(PRE)는 후술하는 도 11에서 상세히 설명한다.
도 10은 도 9에 도시한 1/4 워드 디코더(59)를 상세히 나타내고 있다.
1/4 워드 디코더(44)는 디코드 신호(X11, X10, X01, X00)를 생성하기 위해서 로우(row) 어드레스 신호(X0, /X0, X1, /X1)를 디코드하는 디코더(44a)와, 모드 신호(MODE3) 또는 플래그 검출 신호(FDTC)가 하이 레벨일 때에 로우 어드레스 신호(X0, /X0)를 마스크하여, 디코더(44a)에 하이 레벨을 출력하는 마스크 회로(44b)를 갖고 있다.
도 11은 도 9에 도시한 센스 앰프(SA) 및 프리차지 회로(PRE)를 상세히 나타내고 있다.
센스 앰프(SA)는 입력과 출력을 서로 접속한 2개의 CMOS 인버터와; CMOS 인버터의 pMOS 트랜지스터의 소스를 전원선(VDD)에 접속하는 pMOS 트랜지스터(pMOS 스위치)와; CMOS 인버터의 nMOS 트랜지스터의 소스를 접지선(VSS)에 접속하는 nMOS 트랜지스터(nMOS 스위치)를 구비한다. CMOS 인버터의 입력(또는 출력)은 비트선(BL, /BL)에 각각 접속되어 있다. pMOS 스위치는 센스 앰프 활성화 신호(PSA)가 로우 레벨일 때에 온으로 되고, nMOS 스위치는 센스 앰프 활성화 신호(NSA)가 하이 레벨일 때에 온으로 된다. pMOS 스위치 및 nMOS 스위치의 온에 의해 CMOS 인버터가 활성화하여, 비트선(BL, /BL)의 전압차가 차동 증폭된다.
프리차지 회로(PRE)는 비트선(BL, /BL)을 서로 접속하는 nMOS 트랜지스터와, 비트선(BL, /BL)을 프리차지 전압선(VPR)에 각각 접속하는 nMOS 트랜지스터를 갖고 있다. nMOS 트랜지스터는 프리차지 신호(PREZ)가 하이 레벨일 때에 온으로 되어, 비트선(BL, /BL)을 프리차지 전압선(VPR)에 접속한다.
도 12는 도 1에 도시한 센스 앰프 제어 회로(40) 및 프리차지 제어 회로(42)의 동작을 나타내고 있다.
센스 앰프 제어 회로(40)는 모드 신호(MODE2)의 논리 레벨에 상관없이, RASZ 신호의 상승 엣지에서부터 지연 시간(DLY1) 후에 센스 앰프 활성화 신호(PSA, NSA)를 변화시켜, 센스 앰프(SA)를 활성화시킨다(도 12의 (a,), (b)). 도면에서의 "ON" 및 "OFF"는 센스 앰프(SA)의 활성화, 비활성화를 각각 나타내고 있다. 프리차지 제어 회로(42)는 모드 신호(MODE2)의 논리 레벨에 상관없이, RASZ 신호의 상승 엣지에 동기하여 프리차지 신호(PREZ)를 로우 레벨로 변화시켜, 프리차지 동작을 정지시킨다(도 12의 (c), (d)).
센스 앰프 제어 회로(40)는 모드 신호(MODE2)가 로우 레벨일 때에, RASZ 신호의 상승 엣지에서부터 지연 시간(DLY2) 후에 센스 앰프 활성화 신호(PSA, NSA)를 변화시켜, 센스 앰프(SA)를 비활성화시킨다(도 12(e)). 프리차지 제어 회로(42)는 모드 신호(MODE2)가 로우 레벨일 때에, RASZ 신호의 상승 엣지에서부터 지연 시간(DLY2) 후에 프리차지 신호(PREZ)를 하이 레벨로 변화시켜, 프리차지 동작을 시작한다(도 12(f)).
센스 앰프 제어 회로(40)는 모드 신호(MODE2)가 하이 레벨일 때에, 로우 어드레스 신호(X0)가 하이 레벨로 변화된 후의 RASZ 신호의 상승 엣지에서부터 지연 시간(DLY2) 후에 센스 앰프 활성화 신호(PSA, NSA)를 변화시켜, 센스 앰프(SA)를 비활성화시킨다(도 12(g)). 프리차지 제어 회로(42)는 모드 신호(MODE2)가 하이 레벨일 때에, 로우 어드레스 신호(X0)가 하이 레벨로 변화된 후의 RASZ 신호의 상승 엣지에서부터 지연 시간(DLY2) 후에 프리차지 신호(PREZ)를 하이 레벨로 변화시켜, 프리차지 동작을 시작한다(도 12(h)).
즉, 공유 리프레시 모드 동안, 파셜 메모리 셀(C00)에 유지되어 있는 데이터를 파셜 메모리 셀 및 인접하는 공유 메모리 셀(C10)에 기록하기 위해서, 센스 앰프(SA)는 RASZ 신호가 2회 출력되는 동안 활성화되며, 비트선(BL, /BL)의 프리차지는 금지된다. 보다 상세히는, 로우 어드레스 신호(X0)가 짝수일 때에 출력되는 리프레시 제어 신호(REFZ)에 동기하여 센스 앰프(SA)에 래치된 데이터는 로우 어드레스 신호(X0)가 홀수로 변화된 후에 출력되는 리프레시 제어 신호(REFZ)에 대응하는 동작까지 유지된다.
도 13은 도 1에 도시한 플래그 회로(30), 플래그 검출 회로(28)의 상세 및 워드 디코더(WDEC)의 주요부를 나타내고 있다.
플래그 회로(30)는 메인 워드선(MW)(MW0, MW1, … )마다 플래그(FAX(F0AX, F1AX, … ), FBX(F0BX, F1BX, … ))를 갖고 있다. 바꾸어 말하면, 플래그(FAX, FBX)는 파셜 영역(PA)마다 형성되어 있다.
플래그(FAX, FBX)는 2개의 인버터의 입력과 출력을 서로 접속한 래치 회로로 구성되어 있다. 각 플래그(FAX, FBX)는 데이터 유지 모드에서 통상 동작 모드로의 전환시에, 대응하는 파셜 영역(PA)의 각 메모리 셀이 각각 독립적으로 데이터를 유지할 때에(제1 기억 모드, 싱글 셀 동작), 하이 레벨로 리셋되고, 대응하는 파셜 영역(PA)의 메모리 셀이 공통의 데이터를 유지할 때에(제2 기억 모드, 트윈 셀 동작), 로우 레벨로 셋트된다.
보다 상세히는, 플래그(FAX, FBX)는 파셜 모드 해제 신호(PREFR)의 펄스에 동기하여 로우 레벨로 셋트된다. 즉, 후술하는 바와 같이, 모든 플래그(FAX, FBX) 는 데이터 유지 모드에서 통상 동작 모드로 복귀할 때에 셋트된다. 바꾸어 말하면, 모든 플래그(FAX, FBX)는 모든 메모리 셀을 제2 기억 모드에서 제1 기억 모드로 전환하는 전환 동작 전에 셋트된다. 셋트된 플래그(FAX, FBX)는 대응하는 파셜 영역(PA)의 메모리 셀의 싱글 셀 동작을 금지함을 나타내고 있다. 이 때문에, 셋트된 플래그(FAX, FBX)에 대응하는 파셜 영역(PA)은 트윈 셀 동작만이 허가된다. 이와 같이, 플래그 회로(30)는 플래그 셋트 회로로서 동작한다.
플래그(FAX, FBX)는 플래그 리셋 신호(FRAX, FRBX)에 각각 동기하여 하이 레벨로 리셋된다. 즉, 후술하는 바와 같이, 각 플래그(FAX, FBX)는 모든 메모리 셀을 제2 기억 모드에서 제1 기억 모드로 전환하는 전환 동작에 있어서, 대응하는 파셜 영역(PA)의 최초의 액세스 중에 리셋된다.
또한, 플래그 회로(30)는 플래그(FAX)가 로우 레벨로 셋트되어 있을 때에, 디코드 신호(XDX)(XD0X, XD1X, … )에 동기하여, 플래그 출력 신호(S1AX)를 로우 레벨로 변화시킨다. 플래그 회로(30)는 플래그(FBX)가 로우 레벨로 셋트되어 있을 때에, 디코드 신호(XDX)(XD0X, XD1X, … )에 동기하여, 플래그 출력 신호(S1BX)를 로우 레벨로 변화시킨다.
플래그 검출 회로(28)는 플래그 출력 신호(S1AX, S1BX)에 각각 접속된 래치 회로와, 플래그 출력 신호(S1AX, S1BX)의 한 쪽을 로우 어드레스 신호의 하위 비트(X1)에 따라서 노드(ND6)에 출력하는 멀티플렉서(MUX1)와, 지연 회로(DELAY1)와, 마스크 회로(MSK)를 갖고 있다. 지연 회로(DELAY1)는 로우 활성화 신호(RASZ)의 상승 엣지만을 소정 기간만큼 늦춘다. 마스크 회로(MSK)는 멀티플렉서(MUX1)에서 선 택된 플래그 출력 신호(S1AX 또는 S1BX)를 플래그 검출 신호(FDTC)로서 출력한다. 또, 마스크 회로(MSK)는 기록 커맨드가 공급되었을 때에, 플래그 검출 신호(FDTC)의 활성화 기간을 짧게 하는 기능을 갖고 있다. 플래그 검출 회로(28)는 의사 SRAM의 액세스 동안, 플래그(FAX 또는 FBX)가 셋트되고 있음을 검출했을 때에, 플래그 검출 신호(FDTC)를 출력한다.
도 14는 파셜 리프레시 모드 후의 통상 동작 모드에 있어서의 플래그 회로(30) 및 플래그 검출 회로(28)의 동작을 나타내고 있다. 이 예는 기록 커맨드에 응답하는 기록 동작에 있어서, 플래그 회로(30)의 플래그(FA0X)가 로우 레벨로 셋트되어 있을 때를 나타내고 있다. 또한, 기록 커맨드에 대응하는 어드레스 신호에 의해, 하위에서 2비트번째의 디코드 신호(X1)는 로우 레벨로 변화된다.
우선, 기록 커맨드에 응답하는 기록 제어 신호(WRZ)에 동기하여 로우 활성화 신호(RASZ)가 출력되어(도 14(a)), 로우 어드레스 신호(RAD2)에 대응하는 디코드 신호(XD0X)가 로우 레벨로 변화된다(도 14(b)). 도 13에 도시한 플래그 회로(30)는 리셋되어 있는 플래그(FA0X)에 따라, 로우 레벨의 플래그 출력 신호(S1AX)를 출력한다(도 14(c)).
플래그 검출 회로(28)의 멀티플렉서(MUX1)는 플래그 출력 신호(S1AX)를 노도(ND6)에 출력한다(도 14(d)). 플래그 검출 회로(28)는 플래그 출력 신호(S1AX)의 하강 엣지에 동기하여 플래그 검출 신호(FDTC)를 하이 레벨로 활성화한다(도 14(e)).
플래그 검출 회로(28)의 지연 회로(DELAY1)는 RASZ 신호의 상승 엣지에서부 터 소정 시간 후에 노드(ND7)를 하이 레벨로 변화한다(도 14(f)). 노드(ND8)는 WRZ 신호가 하이 레벨이기 때문에, 노드(ND7)의 레벨 변화에 동기하여 하이 레벨로 변화된다(도 14(g)). 마스크 회로(MSK)의 NOR 게이트는 노드(ND8)의 하이 레벨에 의해, 노드(ND6)의 레벨의 전압을 마스크한다. 이 때문에, 플래그 검출 신호(FDTC)는 S1AX의 활성화 기간임에도 불구하고 비활성화된다(도 14(h)).
이 후, WRZ 신호의 비활성화에 동기하여 노드(ND8)가 로우 레벨로 변화된다(도 14(i)). RASZ 신호의 비활성화에 동기하여 XD0X 신호, S1AX 신호 및 노드(ND6, ND7)가 원래의 레벨로 되돌아간다.
도 15는 파셜 리프레시 모드 후의 통상 동작 모드에 있어서의 플래그 회로(30) 및 플래그 검출 회로(28)의 다른 동작을 나타내고 있다. 상술한 도 14와 동일한 동작에 대한 상세한 설명은 생략한다. 이 예는 기록 커맨드에 응답하는 기록 동작에 있어서, 플래그 회로(30)의 플래그(FA0X)가 하이 레벨로 리셋되어 있을 때를 나타내고 있다. 또한, 기록 커맨드에 대응하는 어드레스 신호에 의해, 하위에서부터 2번째 비트의 디코드 신호(X1)는 로우 레벨로 변화된다.
플래그(FA0X)가 하이 레벨("H")로 리셋된 후, 플래그 회로(30)의 NOR 게이트는 하이 레벨을 유지한다. 이 때문에, 플래그 출력 신호(S1AX)는 디코드 신호(XD0X)의 활성화에 상관없이 레벨을 유지한다(도 15(a)). 하이 노드(ND6)는 레벨의 플래그 출력 신호(S1AX)에 의해 하이 레벨로 유지된다. 따라서, 플래그 검출 신호(FDTC)는 출력되지 않는다(도 15(b)).
도 16은 파셜 리프레시 모드 후의 통상 동작 모드에 있어서의 플래그 회로 (30) 및 플래그 검출 회로(28)의 다른 동작을 나타내고 있다. 상술한 도 14와 동일한 동작에 대한 상세한 설명은 생략한다. 이 예는 독출 커맨드에 응답하는 독출 동작 또는 의사 SRAM의 내부에서 발생하는 리프레시 요구에 응답하는 리프레시 동작에 있어서, 플래그 회로(30)의 플래그(FA0X)가 로우 레벨로 셋트되어 있을 때를 나타내고 있다. 또한, 독출 커맨드에 대응하는 어드레스 신호 또는 리프레시 어드레스 신호에 의해, 하위에서부터 2번째 비트의 디코드 신호(X1)는 로우 레벨로 변화된다.
우선, 독출 커맨드에 응답하는 기록 제어 신호(WRZ) 또는 리프레시 요구에 응답하는 리프레시 제어 신호(REFZ)에 동기하여 로우 활성화 신호(RASZ)가 출력되고(도 16(a)), 기록 제어 신호(WRZ)는 활성화되지 않는다(도 16(b)). 이 때문에, 노드(ND8)는 로우 레벨을 유지하고(도 16(c)), 마스크 회로(MSK)는 기능하지 않는다. 따라서, 플래그 검출 신호(FDTC)는 RASZ 신호의 하이 레벨 기간에 대응하는 기간 활성화된다(도 16(d)).
도 17은 파셜 리프레시 후의 통상 동작 모드에 있어서의 플래그 회로(30) 및 플래그 검출 회로(28)의 다른 동작을 나타내고 있다. 상술한 도 14 및 도 15와 동일한 동작에 대한 상세한 설명은 생략한다. 이 예는 독출 커맨드에 응답하는 독출 동작 또는 의사 SRAM의 내부에서 발생하는 리프레시 요구에 응답하는 리프레시 동작에 있어서, 플래그 회로(30)의 플래그(FA0X)가 하이 레벨로 리셋되어 있을 때를 나타내고 있다. 또한, 독출 커맨드에 대응하는 어드레스 신호 또는 리프레시 어드레스 신호에 의해, 하위에서부터 2번째 비트의 디코드 신호(X1)는 로우 레벨로 변 화된다.
플래그(FA0X)가 하이 레벨("H")로 리셋된 후, 플래그 회로(30)의 NOR 게이트는 하이 레벨을 유지한다. 이 때문에, 도 15와 같이 플래그 검출 신호(FDTC)는 출력되지 않는다.
도 18은 도 1에 도시한 플래그 리셋 회로(26)를 상세히 나타내고 있다.
플래그 리셋 회로(26)는 펄스 생성 회로(26a), 지연 회로(DELAY2) 및 멀티플렉서(MUX2)를 갖고 있다. 펄스 생성 회로(26a)는 플래그 검출 신호(FDTC)의 상승 엣지에 동기하여 로우 레벨의 펄스를 생성한다. 지연 회로(DELAY2)는 로우 레벨의 펄스를 소정 시간 지연시켜, 노드(ND9)에 출력한다. 멀티플렉서(MUX2)는 디코드 신호(X1)가 로우 레벨일 때에 노드(ND9)의 펄스를 플래그 리셋 신호(FRAX)로서 출력하고, 디코드 신호(X1)가 하이 레벨일 때에 노드(ND9)의 펄스를 플래그 리셋 신호(FRBX)로서 출력한다.
도 19는 도 18에 도시한 플래그 리셋 회로(26)의 동작을 나타내고 있다. 이 예는 파셜 리프레시 직후의 통상 동작 모드에 관해서 나타내고 있다.
플래그 검출 신호(FDTC)는 도 14∼도 17에 도시한 것과 같이, 플래그(FA1X)(또는 FB1X)가 셋트되어 있을 때에 생성되고, 플래그(FA1X)(또는 FBX)가 리셋되어 있을 때에 생성되지 않는다. 모든 플래그(FAX, FBX)는 파셜 리프레시 후, 파셜 모드 해제 신호(PREFR)에 동기하여 로우 레벨로 셋트된다. 이 때문에, 각 파셜 영역(PA)마다, 파셜 리프레시 후의 최초의 액세스(RDZ, WRZ, REFZ)에 동기하여 플래그 검출 신호(FDTC)가 출력된다(도 19(a)).
플래그 리셋 회로(26)는 플래그 검출 신호(FDTC)에 동기하여 플래그 리셋 신호(FRAX 또는 FRBX)를 출력한다(도 19의 (b), (c)). 플래그 리셋 신호(FRAX 또는 FRBX)의 출력은 디코드 신호(X1)의 레벨에 따라 결정된다. 도 19에서는, 어떤 파셜 영역(PA)에 있어서, 최초의 액세스는 메모리 셀(C00)에 대하여 실행되고, 다음의 액세스는 메모리 셀(C01)에 대하여 실행되는 예를 도시하고 있다.
한편, 플래그 리셋 신호(FRAX 또는 FRBX)의 펄스에 동기하여, 디코드 신호(XDX)(XD0X, XD1X, … )에 대응하는 플래그(FAX(FA0X, FA1X, … ) 또는 FBX(FB0X, FB1X, … ))는 하이 레벨로 리셋된다.
도 20은 제1 실시 형태에 있어서의 통상 동작 모드 중의 동작을 나타내고 있다.
통상 동작 모드 동안 의사 SRAM을 동작시키는 커맨드(CMD)로서, 외부 단자를 통해 공급되는 액세스 커맨드(독출 커맨드 및 기록 커맨드)와 리프레시 커맨드 발생 회로(16)로부터의 리프레시 커맨드(REFZ 신호)가 있다.
예컨대, 최초의 커맨드(CMD)에 의해, 파셜 메모리 셀(C00)이 액세스되고, 다음 커맨드(CMD)에 의해 공유 메모리 셀(C10)이 액세스된다. 워드선(SW0P, SW1)은 로우(row) 어드레스 신호(RAD2)에 따라서 독립적으로 선택된다. 즉, 통상 동작 모드에서는, 1 라인의 워드선에 접속되는 메모리 셀마다 1 비트의 데이터가 기억된다(제1 기억 모드, 싱글 셀 동작).
커맨드(CMD)가 독출 커맨드인 경우, 비트선(BL, /BL) 상에서 증폭된 데이터는 데이터 버스(DB)를 통해 외부로 출력된다. 커맨드(CMD)가 기록 커맨드인 경우, 외부 단자를 통해 공급된 데이터는 기록 앰프(WA) 및 센스 앰프(SA)에서 증폭되어, 메모리 셀에 재기록된다. 커맨드(CMD)가 리프레시 커맨드인 경우, 센스 앰프(SA)에서 증폭된 데이터는 메모리 셀에 재기록된다.
도 21은 제1 실시 형태에 있어서의 공유 리프레시 모드(=데이터 유지 모드, 저소비 전력 모드) 동안의 동작을 나타내고 있다. 공유 리프레시 모드에서는, 외부로부터의 액세스 커맨드의 접수는 금지된다. 의사 SRAM은 내부에서 발생하는 리프레시 커맨드(REF)에만 응답하여 동작한다.
공유 리프레시 모드에서는, 우선, 파셜 메모리 셀(C00)이 액세스되어, 파셜 메모리 셀(C00)에 유지되어 있는 데이터가 센스 앰프(SA)에 래치된다(도 21(a)). 다음에, 센스 앰프(SA)를 활성화한 상태에서, 공유 메모리 셀(C10)이 액세스되어, 센스 앰프(SA)에 래치되어 있는 데이터(상보의 데이터)가, 파셜 메모리 셀(C00) 및 공유 메모리 셀(C10)에 기록된다(도 21(b)). 이에 따라, 파셜 메모리 셀(C00) 및 공유 메모리 셀(C10)에는 서로 상보의 데이터가 유지된다. 그리고, 모든 파셜 영역(PA)(메모리 셀 그룹)에 대해서, 상기 동작이 이루어진다. 즉, 2 라인의 워드선(SW0P, SW1)에 접속된 메모리 셀 그룹 내의 복수의 메모리 셀(예컨대, C00, C10)에 1 비트의 데이터가 기억된다(제2 기억 모드, 트윈 셀 동작).
도 22는 제1 실시 형태에 있어서의 파셜 리프레시 모드(데이터 유지 모드, 저소비 전력 모드) 동안의 동작을 나타내고 있다. 파셜 리프레시 모드에서는 공유 리프레시 모드와 마찬가지로, 외부로부터의 액세스 커맨드의 접수는 금지된다. 의사 SRAM은 내부에서 발생하는 리프레시 커맨드(REF)에만 응답하여 동작한다.
파셜 리프레시 모드에서는, 파셜 워드선(SW0P)과 공유 워드선(SW1)이 동시에 선택되어, 파셜 메모리 셀(C00)과 공유 메모리 셀(C10)에 유지되어 있는 상보의 데이터가, 센스 앰프(SA)에서 동시에 증폭되어, 셀(C00, C10)에 재기록된다(트윈 셀 동작). 즉, 2 라인의 워드선(SW0P, SW1)에 접속된 메모리 셀 그룹 내의 복수의 메모리 셀(예컨대, C00, C10)에 1 비트의 데이터가 기억된다(제2 기억 모드). 파셜 메모리 셀(C00)과 공유 메모리 셀(C10)로 데이터를 유지함으로써, 리프레시 간격을 대폭 연장시킬 수 있다.
파셜 리프레시 모드에서는 리프레시 간격이 연장되는 만큼, 리프레시 동작 직전에 하나의 메모리 셀에 유지되어 있는 전하량은 통상 동작 모드 동안보다 작다. 이 때문에, 파셜 리프레시 모드 후의 통상 동작 모드에 있어서, 리프레시 동작에서 시간이 경과하고 있는 메모리 셀의 데이터를 정확하게 독출할 수 없을 우려가 있다(데이터의 파괴). 본 발명에서는, 후술하는 도 24∼도 26에 도시한 바와 같이, 파셜 리프레시 모드 후의 통상 동작 모드에 있어서의 각 메모리 셀의 최초의 액세스를 연구함으로써, 데이터의 파괴를 방지하고 있다.
도 23은 제1 실시 형태에서의 파셜 리프레시 모드 후의 통상 동작 모드에 있어서, 모든 플래그(FAX, FBX)가 리셋되기 전에, CE 신호가 로우 레벨로 변화되어, 통상 동작 모드에서 다시 데이터 유지 모드(저소비 전력 모드)로 이행한 경우의 동작을 나타내고 있다.
도 13에 도시한 플래그 검출 회로(28)는 동작 모드에 의존하지 않고, 플래그(FAX, FBX)의 셋트 상태를 검출했을 때에, 플래그 검출 신호(FDTC)를 출력한다. 이 때문에, 공유 리프레시 모드에 있어서도, 플래그 검출 신호(FDTC)가 출력된다(도 23(a)).
플래그 검출 신호(FDTC)의 활성화에 의해, 워드 디코더(WDEC)는 도 22와 같이, 파셜 영역(PA)에 대응하는 서브 워드선 쌍(SW0P, SW1)을 동시에 선택한다(도 23(b)). 도 18에 도시한 플래그 리셋 회로는 플래그 검출 신호(FDTC)에 응답하여 플래그 리셋 신호(FRAX)를 출력하고, 플래그(F0AX)를 하이 레벨로 리셋한다(도 23(c)).
공유 리프레시 모드에서의 리프레시 동작을 위해, 센스 앰프(SA)가 활성화되어 있는 동안에, 서브 워드선(SW1)이 재선택되어, 센스 앰프(SA)에 래치되어 있는 데이터가 메모리 셀(C10)에 기록된다(도 23(d)). 이 동작은 중복이며 불필요하다. 그러나, 동작 상의 문제점은 없으며, 회로가 복잡하게 되는 것을 방지할 수 있기 때문에, 중복 동작을 인정하고 있다.
도 24∼도 26은 저소비 전력 모드 해제 후의 통상 동작 모드에서의 동작을 나타내고 있다. 저소비 전력 모드 동안에 트윈 셀 동작에 의해 리프레시된 메모리 셀 쌍의 각 메모리 셀에 유지되는 전하량은 싱글 셀 동작에는 충분하지 않은 경우가 있다. 이 때문에, 저소비 전력 모드에서 통상 동작 모드로 복귀할 때에(동작 모드의 전환시), 모든 파셜 메모리 셀을 1회 트윈 셀 동작시켜, 메모리 셀 커패시터에 유지되는 전하량을 보충할 필요가 있다.
본 발명 이전에는 모든 파셜 메모리 셀을 1회 트윈 셀 동작시키기 위한 전환 기간이 필요하였다. 이 때문에, 외부 시스템은 그동안, 의사 SRAM을 액세스할 수 없었다. 본 발명에서는, 동작 모드의 전환 후에, 파셜 영역(PA)마다 최초의 액세스되는 메모리 셀을, 플래그(FAX, FBX)를 이용하여 트윈 셀 동작시키기 때문에, 전환 기간은 불필요하게 된다. 이 때문에, 외부 시스템은 트윈 셀 동작을 인식하지 않고서, 통상 동작 모드로의 복귀 후 곧 의사 SRAM을 독출 액세스 및 기록 액세스할 수 있다. 이하, 그 해법에 관해서 설명한다.
도 24는 통상 동작 모드로 복귀한 후, 리프레시 요구(REF)가 순차 발생하는 예를 도시하고 있다.
우선, 도 1에 도시한 커맨드 디코더(10)는 의사 SRAM의 외부로부터 데이터 유지 모드(저소비 전력 모드)의 해제 커맨드(PEXIT)를 받아, 파셜 모드 해제 신호(PREFR)를 출력한다(도 24(a)). 파셜 모드 해제 신호(PREFR)의 출력에 의해, 의사 SRAM은 저소비 전력 모드에서 통상 동작 모드로 복귀한다. 도 13에 도시한 플래그 회로(30)는 파셜 모드 해제 신호(PREFR)의 펄스에 동기하여, 플래그(FAX(F0AX, F1AX, … ), FBX(F0BX, F1BX, … ))를 로우 레벨로 셋트한다(도 24(b)).
이어서, 의사 SRAM 내부에서 리프레시 커맨드(REF)(REFZ 신호)가 발생하여, 도 1에 도시한 타이밍 제어 회로(38)는 RASZ 신호를 출력한다(도 24(c)). 이 때, 리프레시 어드레스 카운터(18)는 메모리 셀(C00)을 선택하는 리프레시 어드레스 신호(REFAD)를 출력하고 있다. 구체적으로는, 로우(row) 어드레스 신호의 하위 2 비트(X1, X0)는 함께 로우(low) 레벨이다(도 24(d)). 도 13에 도시한 워드 디코더(WDEC)는 RASZ 신호에 응답하여 메모리 셀(C00)에 대응하는 디코드 신호(XD0X) 및 메인 워드선 신호(MW0)를 출력한다(도 24(e,f)).
플래그 회로(30)는 디코드 신호(XD0X)에 동기하여, 플래그(F0AX, F0BX)의 내용을, 플래그 출력 신호(S1AX, S1BX)로서 출력한다(도 24(g)). 플래그 검출 회로(28)는 로우 어드레스 신호의 비트(X1)에 따라 플래그 출력 신호(S1AX)를 선택하여, 플래그 검출 신호(FDTC)로서 출력한다(도 24(h)). 도 9에 도시한 1/4 워드 디코더(44)는 플래그 검출 신호(FDTC)를 받아, 2 비트의 디코드 신호(X00, X01)를 하이 레벨로 변화한다. 그리고, 2 라인의 서브 워드선(SW0P, SW1)이 동시에 선택되어(도 24(i)), 메모리 셀(C00, C10)에 대한 트윈 셀 리프레시 동작이 실행된다(도 24(j)). 그리고, 공통의 데이터를 독출한 메모리 셀(C00, C10)에 데이터가 재기록된다. 이 때문에, 저소비 전력 모드 동안 메모리 셀(C00)에 유지하고 있었던 데이터가 소실되는 것이 방지된다. 센스 앰프 활성화 신호(PSA, NSA)의 "ON" 및 "OFF"는 센스 앰프(SA)의 활성화, 비활성화를 각각 나타내고 있다.
한편, 리프레시 동작에 있어서의 메모리 코어(34)의 동작 시간인 내부 리프레시 사이클 시간(IREF)은 통상 동작 모드에서의 내부 리프레시 사이클 시간(IREF)과 동일하게 설정되고 있다.
도 18에 도시한 플래그 리셋 회로(26)는 플래그 검출 신호(FDTC)에 동기하여, 비트(X1)에 대응하는 플래그 리셋 신호(FRAX)를 출력한다(도 24(k)). 도 13에 도시한 플래그 회로(30)는 플래그 리셋 신호(FRAX)에 응답하여 디코드 신호(XD0X)에 대응하는 플래그(F0AX)를 하이 레벨로 리셋한다(도 24(l)). 플래그(F0AX)의 리셋에 의해, 대응하는 파셜 영역(PA)의 메모리 셀은 이 후, 제1 기억 모드(싱글 셀 동작)로 액세스된다.
RASZ 신호의 비활성화에 의해, 디코드 신호(XD0X)가 비활성화되고, 플래그 출력 신호(S1AX, S1BX)가 하이 레벨로 프리차지된다(도 24의 (m), (n)). 플래그 출력 신호(S1AX, S1BX)의 프리차지에 의해, 플래그 검출 신호(FDTC)는 로우 레벨로 비활성화된다(도 24(o)). 플래그 검출 신호(FDTC)의 비활성화에 의해, 메인 워드선(MW0)및 서브 워드선(SW0P, SW1)은 비선택으로 된다(도 24(p)).
다음에, 리프레시 커맨드(REF)(REFZ 신호)가 발생한다(도 24(q)). 리프레시 어드레스 카운터(18)는 증분되어, 메모리 셀(C10)을 선택하는 리프레시 어드레스 신호(REFAD)를 출력하고 있다. 이 때문에, 로우 어드레스 신호의 비트(X0)는 하이 레벨로 변화된다(도 24(r)).
메모리 셀(C10)에 대응하는 플래그(FA0X)는 이전의 리프레시 동작으로 하이 레벨로 리셋되어 있다. 이 때문에, 플래그 회로(30)는 디코드 신호(XD0X)가 활성화될 때, 플래그 출력 신호(S1BX)만 로우 레벨로 변화되어, 플래그 출력 신호(S1AX)는 하이 레벨로 유지된다(도 24(s)). 리프레시 어드레스(X1="0")에 대응하는 플래그 출력 신호(S1AX)가 하이 레벨이기 때문에, 플래그 검출 신호(FDTC)는 출력되지 않는다(도 24(t)). 이 때문에, 1 라인의 서브 워드선(SW1)만이 선택되어, 제1 기억 모드에 의한 통상의 리프레시 동작(싱글 셀 동작)이 실행된다. 한편, 메모리 셀(C10)의 데이터는 저소비 전력 모드 동안 보상되고 있지 않다. 이 때문에, 도 24의 예에 한하면, 이 리프레시 동작에 의해 유지되는 데이터는 특별한 의미를 갖지 않는다.
싱글 셀 리프레시 동작의 리프레시 사이클 시간(IREF)은 트윈 셀 리프레시 동작의 리프레시 사이클 시간(IREF)과 동일하게 설정되고 있다. 리프레시 사이클 시간(IREF)을 동일한 길이로 설정함으로써, 코어 제어 회로(32)의 타이밍 제어 회로(38)의 구성을 간이하게 할 수 있다.
다음에, 리프레시 커맨드(REF)(REFZ 신호)가 발생한다(도 24(u)). 리프레시 어드레스 카운터(18)는 증분되어, 메모리 셀(C20)을 선택하는 리프레시 어드레스 신호(REFAD)를 출력하고 있다. 이 때문에, 로우 어드레스 신호의 비트(X1)는 하이 레벨로 변화된다(도 24(v)).
플래그(FB0X)는 로우 레벨로 셋트되고 있다. 이 때문에, 전술한 것과 같이, 플래그 출력 신호(SlBX)가 로우 레벨로 변화된다(도 24(w)). 플래그 검출 회로(28)는 로우 어드레스 신호의 비트(X1)에 따라서 플래그 출력 신호(S1BX)를 선택하여, 플래그 검출 신호(FDTC)로서 출력한다(도 24(x)). 그리고, 2 라인의 서브 워드선(SW2P, SW3)이 동시에 선택되어, 메모리 셀(C00, C10)에 대한 트윈 셀 리프레시 동작이 실행된다(도 24(y)). 이 후, 플래그 검출 신호(FDTC)에 동기하여, 플래그 리셋 신호(FRBX)가 출력되고, 플래그(F0AX)는 하이 레벨로 리셋된다(도 24의 (z1), (z2)).
도 25는 통상 동작 모드로 복귀한 후, 최초의 리프레시 요구(REF) 이전에 독출 커맨드(RD)가 공급되는 예를 나타내고 있다. 독출 커맨드(RD)에 대응하여, 비트선(BL, /BL) 상의 데이터가 증폭될 때까지의 동작(도 25의 (a)∼(p))은 상술한 도 24와 동일하기 때문에, 동일한 부호를 붙이고 있다.
트윈 셀 동작에 의해 메모리 셀(C00, C10)에 유지되어 있는 데이터가 센스 앰프(SA)에서 증폭된 후, 도 1에 도시한 칼럼 디코더(CDEC)는 칼럼 어드레스 신호(CAD)를 디코드하여, 도 9에 도시한 메모리 셀(C00)에 대응하는 칼럼 선택 신호(CL0)를 소정 기간 활성화한다(도 25(q)). 칼럼 선택 신호(CL0)에 의해, 대응하는 칼럼 스위치(CSW)가 온으로 되어, 상보의 비트선(BL, /BL)은 선택적으로 데이터 버스선(DB)에 접속된다. 그리고, 메모리 셀(C00)에 유지되고 있는 데이터는 센스 버퍼(SB)에서 증폭된 후, 공통 데이터 버스선(CDB)을 통해 데이터 입출력 단자(DQ)로부터 출력된다(도 25(r)).
독출 동작에 있어서의 메모리 코어(34)의 동작 시간은 내부 독출 사이클 시간(IRD)으로 나타내어진다. 내부 독출 사이클 시간(IRD)은 데이터 유지 모드와 통상 동작 모드에서 동일하다. 또한, 내부 독출 사이클 시간(IRD)은 리프레시 동작에 있어서의 메모리 코어(34)의 동작 시간인 내부 리프레시 사이클 시간(IREF) 및 기록 동작에 있어서의 메모리 코어(34)의 동작 시간인 내부 기록 사이클 시간(IWR1)(후술하는 도 28)과 동일하다. 내부 기록 사이클 시간(IWR1)은 트윈 셀 동작을 동반하지 않는 기록 동작 시간이며, 데이터 유지 모드와 통상 동작 모드에서 동일하다. 트윈 셀 동작을 수반하는 기록 동작 시간은 내부 기록 사이클 시간(IWR2)(후술하는 도 26)으로 나타내어진다.
독출 커맨드(RD) 후, 메모리 셀(C00)에 대응하는 리프레시 커맨드(REF)가 발생한다(도 25(s)). 플래그(F0AX)는 독출 동작에 대응하는 트윈 셀 동작에 의해, 하이 레벨로 리셋되고 있다. 이 때문에, 도 24의 (q)∼(t)와 마찬가지로, 제1 기억 모드에 의한 싱글 셀 동작이 실행된다(도 25(t)). 마찬가지로, 메모리 셀(C10)에 대응하는 리프레시 동작도, 싱글 셀 동작이 된다(도 25(u)).
도 26은 통상 동작 모드로 복귀한 후, 최초의 리프레시 요구(REF) 전에 기록 커맨드(WR)가 공급되는 예를 도시하고 있다. 바꾸어 말하면, 도 26은 셋트 상태의 플래그(FAX(F0AX, FAX, … ), FBX(F0BX, F1BX, … ))에 대응하는 파셜 영역(PA)에의 기록 동작을 나타내고 있다.
플래그(FAX, FBX)가 셋트되어 있는 경우, 기록 동작은 내부 기록 사이클 시간(IWR2)으로 실행된다. 내부 기록 사이클 시간(IWR2)에서, RASZ 신호의 활성화 기간은 내부 기록 사이클 시간(IWR1)보다도 길게 설정된다(도 26(a)). RASZ 신호의 활성화 기간에 대응하여, 디코드 신호(XD0X), 플래그 출력 신호(S1AX, S1BX)의 출력기간도 늘어난다(도 26의 (b), (c)).
내부 기록 사이클 시간(IWR2)은 이하에 나타내는 바와 같이, 1회의 리프레시 사이클과 1회의 기록 사이클을 포함하고 있다. 센스 앰프(SA)는 리프레시 사이클과 기록 사이클 동안 계속해서 활성화한다. 이 때문에, 센스 앰프의 활성화 빈도를 내릴 수 있어, 내부 기록 사이클 시간(IWR2)은 리프레시 사이클 시간(IREF)과 기록 사이클 시간(IWR1)의 합보다 짧게 할 수 있다. 예컨대, 내부 기록 사이클 시간(IWR2)은 기록 사이클 시간(IWR1)의 1.5∼1.7배로 할 수 있다.
디코드 신호(XD0X)에 의해 플래그 출력 신호(S1AX, S1BX)가 출력되어(도 26(d)), 플래그 검출 신호(FDTC)가 활성화되는 동작(도 26(e)), 및 플래그 검출 신호(FDTC)의 활성화에 응답하여 플래그 리셋 신호(FRAX)가 출력되어(도 26(f)), 플래그(FA0X)가 리셋되는 동작(도 26(g))은 상술한 도 24와 동일하다. 또한, 플래그 검출 신호(FDTC)의 활성화에 의해, 서브 워드선(SW0P, SW1)이 동시에 활성화되어(도 26(h)), 트윈 셀 동작이 시작된다(도 26(i)). 그리고, 공통의 데이터를 독출한 메모리 셀(C00, C10)에 데이터가 재기록된다.
도 13에 도시한 플래그 검출 회로(28)는 RASZ 신호의 활성화에서부터 지연 회로(DELAY1)의 지연 시간 후에 노드(ND8)를 하이 레벨로 변화시켜, 플래그 검출 신호(FDTC)를 플래그 출력 신호(S1AX)에 관계없이 비활성화한다(도 26(j)). 도 10에 도시한 1/4 워드 디코더(44)는 플래그 검출 신호(FDTC)의 비활성화에 응답하여 디코드 신호(X00)를 비선택으로 한다. 이 때문에, 서브 워드선(SW0P)(X0="0")이 비선택으로 된다(도 26(k)). 이 결과, 트윈 셀 동작이 종료되어, 서브 워드선(SW1)(X0="1")만이 계속해서 선택된다(도 26(l)). 이와 같이, 1/4 워드 디코더(44)는 센스 앰프(SA)의 활성화 중에, 파셜 영역(PA)에 있어서의 기록이 지시되어 있지 않은 메모리 셀(C00)에 접속된 서브 워드선(SW0P)을 비선택으로 하는 워드 제어 회로로서 동작한다. 센스 앰프(SA)는 서브 워드선(SW1)이 선택되어 있는 기간, 계속해서 활성화한다.
이 후, 기록 데이터(DT)가 데이터 버스선(DB)을 통해 비트선(BL, /BL)에 공급되어, 선택되는 서브 워드선(SW1)에 접속되어 있는 메모리 셀(C10)에만 데이터가 기록된다(도 26(m)). 즉, 기록 커맨드(WR)에 대응하여 기록 동작이 실행되어, 기록이 지시된 메모리 셀(C10)에 새로운 데이터가 기록된다. 한편, 기록 데이터(DT)는 기록 커맨드(WR)에 동기하여 데이터 입출력 단자(DQ)에 공급된다(도 26(n)).
이와 같이, 메모리 셀(C00)에 유지되어 있는 데이터를 트윈 셀 동작에 의해 리프레시한 후에 메모리 셀(C10)에 데이터를 기록함으로써, 메모리 셀(C00)의 데이터가 소실되는 일없이 저소비 전력 모드에서 통상 동작 모드로 직접 이행할 수 있다. 이 후, 도 25와 같이, 메모리 셀(C00) 및 메모리 셀(C10)에 대응하는 싱글 셀 리프레시 동작이 순차 실행된다(도 26의 (o), (p)).
도 27∼도 29는 통상 동작 모드에 있어서, 리프레시 동작을 외부 시스템이 인식하지 않고 실행하는 해법을 나타내고 있다. 이 해법에 의해, DRAM의 메모리 코어를 갖는 의사 SRAM은 SRAM으로서 동작한다.
도 27은 외부 커맨드 사이클 시간(EXTC) 및 내부 독출 사이클 시간(IRD)의 관계를 나타내고 있다.
외부 커맨드 사이클 시간(EXTC)은 의사 SRAM의 외부로부터 공급되는 동작 커맨드(이 예에서는 독출 커맨드(RD))의 공급 간격이다. 이 실시 형태에서는, 외부 커맨드 사이클 시간(EXTC)은 내부 독출 사이클 시간(IRD)(또는 기록 사이클 시간(IWR1))에 내부 리프레시 사이클 시간(IREF)을 더한 값으로 설정되고 있다. 이 때문에, 독출 커맨드(RD)가 최소 사이클 시간으로 연속하여 공급되더라도, 내부 독출 사이클 시간(IRD) 사이에 내부 리프레시 사이클 시간(IREF)을 반드시 삽입할 수 있다.
도 28은 외부 커맨드 사이클 시간(EXTC) 및 내부 기록 사이클 시간(IWR1)의 관계를 나타내고 있다.
내부 기록 사이클 시간(IWR1)은 내부 독출 사이클 시간(IRD)과 같기 때문에, 외부 커맨드 사이클 시간(EXTC)은 내부 기록 사이클 시간(IWR1)에 내부 리프레시 사이클 시간(IREF)을 더한 값으로 설정되고 있다. 이 때문에, 기록 커맨드(WR)가 최소 사이클로 연속하여 공급되더라도, 내부 기록 사이클(IWR1) 사이에 내부 리프레시 사이클(IREF)을 반드시 삽입할 수 있다.
도 29는 외부 커맨드 사이클 시간(EXTC) 및 내부 기록 사이클 시간(IWR2)의 관계를 나타내고 있다.
외부 커맨드 사이클 시간(EXTC)은 내부 기록 사이클 시간(IWR2)에 내부 리프레시 사이클 시간(IREF)을 더한 값보다 짧게 설정되어 있다. 도 26에서 설명한 바와 같이, 트윈 셀 리프레시 동작을 동반하는 내부 기록 사이클 시간(IWR2)은 내부 기록 사이클 시간(IWR1)보다도 길다. 이 때문에, 최소 사이클로 연속해서 공급되는 기록 커맨드(WR) 사이에 내부 리프레시 사이클(IREF)이 삽입되는 경우, 내부 기록 사이클(IWR2)은 일시적으로 지연된다. 그러나, 내부 기록 사이클(IWR2)이 수 사이클 실행되는 동안에, 기록 커맨드(WR)에 대한 어긋남은 없어진다. 이 결과, 트윈 셀 동작을 동반하는 내부 기록 사이클(IWR2)이 연속해서 발생하는 경우에도, 외부 시스템에 인식되는 일없이 리프레시 동작을 실행할 수 있다.
도 30은 제1 실시 형태의 의사 SRAM의 동작을 나타내고 있다. 도면의 아래쪽의 타이밍도는 도면의 위쪽의 타이밍도의 계속을 나타내고 있다.
통상 동작 모드에서는, 리프레시 제어 신호(REFZ)에 응답하여 1 라인의 서브 워드선(SW)이 선택된다(싱글 셀 동작). CE 신호가 로우 레벨로 변화되어, 통상 동작 모드에서 공유 리프레시 모드로 이행할 때, 맨 처음에 파셜 워드선(SWP)을 선택하기 위해서, 도 33에 도시한 리프레시 어드레스 카운터(18)의 리셋 회로(54a)는 모드 신호(MODE2)의 상승 엣지에 동기하여, 로우 어드레스 신호(RAD2)의 최하위 비트(X0)를 생성하는 카운터(54b)를 리셋한다.
모든 파셜 워드선(SWP)이 선택된 후, 동작 모드는 공유 리프레시 모드에서 파셜 리프레시 모드로 이행한다. 파셜 리프레시 모드에서는, 1회의 리프레시 제어 신호(REFZ)로 인접하는 2 라인의 서브 워드선(SW)을 선택하는 트윈 셀 동작(리프레시 동작)이 실행된다.
파셜 리프레시 모드 중에 CE 신호가 하이 레벨로 변화되면, 동작 모드는 통상 동작 모드로 직접 이행한다. 통상 동작 모드로 전환한 후, 플래그(FAX, FBX)에 따라 트윈 셀 동작 또는 싱글 셀 동작이 실행된다.
이상, 본 실시 형태에서는, 데이터 유지 모드 동안, 소위 파셜 기술과 트윈 셀 기술을 융합한 제2 기억 모드에 의해 데이터를 복수의 메모리 셀로 유지함으로써, 데이터 유지 시간을 제1 기억 모드에 비하여 길게 할 수 있다. 이 결과, 메모리 셀의 리프레시 빈도를 대폭 줄일 수 있어, 데이터 유지 모드 중의 소비 전력을 대폭 삭감할 수 있다.
메모리 셀의 기억 모드를 나타내는 플래그(FAX, FBX)를, 파셜 영역(PA)마다 형성하여, 파셜 영역(PA)마다, 최초의 액세스를, 반드시 제2 기억 모드로 실행한다. 이 때문에, 액세스되는 메모리 셀의 데이터가 소실되는 것을 방지할 수 있다.
메모리 셀의 기억 모드를 나타내는 플래그(FAX, FBX)를, 파셜 영역(PA)마다 형성하여, 데이터 유지 모드에서 통상 동작 모드로의 전환시에, 플래그(FAX, FBX)에 따른 모드로 메모리 셀을 액세스한다. 이 때문에, 의사 SRAM을 관리하는 시스템 은 전환 동작 동안에도 메모리 셀을 자유롭게 액세스할 수 있다. 실질적인 전환 시간은 제로가 된다. 이 결과, 의사 SRAM을 관리하는 시스템은 데이터 유지 모드에서 통상 동작 모드로 복귀하고서 바로 의사 SRAM을 액세스할 수 있다. 예컨대, 의사 SRAM이 휴대전화의 워크 메모리로서 사용되는 경우, 대기 상태에서 즉시 동작 모드로 복귀할 수 있다.
플래그 회로(30)는 데이터 유지 모드에서 통상 동작 모드로의 전환 동작의 직전에, 모든 플래그(FAX, FBX)를 셋트한다. 이 때문에, 모든 파셜 영역(PA)의 메모리 셀을 제2 기억 모드에서 제1 기억 모드로 확실하게 이행할 수 있다.
플래그 검출 회로(28)에 의해 플래그(FAX, FBX)의 상태를 검출함으로써, 워드 디코더(WDEC)의 1/4 워드 디코더(44)의 동작을 간이하게 제어할 수 있어, 회로 구성을 간이하게 할 수 있다.
통상 동작 모드로 복귀한 후의 최초의 액세스가 기록 동작일 때에, 트윈 셀 동작으로 리프레시를 실행한 후, 싱글 셀 동작으로 데이터를 기록한다. 이 때문에, 파셜 영역(PA) 내의 기록이 실행되지 않는 메모리 셀의 데이터를 확실하게 유지할 수 있고, 또 소정의 메모리 셀에 데이터를 확실하게 기록할 수 있다. 외부 시스템은 통상 동작 모드로 복귀한 후 곧바로 의사 SRAM에 대하여 기록 동작을 실행할 수 있다. 즉, 시스템을 고속으로 동작할 수 있다.
통상 동작 모드로 복귀한 후의 최초의 액세스가 기록 동작일 때에, 센스 앰프(SA)를 계속해서 활성화하여, 트윈 셀 리프레시 동작 및 싱글 셀 기록 동작을 실행한다. 이 때문에, 센스 앰프(SA)의 활성화 빈도를 내릴 수 있어, 내부 기록 사이 클 시간(IWR2)을 단축할 수 있다.
통상 동작 모드로 복귀한 후의 최초의 기록 동작에 있어서, 센스 앰프(SA)를 계속해서 활성화하면서, 기록이 지시되지 않는 메모리 셀에 접속된 워드선을 비선택으로 한다. 이 때문에, 센스 앰프(SA)를 활성화하면서, 트윈 셀 동작(제2 기억 모드로 데이터를 재기록하는 동작)과, 싱글 셀 동작(제1 기억 모드로 데이터를 기록하는 동작)을 간이한 제어로 실행할 수 있다.
통상 동작 모드로 복귀한 후의 최초의 액세스가 독출 동작일 때에, 트윈 셀 동작으로 리프레시를 실행하는 동시에, 증폭된 독출 데이터를 데이터 입출력 단자(DQ)에 출력한다. 이 때문에, 외부 시스템은 통상 동작 모드로 복귀한 후 곧바로 의사 SRAM에 대하여 독출 동작을 실행할 수 있다. 즉, 시스템을 고속으로 동작할 수 있다.
통상 동작 모드로 복귀한 후의 최초의 액세스가 리프레시 동작일 때에, 트윈 셀 동작으로 리프레시를 실행한다. 데이터의 재기록 리프레시 동작에 의해, 리프레시 액세스된 각 메모리 셀에는 데이터가 강하게 기록된다. 이 때문에, 그 후, 각 메모리 셀이 싱글 셀 동작되는 경우에도(제1 기억 모드에서의 액세스), 데이터를 확실하게 독출 또는 리프레시할 수 있다.
통상 동작 모드에서 데이터 유지 모드로 이행할 때에, 모든 파셜 영역(PA)이 제2 기억 모드 상태가 될 때까지, 리프레시 커맨드마다, 파셜 메모리 셀에 기억되어 있는 데이터를 독출하여, 독출한 데이터를 파셜 영역(PA)의 모든 메모리 셀에 기록하는 공유 리프레시 동작을 실행한다. 공유 리프레시 동작에 의해, 파셜 메모 리 셀에 제1 기억 모드로 기억되어 있는 데이터를, 메모리 셀 그룹의 각 메모리 셀에 제2 기억 모드로 기억시킬 수 있다. 리프레시 동작마다, 제1 기억 모드의 메모리 셀을 제2 기억 모드에 변환함으로써, 통상 동작 모드에서 데이터 유지 모드로 효율적으로 전환할 수 있다.
도 31은 본 발명의 반도체 메모리의 제2 실시 형태를 나타내고 있다. 제1 실시 형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙여, 이들에 대해서는 상세한 설명을 생략한다.
이 실시 형태에서는, 제1 실시 형태의 리프레시 타이머(14), 리프레시 커맨드 발생 회로(16), 리프레시 어드레스 카운터(18), 플래그 리셋 회로(26), 플래그 검출 회로(28), 플래그 회로(30), 코어 제어 회로(32) 및 메모리 코어(34) 대신에, 리프레시 타이머(14A), 리프레시 커맨드 발생 회로(16A), 리프레시 어드레스 카운터(18A), 플래그 리셋 회로(26A), 플래그 검출 회로(28A), 플래그 회로(30A), 코어 제어 회로(32A) 및 메모리 코어(34A)가 형성되어 있다. 코어 제어 회로(32A)의 센스 앰프 제어 회로(40A) 및 프리차지 제어 회로(42A)는 멀티플렉서(24)로부터 출력되는 로우 어드레스 신호(RAD)의 하위 2 비트(X1, X0)를 수신하고 있다. 그 밖의 구성은 제1 실시 형태와 거의 동일하다.
도 32는 도 31에 도시한 리프레시 타이머(14A)를 상세히 나타내고 있다.
리프레시 타이머(14)의 분주기(14b, 14c, 14f)는 OSC0 신호의 주파수를 각각 8분의 1, 16분의 1, 64분의 1로 변환한다.
도 33은 리프레시 타이머(14A) 및 리프레시 커맨드 발생 회로(16A)의 동작을 나타내고 있다.
리프레시 타이머(14A)는 모드 신호(MODE1, MODE2, MODE3)가 각각 하이 레벨일 때, 발진 신호(OSC1, OSC2, OSC3)를 리프레시 요구 신호(TREF)로서 출력한다. 리프레시 커맨드 발생 회로(16A)는 모드 신호(MODE1, MODE3)가 각각 하이 레벨일 때, 리프레시 요구 신호(TREF)를 리프레시 제어 신호(REFZ)로서 출력한다. 리프레시 커맨드 발생 회로(16A)는 모드 신호(MODE2)가 하이 레벨일 때, 리프레시 요구 신호(TREF)에 동기하여 리프레시 제어 신호(REFZ)를 4회 출력한다.
도 34는 도 31에 도시한 리프레시 어드레스 카운터(18A)를 상세히 나타내고 있다.
리프레시 어드레스 카운터(18A)는 리셋 회로(18a), 카운터(18d, 18e) 및 카운터(18d, 18e)를 제어하는 논리 게이트를 갖고 있다. 카운터(18d)는 리프레시 제어 신호(REFZ)에 동기하여 카운트 동작하여, 리프레시 어드레스 신호(REFAD)의 하위 2 비트(R1, R0)를 생성한다. 카운터(18d)는 모드 신호(MODE3)가 하이 레벨일 때, 및 모드 신호(MODE2)의 상승 엣지에 동기하여 리셋된다.
카운터(18e)는 모드 신호(MODE3)가 하이 레벨일 때, 리프레시 제어 신호(REFZ)에 동기하여 카운트 동작하여, 리프레시 어드레스 신호(REFAD)의 상위 4 비트(R5-2)를 갱신한다. 카운터(18e)는 모드 신호(MODE1, MODE2)가 하이 레벨일 때(단, 모드 신호(MODE2)의 상승 엣지 후의 소정의 기간을 제외함), 카운터(18d)에서 출력되는 어드레스 신호(R1)에 동기하여 카운트 동작하여, 비트(R5-2)를 갱신한다.
도 35는 도 34에 도시한 리프레시 어드레스 카운터(18A)의 동작을 나타내고 있다.
리프레시 어드레스 카운터(18A)는 모드 신호(MODE1, 2)가 하이 레벨일 때, 리프레시 제어 신호(REFZ)에 동기하여 6 비트의 리프레시 어드레스 신호(R5-0)를 순차 카운트업한다. 또한, 리프레시 어드레스 카운터(18A)는 모드 신호(MODE3)가 하이 레벨일 때, 리프레시 제어 신호(REFZ)에 동기하여 4 비트의 리프레시 어드레스 신호(R5-2)를 순차 카운트업한다. 이 때, 리프레시 어드레스 신호(R1, R0)는 로우 레벨에 고정된다.
도 36은 도 31에 도시한 메모리 코어(34A)의 주요부를 상세히 나타내고 있다.
메모리 코어(34A)의 워드 디코더(WDEC)는 1/4 워드 디코더(44A)와, 메인 워드선(MW)(MW0, MW1, … )에 각각 대응하는 복수의 서브 워드 디코더(46a)를 갖고 있다. 1/4 워드 디코더(44A)는 모드 신호(MODE3)가 로우 레벨일 때에, 로우 어드레스 신호(MD2)의 하위 2 비트(X1, X0) 및 그 반전 비트(/X1, /X0)에 따라서 디코드 신호(X11, X10, X01, X00) 중 어느 것을 출력한다. 1/4 워드 디코더(44A)는 모드 신호(MODE3)가 하이 레벨일 때에, 디코드 신호(X11, X10, X01, X00)를 전부 하이 레벨로 한다.
이 실시 형태에서는, 인접하는 4개의 서브 워드선(예컨대, SW0P, SW1, SW2, SW3)에 접속되어 있는 메모리 셀(C00, C10, C20, C30, … )에 의해 파셜 영역(PA)이 형성되어 있다. 예컨대, 서브 워드선(SWP0)은 데이터 유지 모드 동안 데이터가 유지되는 파셜 메모리 셀(C00)에 접속된 파셜 워드선이다. 서브 워드선(SW1, SW2, SW3)은 데이터 유지 모드 동안 데이터가 유지되지 않는 공유 메모리 셀(C10, C20, C30)에 접속된 공유 워드선이다.
파셜 메모리 셀(C00) 및 공유 메모리 셀(C20)은 비트선(BL0)에 접속되고, 공유 메모리 셀(C10, C30)은 비트선(/BL0)에 접속되어 있다. 파셜 워드선(SWP0) 및 공유 워드선(SW1, SW2, SW3)은 데이터 유지 모드 동안 서로 동기하여 선택되어, 4개의 메모리 셀이 동시에 액세스된다(제2 기억 모드, 쿼드 셀 동작). 그리고, 통상 동작 모드 중에 파셜 메모리 셀(C00)에 유지되고 있는 데이터는 데이터 유지 모드 동안, 4개의 메모리 셀(C00, C10, C20, C30)에 의해 유지된다.
이 실시 형태에서는, 메모리 코어(34A)에 형성된 메모리 셀(MC)의 4분의 1이 파셜 메모리 셀이다. 즉, 의사 SRAM의 기억 용량의 4분의 1의 데이터가, 데이터 유지 모드 동안 유지된다.
도 37은 도 36에 도시한 1/4 워드 디코더(44A)를 상세히 나타내고 있다.
1/4 워드 디코더(44A)는 디코드 신호(X11, X10, X01, X00)를 생성하기 위해서 로우 어드레스 신호(X0, /X0, X1, /X1)를 디코드하는 디코더(44a)와, 모드 신호(MODE3) 또는 플래그 검출 신호(FDTC)가 하이 레벨일 때에 로우 어드레스 신호(X0, /X0, X1, /X1)를 마스크하여, 디코더(44a)에 하이 레벨을 출력하는 마스크 회로(44c)를 갖고 있다.
도 38은 도 31에 도시한 센스 앰프 제어 회로(40A) 및 프리차지 제어 회로(42A)의 동작을 나타내고 있다. 모드 신호(MODE2)가 로우 레벨일 때의 동작 및 모드 신호(MODE2)가 하이 레벨로 변화되었을 때의 동작은 제1 실시 형태(도 12)와 동 일하다.
센스 앰프 제어 회로(40A)는 모드 신호(MODE2)가 하이 레벨일 때에, 로우 어드레스 신호(X1, X0)가 함께 하이 레벨로 변화된 후의 RASZ 신호의 상승 엣지에서부터 지연 시간(DLY2) 후에 센스 앰프 활성화 신호(PSA, NSA)를 변화시켜, 센스 앰프(SA)를 비활성화시킨다(도 38(a)). 프리차지 제어 회로(42A)는 모드 신호(MODE2)가 하이 레벨일 때에, 로우 어드레스 신호(X1, X0)가 함께 하이 레벨로 변화된 후의 RASZ 신호의 상승 엣지에서부터 지연 시간(DLY2) 후에 프리차지 신호(PREZ)를 하이 레벨로 변화시켜, 프리차지 동작을 시작한다(도 38(b)).
즉, 공유 리프레시 모드 동안, 파셜 메모리 셀(C00)에 유지되어 있는 데이터를 파셜 메모리 셀 및 인접하는 공유 메모리 셀(C10, C20, C30)에 기록하기 위해서, RASZ 신호가 4회 출력되는 동안, 센스 앰프(SA)는 활성화되어, 비트선(BL, /BL)의 프리차지가 금지된다.
도 39는 도 31에 도시한 플래그 회로(30A), 플래그 검출 회로(28A)의 상세 및 워드 디코더(WDEC)의 주요부를 나타내고 있다. 워드 디코더(WDEC)는 제1 실시 형태(도 13)와 동일하다.
플래그 회로(30A)는 메인 워드선(MW)(MW0, MW1, … )마다 형성되어 있다. 플래그 회로(30A)는 제1 실시 형태의 플래그 회로(30)와 동일한 플래그(FAX)(F0AX, F1AX, … )를 갖고 있다. 플래그(FAX)의 기능은 제1 실시 형태와 동일하다. 즉, 플래그(FAX)는 파셜 모드 해제 신호(PREFR)의 펄스에 동기하여 로우 레벨로 셋트되고, 플래그 리셋 신호(FRAX)에 각각 동기하여 하이 레벨로 리셋된다. 플래그(FAX) 의 상태는 디코드 신호(XDX)(XD0X, XD1X, … )에 동기하여, 플래그 출력 신호(S1AX)로서 출력된다.
플래그 검출 회로(28A)는 플래그 출력 신호(S1AX)에 접속된 래치 회로와, 지연 회로(DELAY1)와, 마스크 회로(MSK)를 갖고 있다. 마스크 회로(MSK)는 플래그 출력 신호(S1AX)를 플래그 검출 신호(FDTC)로서 출력하는 동시에, 기록 커맨드가 공급되었을 때에, 플래그 검출 신호(FDTC)의 활성화 기간을 짧게 하는 기능을 갖고 있다.
플래그 회로(30A) 및 플래그 검출 회로(28A)의 동작은 제1 실시 형태의 플래그(F0AX)에 대응하는 동작과 동일하기 때문에, 설명을 생략한다.
도 40은 도 31에 도시한 플래그 리셋 회로(26A)를 상세히 나타내고 있다.
플래그 리셋 회로(26A)는 제1 실시 형태에 있어서의 플래그 리셋 회로(26)(도 18)의 멀티플렉서(MUX2) 대신에 버퍼 회로(26b)를 갖고 있다. 그 밖의 구성은 플래그 리셋 회로(26)와 동일하다. 플래그 리셋 회로(26A)는 플래그 검출 신호(FDTC)의 상승 엣지에서부터 소정 시간 후에 플래그 리셋 신호(FRAX)를 출력한다.
도 41은 제2 실시 형태에 있어서의 통상 동작 모드 동안의 동작을 나타내고 있다.
통상 동작 모드에서는, 제7 실시 형태(도 20)와 마찬가지로, 워드선(SW0P, SW1, SW3, SW4)은 로우 어드레스 신호(RAD2)에 따라서 독립적으로 선택된다. 그리고, 외부로부터의 독출 커맨드 또는 기록 커맨드에 응답하여, 독출 동작 또는 기록 동작이 실행된다. 의사 SRAM의 내부에서 발생하는 리프레시 커맨드에 응답하여 리 프레시 동작이 실행된다.
도 42는 제2 실시 형태에 있어서의 공유 리프레시 모드 동안의 동작을 나타내고 있다.
공유 리프레시 모드에서는 우선, 파셜 메모리 셀(C00)에 유지되어 있는 데이터가 센스 앰프(SA)에 래치된다(도 42(a)). 다음에, 센스 앰프(SA)를 활성화한 상태에서, 공유 메모리 셀(C10, C20, C30)이 순차 액세스되어, 센스 앰프(SA)에 래치되어 있는 데이터(상보의 데이터)가, 이들 메모리 셀(C10, C20, C30)에 기록된다(도 42의 (b,) (c), (d)). 이에 따라, 파셜 메모리 셀(C00) 및 공유 메모리 셀(C10, C20, C30)에는 서로 상보의 데이터가 유지된다. 상기 동작은 모든 파셜 영역(PA)에 대해 이루어진다.
도 43은 제2 실시 형태에 있어서의 파셜 리프레시 모드 동안의 동작을 나타내고 있다.
파셜 리프레시 모드에서는, 파셜 워드선(SW0P)과 공유 워드선(SW1, SW2, SW3)이 동시에 선택되어, 파셜 메모리 셀(C00)과 공유 메모리 셀(C10, C20, C30)에 유지되어 있는 상보의 데이터가, 센스 앰프(SA)에서 동시에 증폭되어, 셀(C00, C10, C20, C30)에 재기록된다(쿼드 셀 동작). 파셜 메모리 셀(C00)과 공유 메모리 셀(C10, C20, C30)에서 데이터를 유지함으로써, 리프레시 간격을 제7 실시 형태보다 더욱 연장시킬 수 있다.
이상, 본 실시 형태에서도 상술한 제1 실시 형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시 형태에서는, 하나의 파셜 메모리 셀(C00)에 유지되어 있는 데 이터를, 데이터 유지 모드 동안에 파셜 메모리 셀(C00) 및 공유 메모리 셀(C10, C20, C30)로 유지하기 때문에, 데이터를 유지할 수 있는 유지 시간을 더욱 길게 할 수 있다. 이 때문에, 리프레시 동작 빈도를 더욱 줄일 수 있어, 데이터 유지 모드 중의 소비전력을 대폭 삭감할 수 있다.
한편, 상술한 실시 형태에서는, 본 발명을 의사 SRAM에 적용한 예에 관해서 설명했다. 본 발명은 이러한 실시 형태에 한정되는 것이 아니다. 예컨대, 본 발명을 셀프 리프레시 기능을 갖는 DRAM에 적용하더라도 좋다.
상술한 실시 형태에서는, 커맨드 신호로서 CE 신호, /WE 신호 및 /OE 신호를 사용한 예에 관해서 설명했다. 본 발명은 이러한 실시 형태에 한정되는 것이 아니다. 예컨대, DRAM과 마찬가지로, 로우 어드레스 스트로브 신호(/RAS) 및 칼럼 어드레스 스트로브 신호(/CAS)를 커맨드 신호에 사용하더라도 좋다.
상술한 실시 형태에서는, 칩 인에이블 신호(CE)가 로우 레벨일 때에, 동작 모드를 데이터 유지 모드(저소비 전력 모드)로 한 예에 관해서 설명했다. 본 발명은 이러한 실시 형태에 한정되는 것이 아니다. 예컨대, 2개의 칩 인에이블 신호(/CE1, CE2)를 외부 단자를 통해 수신하여, /CE1 신호가 로우 레벨 또 CE2 신호가 하이 레벨일 때, 통상의 독출 동작 및 기록 동작을 실행할 수 있게 하고, CE2 신호가 로우 레벨일 때에 동작 모드를 데이터 유지 모드로 하여도 좋다.
이상, 본 발명에 관해서 상세히 설명해 왔지만, 상기한 실시 형태 및 그 변형예는 발명의 일례에 지나지 않으며, 본 발명은 이것에 한정되는 것이 아니다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 분명하다.
본 발명의 반도체 메모리에서는, 제2 기억 모드의 상태에서 제1 기억 모드의 상태로 전환하는 전환 동작에 있어서, 최초의 액세스를 제2 기억 모드로 실행함으로써, 액세스되는 메모리 셀의 데이터가 소실되는 것을 방지할 수 있다.
플래그를 사용함으로써, 전환 동작 동안, 제2 기억 모드로 데이터를 유지하는 메모리 셀과 제1 기억 모드로 데이터를 유지하는 메모리 셀을 혼재시킬 수 있다. 제2 기억 모드에서 제1 기억 모드로 이행할 때에 플래그에 따른 모드로 메모리 셀을 액세스함으로써, 반도체 메모리를 관리하는 시스템은 전환 동작 동안에도 메모리 셀을 자유롭게 액세스할 수 있다. 이 결과, 실질적인 전환 시간을 없앨 수 있다.
본 발명의 반도체 메모리에서는, 전환 동작 전에, 플래그 셋트 회로에 의해 모든 플래그를 셋트함으로써, 모든 메모리 셀 그룹의 메모리 셀을 제2 기억 모드에서 제1 기억 모드로 확실하게 이행할 수 있다.
본 발명의 반도체 메모리에서는, 플래그 검출 회로에 의해 플래그의 상태를 검출함으로써, 제어 회로의 동작을 간이하게 할 수 있어, 회로 구성을 간이하게 할 수 있다.
본 발명의 반도체 메모리에서는, 최초의 액세스가 기록 동작일 때에, 제2 기억 모드로 유지되어 있는 데이터를 다시 제2 기억 모드로 복수의 메모리 셀에 재기록한 후, 기록이 지시된 메모리 셀에 데이터가 기록된다. 이 때문에, 제2 기억 모드로 데이터를 유지하고 있는 메모리 셀의 하나에 대하여 기록의 지시가 있는 경우 에도, 원래의 데이터를 파괴하지 않고, 새로운 기록 데이터를 소정의 메모리 셀에 유지할 수 있다. 이 결과, 시스템은 상기 전환 동작 중에도 기다리지 않고 기록 동작을 실행할 수 있다.
본 발명의 반도체 메모리에서는, 메모리 셀에 대한 데이터의 독출, 재기록 및 기록 중에 센스 앰프를 계속해서 활성화함으로써 센스 앰프의 활성화 빈도를 내릴 수 있어, 기록 동작 시간을 단축할 수 있다.
본 발명의 반도체 메모리에서는, 기록 데이터는 비선택으로 된 워드선에 접속된 메모리 셀에 전달되지 않기 때문에, 센스 앰프를 활성화하면서, 제2 기억 모드로 데이터를 재기록하는 동작과, 제1 기억 모드로 데이터를 기록하는 동작을 간이한 제어로 실행할 수 있다.
본 발명의 반도체 메모리에서는, 최초의 액세스가 독출 동작일 때에, 시스템은 상기 전환 동작 중에도 기다리지 않고 독출 동작을 실행할 수 있다.
본 발명의 반도체 메모리에서는, 최초의 액세스가 리프레시 동작일 때에, 제2 기억 모드로 유지되어 있는 데이터를 다시 제2 기억 모드로 복수의 메모리 셀에 재기록함으로써, 그 후, 각 메모리 셀이 제1 기억 모드로 액세스되는 경우에도, 데이터를 확실하게 독출 또는 리프레시할 수 있다.
본 발명의 반도체 메모리에서는, 시스템은 데이터 유지 모드에서 통상 동작 모드로의 전환후, 제1 기억 모드의 메모리 셀과 제2 기억 모드의 메모리 셀이 혼재할 때에도 곧바로 반도체 메모리를 액세스할 수 있다. 즉, 시스템을 고속으로 동작할 수 있다.
본 발명의 반도체 메모리에서는, 공유 리프레시 동작에 의해, 리프레시 동작마다, 제1 기억 모드의 메모리 셀을 제2 기억 모드로 변환함으로써, 통상 동작 모드에서 데이터 유지 모드로 효율적으로 전환할 수 있다.
본 발명의 반도체 메모리에서는, 워드선을 1 라인 또는 복수 라인 선택함으로써, 메모리 셀을 제1 기억 모드 또는 제2 기억 모드로 용이하게 액세스할 수 있다.

Claims (11)

  1. 복수의 휘발성 메모리 셀과;
    상기 메모리 셀에 각각 접속된 복수의 워드선과;
    소정수의 상기 워드선에 각각 접속되는 상기 메모리 셀에 의해 구성되는 복수의 메모리 셀 그룹과;
    상기 메모리 셀마다 데이터를 유지하는 제1 기억 모드의 동작 및 상기 각 메모리 셀 그룹의 상기 메모리 셀에 동일한 데이터를 유지하는 제2 기억 모드의 동작을 실행하는 제어 회로와;
    상기 메모리 셀 그룹에 대응하여 각각 형성되어, 상기 메모리 셀이 상기 제2 기억 모드로 데이터를 기억하고 있는 것을 셋트 상태로서 나타내는 복수의 플래그와;
    모든 상기 메모리 셀을 상기 제2 기억 모드의 상태에서 상기 제1 기억 모드의 상태로 전환하는 전환 동작에 있어서, 상기 각 플래그를, 대응하는 상기 메모리 셀 그룹의 최초의 액세스에 따라서 리셋하는 플래그 리셋 회로를 포함하는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 상기 전환 동작 이전에, 모든 상기 플래그를 셋트하는 플래그 셋트 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  3. 제1항에 있어서, 상기 메모리 셀의 액세스시에, 대응하는 상기 플래그가 셋트되어 있는지의 여부를 검출하는 플래그 검출 회로를 더 포함하고,
    상기 제어 회로는 플래그 검출 회로의 검출 결과에 따라서 상기 제1 기억 모드의 동작 또는 상기 제2 기억 모드의 동작을 실행하는 것을 특징으로 하는 반도체 메모리.
  4. 제1항에 있어서, 상기 제어 회로는, 상기 최초의 액세스가 기록 동작일 때에, 상기 메모리 셀 그룹의 모든 메모리 셀로부터 데이터를 독출하여, 독출한 데이터를 이들 메모리 셀에 재기록하고, 또한 기록이 지시된 메모리 셀에 데이터를 기록하는 것을 특징으로 하는 반도체 메모리.
  5. 제4항에 있어서, 상기 메모리 셀에 접속된 비트선과;
    상기 비트선에 접속된 센스 앰프를 더 포함하고,
    상기 제어 회로는 상기 메모리 셀에 대한 데이터의 독출, 재기록 및 기록 중에, 상기 센스 앰프를 계속해서 활성화하는 것을 특징으로 하는 반도체 메모리.
  6. 제5항에 있어서, 상기 센스 앰프의 활성화 동안에, 상기 메모리 셀 그룹에 있어서의 기록이 지시된 메모리 셀을 제외한 메모리 셀에 접속된 워드선을 비선택으로 하는 워드 제어 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  7. 제1항에 있어서, 상기 제어 회로는, 상기 최초의 액세스가 독출 동작일 때에, 상기 메모리 셀 그룹의 모든 메모리 셀로부터 데이터를 독출하고, 독출한 데이터를 반도체 메모리의 외부로 출력하는 동시에, 독출한 데이터를 상기 메모리 셀에 재기록하는 것을 특징으로 하는 반도체 메모리.
  8. 제1항에 있어서, 상기 제어 회로는, 상기 최초의 액세스가 리프레시 동작일 때에, 상기 메모리 셀 그룹의 모든 메모리 셀로부터 데이터를 독출하고, 독출한 데이터를 상기 메모리 셀에 재기록하는 것을 특징으로 하는 반도체 메모리.
  9. 제1항에 있어서, 외부로부터 공급되는 액세스 커맨드 및 내부에서 발생하는 리프레시 커맨드에 따라 동작하는 통상 동작 모드와, 상기 리프레시 커맨드에 따라서만 동작하는 데이터 유지 모드를 더 포함하고,
    데이터는 상기 통상 동작 모드 동안에 상기 제1 기억 모드로 기억되고, 상기 데이터 유지 모드 동안에 상기 제2 기억 모드로 기억되며,
    상기 데이터 유지 모드에서 상기 통상 동작 모드로의 전환 동작에 있어서, 상기 제1 기억 모드의 메모리 셀과 상기 제2 기억 모드의 메모리 셀이 혼재하는 것을 특징으로 하는 반도체 메모리.
  10. 제9항에 있어서, 상기 메모리 셀 그룹의 메모리 셀은, 상기 제2 기억 모드 동안에 유지하는 데이터를 기억하는 파셜 메모리 셀을 포함하고,
    상기 제어 회로는, 상기 통상 동작 모드에서 상기 데이터 유지 모드로 이행된 후, 모든 상기 메모리 셀 그룹이 상기 제2 기억 모드 상태가 될 때까지, 상기 리프레시 커맨드마다, 상기 파셜 메모리 셀에 기억되어 있는 데이터를 독출하여, 독출한 데이터를 상기 메모리 셀 그룹의 모든 메모리 셀에 기록하는 공유 리프레시 동작을 실행하는 것을 특징으로 하는 반도체 메모리.
  11. 제1항에 있어서, 상기 제1 기억 모드에서는, 1 라인의 상기 워드선에 접속된 하나의 메모리 셀이 1 비트의 정보를 유지하고,
    상기 제2 기억 모드에서는, 상기 메모리 셀 그룹의 모든 상기 메모리 셀이 상기 정보를 유지하는 것을 특징으로 하는 반도체 메모리.
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