JP2006048845A - セルフリフレッシュ制御回路 - Google Patents
セルフリフレッシュ制御回路 Download PDFInfo
- Publication number
- JP2006048845A JP2006048845A JP2004229528A JP2004229528A JP2006048845A JP 2006048845 A JP2006048845 A JP 2006048845A JP 2004229528 A JP2004229528 A JP 2004229528A JP 2004229528 A JP2004229528 A JP 2004229528A JP 2006048845 A JP2006048845 A JP 2006048845A
- Authority
- JP
- Japan
- Prior art keywords
- row address
- signal
- circuit
- refresh
- self
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Dram (AREA)
Abstract
【課題】 複数のワード線を同時に選択してセルフリフレッシュを行うことで消費電力の低減を可能にする。
【解決手段】 メモリセルアレイの下位と上位のロウアドレスに対応する相補のラッチ信号を発生する第1、第2のロウアドレスラッチ回路を設け、セルフリフレッシュ期間中、第1のロウアドレスラッチ回路の相補のラッチ信号と、セルフリフレッシュイネーブル信号の活性化により第2のロウアドレスラッチ回路からの相補のラッチ信号をロウアドレスレコーダ回路によりデコードして、順次上位と下位のロウアドレスに対応したメモリセルアレイの複数のワード線を選択するロウアドレスデコード信号を生成し、ワード線活性化回路により前記ロウアドレスデコード信号に従ってメモリセルアレイの対応する複数のワード線を同時に活性化する。
【選択図】 図1
【解決手段】 メモリセルアレイの下位と上位のロウアドレスに対応する相補のラッチ信号を発生する第1、第2のロウアドレスラッチ回路を設け、セルフリフレッシュ期間中、第1のロウアドレスラッチ回路の相補のラッチ信号と、セルフリフレッシュイネーブル信号の活性化により第2のロウアドレスラッチ回路からの相補のラッチ信号をロウアドレスレコーダ回路によりデコードして、順次上位と下位のロウアドレスに対応したメモリセルアレイの複数のワード線を選択するロウアドレスデコード信号を生成し、ワード線活性化回路により前記ロウアドレスデコード信号に従ってメモリセルアレイの対応する複数のワード線を同時に活性化する。
【選択図】 図1
Description
この発明は、半導体記憶装置に係り、特に回路の低消費電力化を可能にするセルフリフレッシュ機能を与えるセルフリフレッシュ制御回路に関するものである。
DRAM(ダイナミックランダムアクセスメモリ)のメモリセルはアクセストランジスタとキャパシタの対で構成され、保存されたデータはキャパシタに蓄積されている電荷量によって決る。このキャパシタに保存されている電荷は種々の原因によって漏洩しやすく、電荷量の減少は保存データの紛失につながる。そこで、データの紛失に至る前に、キャパシタの電荷量を復元してやる必要がある。この復元動作をリフレッシュと呼んでいる。したがって、DRAMのような揮発性メモリに含まれるすべてのメモリセルでは、所定の周期(リフレッシュ周期)ごとに少なくとも一回以上リフレッシュ動作を行うようにしている。このリフレッシュ動作にはロウアドレスを用いるが、DRAMの動作形態により外部からロウアドレスを入力する方法と内部でロウアドレスを発生させる方法とがある。この分野で、後者の方法はセルフリフレッシュと呼ばれている。
ところで、近年、バッテリ駆動の情報機器が普及しているが、低消費電力化が高まっている。このような情報機器に内蔵される半導体記憶装置に保存されたデータのバックアップもバッテリに依存するため、消費電力の低減が求められている。セルフリフレッシュ制御回路の低消費電力化は待機時電流(セルフリフレッシュ電流)の低減により図れるが、そのためにリフレッシュ周期を長周期化させる方法がある。しかし、微細化加工技術が進むにつれ、リフレッシュ特性の向上が困難になってきており、リフレッシュ周期を長周期化することも困難になってきた。加えて、セルフリフレッシュ電流のうち、セルフリフレッシュ時に動作するセルフリフレッシュ制御回路で消費する電流の占める割合が大きくなってきており、今後セルフリフレッシュ電流を低減させるためには周辺回路で消費する電流を低減させる必要がある。
図5は従来の半導体記憶装置におけるセルフリフレッシュを行うセルフリフレッシュ制御回路の構成を示すブロック図である。
入力バッファ回路1は、外部クロック信号EX_CLK、外部チップセレクト信号EX_ZCS、外部ロウアドレスストローブ信号EX_ZRAS、外部コラムアドレスストローブ信号EX_ZCAS、外部ライトイネーブル信号EX_ZWE、外部クロックイネーブル信号EX_CKE、および外部アドレス信号EX_ADD<m:0>が入力され、外部クロックイネーブル信号EX_CKEの反転信号ZINTCKE、内部ロウアドレスストローブ信号RAS、内部コラムアドレスストローブ信号CAS、内部ライトイネーブル信号ZWE、内部クロックイネーブル信号ZCKE、および外部アドレスを外部クロック信号EX_CLKでラッチした信号ADD<m:0>を出力する。入力バッファ回路1の構成例は図6に示されるが、インバータ回路20〜42、クロックドインバータ回路43〜48およびNAND回路49〜54で構成されている。
入力バッファ回路1は、外部クロック信号EX_CLK、外部チップセレクト信号EX_ZCS、外部ロウアドレスストローブ信号EX_ZRAS、外部コラムアドレスストローブ信号EX_ZCAS、外部ライトイネーブル信号EX_ZWE、外部クロックイネーブル信号EX_CKE、および外部アドレス信号EX_ADD<m:0>が入力され、外部クロックイネーブル信号EX_CKEの反転信号ZINTCKE、内部ロウアドレスストローブ信号RAS、内部コラムアドレスストローブ信号CAS、内部ライトイネーブル信号ZWE、内部クロックイネーブル信号ZCKE、および外部アドレスを外部クロック信号EX_CLKでラッチした信号ADD<m:0>を出力する。入力バッファ回路1の構成例は図6に示されるが、インバータ回路20〜42、クロックドインバータ回路43〜48およびNAND回路49〜54で構成されている。
コマンドデコーダ回路2には、入力バッファ回路1からZINTCKE信号、RAS信号、CAS信号、ZWE信号、CS信号、ZCKE信号が入力され、リングオシレータ3からセルフリフレッシュ周期毎に発生するPHYS信号が入力され、リフレッシュ制御信号発生回路4からリフレッシュイネーブルを表すREF信号が入力され、セルフレフレッシュコマンド入力された時もしくはセルフレフレッシュ期間中PHYS信号が発生した時、リフレッシュ制御信号発生回路4へロウ系を活性化するためのトリガ信号ZACTを出力する。コマンドデコーダ回路2の構成例は図7に示されるが、インバータ回路60〜62、NAND回路63〜69およびNOR回路70で構成されている。
リングオシレータ回路3は、セルフリフレッシュ期間中、ワンショットパルスであるPHYS信号を一定周期で発生し、コマンドデコーダ回路2に出力する。
リフレッシュ制御信号発生回路4は、トリガ信号ZACTSが入力されると、ロウアドレスをラッチするためのRAL信号、内部アドレスをカウントアップするためのQCU信号、内部アドレスをロウアドレス信号として選択するQADSEL信号、リフレッシュイネーブルを表すREF信号、センスアンプを活性化させるSENSE信号およびZSENSE信号、ロウ系を活性化するためのRASE信号を出力する。リフレッシュ制御信号発生回路4の構成例は図8に示されるが、インバータ回路80〜88,104、NAND回路89〜100および遅延段101〜103で構成されている。
リフレッシュ制御信号発生回路4は、トリガ信号ZACTSが入力されると、ロウアドレスをラッチするためのRAL信号、内部アドレスをカウントアップするためのQCU信号、内部アドレスをロウアドレス信号として選択するQADSEL信号、リフレッシュイネーブルを表すREF信号、センスアンプを活性化させるSENSE信号およびZSENSE信号、ロウ系を活性化するためのRASE信号を出力する。リフレッシュ制御信号発生回路4の構成例は図8に示されるが、インバータ回路80〜88,104、NAND回路89〜100および遅延段101〜103で構成されている。
内部アドレスカウンタ5は、入力されたQCU信号で内部アドレスをカウントアップすると同時に、内部アドレスを表すQAD<m:0>信号を発生する。
ロウアドレス発生回路6は、入力されたQADSEL信号、QAD<m:0>信号およびADD<m:0>信号に基づいてロウアドレスを表すRA<m:0>信号を生成し出力する。ロウアドレス発生回路6の構成例は図9に示されるが、インバータ回路110〜112、Pチャネルトランジスタ113,114およびNチャネルトランジスタ115,116から構成されている。
ロウアドレス発生回路6は、入力されたQADSEL信号、QAD<m:0>信号およびADD<m:0>信号に基づいてロウアドレスを表すRA<m:0>信号を生成し出力する。ロウアドレス発生回路6の構成例は図9に示されるが、インバータ回路110〜112、Pチャネルトランジスタ113,114およびNチャネルトランジスタ115,116から構成されている。
ロウアドレスラッチ回路7は、入力されたロウアドレスを表すRA<m:0>信号をRAL信号によりラッチし、ロウアドレスラッチ信号RAD<m:0>およびロウアドレスラッチ信号の反転信号ZRAD<m:0>を生成し出力する。ロウアドレスラッチ回路7の構成例は図10に示されるが、インバータ回路170〜176、クロックドインバータ回路177、NAND回路178,179、Pチャネルトランジスタ180,181およびNチャネルトランジスタ182,183から構成されている。
ロウアドレスデコーダ回路8は、入力されたロウアドレスラッチ信号RAD<m:0>およびその反転信号ZRAD<m:0>に基づいてロウアドレスデコード信号X<2(m+1)−1:0>を生成し出力する。ロウアドレスデコーダ回路8の構成例は図11に示されるが、インバータ回路130〜132およびNAND回路133〜135から構成されている。
ワード線活性化回路9は、リフレッシュ制御信号発生回路4から入力されたRASE信号とロウアドレスデコード信号X<2(m+1)−1:0>に基づいて、ワード線を活性化するWL<2(m+1)−1:0>信号を生成し、メモリセルアレイ12に出力する。ワード線活性化回路9の構成例は図12に示されるが、インバータ回路140、Pチャネルトランジスタ141,142およびNチャネルトランジスタ143,144から構成されている。
ワード線活性化回路9は、リフレッシュ制御信号発生回路4から入力されたRASE信号とロウアドレスデコード信号X<2(m+1)−1:0>に基づいて、ワード線を活性化するWL<2(m+1)−1:0>信号を生成し、メモリセルアレイ12に出力する。ワード線活性化回路9の構成例は図12に示されるが、インバータ回路140、Pチャネルトランジスタ141,142およびNチャネルトランジスタ143,144から構成されている。
メモリセルアレイ12の構成は図14に示されるが、ここでは説明の便宜上、ワード線WL<0>〜WL<1023>のメモリセルアレイについて示している。200は情報を蓄えるDRAMセルであり、201はDRAMセルの情報を増幅するためのセンスアンプである。センスアンプ201には、このアンプを活性化するためのSENSE信号とその反転信号であるZSENSE信号が加えられ、ビット線BLと反転ビット線ZBLが接続されている。
センスアンプの回路構成は図15に示されるが、210〜212はPチャネルトランジスタ、213〜218はNチャネルトランジスタである。SENSE信号が“H”レベル、ZSENSE信号が“L”レベルになるとこのセンスアンプは活性化する。一方、SENSE信号が“L”レベル、ZSENSE信号が“H”レベルになるとセンスアンプは非活性となると同時に、ビット線BLと反転ビット線ZBLはVBLレベルにプリチャージされる。
DRAMセルの構成は図16に示されるが、220はNチャネルトランジスタで、メモリセルトランジスタと呼ばれている。また、221はキャパシタで、メモリセルと呼ばれている。Nチャネルトランジスタ220のソース側をストレージノードSNと呼び、その電位をVSNとする。また、キャパシタ221を介した側をセルプレートCPと呼び、その電位をVCPとする。VBLとVCPはセンスアンプの電源電圧Vddの1/2に設定されている。
センスアンプの回路構成は図15に示されるが、210〜212はPチャネルトランジスタ、213〜218はNチャネルトランジスタである。SENSE信号が“H”レベル、ZSENSE信号が“L”レベルになるとこのセンスアンプは活性化する。一方、SENSE信号が“L”レベル、ZSENSE信号が“H”レベルになるとセンスアンプは非活性となると同時に、ビット線BLと反転ビット線ZBLはVBLレベルにプリチャージされる。
DRAMセルの構成は図16に示されるが、220はNチャネルトランジスタで、メモリセルトランジスタと呼ばれている。また、221はキャパシタで、メモリセルと呼ばれている。Nチャネルトランジスタ220のソース側をストレージノードSNと呼び、その電位をVSNとする。また、キャパシタ221を介した側をセルプレートCPと呼び、その電位をVCPとする。VBLとVCPはセンスアンプの電源電圧Vddの1/2に設定されている。
図5のセルフリフレッシュ制御回路の動作について、図13のタイムチャートを用いて説明する。
セルフリフレッシュの動作は、セルフリフレッシュコマンドにより開始される。ここで、外部ロウアドレスストローブ信号EX_ZRAS=“L”、外部コラムアドレスストローブ信号EX_ZCAS=“L”、外部ライトイネーブル信号EX_ZWE=“H”、外部チップセレクト信号EX_ZCS=“L”、外部クロックイネーブル信号EX_CKE=“L”の組み合わせでセルフリフレッシュコマンドになる。一方、外部クロックイネーブル信号EX_CKEを“L”から“H”レベルにすることによりセルフリフレッシュ動作を終了する。この2つの動作によりセルフリフレッシュ期間が形成されることになる。
セルフリフレッシュの動作は、セルフリフレッシュコマンドにより開始される。ここで、外部ロウアドレスストローブ信号EX_ZRAS=“L”、外部コラムアドレスストローブ信号EX_ZCAS=“L”、外部ライトイネーブル信号EX_ZWE=“H”、外部チップセレクト信号EX_ZCS=“L”、外部クロックイネーブル信号EX_CKE=“L”の組み合わせでセルフリフレッシュコマンドになる。一方、外部クロックイネーブル信号EX_CKEを“L”から“H”レベルにすることによりセルフリフレッシュ動作を終了する。この2つの動作によりセルフリフレッシュ期間が形成されることになる。
図13において、時刻t1に入力バッファ回路1にセルフリフレッシュコマンドが入力されると、コマンドデコーダ回路2により、セルフリフレッシュイネーブル(セルフリフレッシュ期間中、アクティブ)を表すZSREF信号が“L”レベルに活性化する。同時にZACTS信号が一時的に“L”レベルになる。ZACTS信号の“L”レベルを受けて、リフレッシュ制御信号発生回路4からのRASE信号およびRAL信号が“H”レベルになる。RAL信号の“H”レベルで、かつSENSE信号の“L”レベルの期間、QADSEL信号は“H”レベルとなり、内部アドレスカウンタ5で発生したQAD<m:0>信号が選択され、ロウアドレス発生回路6からロウアドレスを表すRA<m:0>信号として出力される。RA<m:0>信号はロウアドレスラッチ回路7でRAL信号によりラッチされ、ロウアドレスラッチ信号RAD<m:0>およびその反転信号ZRAD<m:0>として出力される。このRAD<m:0>信号およびZRAD<m:0>信号は、ロウアドレスデコーダ回路8によってロウアドレスデコード信号X<2(m+1)−1:0>にデコードされる。この信号によってワード線活性化回路9は所望のワード線であるWL<0>を活性化する。
図17はメモリセルのリフレッシュ動作を示すタイムチャートである。ここで、ワード線WL<0>につながるメモリセルのリフレッシュ動作について、図14〜図17を用いて説明する。
図17において、t10でワード線WL<0>が活性化されると、CP−SN間に蓄積されていた電荷(最初にSNに“H”レベルが書かれているものとする)がビット線BLに放電される。ビット線BLと反転ビット線ZBLのプリチャージ電位をVBL、ビット線BLの容量をCb、メモリセルの容量をCsとすると、ビット線BLと反転ビット線ZBL信号の電位差ΔV=VBL/(1+Cb/Cs)がt10に発生する。一般的にはΔVは100mV〜200mVの微小電位であるが、これはt11でSENSE信号を“H”レベル、ZSENSE信号を“L”レベルにすることによって活性化されるセンスアンプにより増幅される。増幅されたビット線BLのレベルをSNにリストアし、t12でWLを非活性にすることでメモリセルにデータ保持させる。t13でZSENSE信号が“H”レベルになると、BL/ZBL信号がVBLレベルにプリチャージされ、センスアンプが非活性になる。
図17において、t10でワード線WL<0>が活性化されると、CP−SN間に蓄積されていた電荷(最初にSNに“H”レベルが書かれているものとする)がビット線BLに放電される。ビット線BLと反転ビット線ZBLのプリチャージ電位をVBL、ビット線BLの容量をCb、メモリセルの容量をCsとすると、ビット線BLと反転ビット線ZBL信号の電位差ΔV=VBL/(1+Cb/Cs)がt10に発生する。一般的にはΔVは100mV〜200mVの微小電位であるが、これはt11でSENSE信号を“H”レベル、ZSENSE信号を“L”レベルにすることによって活性化されるセンスアンプにより増幅される。増幅されたビット線BLのレベルをSNにリストアし、t12でWLを非活性にすることでメモリセルにデータ保持させる。t13でZSENSE信号が“H”レベルになると、BL/ZBL信号がVBLレベルにプリチャージされ、センスアンプが非活性になる。
また、RASE信号の“H”レベルを受けて、リフレッシュ制御信号発生回路4によりこれを遅延して得たSENSE信号が“H”レベルとなり、センスアンプが動作することによって、ワード線WL<0>に接続されたメモリセルがリフレッシュされる。リフレッシュ制御信号発生回路4内において、SENSE信号の“H”レベルを受けて、QCU信号が“H”レベルとなり、内部アドレスカウンタ5に入力され、QAD<m:0>信号がカウントアップされる。また、リフレッシュ制御信号発生回路4内において、SENSE信号“H”レベルを受けて、遅延段101で遅延後、ZSPRE信号を“L”レベルにする。ZSPRE信号の“L”レベルを受けて、RASE信号が“L”レベルになった後、遅延段103で遅延後、SENSE信号が“L”レベルとなり、センスアンプの動作が終了し、メモリセルへのリストアが終了する。SENSE信号“L”レベルおよびRASE信号“L”レベルを受けて、RAL信号、REF信号およびQCU信号が“L”レベルになり、ワード線WL<0>に対するリフレッシュ動作が終了する。
時刻t2付近において、リングオシレータ3により一定周期で発生するワンショットパルスのPHYS信号を受けると、コマンドデコーダ回路2のZACT信号が“L”レベルになる。ZACT信号“L”レベルを受けて、ワード線WL<1>に対するリフレッシュ動作が自動的に開始される。
時刻t3でセルフリフレッシュが終了するために、EX_CKE信号が“L”レベルから“H”レベルになるが、ワード線WL<2>のリフレッシュが実施中であるため、REF信号の“L”レベルを待ってから、ZSREF信号が“H”レベルとなり、セルフリフレッシュ動作を終了する。
時刻t3でセルフリフレッシュが終了するために、EX_CKE信号が“L”レベルから“H”レベルになるが、ワード線WL<2>のリフレッシュが実施中であるため、REF信号の“L”レベルを待ってから、ZSREF信号が“H”レベルとなり、セルフリフレッシュ動作を終了する。
以上説明したように、セルフリフレッシュ期間中は、内部アドレスカウンタ5で発生したアドレスに対応するワード線を一定周期で自動的に活性化させ、メモリセルのリフレッシュを行うモードである。例えばリフレッシュサイクルが8192のDRAMにおいては、図4の上段に示すように、セルフリフレッシュ期間中にリフレッシュ動作が8192回行われ、内部カウンタが一周して、全てのメモリセルがリフレッシュされる。しかし、リフレッシュ動作の度に、図5の符号1〜8で示される、セルフリフレッシュを制御するための回路で電流を消費する。よって、今後セルフリフレッシュ電流を低減させるためには、セルフリフレッシュ時に動作する制御回路の消費電流をいかに小さくするかが重要となる。
上記の課題を解決する方法として、半導体記憶装置で一度に複数のワード線を選択してリフレッシュ電流を低減させることが示唆されている(例えば、特許文献1参照)。
上記特許文献1における半導体記憶装置に関するリフレッシュ電流を低減方法は、その方法のみの記載はあるが、具体的にいかなる回路によって行うかについての記載は見られない。
この発明は、上記問題点を解決するためになされたもので、セルフリフレッシュ機能を有する半導体記憶装置において、複数のワード線を同時に選択してセルフリフレッシュを行うことで消費電力の低減を可能にするセルフリフレッシュ制御回路を得ることを目的とする。
この発明に係るセルフリフレッシュ制御回路は、ロウアドレスラッチ回路で発生する相補のロウアドレスラッチ信号を用いて所定の周期でメモリセルアレイの対応するワード線を活性化するリフレッシュを行う半導体記憶装置のセルフリフレッシュ制御回路において、メモリセルアレイのロウアドレスを上位と下位に分け、下位ロウアドレスに対応する相補のロウアドレスラッチ信号を発生する第1のロウアドレスラッチ回路と、上位ロウアドレスに対応する相補のロウアドレスラッチ信号を発生する第2のロウアドレスラッチ回路とを設け、セルフリフレッシュ期間中、第1のロウアドレスラッチ回路から発生した相補のロウアドレスラッチ信号と、セルフリフレッシュイネーブル信号の活性化により第2のロウアドレスラッチ回路から発生した相補のロウアドレスラッチ信号をロウアドレスレコーダ回路によりデコードして、順次上位と下位のロウアドレスに対応したメモリセルアレイの複数のワード線を選択するロウアドレスデコード信号を生成し、ワード線活性化回路により前記ロウアドレスデコード信号に従ってメモリセルアレイの対応する複数のワード線を同時に活性化するものである。
この発明によれば、複数のワード線を同時に選択してセルフリフレッシュを行うことでリフレッシュ電流の低減を可能にし、セルフリフレッシュ制御回路の消費電力の低減を可能にする効果がある。
実施の形態1.
図1はこの発明の実施の形態1による半導体記憶装置のセルフリフレッシュ制御回路の構成を示すブロック図である。図において、図5に相当する部分には同一符号を付して示す。図1では破線ブロックで示す部分を、ワード線制御回路11としており、従来と同様なロウアドレスラッチ回路(第1のロウアドレスラッチ回路)7とロウアドレスデコーダ回路8、新たに加えられたロウアドレスラッチ回路(第2のロウアドレスラッチ回路)10を備えている。
ロウアドレスラッチ回路10には、リフレッシュ制御信号発生回路4のRAL信号、ロウアドレス発生回路6からのロウアドレスmを表すRA<m>信号およびコマンドデコーダ回路2からのZSREF信号が入力されるようになっている。これらの信号に基づいてロウアドレスデコーダ回路8へロウアドレスラッチ信号RAD<m>およびその反転信号ZRAD<m>からなる相補の信号を出力する。ロウアドレスラッチ回路10の回路構成例は図2に示されるが、インバータ回路150〜154、クロックドインバータ回路155、NAND回路156〜159、Pチャネルトランジスタ160〜162およびNチャネルロランジスタ163〜165で構成されている。
図1はこの発明の実施の形態1による半導体記憶装置のセルフリフレッシュ制御回路の構成を示すブロック図である。図において、図5に相当する部分には同一符号を付して示す。図1では破線ブロックで示す部分を、ワード線制御回路11としており、従来と同様なロウアドレスラッチ回路(第1のロウアドレスラッチ回路)7とロウアドレスデコーダ回路8、新たに加えられたロウアドレスラッチ回路(第2のロウアドレスラッチ回路)10を備えている。
ロウアドレスラッチ回路10には、リフレッシュ制御信号発生回路4のRAL信号、ロウアドレス発生回路6からのロウアドレスmを表すRA<m>信号およびコマンドデコーダ回路2からのZSREF信号が入力されるようになっている。これらの信号に基づいてロウアドレスデコーダ回路8へロウアドレスラッチ信号RAD<m>およびその反転信号ZRAD<m>からなる相補の信号を出力する。ロウアドレスラッチ回路10の回路構成例は図2に示されるが、インバータ回路150〜154、クロックドインバータ回路155、NAND回路156〜159、Pチャネルトランジスタ160〜162およびNチャネルロランジスタ163〜165で構成されている。
この実施の形態1のセルフリフレッシュ制御回路の動作について、図3のタイミングチャートを用いて説明する。ここで、説明を分り易くするために、アドレス最上位をm=12とし、リフレッシュサイクルを8192とする。
セルフリフレッシュコマンド入力からRA<12:0>信号発生までの動作は従来の技術で説明したものと同様であるので省略する。ロウアドレスラッチ回路10において、RA<11:0>信号はRAL信号によりラッチされ、RAD<11:0>信号およびZRAD<11:0>信号として出力される。一方、図2において、ZSREF信号の“L”レベルを受けて、Pチャネルトランジスタ160がオンし、NAND回路159の出力信号が“H”レベルになる。それらを受けて、Pチャネルトランジスタ162もドレイン側が“H”レベルになる。さらに、ZSREF信号の“L”レベルを受けて、NAND回路156の出力が“H”レベルになる。この状態で、RAL信号が“H”レベルになると、相補のロウアドレスラッチ信号ZRAD<12>およびRAD<12>がともに“H”レベルに固定される。よって、ZRAD<12>およびRAD<12>のアドレス空間で同時にワード線が活性化されることによってリフレッシュサイクルが従来の半分の4096になる。したがって、全てのメモリセルをリフレッシュするためには、4096回リフレッシュを実施すればよい。このときの状態は図4の下段に示される。
セルフリフレッシュコマンド入力からRA<12:0>信号発生までの動作は従来の技術で説明したものと同様であるので省略する。ロウアドレスラッチ回路10において、RA<11:0>信号はRAL信号によりラッチされ、RAD<11:0>信号およびZRAD<11:0>信号として出力される。一方、図2において、ZSREF信号の“L”レベルを受けて、Pチャネルトランジスタ160がオンし、NAND回路159の出力信号が“H”レベルになる。それらを受けて、Pチャネルトランジスタ162もドレイン側が“H”レベルになる。さらに、ZSREF信号の“L”レベルを受けて、NAND回路156の出力が“H”レベルになる。この状態で、RAL信号が“H”レベルになると、相補のロウアドレスラッチ信号ZRAD<12>およびRAD<12>がともに“H”レベルに固定される。よって、ZRAD<12>およびRAD<12>のアドレス空間で同時にワード線が活性化されることによってリフレッシュサイクルが従来の半分の4096になる。したがって、全てのメモリセルをリフレッシュするためには、4096回リフレッシュを実施すればよい。このときの状態は図4の下段に示される。
この実施の形態1では、ワード線WL<0>とワード線WL<4096>を同時活性化し、ワード線WL<1>とワード線WL<4097>を同時活性化し、ワード線WL<2>とワード線WL<4098>を同時活性化するというように順次に複数のワード線のリフレッシュを行う。また、リングオシレータ3の周期、すなわちセルフリフレッシュ周期を従来の2倍にすることで、単位時間当たりのセルフリフレッシュ制御回路の消費電流を従来の1/2程度にすることができ、セルフリフレッシュ電流を低減できる。
以上のように、この実施の形態1によれば、セルフリフレッシュ期間中のみロウアドレスを上位と下位に分け、下位アドレスに対応するロウアドレスラッチ信号RAD<m−1:0>をロウアドレスラッチ回路7で受け持ち、上位アドレスに対応するロウアドレスラッチ信号RAD<m>を新たに設けたロウアドレスラッチ回路10で受け持ち、各回路が順次受け持つロウアドレスラッチ信号につながる複数のワード線が同時に選択し、リフレッシュするようにしたので、セルフリフレッシュ周期を増やすことで、単位時間当たりのセルフリフレッシュ制御回路の消費電流を大幅に低減することができ、セルフリフレッシュ電流を低減できる。さらに、通常動作との切り換えはZSREF信号のみで切り替え可能であるため制御が容易である。さらに、ロウアドレスラッチ回路10は、従来から用いているロウアドレスラッチ回路7の少数の素子を変更するだけで構成できるため、回路構成上の展開が容易である。
また、今回の実施の形態1では、リフレッシュサイクルを1/2にする例で説明したが、実施の形態1よりもロウアドレスラッチ回路10を使用する上位アドレスを増やせば、同時に活性化されるワード線が増える。このことを図18により説明する。
アドレス最上位をm=12、ロウアドレスブロックを決定するロウアドレスラッチ信号をRAD<12:10>、ZRAD<12:10>とする。例えば、上位アドレスに対応するRAD<12:11>信号およびZRAD<12:11>信号の発生にロウアドレスラッチ回路10を使用し、下位アドレスに対応するRAD<10:0>信号およびZRAD<10:0>信号の発生にロウアドレスラッチ回路7を使用すると、ロウアドレスブロック0とロウアドレスブロック2とロウアドレスブロック4とロウアドレスブロック6でワード線が同時活性、もしくはロウアドレスブロック1とロウアドレスブロック3とロウアドレスブロック5とロウアドレスブロック7でワード線が同時活性することによって、リフレッシュサイクルが2048となり、従来例と比較すると1/4になる。さらに、上位アドレスに対応するRAD<12:10>信号およびZRAD<12:10>信号の発生にロウアドレスラッチ回路10を使用し、下位アドレスに対応するRAD<9:0>信号およびZRAD<9:0>信号の発生にロウアドレスラッチ回路7を使用すると、ロウアドレスブロック0からロウアドレスブロック7まで全てのロウアドレスブロックでワード線が同時活性することによって、リフレッシュサイクルが1024となり、従来例と比較すると1/8になる。
アドレス最上位をm=12、ロウアドレスブロックを決定するロウアドレスラッチ信号をRAD<12:10>、ZRAD<12:10>とする。例えば、上位アドレスに対応するRAD<12:11>信号およびZRAD<12:11>信号の発生にロウアドレスラッチ回路10を使用し、下位アドレスに対応するRAD<10:0>信号およびZRAD<10:0>信号の発生にロウアドレスラッチ回路7を使用すると、ロウアドレスブロック0とロウアドレスブロック2とロウアドレスブロック4とロウアドレスブロック6でワード線が同時活性、もしくはロウアドレスブロック1とロウアドレスブロック3とロウアドレスブロック5とロウアドレスブロック7でワード線が同時活性することによって、リフレッシュサイクルが2048となり、従来例と比較すると1/4になる。さらに、上位アドレスに対応するRAD<12:10>信号およびZRAD<12:10>信号の発生にロウアドレスラッチ回路10を使用し、下位アドレスに対応するRAD<9:0>信号およびZRAD<9:0>信号の発生にロウアドレスラッチ回路7を使用すると、ロウアドレスブロック0からロウアドレスブロック7まで全てのロウアドレスブロックでワード線が同時活性することによって、リフレッシュサイクルが1024となり、従来例と比較すると1/8になる。
1 入力バッファ回路、2 コマンドデコーダ回路、3 リングオシレータ、4 リフレッシュ制御信号発生回路、5 内部アドレスカウンタ、6 ロウアドレス発生回路、7,10 ロウアドレスラッチ回路、8 ロウアドレスデコーダ回路、9 ワード線活性化回路、11 ワード線制御回路、12 メモリセルアレイ。
Claims (1)
- ロウアドレスラッチ回路で発生する相補のロウアドレスラッチ信号を用いて所定の周期でメモリセルアレイの対応するワード線を活性化するリフレッシュを行う半導体記憶装置のセルフリフレッシュ制御回路において、メモリセルアレイのロウアドレスを上位と下位に分け、下位ロウアドレスに対応する相補のロウアドレスラッチ信号を発生する第1のロウアドレスラッチ回路と、上位ロウアドレスに対応する相補のロウアドレスラッチ信号を発生する第2のロウアドレスラッチ回路とを設け、セルフリフレッシュ期間中、前記第1のロウアドレスラッチ回路から発生した相補のロウアドレスラッチ信号と、セルフリフレッシュイネーブル信号の活性化により第2のロウアドレスラッチ回路から発生した相補のロウアドレスラッチ信号をロウアドレスレコーダ回路によりデコードして、順次上位と下位のロウアドレスに対応したメモリセルアレイの複数のワード線を選択するロウアドレスデコード信号を生成し、ワード線活性化回路により前記ロウアドレスデコード信号に従ってメモリセルアレイの対応する複数のワード線を同時に活性化することを特徴とするセルフリフレッシュ制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004229528A JP2006048845A (ja) | 2004-08-05 | 2004-08-05 | セルフリフレッシュ制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004229528A JP2006048845A (ja) | 2004-08-05 | 2004-08-05 | セルフリフレッシュ制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006048845A true JP2006048845A (ja) | 2006-02-16 |
Family
ID=36027201
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004229528A Pending JP2006048845A (ja) | 2004-08-05 | 2004-08-05 | セルフリフレッシュ制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006048845A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7486583B2 (en) | 2005-11-29 | 2009-02-03 | Hynix Semiconductor, Inc. | Self-refresh period measurement circuit of semiconductor device |
JP2016040897A (ja) * | 2014-08-12 | 2016-03-24 | エフシーアイ インクFci Inc | 直交周波数分割多重通信における電力節減装置 |
-
2004
- 2004-08-05 JP JP2004229528A patent/JP2006048845A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7486583B2 (en) | 2005-11-29 | 2009-02-03 | Hynix Semiconductor, Inc. | Self-refresh period measurement circuit of semiconductor device |
US7764561B2 (en) | 2005-11-29 | 2010-07-27 | Hynix Semiconductor Inc. | Self-refresh period measurement circuit of semiconductor device |
US7911868B2 (en) | 2005-11-29 | 2011-03-22 | Hynix Semiconductor Inc. | Self-refresh period measurement circuit of semiconductor device |
JP2016040897A (ja) * | 2014-08-12 | 2016-03-24 | エフシーアイ インクFci Inc | 直交周波数分割多重通信における電力節減装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6922371B2 (en) | Semiconductor storage device | |
KR100492102B1 (ko) | 반도체 기억 장치의 전력 제어 방법 및 이를 이용하는반도체 기억 장치 | |
KR100355226B1 (ko) | 뱅크별로 선택적인 셀프 리프레쉬가 가능한 동적 메모리장치 | |
US6829192B2 (en) | Semiconductor memory | |
US7710809B2 (en) | Self refresh operation of semiconductor memory device | |
JP4979589B2 (ja) | ダイナミックランダムアクセスメモリデバイスの拡張リフレッシュ期間中の電力消費を低減させるためのシステムおよび方法 | |
US7548468B2 (en) | Semiconductor memory and operation method for same | |
JP2006147123A (ja) | メモリ装置のリフレッシュ方法 | |
JP2003077273A (ja) | 半導体記憶装置の制御方法及び半導体記憶装置 | |
JPWO2005124786A1 (ja) | 半導体メモリ | |
US6834021B2 (en) | Semiconductor memory having memory cells requiring refresh operation | |
US7154799B2 (en) | Semiconductor memory with single cell and twin cell refreshing | |
US5740118A (en) | Semiconductor memory device | |
US7692992B2 (en) | Semiconductor storage device in which inactive word line potential is set | |
US10878876B2 (en) | Apparatuses and methods for providing power for memory refresh operations | |
US20050105372A1 (en) | Semiconductor memory | |
TWI582580B (zh) | 記憶體儲存裝置及其操作方法 | |
JP2004095027A (ja) | スタティック型半導体記憶装置およびその制御方法 | |
JP2005196952A (ja) | ダイナミック半導体記憶装置及びこの装置の節電モード動作方法 | |
JP2006048845A (ja) | セルフリフレッシュ制御回路 | |
JP3415248B2 (ja) | セルフリフレッシュ回路、半導体記憶装置及びセルフリフレッシュ方法 | |
JP3152758B2 (ja) | ダイナミック型半導体記憶装置 | |
JPH0644773A (ja) | ダイナミック型半導体メモリ | |
JPH10255468A (ja) | Dramのリフレッシュ装置 | |
JPH1064259A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |