JP2004095027A - スタティック型半導体記憶装置およびその制御方法 - Google Patents
スタティック型半導体記憶装置およびその制御方法 Download PDFInfo
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Abstract
【課題】４ＴｒＳＲＡＭのデータ保持特性の改善、読み出し速度の改善、誤書き込みの改善、スタンバイ電流の削減を実現するスタティック型半導体記憶装置およびその制御方法を提供する。
【解決手段】メモリセルＭへのアクセス時と非アクセス時に応じてワードラインＷＬのハイレベルの電圧値を制御するための制御信号φと、メインデコーダ１１が出力する選択信号ＷＬＤＥＣとを基に、ワードライン制御部１３は、ワードラインＷＬが非選択であることを示すハイレベルの電圧値をメモリセルＭのアクセス時と非アクセス時に応じて制御する。
【選択図】 図１
【解決手段】メモリセルＭへのアクセス時と非アクセス時に応じてワードラインＷＬのハイレベルの電圧値を制御するための制御信号φと、メインデコーダ１１が出力する選択信号ＷＬＤＥＣとを基に、ワードライン制御部１３は、ワードラインＷＬが非選択であることを示すハイレベルの電圧値をメモリセルＭのアクセス時と非アクセス時に応じて制御する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、スタティック型半導体記憶装置およびその制御方法に関し、特に一つのメモリセルが４つのトランジスタで構成されるスタティック型半導体記憶装置およびその制御方法に関するものである。
【０００２】
【従来の技術】
従来、一つのメモリセルが４つのトランジスタで構成されるスタティック型半導体記憶装置としては、４Ｔｒ（トランジスタ）メモリセルのＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）がある（以下、４ＴｒＳＲＡＭとする）。図６は、従来の４ＴｒＳＲＡＭのメモリセルアレイの概略構成および読み出し動作時のリーク電流を示す図である。尚、図に示すメモリセルアレイは、４つのトランジスタで構成されるスタテッィク型メモリセルを行列状に配列したものである。
【０００３】
図６に示すように、４ＴｒＳＲＡＭのメモリセルＭは、１対のビットラインＢＬ、ＸＢＬに、２５６個（ＣＥＬＬ０、ＣＥＬＬ１、…、ＣＥＬＬ２５５）接続されている（２５６ワードの場合）。また、各メモリセルＭを選択するため、各メモリセルＭに対応してワードラインＷＬ０、ＷＬ１、…、ＷＬ２５５（以下、ワードラインＷＬとする）が接続されている。すなわち、メモリセルアレイの各列に対応して設けられた１対のビットラインＢＬ、ＸＢＬと、メモリセルアレイの各行に対応して設けられたワードラインＷＬが各メモリセルＭに接続されている。
【０００４】
また、メモリセルＭは、１対のｐ型ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）・ＦＥＴ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であるトランスファトランジスタＴ１、Ｔ２と１対のｎ型ＭＯＳ・ＦＥＴであるドライバトランジスタＴ３、Ｔ４によって構成されている。また、ビットラインＢＬ、ＸＢＬには、センスアンプＳＡが接続され、読み出し動作時にビットラインＢＬ、ＸＢＬにメモリセルＭから読み出されるデータの電位差を増幅してデータを読み出す。尚、ビットラインＢＬ、ＸＢＬは、メモリセルＭへアクセス時には相補的な関係であり、一方がハイレベルであれば他方はロウレベルとなる。また、メモリセルＭへ非アクセス時には両方共にハイレベルにプリチャージされる。
【０００５】
上述したドライバトランジスタＴ３、Ｔ４はゲート端子とドレイン端子間が交差接続されてフリップフロップを構成し、各ソース端子はグランドに接続される。また、ドライバトランジスタＴ３のドレイン端子とつながる交差接続点をノードＡ、ドライバトランジスタＴ４のドレイン端子とつながる交差接続点をノードＢとする。また、ノードＡは、トランスファトランジスタＴ１を介してビットラインＢＬと接続され、ノードＢは、トランスファトランジスタＴ２を介してビットラインＸＢＬと接続される。また、トランスファトランジスタＴ１、Ｔ２のゲート端子には、ワードラインＷＬが接続される。
【０００６】
上述した構成のメモリセルＭにおいて、上述したノードＡまたはノードＢにデータを保持するため、非選択のメモリセルＭのワードラインＷＬはハイレベルになっている。この時、ノードＡまたはノードＢの電位（ＨレベルまたはＬレベル）が、トランジスタＴ３、Ｔ４などを介してリークする第一のリーク電流により変化することを防ぐ為に、ビットラインＢＬ、ＸＢＬに接続されているトランスファトランジスタＴ１、Ｔ２の第二のリーク電流を制御している。以下、上述した第一のリーク電流と第二のリーク電流の関係について説明する。
【０００７】
例えば、メモリセルＭのノードＡ、Ｂからの第一のリーク電流としては、ジャンクションリーク、トランジスタリーク、ゲートリーク等がある。また、第二のリーク電流は、トランスファトランジスタＴ１、Ｔ２のゲート電圧と、ビットラインＢＬ、ＸＢＬとメモリセルＭのノードＡ、Ｂの電位差によって生じる。また、近年のプロセスの微細化により上述した第一のリーク電流は増加する傾向にある。
【０００８】
ここで、ノードＡ、Ｂのデータを保持する為には、第二のリーク電流が、第一のリーク電流より十分に大きくなるよう設定する必要がある。この設定方法として、第二のリーク電流は、量産性等を考慮してメモリセルＭの第一のリーク電流に対して１００倍程度の大きさとなるよう製造プロセスの調整を行う設定方法が行われていた。また、ノードＡ、Ｂにおけるデータの保持特性を改善する為に、非選択のメモリセルＭにつながるワードラインＷＬに供給する電圧値をＶＤＤ−α（ＶＤＤ：電源電圧値、α：電源電圧の１０％程度の値）とし、トランスファトランジスタＴ１、Ｔ２の第二のリーク電流を増加させる設定方法も行われていた。
【０００９】
次に、上述した４ＴｒＳＲＡＭの動作について簡単に説明する。
１．読み出し動作
まず、メモリセルＭへの非アクセス期間は、ビットラインＢＬ、ＸＢＬは、プリチャージされてハイレベルになっている。次に、アクセス期間に選択したメモリセルＭよりデータを読み出す場合、選択されたメモリセルＭに接続されるワードラインＷＬをロウレベルにする。これにより、トランスファトランジスタＴ１、Ｔ２がオンして、メモリセルＭが保持しているデータが、ビットラインＢＬ、ＸＢＬへ出力される。また、非選択のメモリセルＭに接続されるワードラインＷＬはハイレベルのままであり、トランスファトランジスタＴ１、Ｔ２はオフしたままである。また、非選択のメモリセルＭのトランスファトランジスタＴ１、Ｔ２には、ハイレベルであるゲート端子の電位に応じて第二のリーク電流が流れる。
【００１０】
２．書き込み動作
まず、メモリセルＭへの非アクセス期間は、ビットラインＢＬ、ＸＢＬは、プリチャージされてハイレベルになっている。次に、アクセス期間に選択したメモリセルＭへデータを書き込む場合、選択されたメモリセルＭに接続されるワードラインＷＬをロウレベルにする。これにより、トランスファトランジスタＴ１、Ｔ２がオンして、ビットラインＢＬ、ＸＢＬとメモリセルＭが接続され、ビットラインＢＬ、ＸＢＬよりデータが書き込まれる。この時に、非選択セルであるメモリセルＭのトランスファトランジスタＴ１、Ｔ２には、読み出し動作と同様にハイレベルであるゲート端子の電位に応じて第二のリーク電流が流れる。
【００１１】
【発明が解決しようとする課題】
上述した従来の設定方法ではメモリセルＭのノードＡ、Ｂにおけるデータ保持の為にワードラインＷＬの電位をＶＤＤ−αとすることで、トランスファトランジスタＴ１、Ｔ２の第二のリーク電流を増加させていたが、その設定方法には以下に示すような３つの問題点がある。
【００１２】
１．読み出し特性の悪化
図６に示すように、ビットラインＢＬ、ＸＢＬには２５６個のメモリセルＭ（ＣＥＬＬ０〜２５５）が接続されており、メモリセルＭ（ＣＥＬＬ０）に“０”データ、メモリセルＭ（ＣＥＬＬ１〜２５５）に“１”データが書きこまれている。この時メモリセルＭ（ＣＥＬＬ０）のノードＡはハイレベル（Ｈレベル）、メモリセルＭ（ＣＥＬＬ１〜２５５）のノードＡはロウレベル（Ｌレベル）である。（ノードＢはノードＡと逆の論理レベル）この状態で、メモリセルＭ（ＣＥＬＬ０）よりデータを読み出す場合に以下の問題が生じる。尚、ビットラインＢＬ、ＸＢＬは、アクセス開始時はプリチャージされてハイレベルになっている。
【００１３】
例えば、ワードラインＷＬ０をロウレベルにすることで選択されたメモリセルＭ（ＣＥＬＬ０）に保持しているデータ（“０”データ）が、ビットラインＢＬ、ＸＢＬへリード電流Ｉｒｅａｄとして出力される。また、非選択のメモリセルＭ（ＣＥＬＬ１〜２５５）におけるトランスファトランジスタＴ１、Ｔ２には、ソース・ドレイン間の電位差やゲート電位に応じて第二のリーク電流Ｉｌｅａｋが流れる。
【００１４】
ここで、ビットラインＢＬに流れる電流をＩＢＬ、ビットラインＸＢＬに流れる電流をＩＸＢＬとすると、
ＩＢＬ、ＩＸＢＬ＝Ｉｒｅａｄ＋Ｉｌｅａｋ×２５５
となる。ここで、ビットラインＢＬに流れる電流ＩＢＬを求める。まず、メモリセルＭ（ＣＥＬＬ０）からのディスチャージはないので、トランスファトランジスタＴ１を流れるリード電流Ｉｒｅａｄ＝０である。また、メモリセルＭ（ＣＥＬＬ１〜２５５）においては、ビットラインＢＬから２５５個のメモリセルＭへトランスファトランジスタＴ１を介してリーク電流Ｉｌｅａｋが流れる。以上により、電流ＩＢＬは以下のように求まる。
ＩＢＬ＝Ｉｌｅａｋ×２５５
【００１５】
同様に、ビットラインＸＢＬにおいては、メモリセルＭ（ＣＥＬＬ１〜２５５）のノードＢは全てハイレベルであるため、トランスファトランジスタＴ２を挟んでビットラインＸＢＬ（プリチャージされている）とノードＢともに電位がほぼＶＤＤ−αである。したがって、トランスファトランジスタＴ２を流れるリーク電流Ｉｌｅａｋ＝０である。また、メモリセルＭ（ＣＥＬＬ０）のノードＢおよびドライバトランジスタＴ４を介してグランドに接続されるので、プリチャージされていた状態からディスチャージされてリード電流Ｉｒｅａｄが流れる。以上より、ビットラインＸＢＬに流れる電流ＩＸＢＬは以下のように求まる。
ＩＸＢＬ＝Ｉｒｅａｄ
【００１６】
ここで、メモリセルＭのデータ保持特性を改善する為に、ＶＤＤ−αを低めに制御して第二のリーク電流Ｉｌｅａｋを第一のリーク電流よりも非常に大きな値にしたとする。これにより、Ｉｒｅａｄ＜Ｉｌｅａｋ×２５５となった場合、本来リード動作によってロウレベルに成るべきビットラインＸＢＬよりも先にビットラインＢＬがロウレベルになり、読み出し動作が正常に行われないという問題がある。また、センスアンプＳＡの起動はビットラインＢＬ、ＸＢＬの振幅が十分に大きくなってからする必要があるため、上述のように第二のリーク電流ＩｌｅａｋによってビットラインＢＬ、ＸＢＬの電位が不安定になっていると、センスアンプＳＡの起動タイミングを余裕持って設定する必要が生じるため、読み出し動作の高速化を妨げるという問題もある。
【００１７】
２．誤書き込みの可能性の増加
図７は、従来の４ＴｒＳＲＡＭのメモリセルアレイの概略構成および書き込み動作時のリーク電流を示す図である。
図７に示す４ＴｒＳＲＡＭのメモリセルアレイの構成は、図６をより簡略化したものであり、同符号のものは同様の機能を有するので説明を省略する。ここで、図７に示すようにメモリセルＭ（ＣＥＬＬ０）以外の任意のメモリセルＭ（ＣＥＬＬｎ）（ｎは１〜２５５のいずれかの数）に“１”データを書きこむ場合を考える。また、メモリセルＭ（ＣＥＬＬ０）は、“０”データを保持しており、ノードＡがハイレベル、ノードＢがロウレベルである。
【００１８】
まず、メモリセルＭ（ＣＥＬＬｎ）に“１”データを書き込む為にビットラインＢＬがロウレベルになる。この時に、非選択セルであるメモリセルＭ（ＣＥＬＬ０）のトランスファトランジスタＴ１において、リーク電流が流れやすい状態である場合には、メモリセルＭ（ＣＥＬＬ０）のノードＡからビットラインＢＬに向かって第二のリーク電流Ｉｌｅａｋが発生する。これにより、メモリセルＭ（ＣＥＬＬ０）のノードＡの電位（ハイレベル）が低下して保持すべきデータを消失してしまう可能性があるという問題がある。
【００１９】
３．スタンバイ電流の増加
上述したアクセス期間（読み出し動作時、書き込み動作時）以外の非アクセス期間（スタンバイ期間）においては、データ保持のため、全てのメモリセルＭに接続されるワードラインＷＬの信号レベルをＶＤＤ−αとして、ビットラインＢＬ、ＸＢＬ共にハイレベルとする。これにより、トランスファトランジスタＴ１またはＴ２においてリーク電流が流れデータ保持できるが、消費電力が増加していた。すなわち、スタンバイ電流が増加するという問題がある。
【００２０】
本発明は、４ＴｒＳＲＡＭのデータ保持特性の改善、読み出し速度の改善、誤書き込みの改善、スタンバイ電流の削減を実現するスタティック型半導体記憶装置およびその制御方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】
この発明は、上述した課題を解決すべくなされたもので、本発明によるスタティック型半導体記憶装置およびその制御方法においては一つのメモリセルが４つのトランジスタで構成され、メモリセルを特定するためのアドレスをデコードしてワードラインを選択する選択信号を出力するワードライン選択手段を具備するスタテッィク型半導体記憶装置において、メモリセルへのアクセス時と非アクセス時に応じてワードラインが非選択であることを示す電圧値を制御するための制御信号と、ワードライン選択手段が出力する選択信号とを基に、ワードラインの電位を制御することを特徴とする。
【００２２】
これにより、本発明によるスタティック型半導体記憶装置およびその制御方法においては、４つのトランジスタからなるメモリセルに接続されるワードラインが非選択であることを示す電圧値をメモリセルのアクセス時と非アクセス時に応じて制御することで、メモリセルとビットライン間のリーク電流をアクセス時と非アクセス時に応じて調整可能としたため、データ保持特性の改善、読み出し速度の改善、誤書き込みの改善、スタンバイ電流の削減を実現することが出来る。
【００２３】
【発明の実施の形態】
以下、発明の実施の形態を説明する。
まず、本発明の一実施形態である４ＴｒＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）のメモリセルアレイ周辺の回路の概略構成について図を用いて説明する。
図１は、本発明の一実施形態である４ＴｒＳＲＡＭのメモリセルアレイ周辺の概略構成を示すブロック図である。図１において、符号１は、４ＴｒＳＲＡＭであり、後述する４つのトランジスタＴ１〜４からなるスタテッィク型のメモリセルＭを行列状に配列したメモリセルアレイを具備する。また、４ＴｒＳＲＡＭ１は、アドレスにより指定されたメモリセルＭに“１”または“０”データを格納する。
【００２４】
尚、図１のメモリセルＭ、ワードラインＷＬ、ビット線ＢＬ、ＸＢＬ、センスアンプＳＡの構成は、図６に示したメモリセルＭ、ワードラインＷＬ、ビット線ＢＬ、ＸＢＬ、センスアンプＳＡの構成と同様であり、説明を省略する。また、４ＴｒＳＲＡＭ１のメモリセルアレイ周辺以外の回路は一般的な任意の回路を用いてよい。
【００２５】
１１は、メインデコーダであり、外部より入力されるアドレスをデコードして、特定のメモリセルＭに接続されるワードラインＷＬを選択する選択信号ＷＬＤＥＣ０、１、…、２５５（以下、選択信号ＷＬＤＥＣとする）を出力する。この選択信号ＷＬＤＥＣは、選択時にハイレベル、非選択時はロウレベルとなる信号である。すなわち、アクセス対象のメモリセルＭを選択する選択信号ＷＬＤＥＣｎ（ｎは０〜２５５のいずれかの数）はハイレベルに、アクセス対象外のメモリセルＭを選択するための選択信号ＷＬＤＥＣ（ｎ以外の全て）はロウレベルのままである。
【００２６】
１２は、制御信号生成部であり、選択信号ＷＬＤＥＣがロウレベル（非選択）の場合に、ワードラインＷＬのハイレベルの電圧値をＶＤＤ（第一の電圧値）とするかＶＤＤ−α（第二の電圧値）とするかを制御する信号である制御信号φを出力する。この制御信号φは、メモリセルＭへ非アクセス時はロウレベル、アクセス時はハイレベルの信号である。尚、上述したように本実施形態においては、ワードラインＷＬが非選択であることを示す電圧値はハイレベルである。
【００２７】
１３は、ワードライン制御部であり、メインデコーダ１１の出力線（選択信号ＷＬＤＥＣ０〜２５５を伝達する信号線）とワードラインＷＬ（ＷＬ０〜ＷＬ２５５）の間にそれぞれ挿入される。また、各ワードライン制御部１３は、メインデコーダ１１が出力する選択信号ＷＬＤＥＣと制御信号生成部１２が出力する制御信号φを基に、ワードラインＷＬの信号レベル（論理レベルおよび電圧値）を制御する。具体的には、ワードライン制御部１３は、選択信号ＷＬＤＥＣのロウレベル／ハイレベルに応じてワードラインＷＬをハイレベル／ロウレベルに制御する。すなわち、ワードライン制御部１３は、特定のメモリセルＭへアクセスするため選択されたワードラインＷＬのみをロウレベルにする。
【００２８】
また、ワードライン制御部１３は、ワードラインＷＬをハイレベルに制御する場合に、制御信号φのハイレベル／ロウレベルに応じて、ワードラインＷＬのハイレベルの電圧値をＶＤＤ／ＶＤＤ−αに制御する。尚、上述したアクセス時においては、非選択のワードラインＷＬについてハイレベルの電圧値を制御し、非アクセス時は、全てのワードラインＷＬについてハイレベルの電圧値を制御する。
【００２９】
ここで、実施例１として、制御信号φは、選択信号ＷＬＤＥＣの変化に応じてアクセス時はハイレベル、非アクセス時はロウレベルに変化する場合についてワードライン制御部１３の動作を説明する。ワードライン制御部１３は、メモリセルＭに対して非アクセス時はワードラインＷＬのハイレベルの電圧値をＶＤＤ−αとして、特定のメモリセルＭに対してアクセス時（選択したワードラインＷＬをロウレベルにしている期間）は、非選択のワードラインＷＬにおけるハイレベルの電圧値をＶＤＤとする。
【００３０】
また、実施例２として、制御信号φは、アクセス時はロウレベル、非アクセス時は定期的に一定期間ハイレベルに変化する場合についてワードライン制御部１３の動作を説明する。ワードライン制御部１３は、制御信号φに応じてメモリセルＭに対して非アクセス時は定期的に一定期間ワードラインＷＬのハイレベルの電圧値をＶＤＤからＶＤＤ−αに変化させて、特定のメモリセルＭに対してアクセス時（選択したワードラインＷＬをロウレベルにしている期間）は、非選択のワードラインＷＬにおけるハイレベルの電圧値をＶＤＤ固定とする。
【００３１】
次に、上述した実施例１に対応するワードライン制御部１３の回路例について図を用いて説明する。尚、上述した実施例２の詳細については後述する。
図２は、図１に示したワードライン制御部１３であって、上述した実施例１に対応する回路例を示す図である。図２に示すように、ワードライン制御部１３は、インバータ２１、２２、２５と、ＮＡＮＤ回路２３、２４と、ｎ型ＭＯＳ・ＦＥＴ２６と、ｐ型ＭＯＳ・ＦＥＴ２７、２８とから構成される。選択信号ＷＬＤＥＣを伝達する信号線は、インバータ２１を介してインバータ２２の入力端子と、ＮＡＮＤ回路２３の一方の入力端子とに接続される。また、制御信号φを伝達する信号線は、ＮＡＮＤ回路２３の他方の入力端子と、ＮＡＮＤ回路２４の一方の入力端子と、ｐ型ＭＯＳ・ＦＥＴ２７のゲート端子に接続される。また、インバータ２２の出力端子は、ＮＡＮＤ回路２４の他方の入力端子に接続される。
【００３２】
また、ＮＡＮＤ回路２３の出力端子は、ｐ型ＭＯＳ・ＦＥＴ２８のゲート端子に接続される。また、ＮＡＮＤ回路２４の出力端子は、インバータ２５を介してｎ型ＭＯＳ・ＦＥＴ２６のゲート端子に接続される。また、ｐ型ＭＯＳ・ＦＥＴ２７のソース端子は電源電圧ＶＤＤ−αを供給する電源線に接続される。また、ｐ型ＭＯＳ・ＦＥＴ２８のソース端子は電源電圧ＶＤＤを供給する電源線に接続される。また、ｐ型ＭＯＳ・ＦＥＴ２７のドレイン端子は、ｎ型ＭＯＳ・ＦＥＴ２６のドレイン端子と相互接続され、ｎ型ＭＯＳ・ＦＥＴ２６のソース端子はグランドと接続される。また、ｐ型ＭＯＳ・ＦＥＴ２７のドレイン端子とｎ型ＭＯＳ・ＦＥＴ２６のドレイン端子の相互接続点は、ワードラインＷＬと接続される。また、ｐ型ＭＯＳ・ＦＥＴ２８のドレイン端子も、ワードラインＷＬと接続される。
【００３３】
次に、上述した実施例１のワードライン制御部１３を具備する４ＴｒＳＲＡＭ１の動作について説明する。
図３は、図１に示した実施例１のワードライン制御部１３を具備する４ＴｒＳＲＡＭ１の動作を示す波形図である。以下に図３を用いて、図１のメモリセルＭ（ＣＥＬＬ０）にアクセスした場合について説明する。図３に示すように、メインデコーダ１１は、メモリセルＭ（ＣＥＬＬ０）へアクセスする場合に、選択したワードラインＷＬ０に繋がる信号線の選択信号ＷＬＤＥＣ０をメモリセルＭ（ＣＥＬＬ０）へのアクセス期間のみハイレベルとして、他のワードラインＷＬ１〜２５５に繋がる信号線の選択信号ＷＬＤＥＣ１〜２５５は、常時ロウレベルとする。また、制御信号生成回路１２は、アクセス時にのみ制御信号φをハイレベルにする。
【００３４】
この時の、ワードライン制御部１３の動作について図２を用いて説明する。まず、非アクセス時（図３のｔ１以前またはｔ２以降）は、全ての選択信号ＷＬＤＥＣがロウレベルなので、ワードライン制御部１３において、インバータ２１は、ハイレベルを出力し、インバータ２２はロウレベルを出力する。ここで、制御信号φはロウレベルなので、ＮＡＮＤ回路２３は、ハイレベルを出力し、ｐ型ＭＯＳ・ＦＥＴ２８はオフする。また、ＮＡＮＤ回路２４はハイレベルを出力し、インバータ２５は、ロウレベルを出力するので、ｎ型ＭＯＳ・ＦＥＴ２６はオフする。また、制御信号φが直接ゲート端子に入力されるｐ型ＭＯＳ・ＦＥＴ２７はオンする。これにより、ワードラインＷＬには、電源電圧ＶＤＤ−αがハイレベルの信号として供給される。以上に示したように、非アクセス時は、全てのワードライン制御部１３が全てのワードラインＷＬをハイレベル（ＶＤＤ−α）に制御する。
【００３５】
次に、アクセス時（図３のｔ１〜ｔ２の期間）において、選択信号ＷＬＤＥＣ０のみがハイレベルであり、ワードラインＷＬ０に接続されるワードライン制御部１３において、インバータ２１は、ロウレベルを出力し、インバータ２２はハイレベルを出力する。ここで、制御信号φもハイレベルに変化しているので、ＮＡＮＤ回路２３は、ハイレベルを出力し、ｐ型ＭＯＳ・ＦＥＴ２８はオフする。また、ＮＡＮＤ回路２４はロウレベルを出力し、インバータ２５は、ハイレベルを出力するので、ｎ型ＭＯＳ・ＦＥＴ２６はオンする。また、制御信号φが直接ゲート端子に入力されるｐ型ＭＯＳ・ＦＥＴ２７はオフする。これにより、ワードラインＷＬ０は、グランドと接続され０Ｖが供給される。
【００３６】
また、アクセス時において、ワードラインＷＬ０以外のワードラインＷＬ１〜２５５に接続されたワードライン制御部１３には、ロウレベルの選択信号ＷＬＤＥＣとハイレベルの制御信号φが入力されている。これにより、ワードラインＷＬ１〜２５５に接続されるワードライン制御部１３において、インバータ２１は、ハイレベルを出力し、インバータ２２はロウレベルを出力する。ここで、制御信号φはハイレベルに変化しているので、ＮＡＮＤ回路２３は、ロウレベルを出力し、ｐ型ＭＯＳ・ＦＥＴ２８はオンする。また、ＮＡＮＤ回路２４はハイレベルを出力し、インバータ２５は、ロウレベルを出力するので、ｎ型ＭＯＳ・ＦＥＴ２６はオフする。また、制御信号φが直接ゲート端子に入力されるｐ型ＭＯＳ・ＦＥＴ２７はオフする。これにより、ワードラインＷＬ１〜２５５には、電源電圧ＶＤＤがハイレベルの信号として供給される。
【００３７】
以上に示したように、アクセス時は、選択されたワードラインＷＬ０に接続されるワードライン制御部１３が当該ワードラインＷＬ０をロウレベル（０Ｖ）に制御する。また、アクセス時は、非選択のワードラインＷＬ１〜２５５に接続されるワードライン制御部１３がそれらのワードラインＷＬ１〜２５５をハイレベル（ＶＤＤ）に制御する。これにより、アクセス期間における非選択のワードラインＷＬ１〜２５５を電圧値ＶＤＤでハイレベルにすることで、メモリセルＭ（ＣＥＬＬ１〜ＣＥＬＬ２５５）のトランスファトランジスタＴ１、Ｔ２における第二のリーク電流を削減することができる（ワードラインＷＬ１〜２５５のハイレベルの電圧値がＶＤＤ−αである場合に比べて）。すなわち、図６および図７を用いて説明した、アクセス期間における非選択のワードラインＷＬのハイレベルがＶＤＤ−αであることで第二のリーク電流が必要以上に大きくなる問題を解決することができる。
【００３８】
次に、上述した実施例２に対応するワードライン制御部１３の回路例について図を用いて説明する。尚、実施例２は、実施例１と比べて、メモリセルへの非アクセス期間において、ワードラインＷＬの電圧値（ハイレベル）を制御している点が異なる。これにより、実施例１ではできなかった、スタンバイ時のリーク電流の削減を実現する。
【００３９】
図４は、図１に示したワードライン制御部１３であって、上述した実施例２に対応する回路例を示す図である。図４に示すように、ワードライン制御部１３は、ＮＯＲ回路４１と、インバータ４２、４３と、ｎ型ＭＯＳ・ＦＥＴ４４と、ｐ型ＭＯＳ・ＦＥＴ４５、４６とから構成される。選択信号ＷＬＤＥＣを伝達する信号線は、ＮＯＲ回路４１の一方の入力端子と、ｎ型ＭＯＳ・ＦＥＴ４４のゲート端子とに接続される。また、制御信号φを伝達する信号線は、ＮＯＲ回路４１の他方の入力端子と、インバータ４３を介してｐ型ＭＯＳ・ＦＥＴ４６のゲート端子とに接続される。また、ＮＯＲ回路４１の出力端子は、インバータ４２を介してｐ型ＭＯＳ・ＦＥＴ４５のゲート端子に接続される。
【００４０】
また、ｐ型ＭＯＳ・ＦＥＴ４５のソース端子は電源電圧ＶＤＤを供給する電源線に接続される。また、ｐ型ＭＯＳ・ＦＥＴ４５のドレイン端子は、ｎ型ＭＯＳ・ＦＥＴ４４のドレイン端子と相互接続され、ｎ型ＭＯＳ・ＦＥＴ４４のソース端子はグランドと接続される。また、ｐ型ＭＯＳ・ＦＥＴ４５のドレイン端子とｎ型ＭＯＳ・ＦＥＴ４４のドレイン端子の相互接続点は、ワードラインＷＬと接続される。また、ｐ型ＭＯＳ・ＦＥＴ４６のソース端子は電源電圧ＶＤＤ−αを供給する電源線に接続される。また、ｐ型ＭＯＳ・ＦＥＴ４６のドレイン端子も、ワードラインＷＬと接続される。
【００４１】
次に、上述した実施例２のワードライン制御部１３を具備する４ＴｒＳＲＡＭ１の動作について説明する。
図５は、図１に示した実施例２のワードライン制御部１３を具備する４ＴｒＳＲＡＭ１の動作を示す波形図である。以下に図５を用いて、図１のメモリセルＭ（ＣＥＬＬ０）にアクセスする場合について説明する。図５に示すように、メインデコーダ１１は、メモリセルＭ（ＣＥＬＬ０）へアクセスする場合に、選択したワードラインＷＬ０に繋がる信号線の選択信号ＷＬＤＥＣ０をメモリセルＭ（ＣＥＬＬ０）へのアクセス期間のみハイレベルとして、他のワードラインＷＬ１〜２５５に繋がる信号線の選択信号ＷＬＤＥＣ１〜２５５は、常時ロウレベルとする。また、制御信号生成回路１２は、非アクセス時にのみ定期的に一定期間、制御信号φをハイレベルにして、その一定期間以外およびアクセス時は制御信号φをロウレベルにする。
【００４２】
この時の、ワードライン制御部１３の動作について図４を用いて説明する。まず、非アクセス時（図５のｔ１２以前またはｔ１３以降）は、全ての選択信号ＷＬＤＥＣがロウレベルなので、ワードライン制御部１３において、ｎ型ＭＯＳ・ＦＥＴ４４はオフする。また、制御信号φは通常はロウレベルであり、定期的に一定期間（図５のｔ１０〜１１とｔ１４〜１５）ハイレベルに変化する。ここで、非アクセス時で制御信号φがロウレベルの間（ｔ１０以前、ｔ１１〜１２やｔ１３〜１４、ｔ１５以降）は、ＮＯＲ回路４１は、ハイレベルを出力し、インバータ４２はロウレベルを出力するので、ｐ型ＭＯＳ・ＦＥＴ４５はオンする。また、インバータ４３は、ハイレベルを出力するので、ｐ型ＭＯＳ・ＦＥＴ４６はオフする。これにより、全てのワードラインＷＬには、電源電圧ＶＤＤがハイレベルの信号として供給される。
【００４３】
また、非アクセス時で制御信号φがハイレベルの間（ｔ１０〜１１およびｔ１４〜１５）は、ＮＯＲ回路４１は、ロウレベルを出力し、インバータ４２はハイレベルを出力するので、ｐ型ＭＯＳ・ＦＥＴ４５はオフする。また、インバータ４３は、ロウレベルを出力するので、ｐ型ＭＯＳ・ＦＥＴ４６はオンする。これにより、ワードラインＷＬには、電源電圧ＶＤＤ−αがハイレベルの信号として供給される。すなわち、制御信号φがハイレベルの間は、ワードラインＷＬのハイレベルの電圧値がＶＤＤからＶＤＤ−αへ変化して、トランスファトランジスタＴ１およびＴ２の第二のリーク電流が増加し、ノードＡまたはノードＢにおけるデータ保持特性を向上させる。
【００４４】
また、アクセス時において、ワードラインＷＬ０以外のワードラインＷＬ１〜２５５に接続されたワードライン制御部１３には、ロウレベルの選択信号ＷＬＤＥＣとロウレベルの制御信号φが入力されている。これにより、ワードラインＷＬ１〜２５５に接続されるワードライン制御部１３において、ＮＯＲ回路４１は、ハイレベルを出力し、インバータ４２はロウレベルを出力するので、ｐ型ＭＯＳ・ＦＥＴ４５はオンする。また、インバータ４３は、ハイレベルを出力するので、ｐ型ＭＯＳ・ＦＥＴ４６はオフする。これにより、ワードラインＷＬ１〜２５５には、電源電圧ＶＤＤがハイレベルの信号として供給される。
【００４５】
以上に示したように、アクセス時は、選択されたワードラインＷＬ０に接続されるワードライン制御部１３が当該ワードラインＷＬ０をロウレベル（０Ｖ）に制御する。また、アクセス時は、非選択のワードラインＷＬ１〜２５５に接続されるワードライン制御部１３がそれらのワードラインＷＬ１〜２５５をハイレベル（ＶＤＤ）に制御する。これにより、アクセス期間における非選択のワードラインＷＬ１〜２５５を電圧値ＶＤＤでハイレベルにすることで、メモリセルＭ（ＣＥＬＬ１〜ＣＥＬＬ２５５）のトランスファトランジスタＴ１、Ｔ２における第二のリーク電流を削減することができる（ワードラインＷＬ１〜２５５のハイレベルの電圧値がＶＤＤ−αである場合に比べて）。すなわち、図６および図７を用いて説明した、アクセス期間における非選択のワードラインＷＬのハイレベルがＶＤＤ−αであることで第二のリーク電流が必要以上に大きくなる問題を解決することができる。また、非アクセス時においても、制御信号φのハイレベルの期間をデータ保持に最低限必要な期間とすることで、第二のリーク電流による消費電力の増加を防ぐことができる。
【００４６】
以上に説明したように、ワードライン制御部１３は、選択信号ＷＬＤＥＣと制御信号φを基に、メモリセルＭに対してアクセス時は選択されたワードラインＷＬのみをロウレベルにして、他のワードラインＷＬはハイレベル（ＶＤＤ）にする。また、メモリセルＭに対して非アクセス時は全ワードラインＷＬをハイレベル（ＶＤＤ）にして、定期的に一定期間ハイレベルの電圧値をＶＤＤ−αにする。尚、非アクセス時のワードラインＷＬのハイレベルをＶＤＤ−αとする電圧値の変化タイミングは、上述した限りではなく、第二のリーク電流を任意の期間流すことでメモリセルＭのデータ保持が可能であるならば、不定期的でもよく、任意の期間だけでもよい。また、全ワードラインではなく、任意のワードラインのグループ単位で制御してもよい。すなわち、制御信号生成部１２は、制御信号φがハイレベルの期間を任意に設定すればよい。
【００４７】
また、上述した実施形態においては、ワードラインＷＬのハイレベルとして制御信号φで制御される電圧値は、ＶＤＤおよびＶＤＤ−αの２値であったが、この限りではなく、多値の電圧値を１ビットまたは複数ビットの制御信号φにて制御してもよい。
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【００４８】
本発明の実施形態は、例えば以下に示すような種々の適用が可能である。
（付記１） 一つのメモリセルが４つのトランジスタで構成されるスタテッィク型半導体記憶装置であって、
前記メモリセルを行列状に配列したメモリセルアレイと、
前記メモリセルアレイの各行に対応して設けられたワードラインと、
前記メモリセルアレイの各列に対応して設けられた１対のビットラインと、
前記メモリセルを特定するためのアドレスをデコードして前記ワードラインを選択する選択信号を出力するワードライン選択手段と、
前記メモリセルへのアクセス時と非アクセス時に応じて前記ワードラインが非選択であることを示す電圧値を制御するための制御信号と、前記ワードライン選択手段が出力する前記選択信号とを基に、前記ワードラインの電位を制御するワードライン制御手段と
を具備することを特徴とするスタティック型半導体記憶装置。
【００４９】
（付記２） 前記メモリセルへのアクセス時と非アクセス時に応じて前記ワードラインが非選択であることを示す電圧値を制御するための前記制御信号を生成する制御信号生成手段を更に具備することを特徴とする付記１に記載のスタティック型半導体記憶装置。
【００５０】
（付記３） 前記ワードライン制御手段は、前記ワードライン選択手段が出力する前記選択信号の論理レベルに応じて前記ワードラインの論理レベルを制御し、前記制御信号の論理レベルに応じて、前記ワードラインの前記電圧値を制御することを特徴とする付記１に記載のスタティック型半導体記憶装置。
【００５１】
（付記４） 前記ワードライン制御手段は、前記制御信号の論理レベルに応じて、前記ワードラインが非選択であることを示す電圧値を制御することを特徴とする付記１に記載のスタティック型半導体記憶装置。
【００５２】
（付記５） 前記メモリセルは、前記ワードラインがゲート端子と接続された２つのトランスファトランジスタと、データを保持するためのラッチを構成する２つのドライバトランジスタとを具備し、前記ドライバトランジスタにおける第一のリーク電流と前記トランスファトランジスタにおける第二のリーク電流を調整することで前記データを保持し、
前記制御信号生成手段は、前記トランスファトランジスタにおける一定期間の前記第二のリーク電流量を制御することで前記メモリセルが前記データを保持可能になるように、前記メモリセルへのアクセス時と非アクセス時に応じて前記ワードラインが非選択であることを示す電圧値を制御する前記制御信号を生成することを特徴とする付記２に記載のスタティック型半導体記憶装置。
【００５３】
（付記６） 前記ワードライン制御手段は、前記制御信号の論理レベルに応じて、前記ワードラインが非選択であることを示す電圧値を第一の電圧値と、前記第一の電圧値と異なる電圧値である第二の電圧値とのどちらかに制御することを特徴とする付記１に記載のスタティック型半導体記憶装置。
【００５４】
（付記７） 前記ワードライン制御手段は、前記制御信号の論理レベルに応じて、前記アクセス時に前記ワードラインが非選択であることを示す電圧値を第一の電圧値として、前記非アクセス時に前記ワードラインが非選択であることを示す電圧値を前記第一の電圧値と異なる第二の電圧値とする制御を行うことを特徴とする付記１に記載のスタティック型半導体記憶装置。
【００５５】
（付記８） 前記ワードライン制御手段は、前記制御信号の論理レベルに応じて、前記ワードラインが非選択であることを示す電圧値を、電源電圧と同じ電圧値である第一の電圧値と、前記第二のリーク電流を前記第一のリーク電流より大きくするための前記第一の電圧値より小さい電圧値である第二の電圧値とのどちらかに制御することを特徴とする付記１に記載のスタティック型半導体記憶装置。
【００５６】
（付記９） 一つのメモリセルが４つのトランジスタで構成されるスタテッィク型半導体記憶装置の制御方法であって、
前記スタテッィク型半導体記憶装置は、前記メモリセルを行列状に配列したメモリセルアレイと、前記メモリセルアレイの各行に対応して設けられたワードラインと、前記メモリセルアレイの各列に対応して設けられた１対のビットラインと、前記メモリセルを特定するためのアドレスをデコードして前記ワードラインを選択する選択信号を出力するワードライン選択手段とを具備し、
前記メモリセルへのアクセス時と非アクセス時に応じて前記ワードラインが非選択であることを示す電圧値を制御するための制御信号と、前記ワードライン選択手段が出力する前記選択信号とを基に、前記ワードラインの電位を制御する制御ステップを有することを特徴とするスタティック型半導体記憶装置の制御方法。
【００５７】
（付記１０） 前記メモリセルへのアクセス時と非アクセス時に応じて前記ワードラインが非選択であることを示す電圧値を制御するための前記制御信号を生成する制御信号生成ステップを更に有することを特徴とする付記９に記載のスタティック型半導体記憶装置の制御方法。
【００５８】
（付記１１） 前記制御ステップは、前記ワードライン選択手段が出力する前記選択信号の論理レベルに応じて前記ワードラインの論理レベルを制御し、前記制御信号の論理レベルに応じて、前記ワードラインの前記電圧値を制御することを特徴とする付記９に記載のスタティック型半導体記憶装置の制御方法。
【００５９】
（付記１２） 前記制御ステップは、前記制御信号の論理レベルに応じて、前記ワードラインが非選択であることを示す電圧値を制御することを特徴とする付記９に記載のスタティック型半導体記憶装置の制御方法。
【００６０】
【発明の効果】
以上に説明したように、本発明によるスタティック型半導体記憶装置およびその制御方法においては一つのメモリセルが４つのトランジスタで構成され、メモリセルを特定するためのアドレスをデコードしてワードラインを選択する選択信号を出力するワードライン選択手段を具備するスタテッィク型半導体記憶装置において、メモリセルへのアクセス時と非アクセス時に応じてワードラインが非選択であることを示す電圧値を制御するための制御信号と、ワードライン選択手段が出力する選択信号とを基に、メモリセルに接続されるワードラインの電位を制御するので、メモリセルとビットライン間のリーク電流をアクセス時と非アクセス時に応じて調整することが出来る。
【００６１】
すなわち、アクセス期間（書き込み処理時）において、ビットラインから非選択のメモリセルへ流れるリーク電流が微小になるよう制御することでデータ保持特性の改善することができる。また、アクセス期間（読み出し処理時）において、ビットラインから非選択のメモリセルへ流れるリーク電流が微小になるよう制御することで、非選択のメモリセルからのリーク電流がビットラインの電位へ与える影響を小さくして、データ読み出し時間を短縮することができる。また、アクセス期間（書き込み処理時）において、ビットラインから非選択のメモリセルへ流れるリーク電流が微小になるよう制御することで、ビットラインからメモリセルへ流れるリーク電流による誤書き込みの改善を行うことができる。また、非アクセス期間において、ビットラインから非選択のメモリセルへ流れるリーク電流が適度になるよう制御することでデータ保持特性を維持しながらスタンバイ電流を削減することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である４ＴｒＳＲＡＭのメモリセルアレイ周辺の概略構成を示すブロック図である。
【図２】図１に示したワードライン制御部１３であって、上述した実施例１に対応する回路例を示す図である。
【図３】図１に示した実施例１のワードライン制御部１３を具備する４ＴｒＳＲＡＭ１の動作を示す波形図である。
【図４】図１に示したワードライン制御部１３であって、上述した実施例２に対応する回路例を示す図である。
【図５】図１に示した実施例２のワードライン制御部１３を具備する４ＴｒＳＲＡＭ１の動作を示す波形図である。
【図６】従来の４ＴｒＳＲＡＭのメモリセルアレイの概略構成および読み出し動作時のリーク電流を示す図である。
【図７】従来の４ＴｒＳＲＡＭのメモリセルアレイの概略構成および書き込み動作時のリーク電流を示す図である。
【符号の説明】
１ ４ＴｒＳＲＡＭ（スタティック型半導体記憶装置）
１１ メインデコーダ
１２ 制御信号生成部
１３ ワードライン制御部
２１、２２、２５、４２、４３ インバータ
２３、２４ ＮＡＮＤ回路
２６、４４ ｎ型ＭＯＳ・ＦＥＴ
２７、２８、４５、４６ ｐ型ＭＯＳ・ＦＥＴ
４１ ＮＯＲ回路
Ｍ メモリセル
ＢＬ、ＸＢＬ ビットライン
ＷＬ０、…、ＷＬｎ ワードライン
Ｔ１、Ｔ２ トランスファトランジスタ
Ｔ３、Ｔ４ ドライバトランジスタ
ＳＡ センスアンプ
【発明の属する技術分野】
本発明は、スタティック型半導体記憶装置およびその制御方法に関し、特に一つのメモリセルが４つのトランジスタで構成されるスタティック型半導体記憶装置およびその制御方法に関するものである。
【０００２】
【従来の技術】
従来、一つのメモリセルが４つのトランジスタで構成されるスタティック型半導体記憶装置としては、４Ｔｒ（トランジスタ）メモリセルのＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）がある（以下、４ＴｒＳＲＡＭとする）。図６は、従来の４ＴｒＳＲＡＭのメモリセルアレイの概略構成および読み出し動作時のリーク電流を示す図である。尚、図に示すメモリセルアレイは、４つのトランジスタで構成されるスタテッィク型メモリセルを行列状に配列したものである。
【０００３】
図６に示すように、４ＴｒＳＲＡＭのメモリセルＭは、１対のビットラインＢＬ、ＸＢＬに、２５６個（ＣＥＬＬ０、ＣＥＬＬ１、…、ＣＥＬＬ２５５）接続されている（２５６ワードの場合）。また、各メモリセルＭを選択するため、各メモリセルＭに対応してワードラインＷＬ０、ＷＬ１、…、ＷＬ２５５（以下、ワードラインＷＬとする）が接続されている。すなわち、メモリセルアレイの各列に対応して設けられた１対のビットラインＢＬ、ＸＢＬと、メモリセルアレイの各行に対応して設けられたワードラインＷＬが各メモリセルＭに接続されている。
【０００４】
また、メモリセルＭは、１対のｐ型ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）・ＦＥＴ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であるトランスファトランジスタＴ１、Ｔ２と１対のｎ型ＭＯＳ・ＦＥＴであるドライバトランジスタＴ３、Ｔ４によって構成されている。また、ビットラインＢＬ、ＸＢＬには、センスアンプＳＡが接続され、読み出し動作時にビットラインＢＬ、ＸＢＬにメモリセルＭから読み出されるデータの電位差を増幅してデータを読み出す。尚、ビットラインＢＬ、ＸＢＬは、メモリセルＭへアクセス時には相補的な関係であり、一方がハイレベルであれば他方はロウレベルとなる。また、メモリセルＭへ非アクセス時には両方共にハイレベルにプリチャージされる。
【０００５】
上述したドライバトランジスタＴ３、Ｔ４はゲート端子とドレイン端子間が交差接続されてフリップフロップを構成し、各ソース端子はグランドに接続される。また、ドライバトランジスタＴ３のドレイン端子とつながる交差接続点をノードＡ、ドライバトランジスタＴ４のドレイン端子とつながる交差接続点をノードＢとする。また、ノードＡは、トランスファトランジスタＴ１を介してビットラインＢＬと接続され、ノードＢは、トランスファトランジスタＴ２を介してビットラインＸＢＬと接続される。また、トランスファトランジスタＴ１、Ｔ２のゲート端子には、ワードラインＷＬが接続される。
【０００６】
上述した構成のメモリセルＭにおいて、上述したノードＡまたはノードＢにデータを保持するため、非選択のメモリセルＭのワードラインＷＬはハイレベルになっている。この時、ノードＡまたはノードＢの電位（ＨレベルまたはＬレベル）が、トランジスタＴ３、Ｔ４などを介してリークする第一のリーク電流により変化することを防ぐ為に、ビットラインＢＬ、ＸＢＬに接続されているトランスファトランジスタＴ１、Ｔ２の第二のリーク電流を制御している。以下、上述した第一のリーク電流と第二のリーク電流の関係について説明する。
【０００７】
例えば、メモリセルＭのノードＡ、Ｂからの第一のリーク電流としては、ジャンクションリーク、トランジスタリーク、ゲートリーク等がある。また、第二のリーク電流は、トランスファトランジスタＴ１、Ｔ２のゲート電圧と、ビットラインＢＬ、ＸＢＬとメモリセルＭのノードＡ、Ｂの電位差によって生じる。また、近年のプロセスの微細化により上述した第一のリーク電流は増加する傾向にある。
【０００８】
ここで、ノードＡ、Ｂのデータを保持する為には、第二のリーク電流が、第一のリーク電流より十分に大きくなるよう設定する必要がある。この設定方法として、第二のリーク電流は、量産性等を考慮してメモリセルＭの第一のリーク電流に対して１００倍程度の大きさとなるよう製造プロセスの調整を行う設定方法が行われていた。また、ノードＡ、Ｂにおけるデータの保持特性を改善する為に、非選択のメモリセルＭにつながるワードラインＷＬに供給する電圧値をＶＤＤ−α（ＶＤＤ：電源電圧値、α：電源電圧の１０％程度の値）とし、トランスファトランジスタＴ１、Ｔ２の第二のリーク電流を増加させる設定方法も行われていた。
【０００９】
次に、上述した４ＴｒＳＲＡＭの動作について簡単に説明する。
１．読み出し動作
まず、メモリセルＭへの非アクセス期間は、ビットラインＢＬ、ＸＢＬは、プリチャージされてハイレベルになっている。次に、アクセス期間に選択したメモリセルＭよりデータを読み出す場合、選択されたメモリセルＭに接続されるワードラインＷＬをロウレベルにする。これにより、トランスファトランジスタＴ１、Ｔ２がオンして、メモリセルＭが保持しているデータが、ビットラインＢＬ、ＸＢＬへ出力される。また、非選択のメモリセルＭに接続されるワードラインＷＬはハイレベルのままであり、トランスファトランジスタＴ１、Ｔ２はオフしたままである。また、非選択のメモリセルＭのトランスファトランジスタＴ１、Ｔ２には、ハイレベルであるゲート端子の電位に応じて第二のリーク電流が流れる。
【００１０】
２．書き込み動作
まず、メモリセルＭへの非アクセス期間は、ビットラインＢＬ、ＸＢＬは、プリチャージされてハイレベルになっている。次に、アクセス期間に選択したメモリセルＭへデータを書き込む場合、選択されたメモリセルＭに接続されるワードラインＷＬをロウレベルにする。これにより、トランスファトランジスタＴ１、Ｔ２がオンして、ビットラインＢＬ、ＸＢＬとメモリセルＭが接続され、ビットラインＢＬ、ＸＢＬよりデータが書き込まれる。この時に、非選択セルであるメモリセルＭのトランスファトランジスタＴ１、Ｔ２には、読み出し動作と同様にハイレベルであるゲート端子の電位に応じて第二のリーク電流が流れる。
【００１１】
【発明が解決しようとする課題】
上述した従来の設定方法ではメモリセルＭのノードＡ、Ｂにおけるデータ保持の為にワードラインＷＬの電位をＶＤＤ−αとすることで、トランスファトランジスタＴ１、Ｔ２の第二のリーク電流を増加させていたが、その設定方法には以下に示すような３つの問題点がある。
【００１２】
１．読み出し特性の悪化
図６に示すように、ビットラインＢＬ、ＸＢＬには２５６個のメモリセルＭ（ＣＥＬＬ０〜２５５）が接続されており、メモリセルＭ（ＣＥＬＬ０）に“０”データ、メモリセルＭ（ＣＥＬＬ１〜２５５）に“１”データが書きこまれている。この時メモリセルＭ（ＣＥＬＬ０）のノードＡはハイレベル（Ｈレベル）、メモリセルＭ（ＣＥＬＬ１〜２５５）のノードＡはロウレベル（Ｌレベル）である。（ノードＢはノードＡと逆の論理レベル）この状態で、メモリセルＭ（ＣＥＬＬ０）よりデータを読み出す場合に以下の問題が生じる。尚、ビットラインＢＬ、ＸＢＬは、アクセス開始時はプリチャージされてハイレベルになっている。
【００１３】
例えば、ワードラインＷＬ０をロウレベルにすることで選択されたメモリセルＭ（ＣＥＬＬ０）に保持しているデータ（“０”データ）が、ビットラインＢＬ、ＸＢＬへリード電流Ｉｒｅａｄとして出力される。また、非選択のメモリセルＭ（ＣＥＬＬ１〜２５５）におけるトランスファトランジスタＴ１、Ｔ２には、ソース・ドレイン間の電位差やゲート電位に応じて第二のリーク電流Ｉｌｅａｋが流れる。
【００１４】
ここで、ビットラインＢＬに流れる電流をＩＢＬ、ビットラインＸＢＬに流れる電流をＩＸＢＬとすると、
ＩＢＬ、ＩＸＢＬ＝Ｉｒｅａｄ＋Ｉｌｅａｋ×２５５
となる。ここで、ビットラインＢＬに流れる電流ＩＢＬを求める。まず、メモリセルＭ（ＣＥＬＬ０）からのディスチャージはないので、トランスファトランジスタＴ１を流れるリード電流Ｉｒｅａｄ＝０である。また、メモリセルＭ（ＣＥＬＬ１〜２５５）においては、ビットラインＢＬから２５５個のメモリセルＭへトランスファトランジスタＴ１を介してリーク電流Ｉｌｅａｋが流れる。以上により、電流ＩＢＬは以下のように求まる。
ＩＢＬ＝Ｉｌｅａｋ×２５５
【００１５】
同様に、ビットラインＸＢＬにおいては、メモリセルＭ（ＣＥＬＬ１〜２５５）のノードＢは全てハイレベルであるため、トランスファトランジスタＴ２を挟んでビットラインＸＢＬ（プリチャージされている）とノードＢともに電位がほぼＶＤＤ−αである。したがって、トランスファトランジスタＴ２を流れるリーク電流Ｉｌｅａｋ＝０である。また、メモリセルＭ（ＣＥＬＬ０）のノードＢおよびドライバトランジスタＴ４を介してグランドに接続されるので、プリチャージされていた状態からディスチャージされてリード電流Ｉｒｅａｄが流れる。以上より、ビットラインＸＢＬに流れる電流ＩＸＢＬは以下のように求まる。
ＩＸＢＬ＝Ｉｒｅａｄ
【００１６】
ここで、メモリセルＭのデータ保持特性を改善する為に、ＶＤＤ−αを低めに制御して第二のリーク電流Ｉｌｅａｋを第一のリーク電流よりも非常に大きな値にしたとする。これにより、Ｉｒｅａｄ＜Ｉｌｅａｋ×２５５となった場合、本来リード動作によってロウレベルに成るべきビットラインＸＢＬよりも先にビットラインＢＬがロウレベルになり、読み出し動作が正常に行われないという問題がある。また、センスアンプＳＡの起動はビットラインＢＬ、ＸＢＬの振幅が十分に大きくなってからする必要があるため、上述のように第二のリーク電流ＩｌｅａｋによってビットラインＢＬ、ＸＢＬの電位が不安定になっていると、センスアンプＳＡの起動タイミングを余裕持って設定する必要が生じるため、読み出し動作の高速化を妨げるという問題もある。
【００１７】
２．誤書き込みの可能性の増加
図７は、従来の４ＴｒＳＲＡＭのメモリセルアレイの概略構成および書き込み動作時のリーク電流を示す図である。
図７に示す４ＴｒＳＲＡＭのメモリセルアレイの構成は、図６をより簡略化したものであり、同符号のものは同様の機能を有するので説明を省略する。ここで、図７に示すようにメモリセルＭ（ＣＥＬＬ０）以外の任意のメモリセルＭ（ＣＥＬＬｎ）（ｎは１〜２５５のいずれかの数）に“１”データを書きこむ場合を考える。また、メモリセルＭ（ＣＥＬＬ０）は、“０”データを保持しており、ノードＡがハイレベル、ノードＢがロウレベルである。
【００１８】
まず、メモリセルＭ（ＣＥＬＬｎ）に“１”データを書き込む為にビットラインＢＬがロウレベルになる。この時に、非選択セルであるメモリセルＭ（ＣＥＬＬ０）のトランスファトランジスタＴ１において、リーク電流が流れやすい状態である場合には、メモリセルＭ（ＣＥＬＬ０）のノードＡからビットラインＢＬに向かって第二のリーク電流Ｉｌｅａｋが発生する。これにより、メモリセルＭ（ＣＥＬＬ０）のノードＡの電位（ハイレベル）が低下して保持すべきデータを消失してしまう可能性があるという問題がある。
【００１９】
３．スタンバイ電流の増加
上述したアクセス期間（読み出し動作時、書き込み動作時）以外の非アクセス期間（スタンバイ期間）においては、データ保持のため、全てのメモリセルＭに接続されるワードラインＷＬの信号レベルをＶＤＤ−αとして、ビットラインＢＬ、ＸＢＬ共にハイレベルとする。これにより、トランスファトランジスタＴ１またはＴ２においてリーク電流が流れデータ保持できるが、消費電力が増加していた。すなわち、スタンバイ電流が増加するという問題がある。
【００２０】
本発明は、４ＴｒＳＲＡＭのデータ保持特性の改善、読み出し速度の改善、誤書き込みの改善、スタンバイ電流の削減を実現するスタティック型半導体記憶装置およびその制御方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】
この発明は、上述した課題を解決すべくなされたもので、本発明によるスタティック型半導体記憶装置およびその制御方法においては一つのメモリセルが４つのトランジスタで構成され、メモリセルを特定するためのアドレスをデコードしてワードラインを選択する選択信号を出力するワードライン選択手段を具備するスタテッィク型半導体記憶装置において、メモリセルへのアクセス時と非アクセス時に応じてワードラインが非選択であることを示す電圧値を制御するための制御信号と、ワードライン選択手段が出力する選択信号とを基に、ワードラインの電位を制御することを特徴とする。
【００２２】
これにより、本発明によるスタティック型半導体記憶装置およびその制御方法においては、４つのトランジスタからなるメモリセルに接続されるワードラインが非選択であることを示す電圧値をメモリセルのアクセス時と非アクセス時に応じて制御することで、メモリセルとビットライン間のリーク電流をアクセス時と非アクセス時に応じて調整可能としたため、データ保持特性の改善、読み出し速度の改善、誤書き込みの改善、スタンバイ電流の削減を実現することが出来る。
【００２３】
【発明の実施の形態】
以下、発明の実施の形態を説明する。
まず、本発明の一実施形態である４ＴｒＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）のメモリセルアレイ周辺の回路の概略構成について図を用いて説明する。
図１は、本発明の一実施形態である４ＴｒＳＲＡＭのメモリセルアレイ周辺の概略構成を示すブロック図である。図１において、符号１は、４ＴｒＳＲＡＭであり、後述する４つのトランジスタＴ１〜４からなるスタテッィク型のメモリセルＭを行列状に配列したメモリセルアレイを具備する。また、４ＴｒＳＲＡＭ１は、アドレスにより指定されたメモリセルＭに“１”または“０”データを格納する。
【００２４】
尚、図１のメモリセルＭ、ワードラインＷＬ、ビット線ＢＬ、ＸＢＬ、センスアンプＳＡの構成は、図６に示したメモリセルＭ、ワードラインＷＬ、ビット線ＢＬ、ＸＢＬ、センスアンプＳＡの構成と同様であり、説明を省略する。また、４ＴｒＳＲＡＭ１のメモリセルアレイ周辺以外の回路は一般的な任意の回路を用いてよい。
【００２５】
１１は、メインデコーダであり、外部より入力されるアドレスをデコードして、特定のメモリセルＭに接続されるワードラインＷＬを選択する選択信号ＷＬＤＥＣ０、１、…、２５５（以下、選択信号ＷＬＤＥＣとする）を出力する。この選択信号ＷＬＤＥＣは、選択時にハイレベル、非選択時はロウレベルとなる信号である。すなわち、アクセス対象のメモリセルＭを選択する選択信号ＷＬＤＥＣｎ（ｎは０〜２５５のいずれかの数）はハイレベルに、アクセス対象外のメモリセルＭを選択するための選択信号ＷＬＤＥＣ（ｎ以外の全て）はロウレベルのままである。
【００２６】
１２は、制御信号生成部であり、選択信号ＷＬＤＥＣがロウレベル（非選択）の場合に、ワードラインＷＬのハイレベルの電圧値をＶＤＤ（第一の電圧値）とするかＶＤＤ−α（第二の電圧値）とするかを制御する信号である制御信号φを出力する。この制御信号φは、メモリセルＭへ非アクセス時はロウレベル、アクセス時はハイレベルの信号である。尚、上述したように本実施形態においては、ワードラインＷＬが非選択であることを示す電圧値はハイレベルである。
【００２７】
１３は、ワードライン制御部であり、メインデコーダ１１の出力線（選択信号ＷＬＤＥＣ０〜２５５を伝達する信号線）とワードラインＷＬ（ＷＬ０〜ＷＬ２５５）の間にそれぞれ挿入される。また、各ワードライン制御部１３は、メインデコーダ１１が出力する選択信号ＷＬＤＥＣと制御信号生成部１２が出力する制御信号φを基に、ワードラインＷＬの信号レベル（論理レベルおよび電圧値）を制御する。具体的には、ワードライン制御部１３は、選択信号ＷＬＤＥＣのロウレベル／ハイレベルに応じてワードラインＷＬをハイレベル／ロウレベルに制御する。すなわち、ワードライン制御部１３は、特定のメモリセルＭへアクセスするため選択されたワードラインＷＬのみをロウレベルにする。
【００２８】
また、ワードライン制御部１３は、ワードラインＷＬをハイレベルに制御する場合に、制御信号φのハイレベル／ロウレベルに応じて、ワードラインＷＬのハイレベルの電圧値をＶＤＤ／ＶＤＤ−αに制御する。尚、上述したアクセス時においては、非選択のワードラインＷＬについてハイレベルの電圧値を制御し、非アクセス時は、全てのワードラインＷＬについてハイレベルの電圧値を制御する。
【００２９】
ここで、実施例１として、制御信号φは、選択信号ＷＬＤＥＣの変化に応じてアクセス時はハイレベル、非アクセス時はロウレベルに変化する場合についてワードライン制御部１３の動作を説明する。ワードライン制御部１３は、メモリセルＭに対して非アクセス時はワードラインＷＬのハイレベルの電圧値をＶＤＤ−αとして、特定のメモリセルＭに対してアクセス時（選択したワードラインＷＬをロウレベルにしている期間）は、非選択のワードラインＷＬにおけるハイレベルの電圧値をＶＤＤとする。
【００３０】
また、実施例２として、制御信号φは、アクセス時はロウレベル、非アクセス時は定期的に一定期間ハイレベルに変化する場合についてワードライン制御部１３の動作を説明する。ワードライン制御部１３は、制御信号φに応じてメモリセルＭに対して非アクセス時は定期的に一定期間ワードラインＷＬのハイレベルの電圧値をＶＤＤからＶＤＤ−αに変化させて、特定のメモリセルＭに対してアクセス時（選択したワードラインＷＬをロウレベルにしている期間）は、非選択のワードラインＷＬにおけるハイレベルの電圧値をＶＤＤ固定とする。
【００３１】
次に、上述した実施例１に対応するワードライン制御部１３の回路例について図を用いて説明する。尚、上述した実施例２の詳細については後述する。
図２は、図１に示したワードライン制御部１３であって、上述した実施例１に対応する回路例を示す図である。図２に示すように、ワードライン制御部１３は、インバータ２１、２２、２５と、ＮＡＮＤ回路２３、２４と、ｎ型ＭＯＳ・ＦＥＴ２６と、ｐ型ＭＯＳ・ＦＥＴ２７、２８とから構成される。選択信号ＷＬＤＥＣを伝達する信号線は、インバータ２１を介してインバータ２２の入力端子と、ＮＡＮＤ回路２３の一方の入力端子とに接続される。また、制御信号φを伝達する信号線は、ＮＡＮＤ回路２３の他方の入力端子と、ＮＡＮＤ回路２４の一方の入力端子と、ｐ型ＭＯＳ・ＦＥＴ２７のゲート端子に接続される。また、インバータ２２の出力端子は、ＮＡＮＤ回路２４の他方の入力端子に接続される。
【００３２】
また、ＮＡＮＤ回路２３の出力端子は、ｐ型ＭＯＳ・ＦＥＴ２８のゲート端子に接続される。また、ＮＡＮＤ回路２４の出力端子は、インバータ２５を介してｎ型ＭＯＳ・ＦＥＴ２６のゲート端子に接続される。また、ｐ型ＭＯＳ・ＦＥＴ２７のソース端子は電源電圧ＶＤＤ−αを供給する電源線に接続される。また、ｐ型ＭＯＳ・ＦＥＴ２８のソース端子は電源電圧ＶＤＤを供給する電源線に接続される。また、ｐ型ＭＯＳ・ＦＥＴ２７のドレイン端子は、ｎ型ＭＯＳ・ＦＥＴ２６のドレイン端子と相互接続され、ｎ型ＭＯＳ・ＦＥＴ２６のソース端子はグランドと接続される。また、ｐ型ＭＯＳ・ＦＥＴ２７のドレイン端子とｎ型ＭＯＳ・ＦＥＴ２６のドレイン端子の相互接続点は、ワードラインＷＬと接続される。また、ｐ型ＭＯＳ・ＦＥＴ２８のドレイン端子も、ワードラインＷＬと接続される。
【００３３】
次に、上述した実施例１のワードライン制御部１３を具備する４ＴｒＳＲＡＭ１の動作について説明する。
図３は、図１に示した実施例１のワードライン制御部１３を具備する４ＴｒＳＲＡＭ１の動作を示す波形図である。以下に図３を用いて、図１のメモリセルＭ（ＣＥＬＬ０）にアクセスした場合について説明する。図３に示すように、メインデコーダ１１は、メモリセルＭ（ＣＥＬＬ０）へアクセスする場合に、選択したワードラインＷＬ０に繋がる信号線の選択信号ＷＬＤＥＣ０をメモリセルＭ（ＣＥＬＬ０）へのアクセス期間のみハイレベルとして、他のワードラインＷＬ１〜２５５に繋がる信号線の選択信号ＷＬＤＥＣ１〜２５５は、常時ロウレベルとする。また、制御信号生成回路１２は、アクセス時にのみ制御信号φをハイレベルにする。
【００３４】
この時の、ワードライン制御部１３の動作について図２を用いて説明する。まず、非アクセス時（図３のｔ１以前またはｔ２以降）は、全ての選択信号ＷＬＤＥＣがロウレベルなので、ワードライン制御部１３において、インバータ２１は、ハイレベルを出力し、インバータ２２はロウレベルを出力する。ここで、制御信号φはロウレベルなので、ＮＡＮＤ回路２３は、ハイレベルを出力し、ｐ型ＭＯＳ・ＦＥＴ２８はオフする。また、ＮＡＮＤ回路２４はハイレベルを出力し、インバータ２５は、ロウレベルを出力するので、ｎ型ＭＯＳ・ＦＥＴ２６はオフする。また、制御信号φが直接ゲート端子に入力されるｐ型ＭＯＳ・ＦＥＴ２７はオンする。これにより、ワードラインＷＬには、電源電圧ＶＤＤ−αがハイレベルの信号として供給される。以上に示したように、非アクセス時は、全てのワードライン制御部１３が全てのワードラインＷＬをハイレベル（ＶＤＤ−α）に制御する。
【００３５】
次に、アクセス時（図３のｔ１〜ｔ２の期間）において、選択信号ＷＬＤＥＣ０のみがハイレベルであり、ワードラインＷＬ０に接続されるワードライン制御部１３において、インバータ２１は、ロウレベルを出力し、インバータ２２はハイレベルを出力する。ここで、制御信号φもハイレベルに変化しているので、ＮＡＮＤ回路２３は、ハイレベルを出力し、ｐ型ＭＯＳ・ＦＥＴ２８はオフする。また、ＮＡＮＤ回路２４はロウレベルを出力し、インバータ２５は、ハイレベルを出力するので、ｎ型ＭＯＳ・ＦＥＴ２６はオンする。また、制御信号φが直接ゲート端子に入力されるｐ型ＭＯＳ・ＦＥＴ２７はオフする。これにより、ワードラインＷＬ０は、グランドと接続され０Ｖが供給される。
【００３６】
また、アクセス時において、ワードラインＷＬ０以外のワードラインＷＬ１〜２５５に接続されたワードライン制御部１３には、ロウレベルの選択信号ＷＬＤＥＣとハイレベルの制御信号φが入力されている。これにより、ワードラインＷＬ１〜２５５に接続されるワードライン制御部１３において、インバータ２１は、ハイレベルを出力し、インバータ２２はロウレベルを出力する。ここで、制御信号φはハイレベルに変化しているので、ＮＡＮＤ回路２３は、ロウレベルを出力し、ｐ型ＭＯＳ・ＦＥＴ２８はオンする。また、ＮＡＮＤ回路２４はハイレベルを出力し、インバータ２５は、ロウレベルを出力するので、ｎ型ＭＯＳ・ＦＥＴ２６はオフする。また、制御信号φが直接ゲート端子に入力されるｐ型ＭＯＳ・ＦＥＴ２７はオフする。これにより、ワードラインＷＬ１〜２５５には、電源電圧ＶＤＤがハイレベルの信号として供給される。
【００３７】
以上に示したように、アクセス時は、選択されたワードラインＷＬ０に接続されるワードライン制御部１３が当該ワードラインＷＬ０をロウレベル（０Ｖ）に制御する。また、アクセス時は、非選択のワードラインＷＬ１〜２５５に接続されるワードライン制御部１３がそれらのワードラインＷＬ１〜２５５をハイレベル（ＶＤＤ）に制御する。これにより、アクセス期間における非選択のワードラインＷＬ１〜２５５を電圧値ＶＤＤでハイレベルにすることで、メモリセルＭ（ＣＥＬＬ１〜ＣＥＬＬ２５５）のトランスファトランジスタＴ１、Ｔ２における第二のリーク電流を削減することができる（ワードラインＷＬ１〜２５５のハイレベルの電圧値がＶＤＤ−αである場合に比べて）。すなわち、図６および図７を用いて説明した、アクセス期間における非選択のワードラインＷＬのハイレベルがＶＤＤ−αであることで第二のリーク電流が必要以上に大きくなる問題を解決することができる。
【００３８】
次に、上述した実施例２に対応するワードライン制御部１３の回路例について図を用いて説明する。尚、実施例２は、実施例１と比べて、メモリセルへの非アクセス期間において、ワードラインＷＬの電圧値（ハイレベル）を制御している点が異なる。これにより、実施例１ではできなかった、スタンバイ時のリーク電流の削減を実現する。
【００３９】
図４は、図１に示したワードライン制御部１３であって、上述した実施例２に対応する回路例を示す図である。図４に示すように、ワードライン制御部１３は、ＮＯＲ回路４１と、インバータ４２、４３と、ｎ型ＭＯＳ・ＦＥＴ４４と、ｐ型ＭＯＳ・ＦＥＴ４５、４６とから構成される。選択信号ＷＬＤＥＣを伝達する信号線は、ＮＯＲ回路４１の一方の入力端子と、ｎ型ＭＯＳ・ＦＥＴ４４のゲート端子とに接続される。また、制御信号φを伝達する信号線は、ＮＯＲ回路４１の他方の入力端子と、インバータ４３を介してｐ型ＭＯＳ・ＦＥＴ４６のゲート端子とに接続される。また、ＮＯＲ回路４１の出力端子は、インバータ４２を介してｐ型ＭＯＳ・ＦＥＴ４５のゲート端子に接続される。
【００４０】
また、ｐ型ＭＯＳ・ＦＥＴ４５のソース端子は電源電圧ＶＤＤを供給する電源線に接続される。また、ｐ型ＭＯＳ・ＦＥＴ４５のドレイン端子は、ｎ型ＭＯＳ・ＦＥＴ４４のドレイン端子と相互接続され、ｎ型ＭＯＳ・ＦＥＴ４４のソース端子はグランドと接続される。また、ｐ型ＭＯＳ・ＦＥＴ４５のドレイン端子とｎ型ＭＯＳ・ＦＥＴ４４のドレイン端子の相互接続点は、ワードラインＷＬと接続される。また、ｐ型ＭＯＳ・ＦＥＴ４６のソース端子は電源電圧ＶＤＤ−αを供給する電源線に接続される。また、ｐ型ＭＯＳ・ＦＥＴ４６のドレイン端子も、ワードラインＷＬと接続される。
【００４１】
次に、上述した実施例２のワードライン制御部１３を具備する４ＴｒＳＲＡＭ１の動作について説明する。
図５は、図１に示した実施例２のワードライン制御部１３を具備する４ＴｒＳＲＡＭ１の動作を示す波形図である。以下に図５を用いて、図１のメモリセルＭ（ＣＥＬＬ０）にアクセスする場合について説明する。図５に示すように、メインデコーダ１１は、メモリセルＭ（ＣＥＬＬ０）へアクセスする場合に、選択したワードラインＷＬ０に繋がる信号線の選択信号ＷＬＤＥＣ０をメモリセルＭ（ＣＥＬＬ０）へのアクセス期間のみハイレベルとして、他のワードラインＷＬ１〜２５５に繋がる信号線の選択信号ＷＬＤＥＣ１〜２５５は、常時ロウレベルとする。また、制御信号生成回路１２は、非アクセス時にのみ定期的に一定期間、制御信号φをハイレベルにして、その一定期間以外およびアクセス時は制御信号φをロウレベルにする。
【００４２】
この時の、ワードライン制御部１３の動作について図４を用いて説明する。まず、非アクセス時（図５のｔ１２以前またはｔ１３以降）は、全ての選択信号ＷＬＤＥＣがロウレベルなので、ワードライン制御部１３において、ｎ型ＭＯＳ・ＦＥＴ４４はオフする。また、制御信号φは通常はロウレベルであり、定期的に一定期間（図５のｔ１０〜１１とｔ１４〜１５）ハイレベルに変化する。ここで、非アクセス時で制御信号φがロウレベルの間（ｔ１０以前、ｔ１１〜１２やｔ１３〜１４、ｔ１５以降）は、ＮＯＲ回路４１は、ハイレベルを出力し、インバータ４２はロウレベルを出力するので、ｐ型ＭＯＳ・ＦＥＴ４５はオンする。また、インバータ４３は、ハイレベルを出力するので、ｐ型ＭＯＳ・ＦＥＴ４６はオフする。これにより、全てのワードラインＷＬには、電源電圧ＶＤＤがハイレベルの信号として供給される。
【００４３】
また、非アクセス時で制御信号φがハイレベルの間（ｔ１０〜１１およびｔ１４〜１５）は、ＮＯＲ回路４１は、ロウレベルを出力し、インバータ４２はハイレベルを出力するので、ｐ型ＭＯＳ・ＦＥＴ４５はオフする。また、インバータ４３は、ロウレベルを出力するので、ｐ型ＭＯＳ・ＦＥＴ４６はオンする。これにより、ワードラインＷＬには、電源電圧ＶＤＤ−αがハイレベルの信号として供給される。すなわち、制御信号φがハイレベルの間は、ワードラインＷＬのハイレベルの電圧値がＶＤＤからＶＤＤ−αへ変化して、トランスファトランジスタＴ１およびＴ２の第二のリーク電流が増加し、ノードＡまたはノードＢにおけるデータ保持特性を向上させる。
【００４４】
また、アクセス時において、ワードラインＷＬ０以外のワードラインＷＬ１〜２５５に接続されたワードライン制御部１３には、ロウレベルの選択信号ＷＬＤＥＣとロウレベルの制御信号φが入力されている。これにより、ワードラインＷＬ１〜２５５に接続されるワードライン制御部１３において、ＮＯＲ回路４１は、ハイレベルを出力し、インバータ４２はロウレベルを出力するので、ｐ型ＭＯＳ・ＦＥＴ４５はオンする。また、インバータ４３は、ハイレベルを出力するので、ｐ型ＭＯＳ・ＦＥＴ４６はオフする。これにより、ワードラインＷＬ１〜２５５には、電源電圧ＶＤＤがハイレベルの信号として供給される。
【００４５】
以上に示したように、アクセス時は、選択されたワードラインＷＬ０に接続されるワードライン制御部１３が当該ワードラインＷＬ０をロウレベル（０Ｖ）に制御する。また、アクセス時は、非選択のワードラインＷＬ１〜２５５に接続されるワードライン制御部１３がそれらのワードラインＷＬ１〜２５５をハイレベル（ＶＤＤ）に制御する。これにより、アクセス期間における非選択のワードラインＷＬ１〜２５５を電圧値ＶＤＤでハイレベルにすることで、メモリセルＭ（ＣＥＬＬ１〜ＣＥＬＬ２５５）のトランスファトランジスタＴ１、Ｔ２における第二のリーク電流を削減することができる（ワードラインＷＬ１〜２５５のハイレベルの電圧値がＶＤＤ−αである場合に比べて）。すなわち、図６および図７を用いて説明した、アクセス期間における非選択のワードラインＷＬのハイレベルがＶＤＤ−αであることで第二のリーク電流が必要以上に大きくなる問題を解決することができる。また、非アクセス時においても、制御信号φのハイレベルの期間をデータ保持に最低限必要な期間とすることで、第二のリーク電流による消費電力の増加を防ぐことができる。
【００４６】
以上に説明したように、ワードライン制御部１３は、選択信号ＷＬＤＥＣと制御信号φを基に、メモリセルＭに対してアクセス時は選択されたワードラインＷＬのみをロウレベルにして、他のワードラインＷＬはハイレベル（ＶＤＤ）にする。また、メモリセルＭに対して非アクセス時は全ワードラインＷＬをハイレベル（ＶＤＤ）にして、定期的に一定期間ハイレベルの電圧値をＶＤＤ−αにする。尚、非アクセス時のワードラインＷＬのハイレベルをＶＤＤ−αとする電圧値の変化タイミングは、上述した限りではなく、第二のリーク電流を任意の期間流すことでメモリセルＭのデータ保持が可能であるならば、不定期的でもよく、任意の期間だけでもよい。また、全ワードラインではなく、任意のワードラインのグループ単位で制御してもよい。すなわち、制御信号生成部１２は、制御信号φがハイレベルの期間を任意に設定すればよい。
【００４７】
また、上述した実施形態においては、ワードラインＷＬのハイレベルとして制御信号φで制御される電圧値は、ＶＤＤおよびＶＤＤ−αの２値であったが、この限りではなく、多値の電圧値を１ビットまたは複数ビットの制御信号φにて制御してもよい。
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【００４８】
本発明の実施形態は、例えば以下に示すような種々の適用が可能である。
（付記１） 一つのメモリセルが４つのトランジスタで構成されるスタテッィク型半導体記憶装置であって、
前記メモリセルを行列状に配列したメモリセルアレイと、
前記メモリセルアレイの各行に対応して設けられたワードラインと、
前記メモリセルアレイの各列に対応して設けられた１対のビットラインと、
前記メモリセルを特定するためのアドレスをデコードして前記ワードラインを選択する選択信号を出力するワードライン選択手段と、
前記メモリセルへのアクセス時と非アクセス時に応じて前記ワードラインが非選択であることを示す電圧値を制御するための制御信号と、前記ワードライン選択手段が出力する前記選択信号とを基に、前記ワードラインの電位を制御するワードライン制御手段と
を具備することを特徴とするスタティック型半導体記憶装置。
【００４９】
（付記２） 前記メモリセルへのアクセス時と非アクセス時に応じて前記ワードラインが非選択であることを示す電圧値を制御するための前記制御信号を生成する制御信号生成手段を更に具備することを特徴とする付記１に記載のスタティック型半導体記憶装置。
【００５０】
（付記３） 前記ワードライン制御手段は、前記ワードライン選択手段が出力する前記選択信号の論理レベルに応じて前記ワードラインの論理レベルを制御し、前記制御信号の論理レベルに応じて、前記ワードラインの前記電圧値を制御することを特徴とする付記１に記載のスタティック型半導体記憶装置。
【００５１】
（付記４） 前記ワードライン制御手段は、前記制御信号の論理レベルに応じて、前記ワードラインが非選択であることを示す電圧値を制御することを特徴とする付記１に記載のスタティック型半導体記憶装置。
【００５２】
（付記５） 前記メモリセルは、前記ワードラインがゲート端子と接続された２つのトランスファトランジスタと、データを保持するためのラッチを構成する２つのドライバトランジスタとを具備し、前記ドライバトランジスタにおける第一のリーク電流と前記トランスファトランジスタにおける第二のリーク電流を調整することで前記データを保持し、
前記制御信号生成手段は、前記トランスファトランジスタにおける一定期間の前記第二のリーク電流量を制御することで前記メモリセルが前記データを保持可能になるように、前記メモリセルへのアクセス時と非アクセス時に応じて前記ワードラインが非選択であることを示す電圧値を制御する前記制御信号を生成することを特徴とする付記２に記載のスタティック型半導体記憶装置。
【００５３】
（付記６） 前記ワードライン制御手段は、前記制御信号の論理レベルに応じて、前記ワードラインが非選択であることを示す電圧値を第一の電圧値と、前記第一の電圧値と異なる電圧値である第二の電圧値とのどちらかに制御することを特徴とする付記１に記載のスタティック型半導体記憶装置。
【００５４】
（付記７） 前記ワードライン制御手段は、前記制御信号の論理レベルに応じて、前記アクセス時に前記ワードラインが非選択であることを示す電圧値を第一の電圧値として、前記非アクセス時に前記ワードラインが非選択であることを示す電圧値を前記第一の電圧値と異なる第二の電圧値とする制御を行うことを特徴とする付記１に記載のスタティック型半導体記憶装置。
【００５５】
（付記８） 前記ワードライン制御手段は、前記制御信号の論理レベルに応じて、前記ワードラインが非選択であることを示す電圧値を、電源電圧と同じ電圧値である第一の電圧値と、前記第二のリーク電流を前記第一のリーク電流より大きくするための前記第一の電圧値より小さい電圧値である第二の電圧値とのどちらかに制御することを特徴とする付記１に記載のスタティック型半導体記憶装置。
【００５６】
（付記９） 一つのメモリセルが４つのトランジスタで構成されるスタテッィク型半導体記憶装置の制御方法であって、
前記スタテッィク型半導体記憶装置は、前記メモリセルを行列状に配列したメモリセルアレイと、前記メモリセルアレイの各行に対応して設けられたワードラインと、前記メモリセルアレイの各列に対応して設けられた１対のビットラインと、前記メモリセルを特定するためのアドレスをデコードして前記ワードラインを選択する選択信号を出力するワードライン選択手段とを具備し、
前記メモリセルへのアクセス時と非アクセス時に応じて前記ワードラインが非選択であることを示す電圧値を制御するための制御信号と、前記ワードライン選択手段が出力する前記選択信号とを基に、前記ワードラインの電位を制御する制御ステップを有することを特徴とするスタティック型半導体記憶装置の制御方法。
【００５７】
（付記１０） 前記メモリセルへのアクセス時と非アクセス時に応じて前記ワードラインが非選択であることを示す電圧値を制御するための前記制御信号を生成する制御信号生成ステップを更に有することを特徴とする付記９に記載のスタティック型半導体記憶装置の制御方法。
【００５８】
（付記１１） 前記制御ステップは、前記ワードライン選択手段が出力する前記選択信号の論理レベルに応じて前記ワードラインの論理レベルを制御し、前記制御信号の論理レベルに応じて、前記ワードラインの前記電圧値を制御することを特徴とする付記９に記載のスタティック型半導体記憶装置の制御方法。
【００５９】
（付記１２） 前記制御ステップは、前記制御信号の論理レベルに応じて、前記ワードラインが非選択であることを示す電圧値を制御することを特徴とする付記９に記載のスタティック型半導体記憶装置の制御方法。
【００６０】
【発明の効果】
以上に説明したように、本発明によるスタティック型半導体記憶装置およびその制御方法においては一つのメモリセルが４つのトランジスタで構成され、メモリセルを特定するためのアドレスをデコードしてワードラインを選択する選択信号を出力するワードライン選択手段を具備するスタテッィク型半導体記憶装置において、メモリセルへのアクセス時と非アクセス時に応じてワードラインが非選択であることを示す電圧値を制御するための制御信号と、ワードライン選択手段が出力する選択信号とを基に、メモリセルに接続されるワードラインの電位を制御するので、メモリセルとビットライン間のリーク電流をアクセス時と非アクセス時に応じて調整することが出来る。
【００６１】
すなわち、アクセス期間（書き込み処理時）において、ビットラインから非選択のメモリセルへ流れるリーク電流が微小になるよう制御することでデータ保持特性の改善することができる。また、アクセス期間（読み出し処理時）において、ビットラインから非選択のメモリセルへ流れるリーク電流が微小になるよう制御することで、非選択のメモリセルからのリーク電流がビットラインの電位へ与える影響を小さくして、データ読み出し時間を短縮することができる。また、アクセス期間（書き込み処理時）において、ビットラインから非選択のメモリセルへ流れるリーク電流が微小になるよう制御することで、ビットラインからメモリセルへ流れるリーク電流による誤書き込みの改善を行うことができる。また、非アクセス期間において、ビットラインから非選択のメモリセルへ流れるリーク電流が適度になるよう制御することでデータ保持特性を維持しながらスタンバイ電流を削減することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である４ＴｒＳＲＡＭのメモリセルアレイ周辺の概略構成を示すブロック図である。
【図２】図１に示したワードライン制御部１３であって、上述した実施例１に対応する回路例を示す図である。
【図３】図１に示した実施例１のワードライン制御部１３を具備する４ＴｒＳＲＡＭ１の動作を示す波形図である。
【図４】図１に示したワードライン制御部１３であって、上述した実施例２に対応する回路例を示す図である。
【図５】図１に示した実施例２のワードライン制御部１３を具備する４ＴｒＳＲＡＭ１の動作を示す波形図である。
【図６】従来の４ＴｒＳＲＡＭのメモリセルアレイの概略構成および読み出し動作時のリーク電流を示す図である。
【図７】従来の４ＴｒＳＲＡＭのメモリセルアレイの概略構成および書き込み動作時のリーク電流を示す図である。
【符号の説明】
１ ４ＴｒＳＲＡＭ（スタティック型半導体記憶装置）
１１ メインデコーダ
１２ 制御信号生成部
１３ ワードライン制御部
２１、２２、２５、４２、４３ インバータ
２３、２４ ＮＡＮＤ回路
２６、４４ ｎ型ＭＯＳ・ＦＥＴ
２７、２８、４５、４６ ｐ型ＭＯＳ・ＦＥＴ
４１ ＮＯＲ回路
Ｍ メモリセル
ＢＬ、ＸＢＬ ビットライン
ＷＬ０、…、ＷＬｎ ワードライン
Ｔ１、Ｔ２ トランスファトランジスタ
Ｔ３、Ｔ４ ドライバトランジスタ
ＳＡ センスアンプ
Claims (10)
- 一つのメモリセルが４つのトランジスタで構成されるスタテッィク型半導体記憶装置であって、
前記メモリセルを行列状に配列したメモリセルアレイと、
前記メモリセルアレイの各行に対応して設けられたワードラインと、
前記メモリセルアレイの各列に対応して設けられた１対のビットラインと、
前記メモリセルを特定するためのアドレスをデコードして前記ワードラインを選択する選択信号を出力するワードライン選択手段と、
前記メモリセルへのアクセス時と非アクセス時に応じて前記ワードラインが非選択であることを示す電圧値を制御するための制御信号と、前記ワードライン選択手段が出力する前記選択信号とを基に、前記ワードラインの電位を制御するワードライン制御手段と
を具備することを特徴とするスタティック型半導体記憶装置。 - 前記メモリセルへのアクセス時と非アクセス時に応じて前記ワードラインが非選択であることを示す電圧値を制御するための前記制御信号を生成する制御信号生成手段を更に具備することを特徴とする請求項１に記載のスタティック型半導体記憶装置。
- 前記ワードライン制御手段は、前記ワードライン選択手段が出力する前記選択信号の論理レベルに応じて前記ワードラインの論理レベルを制御し、前記制御信号の論理レベルに応じて、前記ワードラインの前記電圧値を制御することを特徴とする請求項１または請求項２に記載のスタティック型半導体記憶装置。
- 前記ワードライン制御手段は、前記制御信号の論理レベルに応じて、前記ワードラインが非選択であることを示す電圧値を制御することを特徴とする請求項１から請求項３のいずれか１項に記載のスタティック型半導体記憶装置。
- 前記メモリセルは、前記ワードラインがゲート端子と接続された２つのトランスファトランジスタと、データを保持するためのラッチを構成する２つのドライバトランジスタとを具備し、前記ドライバトランジスタにおける第一のリーク電流と前記トランスファトランジスタにおける第二のリーク電流を調整することで前記データを保持し、
前記制御信号生成手段は、前記トランスファトランジスタにおける一定期間の前記第二のリーク電流量を制御することで前記メモリセルが前記データを保持可能になるように、前記メモリセルへのアクセス時と非アクセス時に応じて前記ワードラインが非選択であることを示す電圧値を制御する前記制御信号を生成することを特徴とする請求項２から請求項４のいずれか１項に記載のスタティック型半導体記憶装置。 - 前記ワードライン制御手段は、前記制御信号の論理レベルに応じて、前記ワードラインが非選択であることを示す電圧値を、電源電圧と同じ電圧値である第一の電圧値と、前記第二のリーク電流を前記第一のリーク電流より大きくするための前記第一の電圧値より小さい電圧値である第二の電圧値とのどちらかに制御することを特徴とする請求項１から請求項３のいずれか１項に記載のスタティック型半導体記憶装置。
- 一つのメモリセルが４つのトランジスタで構成されるスタテッィク型半導体記憶装置の制御方法であって、
前記スタテッィク型半導体記憶装置は、前記メモリセルを行列状に配列したメモリセルアレイと、前記メモリセルアレイの各行に対応して設けられたワードラインと、前記メモリセルアレイの各列に対応して設けられた１対のビットラインと、前記メモリセルを特定するためのアドレスをデコードして前記ワードラインを選択する選択信号を出力するワードライン選択手段とを具備し、
前記メモリセルへのアクセス時と非アクセス時に応じて前記ワードラインが非選択であることを示す電圧値を制御するための制御信号と、前記ワードライン選択手段が出力する前記選択信号とを基に、前記ワードラインの電位を制御する制御ステップを有することを特徴とするスタティック型半導体記憶装置の制御方法。 - 前記メモリセルへのアクセス時と非アクセス時に応じて前記ワードラインが非選択であることを示す電圧値を制御するための前記制御信号を生成する制御信号生成ステップを更に有することを特徴とする請求項７に記載のスタティック型半導体記憶装置の制御方法。
- 前記制御ステップは、前記ワードライン選択手段が出力する前記選択信号の論理レベルに応じて前記ワードラインの論理レベルを制御し、前記制御信号の論理レベルに応じて、前記ワードラインの前記電圧値を制御することを特徴とする請求項７または請求項８に記載のスタティック型半導体記憶装置の制御方法。
- 前記制御ステップは、前記制御信号の論理レベルに応じて、前記ワードラインが非選択であることを示す電圧値を制御することを特徴とする請求項７から請求項９のいずれか１項に記載のスタティック型半導体記憶装置の制御方法。
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