TWI796112B - 控制電路、讀取開關驅動電路及控制位元線預充電電路的方法 - Google Patents

控制電路、讀取開關驅動電路及控制位元線預充電電路的方法 Download PDF

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Abstract

本發明描述用於控制位元線預充電電路的電路及方法。舉 例而言，控制電路包含第一鎖存器電路及第二鎖存器電路。第一鎖存器電路經組態以接收第一淺睡眠信號。第一鎖存器電路根據時脈信號產生第二淺睡眠信號。第二鎖存器電路經組態以接收第二淺睡眠信號。第二鎖存器電路根據感測放大器啟用信號產生第三淺睡眠信號。第二鎖存器電路將第三淺睡眠信號提供至位元線讀取開關，因此在感測放大器啟用之後切斷位元線讀取開關。

Description

控制電路、讀取開關驅動電路及控制位元線預充 電電路的方法
本揭露中所描述的技術大體上是關於用於電源管理斷言的電路系統。
靜態隨機存取記憶體(Static random access memory；SRAM)為使用雙穩態鎖存電路系統以將每一位元儲存於記憶陣列中的半導體記憶體類型。SRAM在無需供電時更新的情況下維持記憶陣列中的資料，但其仍易揮發，使得資料最終在記憶體未供電時丟失。通常對記憶陣列實施電源閘控及電壓保持技術以減小功率消耗。舉例而言，電源閘極可用於在深睡模式下斷開記憶體周邊項，且在關機模式下斷開周邊項及記憶陣列兩者。當記憶體退出關機模式時，使用電源閘極以使記憶體的內部供應電壓斜升。此可能產生較大喚醒湧入電流。
本揭露提供一種控制電路，包括第一鎖存器電路及第二 鎖存器電路。第一鎖存器電路經組態以接收第一淺睡眠信號，其中第一鎖存器電路根據時脈信號產生第二淺睡眠信號。第二鎖存器電路經組態以接收第二淺睡眠信號，其中第二鎖存器電路根據感測放大器啟用信號產生第三淺睡眠信號。第二鎖存器電路將第三淺睡眠信號提供至位元線讀取開關，因此在感測放大器啟用之後切斷位元線讀取開關。
本揭露提供一種讀取開關驅動電路，包括鎖存器電路。鎖存器電路經組態以接收睡眠信號及感測放大器啟用信號。鎖存器電路經組態以延遲安置於記憶體與感測放大器的位元線之間的讀取開關的啟動信號，使得感測放大器啟用信號先於讀取開關啟動信號。
本揭露提供一種控制位元線預充電電路的方法，包括:將感測放大器啟用信號提供至鎖存器以延遲第一啟動信號，使得在感測放大器信號之後斷言第一啟動信號，其中第一啟動信號提供至讀取開關；延遲第一啟動信號以產生第二啟動信號，其中第二啟動信號僅在將第一啟動信號提供至讀取開關之後啟動位元線預充電電路。
100、200、300、600:記憶體裝置
110:記憶陣列
120:局部控制電路
122:鎖存器電路
124:延遲
220:字元線驅動器電路
230:局部輸入/輸出電路
250:全域IO電路
260:全域控制電路
270:電源控制電路/電源控制電路
302:淺睡眠鎖存器電路
304:寫入啟用鎖存器電路
306:時脈產生器
308:位址鎖存器及行解碼器組件
310:字元線/位元線追蹤延遲組件
312、314、342、414:邏輯閘
316、402、412、422、426、430、438:反相器
318、320:位元線讀取開關
322:感測放大器
324、326、328、330、332、334、336、338、344、404、406、408、410、416、418、420、424、428、432、434、436、440、442、444、446、1018、1020:電晶體
340:預充電電路
346、348:6T SRAM胞
350:輸出鎖存器電路
500、900:時序圖
602、702:延遲組件
700、800:延遲組態
1000:電路示意圖
1002:感測放大器
1004:感測放大器預充電電路
1100:過程流程圖
1110、1220:步驟
BL、BL0、BL1、BL2、BL3、BLB、BLB0、BLB1、BLB2、BLB3:位元線
BLPCH、BLPCHB:位元線預充電信號
CE:時脈啟用信號
CLK:時脈信號
ICLK:內部時脈信號
ICLKD:延遲內部時脈信號
ICLKD_OR_SAE:輸出信號
LDSLP:淺睡眠延遲信號
LLSLP:第二淺睡眠信號
LLSLP_SAE:第三淺睡眠信號
LSD:淺睡眠延遲信號
LSLP:淺睡眠信號
LWE:淺寫入啟用信號
Q:輸出
RBL/RBLB:讀取位元線
READB:讀取位元信號/讀取開關啟動信號/位元線讀取信號
SAE:感測放大器啟用信號
SLP_WL:字元線睡眠信號
VDD:驅動電壓
WE:寫入啟用信號
WL0:第一列
WLTOP:頂部列
YB[3]:行
當結合隨附圖式閱讀時，自以下詳細描述最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。實際上，出於論述清楚起見，可任意增大或減小各種特徵的尺寸。
除非另外指示，否則不同圖式中的對應編號及符號一般 是指對應部件。圖式經繪製以清楚地示出實施例的相關態樣，且未必按比例繪製。
圖1為示出根據本揭露的各種實施例的實例記憶體裝置的方塊圖。
圖2為示出根據本揭露的各種實施例的另一實例記憶體裝置的方塊圖。
圖3為示出根據本揭露的各種實施例的實例記憶體裝置的方塊圖。
圖4為示出耦接至鎖存器電路的實例淺睡眠鎖存器電路的電路示意圖。
圖5為示出根據本揭露的各種實施例的與圖3的記憶體裝置相關聯的各種波形的實例時序圖。
圖6為示出根據本揭露的各種實施例的實例記憶體裝置的方塊圖。
圖7為示出根據本揭露的各種實施例的實例延遲組態的方塊圖。
圖8為示出根據本揭露的各種實施例的另一實例延遲組態的方塊圖。
圖9為示出根據本揭露的各種實施例的與圖6的記憶體裝置600相關聯的各種波形的實例時序圖。
圖10為示出根據本揭露的各種實施例的另一實例延遲組態的電路示意圖。
圖11為示出控制位元線預充電電路的方法的過程流程圖。
以下揭露內容提供用於實施所提供主題的不同特徵的諸多不同實施例或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，此等特定實例僅為實例，且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或在第二特徵上的形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清楚的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
此外，為易於描述，可在本文中使用諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」以及類似者的空間相對術語，以描述如諸圖中所示出的一個元件或特徵與另一元件或特徵的關係。除諸圖中所描繪的定向以外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
描述本揭露的一些實施例。可在此等實施例中所描述的階段之前、期間及/或之後提供額外操作。對於不同實施例，所描述的階段中的一些可被替換或消除。可將額外特徵添加至半導體裝置。對於不同實施例，下文所描述的特徵中的一些可被替換或消除。儘管一些實施例是結合按特定次序執行的操作進行論述，但此等操作可按另一邏輯次序來執行。
電路通常由各自分派有特定功能集合的各種子組件構 成。彼等功能中的一些可並不適用於電路操作的所有模式。電路的子組件可基於電路的現行狀態或未來狀態(例如電路的所要下一狀態)而選擇性啟動或去啟動。藉由去啟動子組件，可實現某些功率節省。
隨著對電路速度效能的需求增加，用以促進子組件啟動/去啟動的電路操作滯後的容限在減小。電路可經設計以在現行操作循環仍在進行時先於下一操作循環開始啟動/去啟動組件。但若此電源管理對現行操作循環中的操作具有不良影響，則可由積極電源管理實現的速度效能增益可能並不合乎需要。
如本文中所描述的電路及方法提供電源管理控制電路系統，所述電源管理控制電路系統確保下一操作循環的電源管理控制狀態不影響現行操作循環中的電路操作。在一實施例中，提供某一鎖存電路系統，所述鎖存電路系統確保位元線讀取開關在感測放大器啟用之前不受抑制，所述位元線讀取開關在實施例中可採用讀出通道電晶體的形式。在無此鎖存電路系統的情況下，意欲針對下一操作循環去啟動某些子組件的睡眠信號有可能在感測放大器啟用之前切斷位元線讀取開關，從而在感測放大器能夠輸出讀取操作的結果之前隔離位元線。此隔離在一些情形下可導致現行操作循環中的讀取操作的錯誤資料輸出。
圖1為示出根據本揭露的各種實施例的實例記憶體裝置100的方塊圖。記憶體裝置100由眾多電組件形成，且包含記憶陣列110及局部控制電路120以及許多其他組件，諸如圖2中更詳細描述的組件。記憶陣列110包含大量記憶胞(亦稱為位元胞)，所述記憶胞經組態以儲存呈『0』或『1』形式的資訊。將資訊儲存 至記憶陣列110的過程稱為「寫入」。讀取儲存於記憶陣列110上的資訊的過程稱為「讀取」。讀取及寫入為記憶體裝置100的實例功能。為執行此等功能，構成記憶體裝置100的一些電組件需要電源且需要接通。然而，並非所有電組件在此等功能期間皆需要電源，且可暫時斷開(例如，置於睡眠模式中)。接通或斷開記憶體裝置內的某些電組件的過程稱為電源管理。記憶體裝置100的電源管理使用一系列電源管理信號來進行，所述電源管理信號經發送至電組件以告知其是接通還是斷開。當電源已斷開或降至最低時，花費一些時間接通或喚醒某些電組件。為使諸如讀取及寫入的功能流暢地運行，應在最小影響至無影響的情況下對執行特定操作的組件維持電源，同時同步接通或斷開其他電組件。
局部控制電路120的鎖存器電路122及延遲124(例如第一延遲電路)可用於輔助電源管理信號操作，且使記憶體裝置內的接通/斷開組件的轉變流暢。如圖3中更詳細地描述，鎖存器電路122與延遲124一起工作以產生諸如睡眠信號的電源管理信號，以在不影響記憶體裝置100的讀取或寫入功能的情況下接通/斷開特定電組件。
圖2為示出根據本揭露的各種實施例的另一實例記憶體裝置200的方塊圖。如同記憶體裝置100，記憶體裝置200可為隨機存取記憶體，諸如靜態隨機存取記憶體(SRAM)裝置；或另一類型的記憶體裝置，諸如動態隨機存取記憶體(dynamic random access memory；DRAM)裝置。如圖2中所繪示，記憶體裝置200包含至少一個記憶陣列110以及多個周邊電路，諸如字元線(word line；WL)驅動器電路220、局部輸入/輸出(input/output；IO)電 路230、局部控制電路120、全域IO電路250、全域控制電路260以及電源控制電路或電源控制器270。記憶體裝置200可包含圖2中未繪示的其他組件。在實例實施例中，記憶體裝置200可為積體電路(integrated circuit；IC)晶片的部件。
記憶陣列110包含以列及行的矩陣佈置的位元胞。記憶陣列110的記憶胞中的每一者可操作以儲存一個位元的資訊。舉例而言，在一些SRAM實施中，每一記憶胞使用連接於較高參考電位與較低參考電位(典型地接地)之間的六個電晶體，使得兩個儲存節點中的一者可由待儲存的資訊佔據，其中互補資訊儲存於另一儲存節點處。
記憶陣列110包含多個字元線及多個位元線對。記憶陣列110的每一記憶胞連接至字元線及位元線對。字元線可操作以啟動對連接至字元線的列的記憶胞的存取。位元線對用於存取儲存或待儲存於字元線所啟動的記憶胞中的資訊。儘管為易於論述而將記憶體裝置200繪示為僅包含一個記憶陣列110，但記憶體裝置200可包含多個記憶陣列110。
周邊裝置包含提供與記憶陣列110相關聯的記憶體裝置200的各種功能的電路。舉例而言，記憶體裝置200的字元線驅動器電路220可操作以選擇記憶陣列110的字元線，且將所選字元線充電至邏輯高。邏輯高大約等於第一預定義電位。在實例實施例中，字元線驅動器電路220為解碼器電路，所述解碼器電路包含多個邏輯運算器以解碼位址線上的電位，以識別將啟動的字元線。位址線充電至邏輯高(亦即，大約等於第一電位)或邏輯低(亦即，大約等於第二電位)。在實例實施例中，第二預定電位大約等於接 地電位或零伏特。邏輯高由位元1表示，且邏輯低由位元0表示。
記憶體裝置200的局部IO電路230可操作以自記憶陣列110讀取資料及將資料寫入至記憶陣列110中。舉例而言，局部IO電路230可操作以感測多個位元線對處的電位，且比較每一對的電位。在實例實施例中，當第一位元線的電位超過位元線對的第二位元線的電位時，局部IO電路230將輸出讀取為邏輯1。另外，當第一位元線的電位小於位元線對的第二位元線的電位時，局部IO電路230將輸出讀取為邏輯0。
記憶體裝置200的局部控制電路120可操作以控制局部IO電路230。舉例而言，局部控制電路120可操作以在讀取模式下組態局部IO電路230以自記憶陣列110讀取資訊，或在寫入模式下組態局部IO電路230以將資訊寫入至記憶陣列110中。另外，局部控制電路120可操作以在保持模式下啟用局部IO電路230，在所述保持模式下，無資料自記憶陣列110讀取或寫入至記憶陣列110中。
記憶體裝置200的全域IO電路250可操作以組合來自局部IO電路230的輸入/輸出。舉例而言，記憶體裝置200可包含各自具有各別局部IO電路230的多個記憶陣列110。全域IO電路250可操作以將來自多個局部IO電路230的資訊組合為記憶體裝置200的全域IO。舉例而言，局部IO電路230可操作以將來自記憶陣列110的輸出儲存於移位暫存器中，全域IO電路250可操作以自移位暫存器讀取資料，且將資料提供為記憶體裝置200的輸出。
記憶體裝置200的全域控制電路260可操作以控制全域 IO電路250。舉例而言，全域控制電路260可操作以組態全域IO電路250以選擇用以自其讀取資料或向其中寫入資料的一或多個局部IO電路230。在另一實例中，全域控制電路260可操作以組態全域IO電路250自一或多個局部IO電路230讀取資料的讀取序列或全域IO電路250將資料寫入至一或多個局部IO電路230中的寫入序列。
電源控制電路270可操作以控制及管理記憶體裝置200的一或多個組件的電源。舉例而言，在一些實施例中，電源控制電路270可操作以將記憶體裝置200的一或多個組件選擇性地連接至電壓端子。電源控制電路270包含多個邏輯閘或電源閘。多個電源閘中的每一者可操作以使記憶體裝置200的關聯組件通電或斷電。電源閘由信號啟用。舉例而言，第一信號使得電源閘能夠使組件通電，且第二信號使得電源閘能夠使組件斷電。
圖3為示出根據本揭露的各種實施例的實例記憶體裝置300的方塊圖。記憶體裝置300示出可實施於圖1的記憶體裝置100或圖2的記憶體裝置200中的其他組件。記憶體裝置300經組態以接收有助於操作的大量信號，包含淺睡眠信號(LSLP)、寫入啟用信號(WE)、時脈信號(CLK)以及時脈啟用信號(CE)。另外，記憶體裝置300接收位址信號。全域控制電路260包含淺睡眠鎖存器電路302、寫入啟用鎖存器電路304、時脈產生器306以及位址鎖存器及行解碼器組件308。淺睡眠鎖存器電路302自外部輸入接收作為二進位邏輯信號的淺睡眠信號(LSLP)。淺睡眠鎖存器電路302產生提供至局部控制電路120的第二淺睡眠信號(LLSLP)。第二淺睡眠信號(LLSLP)使用兩個輸入產生：淺睡眠 信號(LSLP)及由時脈產生器306產生的內部時脈信號(ICLK)。當LSLP信號為邏輯高(例如『1』)且內部時脈信號(ICLK)轉變至邏輯低(例如『0』)時，淺睡眠鎖存器電路302的輸出(例如第二淺睡眠信號(LLSLP))為邏輯高(例如『1』)。相對於圖5的時序圖500描述關於此等信號的其他細節。
淺睡眠信號(LSLP)為用於啟用淺睡眠模式的信號。當啟用淺睡眠模式時，斷開對記憶體裝置300內的字元線及位元線的所有供應電壓。更具體而言，寫入啟用鎖存器電路304自外部輸入接收寫入啟用信號(WE)及由時脈產生器306產生的內部時脈信號(ICLK)。寫入啟用鎖存器電路304基於此等兩個輸入產生淺寫入啟用信號(LWE)。舉例而言，當寫入啟用信號(WE)亦為邏輯高(例如『1』)時，寫入啟用鎖存器電路304將邏輯高(例如『1』)的淺寫入啟用信號(LWE)輸出至局部控制電路120。當寫入啟用信號為邏輯高(例如『1』)時，記憶體裝置300執行寫入操作。當寫入啟用信號(WE)為邏輯低(例如『0』)時，淺寫入啟用信號亦為邏輯低(例如『0』)，且記憶體裝置300執行讀取操作。時脈產生器306接收時脈信號(CLK)以及時脈啟用信號(CE)兩者。時脈啟用信號(CE)驅動記憶體裝置300的操作。當時脈啟用信號(CE)為邏輯高(例如『1』)時，記憶體裝置300為可操作的，且產生內部時脈信號(ICLK)。當時脈啟用信號(CE)為邏輯低(例如『0』)時，記憶體裝置300不為可操作的，且不產生內部時脈信號(ICLK)。時脈產生器306將內部時脈信號(ICLK)輸出至局部控制電路120。位址鎖存器及行位址解碼器308接收位址，且將所解碼位址輸出至局部控制電路120。
局部控制電路120包含鎖存器電路122、延遲124、字元線/位元線追蹤延遲組件310、邏輯閘312、邏輯閘314以及反相器316。局部控制電路120自全域控制電路接收第二淺睡眠信號(LLSLP)、淺寫入啟用信號(LWE)、內部時脈信號(ICLK)以及所解碼位址。更具體而言，鎖存器電路122接收第二淺睡眠信號(LLSLP)。鎖存器電路122根據其自字元線/位元線追蹤延遲組件310的回饋至鎖存器電路122的輸出接收到的感測放大器啟用信號(SAE)來產生第三淺睡眠信號(LLSLP_SAE)。更具體而言，感測放大器啟用信號(SAE)由字元線/位元線追蹤延遲組件310產生。當記憶體裝置300自執行讀取操作切換至寫入操作時，感測放大器啟用信號(SAE)為邏輯高(例如『1』)。當感測放大器啟用信號(SAE)變高時，鎖存器電路122保持第二淺睡眠信號(LLSLP)的前一值。替代地，當感測放大器啟用信號(SAE)為邏輯低(例如『0』)時，第二淺睡眠信號(LLSLP)的當前值輸出為第三淺睡眠信號(LLSLP_SAE)。相對於圖5的時序圖500描述關於此等信號的其他細節。
鎖存器電路122將第三淺睡眠信號(LLSLP_SAE)提供至邏輯閘312。邏輯閘312評估第三淺睡眠信號(LLSLP_SAE)及淺寫入啟用信號(LWE)的存在。圖3中所示出的邏輯閘312為NAND閘。當第三淺睡眠信號(LLSLP_SAE)及淺寫入啟用信號(LWE)皆為邏輯低(例如『0』)時，作為讀取位元信號(READB)的邏輯閘312的輸出為邏輯高。當第三淺睡眠信號(LLSLP_SAE)及淺寫入啟用信號(LWE)皆為邏輯高(例如『1』)時，邏輯閘312的輸出為邏輯低。讀取位元信號(READB)耦接至局部輸入/輸出 230的位元線讀取開關(例如電晶體318 RBL及電晶體320 RBLB)。基於讀取位元信號(READB)，在感測放大器322啟用之後切斷位元線讀取開關。舉例而言，當感測放大器啟用信號(SAE)為邏輯高(例如『1』)時，在時間延遲之後，讀取位元信號(READB)亦為邏輯高(例如『1』)。此是由於藉由邏輯閘312執行的比較而出現。感測放大器322基於在第三淺睡眠信號(LLSLP_SAE)、淺寫入啟用信號(LWE)以及感測放大器啟用信號(SAE)之間的邏輯比較(例如OR比較)而將資料信號輸出至全域輸入/輸出電路250的輸出鎖存器電路350。
邏輯閘314評估第三睡眠信號(LLSLP_SAE)及內部時脈信號(ICLK)兩者的存在。在圖3中的實例中，邏輯閘314為NAND閘。當第三淺睡眠信號(LLSLP_SAE)及內部時脈信號(ICLK)皆為邏輯低(例如『0』)時，作為位元線預充電信號(BLPCH)的邏輯閘314的輸出為邏輯高。當第三淺睡眠信號(LLSLP_SAE)及內部時脈信號(ICLK)為邏輯高(例如『1』)時，邏輯閘314的輸出為邏輯低。位元線預充電信號(BLPCHB)驅動預充電電路340的操作。當記憶體裝置300使用淺睡眠信號(LSLP)置於淺睡眠模式中時，所有位元線與其相應電源斷開。此在位元線預充電信號(BLPCH)為邏輯低(例如『0』)時出現。
局部輸入/輸出電路230包含多個電晶體324、電晶體326、電晶體328、電晶體330、電晶體332、電晶體334、電晶體336、電晶體338、位元線讀取開關318、位元線讀取開關320、感測放大器322以及預充電電路340。電晶體324、電晶體326、電晶體328、電晶體330、電晶體332、電晶體334、電晶體338自反相器 316接收位址輸入輸出。反相器316使自位址鎖存器及行位址解碼器電路308接收到的所解碼位址反相。每一電晶體324、電晶體326、電晶體328、電晶體330、電晶體332、電晶體334、電晶體338耦接至位元線BL/位元線BLB。電晶體324、電晶體326、電晶體328、電晶體330、電晶體332、電晶體334、電晶體338的閘極各自耦接至反相器316的輸出，且接收所解碼位址的一部分的反相型式。舉例而言，電晶體324、電晶體338接收其所耦接的位元線對(例如BL0/BLB0)的位址部分。電晶體326、電晶體336接收其所耦接的位元線對(例如BL1/BLB1)的位址部分。電晶體328、電晶體334接收其所耦接的位元線對(例如BL2/BLB2)的位址部分。電晶體330、電晶體332接收其所耦接的位元線對(例如BL3/BLB3)的位址部分。當位址部分對電晶體324、電晶體326、電晶體328、電晶體330、電晶體332、電晶體334、電晶體338中的一或多者的閘極為邏輯低(例如『0』)時，接通相應電晶體。替代地，當位址部分對電晶體324、電晶體326、電晶體328、電晶體330、電晶體332、電晶體334、電晶體338中的一或多者的閘極為邏輯高(例如『1』)時，斷開相應電晶體，且耦接至所述電晶體的源極/汲極端子的電壓傳遞通過所述電晶體。此操作在圖10中更詳細地解釋。
使用邏輯閘342管理字元線驅動器220的電源。邏輯閘342基於淺睡眠延遲信號(LSD)、自淺睡眠鎖存器電路302輸出的第二淺睡眠信號(LLSLP)以及淺睡眠延遲信號(LDSLP)的輸入而產生字元線睡眠信號(SLP_WL)。字元線睡眠信號(SLP_WL)提供至電晶體344的閘極端子。當電晶體344閉合時，將驅動電 壓VDD提供至字元線驅動器220。字元線驅動器220操作6T SRAM胞346、6T SRAM 348。圖3中的WLTOP表示記憶體裝置300內的記憶胞的頂部列。圖3中的WL0表示記憶體裝置300內的記憶胞的第一列。為啟用記憶體裝置300內的字元線，應斷開互補位元線對BL3/BLB3。此在位址部分為邏輯高(例如『1』)時出現。此又使讀取位元線對(例如RBL/RBLB)放電，且使得6T SRAM胞346、6T SRAM胞348儲存邏輯高(例如『1』)。
圖4為示出耦接至鎖存器電路120的實例淺睡眠鎖存器電路302的電路示意圖。淺睡眠鎖存器電路302包含反相器402、反相器412、反相器438以及多個電晶體404、電晶體406、電晶體408、電晶體410、電晶體440、電晶體442、電晶體444、電晶體446。淺睡眠鎖存器電路302接收驅動PMOS電晶體410及NMOS電晶體404的淺睡眠信號(LSLP)。淺睡眠鎖存器電路302將第二淺睡眠信號(LLSLP)輸出至局部控制電路120的鎖存器電路122。鎖存器電路122包含邏輯閘414，所述邏輯閘414基於邏輯比較來評估感測放大器啟用信號(SAE)及延遲內部時脈信號(ICLKD)且輸出信號(例如ICLKD_OR_SAE)。當感測放大器啟用信號(SAE)或延遲內部時脈信號(ICLKD)為邏輯高(例如『1』)時，輸出信號(例如ICLKD_OR_SAE)為邏輯高(例如『1』)。當感測放大器啟用信號(SAE)或延遲內部時脈信號(ICLKD)皆為邏輯低(例如『0』)時，邏輯閘414的輸出信號(例如ICKD_OR_SAE)為邏輯低(例如『0』)。鎖存器電路122亦包含多個反相器422、反相器426、反相器430以及多個電晶體416、電晶體418、電晶體420、電晶體424、電晶體428、電晶體432、電 晶體434以及電晶體436。電晶體416及電晶體424的閘極端子各自接收第二淺睡眠信號(LLSLP)。當第二淺睡眠信號(LLSLP)為邏輯高(例如『1』)時，電晶體416斷開，且電晶體424為可操作的。替代地，當第二淺睡眠信號(LLSLP)為邏輯低(例如『0』)時，電晶體424斷開，且電晶體416為可操作的。電晶體418的閘極端子接收邏輯閘414的輸出信號(例如ICLKD_OR_SAE)。電晶體420的閘極端子耦接至反相器422的輸出。反相器422使邏輯閘414的輸出(例如ICLKD_OR_SAE)反相。當邏輯閘414的輸出(例如ICLKD_OR_SAE)為邏輯高(例如『1』)時，電晶體418、電晶體420斷開。當邏輯閘414的輸出(例如ICLKD_OR_SAE)為邏輯低(例如『0』)時，電晶體418、電晶體420為可操作的。電晶體428、電晶體432、電晶體434、電晶體436以類似方式操作。反相器426將延遲啟動信號(例如READB)的第三淺睡眠信號(LLSLP_SAE)輸出至安置於記憶體300與感測放大器322的位元線之間的讀取開關(例如電晶體318、電晶體320)，使得感測放大器啟用信號(SAE)先於讀取開關啟動信號(READB)。
圖5為示出根據本揭露的各種實施例的與圖3的記憶體裝置300相關聯的各種波形的實例時序圖500。如圖5中所示出，藉由鎖存器電路122使用內部時脈信號(ICLK)及感測放大器啟用信號(SAE)將LLSLP鎖存以產生第三睡眠信號(LLSLP_SAE)。如先前在圖3中所解釋，鎖存器電路122根據其自字元線/位元線追蹤延遲組件310的回饋至鎖存器電路122的輸出接收到的感測放大器啟用信號(SAE)來產生第三淺睡眠信號(LLSLP_SAE)。更具體而言，感測放大器啟用信號(SAE)由字元線/位元線追蹤 延遲組件310產生。當記憶體裝置300自執行讀取操作切換至寫入操作時，感測放大器啟用信號(SAE)為邏輯高(例如『1』)。當感測放大器啟用信號(SAE)變高時，鎖存器電路122保持第二淺睡眠信號(LLSLP)的前一值。替代地，當感測放大器啟用信號(SAE)為邏輯低(例如『0』)時，第二淺睡眠信號(LLSLP)的當前值輸出為第三淺睡眠信號(LLSLP_SAE)。因而，在感測放大器啟用信號(SAE)升高至邏輯高(例如『1』)之後，第三睡眠信號(LLSLP_SAE)升高至邏輯高(例如『1』)。位元線讀取信號(READB)受第三淺睡眠信號(LLSLP_SAE)控制。邏輯閘312評估第三淺睡眠信號(LLSLP_SAE)及淺寫入啟用信號(LWE)的存在。圖3中所示出的邏輯閘312為NAND閘。當第三淺睡眠信號(LLSLP_SAE)及淺寫入啟用信號(LWE)皆為邏輯低(例如『0』)時，作為讀取位元信號(READB)的邏輯閘312的輸出為邏輯高。當第三淺睡眠信號(LLSLP_SAE)及淺寫入啟用信號(LWE)皆為邏輯高(例如『1』)時，邏輯閘312的輸出為邏輯低。因而，在感測放大器啟用信號(SAE)升高至邏輯高(例如『1』)之後，位元線讀取信號(READB)亦升高至邏輯高(例如『1』)，此確保感測放大器322在其輸入與位元線BL/位元線BLB斷開之前被啟用。因此，位元線BL及位元線BLB上的電壓具有充足時間來放電，且由感測放大器322輸出的Q較準確。
圖6為示出根據本揭露的各種實施例的實例記憶體裝置600的方塊圖。圖6的組件類似於圖3中所描述的組件。圖6的記憶體裝置600與圖3的記憶體裝置300的不同之處在於記憶體裝置600包含額外延遲組件602。延遲組件602耦接於鎖存器電路 122與邏輯閘314之間。延遲組件602延遲由鎖存器電路122產生的第三淺睡眠信號。在一些情況下，在讀取位元線信號(READB)與位元線預充電信號(BLPCHB)之間存在競態條件。為使記憶體裝置600在淺睡眠模式下操作，讀取位元線信號(READB)必須在位元線預充電信號(BLPCHB)之前變為邏輯高(例如『1』)。延遲組件602將延遲注入至第三淺睡眠信號(LLSLP_SAE)，使得邏輯閘314的輸出(例如BLPCHB)在時間上延遲，且自邏輯閘312輸出的讀取位元線信號(READB)較快變為邏輯高(例如『1』)。前述記憶體裝置300的所有其他操作適用於記憶體裝置600。
圖7為示出根據本揭露的各種實施例的實例延遲組態700的方塊圖。如圖7中所示出，額外延遲組件602置放於局部控制電路120內。延遲組件602進一步延遲進入局部輸入/輸出電路230的延遲組件702的信號。延遲組件602延遲由鎖存器電路122產生的第三淺睡眠信號。在一些情況下，在讀取位元線信號(READB)與位元線預充電信號(BLPCHB)之間存在競態條件。為使記憶體裝置600在淺睡眠模式下操作，讀取位元線信號(READB)必須在位元線預充電信號(BLPCHB)之前變為邏輯高(例如『1』)。更具體而言，延遲組件602將延遲注入至第三淺睡眠信號(LLSLP_SAE)，使得邏輯閘314的輸出(例如BLPCHB)在時間上延遲，且自邏輯閘312輸出的讀取位元線信號(READB)較快變為邏輯高(例如『1』)。圖7中所示出的組態為具有延遲的RC迴路(例如一系列緩衝器)。延遲組件702注入額外時間延遲以進一步延遲邏輯閘314的輸出(例如位元線預充電信號(BLPCHB))。
圖8為示出根據本揭露的各種實施例的另一實例延遲組態800的方塊圖。延遲組態800類似於圖7的延遲組態。延遲組件602延遲由鎖存器電路122產生的第三淺睡眠信號。在一些情況下，在讀取位元線信號(READB)與位元線預充電信號(BLPCHB)之間存在競態條件。為使記憶體裝置600在淺睡眠模式下操作，讀取位元線信號(READB)必須在位元線預充電信號(BLPCHB)之前變為邏輯高(例如『1』)。延遲組件602將延遲注入至第三淺睡眠信號(LLSLP_SAE)，使得邏輯閘314的輸出(例如BLPCHB)在時間上延遲，且自邏輯閘312輸出的讀取位元線信號(READB)較快變為邏輯高(例如『1』)。延遲組態的不同之處在於，在圖8中的局部輸入/輸出電路230中不存在額外延遲組件。
圖9為示出根據本揭露的各種實施例的與圖6的記憶體裝置600相關聯的各種波形的實例時序圖900。時序圖900具有與先前在圖5中所論述的特徵類似的特徵。在額外延遲組件602的情況下，相較於圖5的時序圖500中所示出的延遲，第三睡眠信號(LLSLP_SAE)在時間上延遲得更多。
圖10為示出根據本揭露的各種實施例的另一實例時間延遲組態的電路示意圖1000。如圖10中所示出，預充電電路340包含耦接至一對位元線BL/位元線BLB的一對電晶體1018、電晶體1020。所述對電晶體1018、電晶體1020耦接至圖3中所描述的電晶體330、電晶體332。電晶體330、電晶體332耦接至讀取電晶體318、讀取電晶體320。讀取電晶體318、讀取電晶體320耦接至感測放大器預充電電路1004，所述感測放大器預充電電路1004 又耦接至感測放大器1002。在此實例中，第二延遲電路(例如延遲602)亦適用於位元線預充電(BLPCHB)。第二延遲電路(例如延遲602)注入時間延遲以延遲邏輯閘314的輸出。因此，在第三睡眠信號(LLSLP_SAE)變為邏輯高(例如『1』)之後，讀取位元線(READB)在位元線預充電(BLPCHB)變為邏輯高(例如『1』)之前首先變為邏輯高(例如『1』)。在一些情況下，此可避免位元線對BL及BLB由SA預充電電路(SAPCHB)1004預充電。換言之，讀取位元線(READB)在位元線預充電(BLPCHB)變為邏輯高之前變為邏輯高，因此位元線對BL及BLB首先與感測放大器電路1002斷開。
電路示意圖包含電晶體1018、電晶體1020。當記憶體裝置300、記憶體裝置600休眠(例如無讀取/寫入操作)時，位元線預充電信號(BLPCHB)為低邏輯(例如0)。在位元線預充電信號(BLPCHB)處於邏輯低(例如『0』)的情況下，電晶體1018為可操作的，且BL3、BLB3預充電至耦接至電晶體1018、電晶體1020的源極/汲極端子的供應電壓。當記憶體裝置300、記憶體裝置600中正在進行讀取/寫入操作時，位元線預充電信號(BLPCHB)為邏輯高(例如『1』)。當位元線預充電信號(BLPCHB)為邏輯高(例如『1』)時，電晶體1018、電晶體1020斷開，且BL3/BLB3上的任何電壓均將傳遞至電晶體330、電晶體332。若使用所解碼位址的一部分選擇記憶體裝置300、記憶體裝置600中的行YB[3]，則電晶體330、電晶體332的閘極輸入為邏輯低(例如『0』)。當電晶體330、電晶體332的閘極輸入為邏輯低(例如『0』)時，則電晶體330、電晶體332為可操作的。在電晶體330、電晶體332 可操作的情況下，在位元線上的任何電壓均傳播至讀取位元線對(RBL/RBLB)。另外，當記憶體裝置300、記憶體裝置600置於淺睡眠模式中時，位元線預充電信號(BLBCHB)為邏輯高(例如『1』)，使得位元線與其相應電源斷開。
圖11為示出控制位元線預充電電路的方法的過程流程圖1100。雖然此處為易於理解而參考前述結構來描述圖11，但應理解，方法亦適用於許多其他結構。感測放大器啟用信號(SAE)提供至鎖存器電路(例如鎖存器電路122)以延遲第一啟動信號(例如位元線預充電信號(BLPCHB))，使得第一啟動信號在感測放大器信號之後確證(例如步驟1110)。第一啟動信號提供至讀取開關(例如電晶體318、電晶體320)。延遲第一啟動信號以產生第二啟動信號(例如步驟1120)。第二啟動信號使位元線預充電電路僅在第一啟動信號提供至讀取開關(例如電晶體318、電晶體320)之後啟動。此又允許字元線及位元線在淺睡眠模式期間斷開，使得其與其相應電源斷開，且記憶體裝置300、記憶體裝置600的總漏電流降至最低。
使用如本文中所描述的各種電路及方法可提供大量優點。舉例而言，歸因於相同循環中的電源管理斷言，局部控制電路內的鎖存器電路的引入有助於各種記憶體裝置操作在無時序影響的情況下執行，所述記憶體裝置操作諸如任務、DFT以及管線作業。另外，鎖存器電路的引入對記憶體裝置具有極小影響(例如約1%)。
在一個實施例中，一種控制電路包含第一鎖存器電路及第二鎖存器電路。第一鎖存器電路經組態以接收第一淺睡眠信號。 第一鎖存器電路根據時脈信號產生第二淺睡眠信號。第二鎖存器電路經組態以接收第二淺睡眠信號。第二鎖存器電路根據感測放大器啟用信號產生第三淺睡眠信號。第二鎖存器電路將第三淺睡眠信號提供至位元線讀取開關，因此在感測放大器啟用之後切斷位元線讀取開關。
在相關實施例中，所述第二鎖存器電路經組態以在不中斷記憶體裝置的讀取操作或寫入操作的情況下修改耦接至所述第二鎖存器電路的所述記憶體裝置的電源。
在相關實施例中，所述第二鎖存器電路包括：邏輯閘，經組態以將所述第三淺睡眠信號與所述時脈信號進行比較；第一反相器，耦接至所述邏輯閘的輸出，所述第一反相器經組態以使所述輸出反相；第一電晶體集合，耦接至所述第一反相器的輸出及第二反相器的輸入，所述第一電晶體集合經組態以發送第四淺睡眠信號；以及第二反相器，耦接至所述第一電晶體集合的輸出，所述第二反相器經組態以藉由使所述第四淺睡眠信號反相而輸出所述第三淺睡眠信號。
在相關實施例中，所述第一電晶體集合包括串聯耦接的至少四個電晶體，所述至少四個電晶體包括兩個第一類型的電晶體及兩個第二類型的電晶體。
在相關實施例中，第二電晶體集合包括串聯耦接的至少四個電晶體，所述至少四個電晶體包括兩個第一類型的電晶體及兩個第二類型的電晶體，所述第二電晶體集合經組態以接收所述時脈信號或所述感測放大器啟用信號。
在相關實施例中，所述記憶體裝置包括多個周邊電路，所 述多個周邊電路包含局部輸入/輸出電路、全域輸入/輸出電路、局部輸入/輸出控制器以及全域輸入/輸出控制器。
在另一實施例中，一種讀取開關驅動電路包含鎖存器電路。鎖存器電路經組態以接收睡眠信號及感測放大器啟用信號。鎖存器電路亦經組態以延遲安置於記憶體與感測放大器的位元線之間的讀取開關的啟動信號，使得感測放大器啟用信號先於讀取開關啟動信號。
在相關實施例中，所述鎖存器電路經組態以在不中斷記憶體裝置的讀取操作或寫入操作的情況下修改耦接至所述鎖存器電路的所述記憶體裝置的電源。
在相關實施例中，所述鎖存器電路包括：邏輯閘，經組態以將所述第三淺睡眠信號與所述時脈信號進行比較；第一反相器，耦接至所述邏輯閘的輸出，所述第一反相器經組態以使所述輸出反相；第一電晶體集合，耦接至所述第一反相器的輸出及第二反相器的輸入，所述第一電晶體集合經組態以發送第四淺睡眠信號；以及第二反相器，耦接至所述第一電晶體集合的輸出，所述第二反相器經組態以藉由使所述第四淺睡眠信號反相而輸出所述第三淺睡眠信號。
在相關實施例中，所述第一電晶體集合包括串聯耦接的至少四個電晶體，所述至少四個電晶體包括兩個第一類型的電晶體及兩個第二類型的電晶體。
在相關實施例中，所述第二電晶體集合包括串聯耦接的至少四個電晶體，所述至少四個電晶體包括兩個第一類型的電晶體及兩個第二類型的電晶體，所述第二電晶體集合經組態以接收 所述時脈信號或所述感測放大器啟用信號。
在相關實施例中，所述記憶體裝置包括多個周邊電路，所述多個周邊電路包含局部輸入/輸出電路、全域輸入/輸出電路、局部輸入/輸出控制器以及全域輸入/輸出控制器。
在又另一實施例中，一種控制位元線預充電電路的方法包含：將感測放大器啟用信號提供至鎖存器以延遲第一啟動信號，使得在感測放大器信號之後斷言第一啟動信號。第一啟動信號提供至讀取開關。方法亦包含延遲第一啟動信號以產生第二啟動信號。第二啟動信號僅在將第一啟動信號提供至讀取開關之後啟動位元線預充電電路。
在相關實施例中，使用鎖存器電路延遲所述第一啟動信號。
在相關實施例中，所述鎖存器電路經組態以在不中斷記憶體裝置的讀取操作或寫入操作的情況下修改耦接至所述鎖存器電路的所述記憶體裝置的電源。
在相關實施例中，所述鎖存器電路包括：邏輯閘，經組態以將所述第三淺睡眠信號與所述時脈信號進行比較；第一反相器，耦接至所述邏輯閘的輸出，所述第一反相器經組態以使所述輸出反相；第一電晶體集合，耦接至所述第一反相器的輸出及第二反相器的輸入，所述第一電晶體集合經組態以發送第四淺睡眠信號；以及第二反相器，耦接至所述第一電晶體集合的輸出，所述第二反相器經組態以藉由使所述第四淺睡眠信號反相而輸出所述第三淺睡眠信號。
在相關實施例中，所述第一電晶體集合包括串聯耦接的 至少四個電晶體，所述至少四個電晶體包括兩個第一類型的電晶體及兩個第二類型的電晶體。
在相關實施例中，所述第二電晶體集合包括串聯耦接的至少四個電晶體，所述至少四個電晶體包括兩個第一類型的電晶體及兩個第二類型的電晶體，所述第二電晶體集合經組態以接收所述時脈信號或所述感測放大器啟用信號。
在相關實施例中，所述記憶體裝置包括多個周邊電路，所述多個周邊電路包含局部輸入/輸出電路、全域輸入/輸出電路、局部輸入/輸出控制器以及全域輸入/輸出控制器。
在相關實施例中，進一步包括在第一電源管理模式下操作所述記憶體裝置，所述第一電源管理模式包含自所述周邊電路的一部分移除電源。
前文概述若干實施例的特徵，使得所屬領域中具有通常知識者可更佳地理解本揭露的態樣。所屬領域中具有通常知識者應瞭解，其可易於使用本揭露作為用於設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。所屬領域中具有通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範圍，且所屬領域中具有通常知識者可在不脫離本揭露的精神及範圍的情況下在本文中作出各種變化、替代以及更改。
1100:過程流程圖
1110、1120:步驟

Claims (10)

  1. 一種控制電路，包括：第一鎖存器電路，經組態以接收第一淺睡眠信號，其中所述第一鎖存器電路根據時脈信號產生第二淺睡眠信號；以及第二鎖存器電路，經組態以接收所述第二淺睡眠信號，其中所述第二鎖存器電路根據感測放大器啟用信號產生第三淺睡眠信號，其中所述第二鎖存器電路將所述第三淺睡眠信號提供至位元線讀取開關，因此在感測放大器啟用之後切斷所述位元線讀取開關。
  2. 如請求項1所述的控制電路，其中所述第二鎖存器電路包括：邏輯閘，經組態以將所述第三淺睡眠信號與所述時脈信號進行比較；第一反相器，耦接至所述邏輯閘的輸出，所述第一反相器經組態以使所述輸出反相；第一電晶體集合，耦接至所述第一反相器的輸出及第二反相器的輸入，所述第一電晶體集合經組態以發送第四淺睡眠信號；以及所述第二反相器，耦接至所述第一電晶體集合的輸出，所述第二反相器經組態以藉由使所述第四淺睡眠信號反相而輸出所述第三淺睡眠信號。
  3. 如請求項2所述的控制電路，其中所述第一電晶體集合包括串聯耦接的至少四個電晶體，所述至少四個電晶體包括 兩個第一類型的電晶體及兩個第二類型的電晶體。
  4. 如請求項1所述的控制電路，更包括：第二電晶體集合，包括串聯耦接的至少四個電晶體，所述至少四個電晶體包括兩個第一類型的電晶體及兩個第二類型的電晶體，所述第二電晶體集合經組態以接收所述時脈信號或所述感測放大器啟用信號。
  5. 一種讀取開關驅動電路，包括：鎖存器電路，經組態以接收睡眠信號及感測放大器啟用信號；所述鎖存器電路經組態以延遲安置於記憶體與感測放大器的位元線之間的讀取開關的啟動信號，使得所述感測放大器啟用信號先於所述讀取開關啟動信號。
  6. 如請求項5所述的讀取開關驅動電路，其中所述鎖存器電路經組態以在不中斷記憶體裝置的讀取操作或寫入操作的情況下修改耦接至所述鎖存器電路的所述記憶體裝置的電源。
  7. 如請求項5所述的讀取開關驅動電路，其中所述鎖存器電路包括：邏輯閘，經組態以將第三淺睡眠信號與時脈信號進行比較；第一反相器，耦接至所述邏輯閘的輸出，所述第一反相器經組態以使所述輸出反相；第一電晶體集合，耦接至所述第一反相器的輸出及第二反相器的輸入，所述第一電晶體集合經組態以發送第四淺睡眠信號；以及第二反相器，耦接至所述第一電晶體集合的輸出，所述第二反相器經組態以藉由使所述第四淺睡眠信號反相而輸出所述第三 淺睡眠信號。
  8. 如請求項7所述的讀取開關驅動電路，其中所述第一電晶體集合包括串聯耦接的至少四個電晶體，所述至少四個電晶體包括兩個第一類型的電晶體及兩個第二類型的電晶體。
  9. 如請求項6所述的讀取開關驅動電路，更包括：第二電晶體集合，包括串聯耦接的至少四個電晶體，所述至少四個電晶體包括兩個第一類型的電晶體及兩個第二類型的電晶體，所述第二電晶體集合經組態以接收所述時脈信號或所述感測放大器啟用信號。
  10. 一種控制位元線預充電電路的方法，包括：將感測放大器啟用信號提供至鎖存器以延遲第一啟動信號，使得在所述感測放大器信號之後斷言所述第一啟動信號，其中所述第一啟動信號提供至讀取開關；延遲所述第一啟動信號以產生第二啟動信號，其中所述第二啟動信號僅在將所述第一啟動信號提供至所述讀取開關之後啟動所述位元線預充電電路。
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