CN103871474A - 读操作控制信号发生器及其工作方法 - Google Patents

Abstract

本发明公开了一种读操作控制信号发生器，包括三个结构相同但延迟时间设置不同的三个延迟电路，第一延迟电路的输入端接内部时钟信号，在外部时钟信号的上升沿触发下延迟电路依次产生三个延迟的输出信号，信号saeq由第二输出信号的非信号和第一输出信号相与后经一同相器输出；信号saen1由第一输出信号经一同相器输出；信号saen2由第三输出信号经一同相器输出；在外部时钟信号的上升沿触发下能将三个延迟电路清零，第四延迟电路将第三输出信号延迟一段时间后也能使清零信号变低而将三个延迟电路清零。本发明还公开了一种读操作控制信号发生器的工作方法。本发明电路结构简单且能够减少延迟偏差、减小版图面积、降低电路的功耗。

Description

读操作控制信号发生器及其工作方法

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种读操作控制信号发生器。本发明还涉及一种读操作控制信号发生器的工作方法。

背景技术

非易失性存储器(Non-Volatile Memory，NVM）中的读操作控制信号发生器的作用是进行读操作（read为高电平）时，利用aclk上升沿触发，产生读操作所需要的三个控制信号即信号放大均衡信号（Sense Amplifier Equiplirium，saeq）、信号放大使能信号（Sense Amplifier Enable，saen）一即saen1，信号放大使能信号二即saen2。如图3所示，是现有读操作控制信号发生器产生的上述三个控制信号的时序波形图，读操作时，信号reset和sleep都设置为0，信号read为1，其中延迟时间tcl、tpc、tsa分别对应读操作的前三个过程，地址建立、预充电（pre-charge）、信号转换与放大，读操作的最后一个过程为数据锁存(latch)。

现有的读操作控制信号发生器主要由延迟电路和外围相应的控制电路组成；如图1所示，是现有读操作控制信号发生器的示意图；现有读操作控制信号发生器101主要包括三个延迟电路102a、102b和102c以及相应的外围控制电路组成。

延迟电路102a是用于产生tcl_delay延迟的电路，信号aclk经过一与非门和一反相器后输入到延迟电路102a的输入端，延迟电路102a的输出端通过两个反相器串接到一个D型触发器一的时钟信号端，在信号aclk的上升沿处，延迟电路102a将信号aclk的上升沿延迟tcl的时间间隔后对后续的D型触发器一触发，D型触发器一将高电平输出，该高电平依次通过两个串接的反相器、一个与非门和一个反相器实现信号saeq的输出。

延迟电路102b是用于产生tpc_delay延迟的电路，上述D型触发器一输出的高电平输入到延迟电路102b中，延迟电路102a将该高电平延迟tpc的时间，并将该延迟后的信号经过反相器的取反后作为信号saeq的输出，使信号saeq延迟tpc的时间后降为低电平。

信号saeq输入到D型触发器二的时钟信号端，信号saeq的上升沿对D型触发器二进行触发并输出一高电平，该高电平经过两个串接的反相器输出信号saen1。

延迟电路102c是用于产生tsa_delay延迟的电路，信号saeq经过一反相器取反后输入到延迟电路102c的输入端，延迟电路102c将信号saeq的反相信号延迟tsa的时间间隔后输入到D型触发器三的时钟信号端，信号saeq的下降沿在延迟tsa的时间间隔形成于上升沿对D型触发器三进行触发型形成一个高电平，该高电平经两个串联的反相器输出信号saen2。

现有读操作控制信号发生器101的相应外围电路还包括：

由信号reset和信号sleep各自取反和接入到一与非门并输出信号clr，信号clr接入到延迟电路102a的清零端实现延迟电路102a的清零。

信号reset和信号sleep输入到一或非门后输出一或非信号并将该或非信号和信号read都接入到一与非门后输出信号reseta。信号reseta输入到D型触发器二和D型触发器三的复位端并实现D型触发器二和D型触发器三的复位。

信号aclk输入到D型触发器四后在D型触发器四的反相信号输出端即QB端输出信号clear_saen1，信号clear_saen1输入到D型触发器二的清零端实现对信号saen1的清零。D型触发器四的同相信号输出端即Q端的信号和信号reset输入到一或非门后输出一信号到D型触发器四的复位端实现D型触发器四的复位。

延迟电路102a的输出信号经过一反相器取反后输入到D型触发器五的时钟信号端并对D型触发器五触发后产生一输出信号，该输出信号和信号clr输入到或非门后输出一信号clrb，信号clrb输入到D型触发器一的复位端实现对D型触发器一的复位，信号clrb也输入到延迟电路102b的清零端实现对延迟电路102b的清零。D型触发器五的输出信号通过一延迟电路后和信号reset一起接入到一或非门中并经该或非门输出一信号到D型触发器五的复位端实现对D型触发器五的复位。

信号saeq经一反相器取反后输出信号rstb2，信号rstb2和信号sleepb都输入到与非门后通过该与非门输出一信号到延迟电路102c的清零端实现对延迟电路102c的清零。信号rstb2还输入到D型触发器三的清零端实现对D型触发器五的清零。

现有读操作控制信号发生器具有较多的外围控制电路会造成读操作控制信号额外的延迟，导致读操作控制信号的延迟偏差较大；低频情况下功耗会增加；并且其控制电路使用触发器个数较多，消耗版图面积较大。

现有读操作控制信号发生器（如图2）主要是由三个延迟电路（tcl_delay、tpc_delay、tsa-delay）和外围相应的控制电路组成，延迟电路（如图2）是通过电流给电容放电的原理来产生信号相应延迟，读操作控制信号时序波形（如图3）。

如图2所示，是现有读操作控制信号发生器的延迟电路图；现有延迟电路102a、102b和102c都采用如图2中所示的延迟电路2的结构，延迟电路2包括：

由NMOS管MN101和PMOS管MP101组成的第一CMOS反相器，NMOS管MN101和PMOS管MP101的栅极连接在一起并为输入端IN。PMOS管MP101的源极接电源vpwr。

由NMOS管MN103和PMOS管MP103组成的第二CMOS反相器，NMOS管MN103和PMOS管MP103的漏极连接在一起并为输出端OUT，NMOS管MN101和PMOS管MP101的漏极和NMOS管MN103和PMOS管MP103的栅极相连接。

电容连接的PMOS管MP102的源漏都连接电源vpwr、栅极连接PMOS管MP103的栅极，电容连接的NMOS管MN102的源漏都连接地vgnd、栅极连接PMOS管MP103的栅极。

PMOS管MP104的源极连接电源vpwr、漏极连接PMOS管MP103的栅极，PMOS管MP104的栅极接清零信号clrb，清零信号clrb为低电平时，输出端OUT切换为低电平。

NMOS管MN104的漏极连接NMOS管MN101的源极，NMOS管MN104的源极接地vgnd、栅极连接偏置电压nbias。

NMOS管MN105源极接地vgnd、栅极连接偏置电压nbias。

NMOS管MN106的源极接NMOS管MN105的漏极，NMOS管MN106的漏极接NMOS管MN104的漏极，NMOS管MN106的栅极接置位信号st，能通过置位信号st来调节延迟电路102a、102b和102c的延迟时间的比例关系。

NMOS管MN104和NMOS管MN105组成一对镜像对，且NMOS管MN104和NMOS管MN105都工作于饱和区。

延迟电路2的工作原理是，对输入信号IN，通过电流I给由PMOS管MP102和NMOS管MN102组成的电容放电来产生信号的延迟，输出信号OUT。电流I受外偏置电压nbias的控制。在电流I保持不变的前提下，由C=△Q/△V和△Q=I*△t，其中C=Cp+Cn，Cp为PMOS管MP102的电容，Cn为NMOS管MN102的电容，△V=Vpwr-Vgnd，可得延迟时间△t=(C/I)*△V。可以通过修改电容C和外偏置电压nbias的大小来产生不同的延迟时间。现有延迟电路2一个缺点是，NMOS管MN104和NMOS管MN105的版图结构并不能完全匹配（match），即在NMOS管MN105还和NMOS管MN106相串联，使得NMOS管MN104和NMOS管MN105的漏极电压不完全一致。

发明内容

本发明所要解决的技术问题是提供一种读操作控制信号发生器，电路结构简单且能够减少延迟偏差、减小版图面积、降低电路的功耗。为此，本发明还提供一种读操作控制信号发生器的工作方法。

为解决上述技术问题，本发明提供的读操作控制信号发生器包括：

第一延迟电路，输入端连接内部时钟信号、输出端输出第一输出信号，所述第一输出信号和所述内部时钟信号之间的延迟时间为第一延迟时间；所述内部时钟信号在外部时钟信号的上升沿触发下产生一高电平。

第二延迟电路，输入端连接所述第一输出信号、输出端输出第二输出信号，所述第一输出信号和所述第二输出信号之间的延迟时间为第二延迟时间。

第三延迟电路，输入端连接所述第二输出信号、输出端输出第三输出信号，所述第二输出信号和所述第三输出信号之间的延迟时间为第三延迟时间。

读操作的信号放大均衡信号由所述第二输出信号的非信号和所述第一输出信号相与非后经一同相器输出。

读操作的信号放大使能信号一由所述第一输出信号经一同相器输出；读操作的信号放大使能信号二由所述第三输出信号经一同相器输出。

所述第一延迟电路、所述第二延迟电路和所述第三延迟电路都采用相同的延迟电路结构一。

所述延迟电路结构一包括：充放电电容，用于充放电；放电电流路径，用于提供放电电流，所述放电电流的大小通过一偏置电压调节，通过调节所述电容和所述放电电流的大小调节所述延迟电路结构一的延迟时间；一清零电路，在所接收的清零信号为低电平时所述延迟电路结构一的输出端清零。

所述第一延迟电路、所述第二延迟电路和所述第三延迟电路的清零电路都连接同一清零信号，在所述外部时钟信号的上升沿处所述清零信号变为低电平使所述第一延迟电路、所述第二延迟电路和所述第三延迟电路的输出端都清零。

第四延迟电路，所述第四延迟电路的输入端连接所述第三输出信号、输出端输出第四输出信号，所述第三输出信号和所述第四输出信号之间的延迟时间为第四延迟时间；在所述第四输出信号的上升沿处所述清零信号变为低电平使所述第一延迟电路、所述第二延迟电路和所述第三延迟电路的输出端都清零。

进一步的改进是，所述延迟电路结构一包括：

由第一NMOS管和第一PMOS管组成的第一CMOS反相器，所述第一NMOS管和所述第一PMOS管的漏极相连，所述第一NMOS管和所述第一PMOS管的栅极相连并作为信号的输入端，所述第一PMOS管的源极接电源。

由第二NMOS管和第二PMOS管组成所述充放电电容，所述第二NMOS管和所述第二PMOS管的栅极连接在一起并和所述第一PMOS管的漏极相连，所述第二NMOS管的源漏都接地形成一电容结构，所述第二PMOS管的源漏都接电源形成一电容结构。

由第三NMOS管和第三PMOS管组成的第二CMOS反相器，所述第三NMOS管和所述第三PMOS管的漏极相连并作为信号的输出端，所述第三NMOS管和所述第三PMOS管的栅极连接在一起并和所述第一PMOS管的漏极相连，所述第三PMOS管的源极接电源，所述第三NMOS管的源极接地。

第四PMOS管，其源极接电源，所述第四PMOS管的漏极连接所述第三NMOS管的栅极，所述第四PMOS管的栅极连接所述清零信号。

第四NMOS管，其漏极连接所述第一NMOS管的源极，所述第四NMOS管的源极接地，所述第四NMOS管的栅极接偏置电压。

第五NMOS管，其漏极连接所述第一NMOS管的源极，所述第五NMOS管的源极接地。

由第五PMOS管和第六NMOS管连接形成的传输管，所述第五PMOS管和所述第六NMOS管的源极连接在一起并接所述偏置电压，所述第五PMOS管和所述第六NMOS管的漏极连接在一起并接所述第五NMOS管的栅极；所述第五PMOS管的栅极连接置位信号，所述第六NMOS管的栅极连接所述置位信号的反相信号。

第七NMOS管，其漏极连接所述第五NMOS管的栅极，所述第七NMOS管的源极接地，所述第七NMOS管的栅极接所述置位信号。

为解决上述技术问题，本发明提供的读操作控制信号发生器的工作方法包括如下步骤：

步骤一、在所述外部时钟信号的上升沿触发下使所述清零信号变为低电平，所述清零信号使所述第一输出信号、所述第二输出信号、所述第三输出信号、所述信号放大均衡信号、所述信号放大使能信号一和所述信号放大使能信号二都为低电平。

步骤二、在所述外部时钟信号的上升沿触发下，所述内部时钟信号产生一高电平。

步骤三、所述第一延迟电路对所述内部时钟信号延迟所述第一延迟时间并输出所述第一输出信号，所述第一输出信号经一同相器输出所述信号放大使能信号一。

步骤四、所述第二延迟电路对所述第一输出信号延迟所述第二延迟时间并输出所述第二输出信号，由所述第二输出信号的非信号和所述第一输出信号相与后经一同相器输出所述信号放大均衡信号。

步骤五、所述第三延迟电路对所述第二输出信号延迟所述第三延迟时间并输出所述第三输出信号，所述第三输出信号经一同相器输出所述信号放大使能信号二。

步骤六、所述第四延迟电路对所述第三输出信号延迟所述第四延迟时间并输出所述第四输出信号，在所述第四输出信号的上升沿处所述清零信号变为低电平使所述第一延迟电路、所述第二延迟电路和所述第三延迟电路的输出端都清零。

步骤七、在步骤六的清零之后到下一个所述外部时钟信号的上升沿到来之前，本次读操作完成，数据已被锁存，等待下一个所述外部时钟信号的上升沿到来并跳转到步骤一开始下一次的读操作。

本发明具有如下有益效果：

1、本发明的各延迟电路之间不存在复杂的控制电路，所以相对于现有技术，本发明的电路结构简单。

2、本发明的延迟电路的输出到最后控制信号的输出之间的支路简单，能减少外围控制电路造成的延迟，减少延迟偏差。同时本发明的延迟电路内部的电流镜像电路的匹配度更好，能够进一步的减少延迟偏差。本发明还能通过优化延迟电路的后一级反相器的PMOS管和NMOS管即第三NMOS管和第三PMOS管的尺寸比例，能使得电容放电过程维持线性，同时要提供足够的驱动能力。

3、本发明的控制电路的简化，使得使用触发器的数量减少，能够减少版图面积。

4、本发明通过增加一个简单的延迟电路，能够输出一清零信号使得数据锁存后将电路的控制信号saen1和saen2都关闭，从而能降低电路在低频情况下的功耗。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有读操作控制信号发生器的示意图；

图2是现有读操作控制信号发生器的延迟电路图；

图3是现有读操作控制信号发生器时序波形；

图4是本发明实施例读操作控制信号发生器的示意图；

图5是本发明实施例读操作控制信号发生器的延迟电路图；

图6是本发明实施例读操作控制信号发生器工作时的时序波形。

具体实施方式

如图4所示，是本发明实施例读操作控制信号发生器的示意图；如图5所示，是本发明实施例读操作控制信号发生器的延迟电路图；如图6所示，是本发明实施例读操作控制信号发生器工作时的时序波形。本发明实施例读操作控制信号发生器1包括：

第一延迟电路2a，是用于产生tcl_delay延迟的电路，输入端连接内部时钟信号aclk_in、输出端输出第一输出信号outcl，所述第一输出信号outcl和所述内部时钟信号aclk_in之间的延迟时间为第一延迟时间tcl；所述内部时钟信号aclk_in在外部时钟信号aclk的上升沿触发下产生一高电平。

第二延迟电路2b，是用于产生tpc_delay延迟的电路，输入端连接所述第一输出信号outcl、输出端输出第二输出信号outpc，所述第一输出信号outcl和所述第二输出信号outpc之间的延迟时间为第二延迟时间tpc。

第三延迟电路2c，是用于产生tsa_delay延迟的电路，输入端连接所述第二输出信号outpc、输出端输出第三输出信号outsa，所述第二输出信号outpc和所述第三输出信号outsa之间的延迟时间为第三延迟时间tsa。

读操作的信号放大均衡信号saeq由所述第二输出信号outpc的非信号和所述第一输出信号outcl相与非后经一同相器输出。

读操作的信号放大使能信号一saen1由所述第一输出信号outcl经一同相器输出；读操作的信号放大使能信号二saen2由所述第三输出信号outsa经一同相器输出。

所述第一延迟电路2a、所述第二延迟电路2b和所述第三延迟电路2c都采用相同的延迟电路结构一2。如图5所示，所述延迟电路结构一2包括：

由第一NMOS管MN1和第一PMOS管MP1组成的第一CMOS反相器，所述第一NMOS管MN1和所述第一PMOS管MP1的漏极相连，所述第一NMOS管MN1和所述第一PMOS管MP1的栅极相连并作为信号的输入端IN，所述第一PMOS管MP1的源极接电源vpwr。

由第二NMOS管MN2和第二PMOS管MP2组成所述充放电电容，所述第二NMOS管MN2和所述第二PMOS管MP2的栅极连接在一起并和所述第一PMOS管MP1的漏极相连，所述第二NMOS管MN2的源漏都接地vgnd形成一电容结构，所述第二PMOS管MP2的源漏都接电源vpwr形成一电容结构。

由第三NMOS管MN3和第三PMOS管MP3组成的第二CMOS反相器，所述第三NMOS管MN3和所述第三PMOS管MP3的漏极相连并作为信号的输出端OUT，所述第三NMOS管MN3和所述第三PMOS管MP3的栅极连接在一起并和所述第一PMOS管MP1的漏极相连，所述第三PMOS管MP3的源极接电源vpwr，所述第三NMOS管MN3的源极接地vgnd。

第四PMOS管MP4，其源极接电源vpwr，所述第四PMOS管MP4的漏极连接所述第三NMOS管MN3的栅极，所述第四PMOS管MP4的栅极连接所述清零信号clrb。

第四NMOS管MN4，其漏极连接所述第一NMOS管MN1的源极，所述第四NMOS管MN4的源极接地vgnd，所述第四NMOS管MN4的栅极接偏置电压nbias。

第五NMOS管MN5，其漏极连接所述第一NMOS管MN1的源极，所述第五NMOS管MN5的源极接地vgnd。

由第五PMOS管MP5和第六NMOS管MN6连接形成的传输管，所述第五PMOS管MP5和所述第六NMOS管MN6的源极连接在一起并接所述偏置电压nbias，所述第五PMOS管MP5和所述第六NMOS管MN6的漏极连接在一起并接所述第五NMOS管MN5的栅极；所述第五PMOS管MP5的栅极连接置位信号st，所述第六NMOS管MN6的栅极连接所述置位信号st的反相信号。第七NMOS管MN7，其漏极连接所述第五NMOS管MN5的栅极，所述第七NMOS管MN7的源极接地vgnd，所述第七NMOS管MN7的栅极接所述置位信号st。

在所述置位信号st为0时，所述传输管导通并使所述偏置电压nbias加到所述第五NMOS管MN5的栅极，此时，所述第四NMOS管MN4和所述第五NMOS管MN5形成镜像电流，相对于现有技术的延迟电路的镜像电流，本发明实施例的镜像电流更加匹配。本发明实施例中的所述第四NMOS管MN4和所述第五NMOS管MN5工作于饱和区。

如图4所示，所述第一延迟电路2a、所述第二延迟电路2b和所述第三延迟电路2c的清零电路都连接同一清零信号clrb，在所述外部时钟信号aclk的上升沿处所述清零信号clrb变为低电平使所述第一延迟电路2a、所述第二延迟电路2b和所述第三延迟电路2c的输出端都清零。

所述读操作控制信号发生器1还包括第四延迟电路3，是用于产生tdy_delay延迟的电路，所述第四延迟电路3的输入端连接所述第三输出信号outsa、输出端输出第四输出信号outdy，所述第三输出信号outsa和所述第四输出信号outdy之间的延迟时间为第四延迟时间tdy；在所述第四输出信号outdy的上升沿处所述清零信号clrb变为低电平使所述第一延迟电路2a、所述第二延迟电路2b和所述第三延迟电路2c的输出端都清零。

本发明实施例中所述第四延迟电路3采用只是一个简单的延迟电路，由两个反相器和一电容负载组成，一个反相器的输入端为信号输入端、输出端接另一个反相器的输入端并接电容负载的一端，另一个反相器的输出端为信号的输出端，电容负载的另一端接地，所述第四延迟电路3能输出一个延迟的脉冲信号。

外部时钟信号aclk接入到一D型触发器12的时钟信号端clk，该D型触发器12的数据输入端D接高电平的信号read，在外部时钟信号aclk的上升沿触发下，该D型触发器12的数据输出端Q将高电平输出，该高电平依次经过两个反相器后连接到由NMOS管4和PMOS管5组成的第三CMOS反相器的输入端，第三CMOS反相器的输出端信号经一反相器后输出内部时钟信号aclk_in并输入到所述第一延迟电路2a的输入端IN，可知在外部时钟信号aclk的上升沿触发下，所述内部时钟信号aclk_in会变成高电平。

NMOS管4和PMOS管5的栅极连接起来组成第三CMOS反相器的输入端，NMOS管4和PMOS管5的漏极连接起来组成第三CMOS反相器的输出端，NMOS管4的源极接地。NMOS管6的栅极和内部时钟信号aclk_in连接，NMOS管4和NMOS管6的漏极连接在一起，NMOS管4和NMOS管6的源极都接地。

信号reset和信号sleep各自反相和输入到与非门8中，所述与非门8的输出信号和第四输出信号outdy都输入到或非门9中，或非门9的输出信号经一反相器反相后输入到或非门10中，或非门10的另一输入端和NMOS管4的栅极相连，或非门10的输出端输出所述清零信号clrb，可知在在所述外部时钟信号aclk的上升沿处、或者在所述第四输出信号outdy的上升沿处，所述清零信号clrb变为低电平并使所述第一延迟电路2a、所述第二延迟电路2b和所述第三延迟电路2c的输出端都清零。

或非门9的输出端连接到PMOS管7的栅极，PMOS管7的源极接电源vpwr，PMOS管的漏极接PMOS管5的源极。

与非门8的输出端以及NMOS管4的栅极都分别连接到或非门11的两个输入端，或非门11的输出端连接D型触发器12的复位端resetb，用于实现对D型触发器12的复位。

对比现有技术可知，本发明实施例的各延迟电路2a、2b和2c都采用同一清零信号clrb进行清零，并不需要复杂的控制电路；各延迟电路2a、2b和2c之间直接连接，和输出信号saeq、saen1和saen2之间的连接关系也较简单；本发明实施例采用的D型触发器的数量大大减少，所以本发明实施例的电路结构简单。简单的电路结构不仅能使延迟时间的偏差减少，还能减少电路的版图面积，这都能降低成本。另外，本发明实施例延迟电路2的镜像电流更加匹配，能进一步的减少延迟偏差。本发明实施例通过设置一个简单的第四延迟电路3，并通过其输出的第四输出信号outdy的上升沿使所述清零信号clrb变为低电平并使所述第一延迟电路2a、所述第二延迟电路2b和所述第三延迟电路2c的输出端都清零，从而也能实现数据锁存后将电路的控制信号saen1和saen2都关闭，从而能降低电路在低频情况下的功耗。

如图6所示，本发明实施例读操作控制信号发生器的工作方法包括如下步骤：

步骤一、读操作时，信号read为1，信号reset和信号sleep都设为0，此时，在所述外部时钟信号aclk的上升沿触发下使所述清零信号clrb变为低电平，所述清零信号clrb使所述第一输出信号outcl、所述第二输出信号outpc、所述第三输出信号outsa、所述信号放大均衡信号saeq、所述信号放大使能信号一saen1和所述信号放大使能信号二saen2都为低电平。本步骤对应于所述外部时钟信号aclk的1至2时间段所示。

步骤二、在所述外部时钟信号aclk的上升沿触发下，所述内部时钟信号aclk_in产生一高电平。本步骤对应于所述外部时钟信号aclk的1至2时间段所示。

步骤三、所述第一延迟电路2a对所述内部时钟信号aclk_in延迟所述第一延迟时间tcl并输出所述第一输出信号outcl，所述第一输出信号outcl经一同相器输出所述信号放大使能信号一saen1。本步骤对应于所述外部时钟信号aclk的2至3时间段所示。

步骤四、所述第二延迟电路2b对所述第一输出信号outcl延迟所述第二延迟时间tpc并输出所述第二输出信号outpc，由所述第二输出信号outpc的非信号和所述第一输出信号outcl相与后经一同相器输出所述信号放大均衡信号saeq。本步骤对应于所述外部时钟信号aclk的3至4时间段所示。

步骤五、所述第三延迟电路2c对所述第二输出信号outpc延迟所述第三延迟时间tsa并输出所述第三输出信号outsa，所述第三输出信号outsa经一同相器输出所述信号放大使能信号二saen2。本步骤对应于所述外部时钟信号aclk的4至5时间段所示。

步骤六、所述第四延迟电路3对所述第三输出信号outsa延迟所述第四延迟时间tdy并输出所述第四输出信号outdy。本步骤对应于所述外部时钟信号aclk的5至6时间段所示。

在所述第四输出信号outdy的上升沿处所述清零信号clrb变为低电平使所述第一延迟电路2a、所述第二延迟电路2b和所述第三延迟电路2c的输出端都清零。本步骤对应于所述外部时钟信号aclk的6至7时间段所示。

步骤七、在步骤六的清零之后到下一个所述外部时钟信号aclk的上升沿到来之前，本次读操作完成，数据已被锁存，等待下一个所述外部时钟信号aclk的上升沿到来并跳转到步骤一开始下一次的读操作。本步骤对应于所述外部时钟信号aclk的7至8时间段所示，所述外部时钟信号aclk的1至8时间段代表一个时间周期tcy。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (3)

1.一种读操作控制信号发生器，其特征在于，包括：

第一延迟电路，输入端连接内部时钟信号、输出端输出第一输出信号，所述第一输出信号和所述内部时钟信号之间的延迟时间为第一延迟时间；所述内部时钟信号在外部时钟信号的上升沿触发下产生一高电平；

第二延迟电路，输入端连接所述第一输出信号、输出端输出第二输出信号，所述第一输出信号和所述第二输出信号之间的延迟时间为第二延迟时间；

第三延迟电路，输入端连接所述第二输出信号、输出端输出第三输出信号，所述第二输出信号和所述第三输出信号之间的延迟时间为第三延迟时间；

读操作的信号放大均衡信号由所述第二输出信号的非信号和所述第一输出信号相与非后经一同相器输出；

读操作的信号放大使能信号一由所述第一输出信号经一同相器输出；读操作的信号放大使能信号二由所述第三输出信号经一同相器输出；

所述第一延迟电路、所述第二延迟电路和所述第三延迟电路都采用相同的延迟电路结构一；

所述延迟电路结构一包括：充放电电容，用于充放电；放电电流路径，用于提供放电电流，所述放电电流的大小通过一偏置电压调节，通过调节所述电容和所述放电电流的大小调节所述延迟电路结构一的延迟时间；一清零电路，在所接收的清零信号为低电平时所述延迟电路结构一的输出端清零；

所述第一延迟电路、所述第二延迟电路和所述第三延迟电路的清零电路都连接同一清零信号，在所述外部时钟信号的上升沿处所述清零信号变为低电平使所述第一延迟电路、所述第二延迟电路和所述第三延迟电路的输出端都清零；

第四延迟电路，所述第四延迟电路的输入端连接所述第三输出信号、输出端输出第四输出信号，所述第三输出信号和所述第四输出信号之间的延迟时间为第四延迟时间；在所述第四输出信号的上升沿处所述清零信号变为低电平使所述第一延迟电路、所述第二延迟电路和所述第三延迟电路的输出端都清零。

2.如权利要求1所述的读操作控制信号发生器，其特征在于，所述延迟电路结构一包括：

由第一NMOS管和第一PMOS管组成的第一CMOS反相器，所述第一NMOS管和所述第一PMOS管的漏极相连，所述第一NMOS管和所述第一PMOS管的栅极相连并作为信号的输入端，所述第一PMOS管的源极接电源；

由第二NMOS管和第二PMOS管组成所述充放电电容，所述第二NMOS管和所述第二PMOS管的栅极连接在一起并和所述第一PMOS管的漏极相连，所述第二NMOS管的源漏都接地形成一电容结构，所述第二PMOS管的源漏都接电源形成一电容结构；

由第三NMOS管和第三PMOS管组成的第二CMOS反相器，所述第三NMOS管和所述第三PMOS管的漏极相连并作为信号的输出端，所述第三NMOS管和所述第三PMOS管的栅极连接在一起并和所述第一PMOS管的漏极相连，所述第三PMOS管的源极接电源，所述第三NMOS管的源极接地；

第四PMOS管，其源极接电源，所述第四PMOS管的漏极连接所述第三NMOS管的栅极，所述第四PMOS管的栅极连接所述清零信号；

第四NMOS管，其漏极连接所述第一NMOS管的源极，所述第四NMOS管的源极接地，所述第四NMOS管的栅极接偏置电压；

第五NMOS管，其漏极连接所述第一NMOS管的源极，所述第五NMOS管的源极接地；

由第五PMOS管和第六NMOS管连接形成的传输管，所述第五PMOS管和所述第六NMOS管的源极连接在一起并接所述偏置电压，所述第五PMOS管和所述第六NMOS管的漏极连接在一起并接所述第五NMOS管的栅极；所述第五PMOS管的栅极连接置位信号，所述第六NMOS管的栅极连接所述置位信号的反相信号；

第七NMOS管，其漏极连接所述第五NMOS管的栅极，所述第七NMOS管的源极接地，所述第七NMOS管的栅极接所述置位信号。

3.一种如权利要求1所述的读操作控制信号发生器的工作方法，其特征在于，包括如下步骤：

步骤一、在所述外部时钟信号的上升沿触发下使所述清零信号变为低电平，所述清零信号使所述第一输出信号、所述第二输出信号、所述第三输出信号、所述信号放大均衡信号、所述信号放大使能信号一和所述信号放大使能信号二都为低电平；

步骤二、在所述外部时钟信号的上升沿触发下，所述内部时钟信号产生一高电平；

步骤三、所述第一延迟电路对所述内部时钟信号延迟所述第一延迟时间并输出所述第一输出信号，所述第一输出信号经一同相器输出所述信号放大使能信号一；

步骤四、所述第二延迟电路对所述第一输出信号延迟所述第二延迟时间并输出所述第二输出信号，由所述第二输出信号的非信号和所述第一输出信号相与后经一同相器输出所述信号放大均衡信号；

步骤五、所述第三延迟电路对所述第二输出信号延迟所述第三延迟时间并输出所述第三输出信号，所述第三输出信号经一同相器输出所述信号放大使能信号二；

步骤六、所述第四延迟电路对所述第三输出信号延迟所述第四延迟时间并输出所述第四输出信号，在所述第四输出信号的上升沿处所述清零信号变为低电平使所述第一延迟电路、所述第二延迟电路和所述第三延迟电路的输出端都清零；

步骤七、在步骤六的清零之后到下一个所述外部时钟信号的上升沿到来之前，本次读操作完成，数据已被锁存，等待下一个所述外部时钟信号的上升沿到来并跳转到步骤一开始下一次的读操作。

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