CN100395843C - 高速低功耗电流灵敏放大器 - Google Patents

Abstract

本发明属于集成电路技术领域，具体为一种针对嵌入式静态随机存储器(EmbeddedSRAM)的电流灵敏放大器(Current-mode Sense Amplifier)。主要由位线箝位电路、一对交叉耦合CMOS反相器、均衡电路以及输入输出缓冲器构成。该灵敏放大器既可以实现对SRAM单元的读操作，也可以实现写操作，且在读写过程中均利用差分电流信号，而非传统的差分电压信号，因此在工作过程中位线的电压摆幅很小，有效地降低了存储器的读出、写入功耗。仿真结果表明，灵敏放大器的延时对位线电容变化不敏感。

Description

高速低功耗电流灵敏放大器

技术领域

本发明属集成电路技术领域，具体涉及一种高速、低功耗的半导体存储器外围器件电流灵敏放大器。

背景技术

半导体存储器通常被认为是数字集成电路中非常重要的组成部分，它们对于构建基于微处理器(Microprocessor)的应用系统发挥着至关重要的作用。近年来人们越来越多地将各种存储器(RAM或者ROM)嵌入在处理器内部，以便使处理器具有更高的集成度和更快的工作速度。因此存储器阵列及其外围电路(译码器、电荷泵、灵敏放大器等)的性能就在很大程度上决定了整个系统的工作状况，包括速度、功耗等。

在半导体存储器的各种外围器件中最为重要的就是灵敏放大器(SenseAmplifier)。由于灵敏放大器通常被用来在对存储单元进行读操作时采样位线上的微小信号变化并进行放大，从而确定相应存储单元的存储信息，因此灵敏放大器对于存储器的存取时间有着决定性的影响。随着工艺尺寸的不断缩小，由存储器位线引入的寄生电容越来越大；同时晶体管沟道长度的不断减小，使得晶体管的增益在沟道长度调制效应下有所下降。所有这些制约因素都使得在深亚微米条件下设计高速、低功耗的灵敏放大器成为一个挑战。

传统的灵敏放大器都是对位线上的差分电压进行采用并放大，但是随着电源电压的不断下降，在位线上产生足够的电压差来驱动灵敏放大器正常工作已经显得十分困难。同时，传统结构的灵敏放大器对于位线电容的变化也十分敏感，由于位线寄生电容的不断增大，对位线电容的充放电引入的延时和功耗使得它在各种高速、低功耗应用中难以胜任。鉴于以上存在的各种问题，对于灵敏放大器的进一步研究就显得十分必要。

对静态存储单元的写操作通常需要将连接在存储单元上的两根位线完全充电到电源电压或者放电到地电位，当位线上的寄生电容很大时，对于位线的全摆幅充放电会引入很大的功耗。如何有效地降低写操作时的动态功耗，也成为设计低功耗静态存储器的关键。

发明内容

本发明的目的在于提供一种高速、低功耗的半导体存储器外围器件电流灵敏放大器。

本发明提出的电流灵敏放大器，是采用电流敏感技术的灵敏放大器，利用存储器阵列位线上的差分电流信号实现对存储单元的读写操作，保证了在整个操作过程中位线上的电压摆幅很小，从而降低了由于对位线寄生电容充放电而引入的功耗和延时，灵敏放大器的读写速度不依赖于位线电容而变化。

本发明提出的高速低功耗电流灵敏放大器，其结构如图1所示。由位线箝位电路、一对交叉耦合CMOS反相器、均衡电路以及输入输出缓冲器依次连接组成。其中，位线箝位电路由连接在位线上的两个常导通的NMOS晶体管组成；一对交叉耦合的CMOS反相器构成整个灵敏放大器的核心，进行读操作时将位线上的差分电流信号转换为电压信号输出，进行写操作时将输入的差分电压信号转变为位线上的差分电流信号并写入SRAM单元；通过两个受控的NMOS晶体管分别实现均衡位线电压和灵敏放大器输出端电压；在交叉耦合反相器的两个输出端各连接一个输出缓冲器和输入缓冲器，用来驱动输出端负载，隔离输入输出信号，提高灵敏放大器的工作速度；利用两个NMOS晶体管和两个PMOS晶体管分别在读出和写入时改变电路的工作模式。

本发明中，所述位线箝位电路由两个NMOS晶体管M11和M12组成；M11和M12的漏极分别接在两根位线BL1和BL2上，栅极接电源电压Vdd，源极都连接在参考电压Vref上。

本发明中，一对交叉耦合反相器由NMOS晶体管M1、M2、M5、M6和PMOS晶体管M3、M4、M7、M8构成；PMOS晶体管M3、M4的源极通过PMOS管M9接电源电压Vdd，栅极分别接交叉耦合反相器的输出b、a两点，漏极分别接在a、b两点；PMOS晶体管M7、M8的源极分别接在两根位线BL1和BL2上，栅极都连接在经过反相的控制信号ENA上，漏极分别接在PMOS管M3、M4的源极；NMOS晶体管M1、M2的源极分别接两根位线BL1、BL2，栅极分别接交叉耦合反相器的输出b、a两点，漏极分别接NMOS晶体管M5、M6两管的源极；NMOS晶体管M5、M6的源极分别接M1、M2的漏极，栅极分别接在经过反相的ENA信号并受其控制，漏极分别接在放大器的输出端a、b两点。

本发明中，两个受控的NMOS管分别实现对位线BL1、BL2和灵敏放大器输出端a、b两点的均衡，其中，采用NMOS管M9实现对位线BL1、BL2的均衡，M9的漏极接位线BL1，源极接位线BL2，栅极受输入信号EQ控制；采用NMOS晶体管M10实现对灵敏放大器输出端的均衡，M10的漏极接端点a，源极接端点b，栅极受输入信号EQ控制。

本发明中，利用两个NMOS管M15、M16和两个PMOS管M13、M14在放大器处于读出和写入时改变电路的工作模式：：电路处于读出状态时，M13、M14都导通，将M3、M4的源极连接电源，而此时M15、M16关断；电路处于写入状态时M15、M16导通，将M1、M2的漏极接地，而此时M13、M14关断。

本发明中，在两个输出端a、b各连接了一个输入驱动缓冲器和一个输出驱动缓冲器；缓冲器采用两个串连的反相器构成，用来驱动输出端负载、隔离输入输出信号。

本发明设计的电流灵敏放大器，进行读操作时对来自位线的电流差进行采样并迅速放大到CMOS电平，进行写操作时将输入的CMOS电平转换为位线上的差分电流信号并改变相应存储单元的值。

为了使灵敏放大器的读出延时不受位线寄牛电容影响，本发明将灵敏放大器的位线采样节点in1、in2与灵敏放大器的输出节点a、b分开。位线采样节点in1、in2位于M1、M2两点的源极，而输出节点a、b位于M5、M6的漏极。由于交叉耦合反相器的正反馈作用，当灵敏放大器处于放大阶段时，M1、M2的源极阻抗为负值，这一状态可以把从存储单元送来的差分电流信号很好地转送到交叉耦合反相器的输出节点，经交叉耦合反相器放大到CMOS电平。而在整个过程中位线上的电压只有很小的变化，减小了对位线寄生电容的充放电，提高了灵敏放大器的工作速度，同时降低了功耗。

为了降低向存储单元写入时由于对位线进行全摆幅的充放电而引入的动态功耗，本发明采用电流模式写入。输入的差分电压信号作用在a、b两点，在两根位线上形成大小不同的电流信号，由于两根位线始终被箝位在低电平，所以位线上的电压变化很小。差分电流信号注入存储单元内部，改变存储单元中的信息。

原理分析

利用图2所示小信号模型近似分析电流灵敏放大器的读出过程，在以下的分析中做出如下假设：

1、相应的存储单元已经被选中，位线上的差分电流信号在M1和M2的源极之间已经形成了一个微小的电压差Vs，其中+1/2Vs出现在M1的源极，-1/2Vs出现在M2的源极。

2、灵敏放大器的等效输出电阻Rd非常大。

3、忽略M5、M6的导通电阻和电容。

由图2，可以得到流经M1、M2的漏极并注入电容Cd的电流分别为：

$i_1=g_{\mathrm{mn}}\frac{+v_s}{2}---\left(1\right)$

$i_2=g_{\mathrm{mn}}\frac{{-v}_s}{2}---\left(2\right)$

其中i₁和i₂分别是流经C_D1和C_D2的电流，g_mn是NMOS管M1和M2的跨导，v_s是M1和M2源极之间的电压差。

由于M1和M2源极的阻抗很低，在敏感放大器进行放大的最初阶段v_s的值基本保持不变。可以将M1和M2漏极形成的电压差通过(3)式计算：

$v_d=t\frac{i_1-i_2}{C_D}=t\frac{g_{\mathrm{mn}}{v}_s}{C_D}---\left(3\right)$

式中C_D即为C_D1或C_D2，t是充电时间，从灵敏放大器进入放大阶段开始计算。同过(3)可以计算出在放大阶段的初期输出电压v_d随时间的变化率为：

$\frac{d_{v_d}}{\mathrm{dt}}=g_{\mathrm{mn}}\frac{v_s}{C_D}---\left(4\right)$

随着v_d的不断增长，在M1、M2漏极形成的电压差越来越大，交叉耦合反相器的正反馈作用迅速开始发挥作用，取代位线差分电流注入成为输出电压变化的主要动力。可以把由于正反馈

作用导致输出电压Δt＝[t-(t-)]的变化用下面的差分方程表示：

$v_d\left(t\right)=\left(\mathrm{\Δt}\right)(g_{\mathrm{mn}}^{\′}+g_{\mathrm{mp}})\frac{v_d(t-)}{C_D}+v_d(t-)---\left(5\right)$

式中g′_mn为NMOS晶体管M1和M2的有效跨导g_mn/(1+g_mnR_s)，g_mp是PMOS晶体管M3、M4的跨导，Δt即为t和(t-)之间的时间差，Δt＝[t-(t-)]。(5)之所以被写成差分方程的形式是因为v_d在每一时刻t的值都是其前一时刻(t-)时值的函数。此时a、b两点的电压差v_d随时间的变化率可以由(5)求出：

$\frac{d_{v_d}}{\mathrm{dt}}=(g_{\mathrm{mn}}^{\′}+g_{\mathrm{mp}})\frac{v_d}{C_D}---\left(6\right)$

由于C_D仅包含两个晶体管的漏极寄生电容和四个晶体管的栅极寄生电容，所以v_d能够以很快的速度变化。

结合(4)、(6)两式可以看出，在v_d增长的整个过程中，其变化率都不受位线寄生电容的影响，灵敏放大器的在较大位线负载电容下仍然能高速工作，同时保持较低的功耗。

附图说明

图1为本发明的灵敏放大器结构图。

图2为读操作时灵敏放大器等效电路。

图3为写操作时灵敏放大器等效电路。

具体实施方式

在图1所示的电路图中，位线箝位电路由常导通的NMOS管M11、M12组成。M11、M12被偏置在线性区，提供了一条从位线到参考电压Vref的低阻通路，使得两根位线BL1、BL2被箝位在Vref附近。Vref是一个用来给两根位线进行预充电的低电压，它的值可以被设定在0～1/3Vdd之间，在以下的分析中都将Vref接地。下面分别介绍本灵敏放大器的读写操作。

从存储单元中读出数据的过程分为两个阶段，预充电和放大。在预充电阶段M11、M12两管导通并工作在线性区，使得位线BL1和BL2被箝位在一个固定的低电压，实现位线的预充电。信号ENA处于低电平，使得晶体管M13、M14导通，由电源Vdd向灵敏放大器提供能量，M15、M16截至，切断M1、M2漏极到地的通路，同时使M7、M8两管关断，M5、M6两管导通。EQ被置位在高电平，使得NMOS管M9、M10导通。M9通过一条低阻通路将两条位线BL1和BL2连接在一起，使得位线上的电压相同；M10则将a、b两点相联，使灵敏放大器在预充电阶段的输出电压OUTL和OUTR相等。考虑到降低功耗的需求，通过调节晶体管M1～M6的宽长比，可以在预充电阶段将输出电压OUTL、OUTR稳定在1/2Vdd，处于中间电平，因此在电路进入放大阶段后能够迅速地达到逻辑高电平或低电平。这样将使得输出节点的电压摆幅在整个工作过程中减小，从而降低由负载电容Cload1、Cload2充放电引入的功耗。

随着存储器中相应存储单元字线选通信号WL的有效，灵敏放大器就进入了放大阶段.图2为灵敏放大器处于读操作放大阶段的小信号等效电路(图中省略了M5、M6两管的等效电阻和电容，图1中起箝位作用的晶体管M5和M6被两个电阻Rs代替)。此时将EQ置为低电平，关断晶体管M9、M10，使得M1～M4形成一个高增益的正反馈放大器。假设两根位线上流过不同的电流Ibl1和Ibl2，且Ibl1＞Ibl2。由于交叉耦合反相器的正反馈作用，从M1和M2的源极看入的阻抗为负值，使得M1和M2能够很好地吸收位线上的差分电流。Ibl1和Ibl2在流经M5和M6的漏极时会在节点a、b上形成一个很小的差分电压，这个电压差将很快被放大到CMOS电平并经输出驱动反相器输出。

向存储单元中写入数据的过程也分为两个阶段，预充电和电流写入。在预充电阶段M11、M12两管仍工作在线性区，将两根位线箝位在低电平。信号ENA处于高电平，M13、M14两管关断，切断了M3、M4源极到电源的通路，M5、M6关断，M7、M8两管导通，将M3、M4的源极与两根位线相联；M15、M16导通，将M1、M2的漏极与地相联。EQ被置位在高电平，使得NMOS管M9、M10导通，实现位线及输入节点的均压。

存储单元字线选通信号WL的有效后，灵敏放大器相应进入电流写入阶段。图3为灵敏放大器处于写操作电流写入阶段的小信号等效电路(图中省略了M7、M8两管的等效电阻和电容)。此时将EQ置为低电平，关断晶体管M9、M10。假设两个输入端的差分输入电压V_INL＞V_INR，则有Iin1＞Iin2。由于存储单元的输出端被两根位线箝位在低电平且近似相等，位线上的差分电流信号注入存储单元后借助正反馈作用很容易改变存储单元中的内容，而相应位线上的电压摆幅却很小，避免了SRAM单元写入时较大的动态功耗。

Claims (6)

1.一种完全采用差分电流信号对嵌入式静态存储器进行读写操作的电流灵敏放大器，其特征在于由位线箝位电路、一对交叉耦合CMOS反相器、均衡电路以及输入输出缓冲器依次连接组成；其中，位线箝位电路由连接在位线上的两个常导通的NMOS晶体管组成；一对交叉耦合CMOS反相器构成整个灵敏放大器的核心，进行读操作时将位线上的差分电流信号转换为电压信号输出，进行写操作时将输入的差分电压信号转变为位线上的差分电流信号并写入SRAM单元；通过两个受控的NMOS晶体管分别实现均衡位线电压和灵敏放大器输出端电压；在交叉耦合反相器的两个输出端各连接一个输出缓冲器和输入缓冲器，用来驱动输出端负载，隔离输入输出信号，提高灵敏放大器的工作速度；利用两个NMOS晶体管和两个PMOS晶体管分别在读出和写入时改变电路的工作模式。

2.根据权利要求1所述的电流灵敏放大器，其特征在于所述位线箝位电路由两个NMOS晶体管M11和M12组成；M11和M12的漏极分别接在两根位线BL1和BL2上，栅极接电源电压Vdd，源极都连接在参考电压Vref上。

3.根据权利要求1所述的电流灵敏放大器，其特征在于所述的一对交叉耦合CMOS反相器由NMOS晶体管M1、M2、M5、M6和PMOS晶体管M3、M4、M7、M8构成；PMOS晶体管M3、M4的源极通过PMOS管M9接电源电压Vdd，栅极分别接交叉耦合反相器的输出b、a两点，漏极分别接在a、b两点；PMOS晶体管M7、M8的源极分别接在两根位线BL1和BL2上，栅极都连接在经过反相的控制信号ENA上，漏极分别接在PMOS管M3、M4的源极；NMOS晶体管M1、M2的源极分别接两根位线BL1、BL2，栅极分别接交叉耦合反相器的输出b、a两点，漏极分别接NMOS晶体管M5、M6两管的源极；NMOS晶体管M5、M6的源极分别接M1、M2的漏极，栅极分别接在经过反相的ENA信号并受其控制，漏极分别接在放大器的输出端a、b两点。

4.根据权利要求1所述的电流灵敏放大器，其特征在于用两个受控的NMOS管分别实现对位线BL1、BL2和灵敏放大器输出端a、b两点的均衡，其中，采用NMOS管M9实现对位线BL1、BL2的均衡，M9的漏极接位线BL1，源极接位线BL2，栅极受输入信号EQ控制；采用NMOS晶体管M10实现对灵敏放大器输出端的均衡，M10的漏极接端点a，源极接端点b，栅极受输入信号EQ控制。

5.根据权利要求1所述的电流灵敏放大器，其特征在于利用两个NMOS管M15、M16和两个PMOS管M13、M14在放大器处于读出和写入时改变电路的工作模式：电路处于读出状态时，M13、M14都导通，将M3、M4的源极连接电源，而此时M15、M16关断；电路处于写入状态时M15、M16导通，将M1、M2的漏极接地，而此时M13、M14关断。

6.根据权利要求1所述的电流灵敏放大器，其特征在于在两个输出端a、b各连接了一个输入驱动缓冲器和一个输出驱动缓冲器；缓冲器采用两个串连的反相器构成，用来驱动输出端负载、隔离输入输出信号。

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