CN101635170B - 电流灵敏放大器 - Google Patents
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Abstract
本发明涉及半导体静态随机存储器电路技术领域，公开了一种电流灵敏放大器，所述电流灵敏放大器包括预充电模块，用于对位线进行预充电；CELL单元模块，用于存储单元信息；平衡电路模块，用于使BLS和BLSB上的电压在字线WL启动前处于相同的电位；交叉耦合PMOS电流传输模块，用于感应位线上的电流差；列选电路模块，用于对每一列进行列选和对节点A和B进行预放电到地；电流锁存灵敏放大器模块，用于对一定电位差进行放大到全摆幅。本发明解决了由于位线电容增大使位线达到一定的电位差的速度减慢的问题，采用列选信号电路使在节点的电压差达到一定值之前只受电流传输级的一对PMOS管的影响，提高了可靠性。
Description
技术领域
本发明涉及半导体静态随机存储器电路技术领域，尤其涉及一种电流灵敏放大器。
背景技术
随着器件尺寸的减小，静态存储器的容量变得越来越大，而位线上的电容也越来越大，要较快的读取单元的信息比较困难，人们采用灵敏放大器的方法对位线上小的电压差进行放大。
开始人们通过采用电压灵敏放大器的方法，通过使位线上的电压差达到一定值时，然后打开电压灵敏放大器对电压进行放大，以此为代表的主要有交叉耦合灵敏放大器、电流锁存灵敏放大器和电压控制型电流镜灵敏放大器。
但是随着存储器容量越来越大，位线上的电容也越来越大，使位线上达到所需的电压差需要很长的时间，这也成了电压灵敏放大器的瓶颈之一。人们开始采用电流灵敏放大器来代替电压灵敏放大器，由于电流灵敏放大器放大的是电流差，而不是电压差，使得输出受位线电容的影响变得很小。目前，电流灵敏放大器没有被广泛采用，其原因是电流灵敏放大器的可靠性差和功耗较大，并且没有考虑电流传输级PMOS的mismatch问题。
发明内容
本发明的目的在于提供一种电流灵敏放大器，采用信号控制来提高其可靠性的同时，在使其速度不降低的条件下，其功耗能够降低。
为了达到上述目的，本发明采用的技术方案为：一种电流灵敏放大器，所述电流灵敏放大器包括：预充电模块、CELL单元模块、平衡电路模块、交叉耦合PMOS电流传输模块、列选电路模块和电流锁存灵敏放大器模块；
所述预充电模块，用于对位线BL和BLB进行预充电，使所述位线BL和BLB上的电位在字线WL启动之前都达到电源电压，预充电模块与所述位线BL和BLB相连，并且和所述CELL单元模块以及交叉耦合PMOS电流传输模块相连；
所述CELL单元模块，用于存储单元信息；
所述平衡电路模块，用于使位线BLS和BLSB上的电压在所述字线WL启动前处于相同的电位，并且与所述交叉耦合PMOS电流传输模块和列选电路模块相连；
所述交叉耦合PMOS电流传输模块，用于感应所述位线BLS和BLSB上的电流差，使之在所述位线BLS和BLSB上产生电位差；
所述列选电路模块，用于对每一列进行列选，并对所述电流锁存灵敏放大器模块的输入端节点A和节点B预放电到地，它的输出与所述电流锁存灵敏放大器模块的输入端相连；
所述电流锁存灵敏放大器模块，用于对所述交叉耦合PMOS电流传输模块在所述位线BLS和BLSB上产生的电位差进行放大到全摆幅。
上述方案中，所述预充电模块包括一对由信号(CE2)控制的PMOS管和一对由信号(WE)控制的PMOS管；所述信号(CE2)控制PMOS管在预充电阶段打开，并对所述位线BL和BLB进行充电；所述信号(WE)控制PMOS管在感应阶段打开使所述位线BL和BLB保持在高电平，并在对单元进行写操作时关闭位线充电。
上述方案中，所述CELL单元模块为sram存储单元，所述sram存储单元包括多个挂在位线BL和BLB上的存储单元，用于存储信息和在所述字线WL打开进行读取操作的时候对所述位线BL和BLB进行放电。
上述方案中，所述平衡电路模块为由信号(CS2)控制的一个PMOS管，其源极和漏极分别连接所述位线BLS和BLSB，在预充电阶段打开使所述位线BLS和BLSB的电位相等，在感应阶段关闭使所述位线BLS和BLSB产生电位差。
上述方案中，所述交叉耦合PMOS电流传输模块为一对交叉耦合的PMOS管，每个PMOS管的栅极和与之对称的另一个PMOS管的漏极相连，使在感应开始阶段PMOS管工作在饱和区，使通过电流传输级的电流差受位线上的电容的影响减小。
上述方案中，所述列选电路模块为一对由信号(CS1)控制的反相器，这对反相器的PMOS管的源极分别连接所述位线BLS和BLSB，所述信号(CS1)降低到低电平时用于对每一列进行列选，所述信号(CS1)升高到高电平时用于对所述电流锁存灵敏放大器模块的输入端进行预放电到地。
上述方案中，所电流锁存灵敏放大器模块在读取阶段使信号(PRE)升高，关闭所述预充电模块；所述字线WL启动，所述位线BL或BLB通过所述CELL单元模块放电，所述交叉耦合PMOS电流传输模块感应到所述位线BL和BLB上的电压差，通过打开的所述列选电路模块在所述电流锁存灵敏放大器模块的输出端产生电压差，所述电压差通过将分别以所述电流锁存灵敏放大器模块的输入端节点A和节点B作为栅极的两个NMOS管，产生电流差，将输出信号放大到全摆幅。
与现有技术相比，本发明技术方案产生的有益效果为：
本发明在采用电流型灵敏放大器解决了由于位线电容增大使位线达到一定的电位差的速度减慢的问题同时，采用之前的列选信号电路使在节点A和B的电压差达到一定值之前只受电流传输级的一对PMOS管的影响，并且使降低CS1到低电平的时间稍微滞后于CS2提高到高电平的时间来降低mismatch带来的影响，提高其可靠性。进一步地，采取电流锁存灵敏放大器来降低功耗，同时也是尽量减小了节点A和B上的电容来提高其节点A和B达到一定的电位差的速度。
附图说明
图1是本发明实施例电流灵敏放大器的结构框图；
图2是图1中的预充电模块和cell单元模块；
图3是图1中的交叉耦合PMOS电流传输模块和平衡电路模块；
图4是图1中的列选电路模块；
图5是图1中的电流锁存灵敏放大器模块；
图6是本发明实施例控制信号WL、CS1的时序图；
图7是本发明实施例控制信号PRE、CS2的时序图；
图8是本发明实施例结果输出的时序图。
具体实施方式
下面结合附图和具体实施例，对本发明技术方案做详细描述。
如图1所示，图1是本发明实施例电流灵敏放大器的结构框图，该电流灵敏放大器包括：预充电模块、CELL单元模块、平衡电路模块、交叉耦合PMOS电流传输模块、列选电路模块和电流锁存灵敏放大器模块。预充电模块与CELL单元模块以及交叉耦合PMOS电流传输模块相连，平衡电路模块和交叉耦合PMOS电流传输模块以及列选电路模块相连，而列选电路与电流锁存灵敏放大器相连。
所述预充电模块，用于对位线BL和BLB进行预充电，使位线BL和BLB上的电位在字线WL启动之前都达到电源电压；所述CELL单元模块，用于存储单元信息；所述平衡电路模块，用于使BLS和BLSB上的电压在字线WL启动前处于相同的电位连；所述交叉耦合PMOS电流传输模块，用于感应位线BLS和BLSB上的电流差，使之在位线BLS和BLSB上产生电位差；所述列选电路模块，用于对每一列进行列选，并对电流锁存灵敏放大器模块的输入端节点A和节点B预放电到地，它的输出与电流锁存灵敏放大器模块的输入端相连；所述电流锁存灵敏放大器模块，用于对交叉耦合PMOS电流传输模块在BLS和BLSB上产生的电位差进行放大到全摆幅。
图2所示为本发明实施例预充电模块和cell单元模块，预充电模块包括一对由信号CE2控制的PMOS管，在预充电阶段打开，并对位线BL和BLB进行充电；和一对由信号WE控制的PMOS管，在感应阶段打开使位线BL和BLB保持在高电平附近，并在对单元进行写操作时关闭位线BL和BLB充电。CELL单元模块为sram存储单元，其具有静止存储功能，不需要刷新电路即能保存它内部的存储数据，速度快，可以提高整体的工作效率；它包括多个挂在位线BL和BLB上的存储单元，一方面存储信息，另一方面在字线WL打开进行读取操作的时候对位线BL和BLB进行放电。
图3所示为本发明实施例交叉耦合PMOS电流传输模块和平衡电路模块，平衡电路模块为由信号CS2控制的一个PMOS管，源、漏二极分别连接BLSB和BLS，在预充电阶段打开使BLS和BLSB的电位相等，在感应阶段关闭使BLS和BLSB产生电位差。交叉耦合PMOS电流传输模块为一对交叉耦合的PMOS管，每个PMOS管的栅极和与之对称的PMOS管的漏极相连，使在感应开始阶段PMOS管工作在饱和区，从而使通过电流传输级的电流差受位线BLS和BLSB上的电容的影响减小。
图4所示为本发明实施例列选电路模块，列选电路模块为一对由信号CS1控制的反相器，这个反相器是由两个栅和漏区分别相连的NMOS管和PMOS管相连接而成，其NMOS管的源端接地，其PMOS管的源极分别连接BLS和BLSB，CS1降低到低电平时用于对所需要选择的位线进行列选，CS1升高到高电平时也用于对电流锁存灵敏放大器模块的输入端节点A和B进行预放电到地。
图5所示为本发明实施例电流锁存灵敏放大器模块，电流锁存灵敏放大器模块在读取阶段使信号PRE升高，从而关闭预充电PMOS管，通过电流锁存灵敏放大器模块的输入端节点A和B之间的电位差产生对应的电流差，并通过由信号O和OX控制的交叉耦合反相器进行放大到全摆幅。
本发明实施例提供的电流灵敏放大器的工作原理是：
①预充电模块在预充电阶段对位线BL和BLB进行充电到电源电压；
②平衡电路模块在预充电阶段平衡BLS和BLSB两边的电压，在预充电结束后关闭平衡路径；
③列选电路模块在预充电阶段将电流锁存灵敏放大器模块的输入端节点A和节点B放电到地；
④交叉耦合PMOS电流传输模块将位线BL和BLB上小的电流差转化为位线BLB和BLBS上大的电压差，这是由于BLB和BLBS上的电容比位线上的电容小得多；
⑤列选电路模块在感应阶段通过导通PMOS管对位线进行列选，由于PMOS管导通后，BLS和BLSB放电到分别与电流锁存灵敏放大器模块的输入端节点A和B相等，由于位线上小的电流差通过交叉耦合PMOS电流传输模块和列选电路转移到电流锁存灵敏放大器模块的输入端节点A和节点B，节点A和节点B上电容相比位线上小得多，这时候电流锁存灵敏放大器模块的输入端节点A和节点B产生了比位线上相比较大的电位差；
⑥电流锁存灵敏放大器模块在感应阶段将输入端节点A和B上小的电压差转化为电流差，并通过交叉耦合电路将输出端放大到高低电平。
图6所示为本发明实施例控制信号WL、CS1的时序图，图7所示为本发明实施例控制信号PRE、CS2的时序图，图8所示为本发明实施例结果输出的时序图。从图6、图7和图8中可以看到在预充电阶段，控制信号WL、CS2、PRE处于低电平，CS1处于高电平，这时候信号O，OX都处于高电平。在WL、CS2提高到高电平后，CS1在滞后一段时间降低，对位线进行列选，在节点A和B之间的电压差达到一定值(一般200mv左右)后，PRE升高到电源电压，从而使电流锁存灵敏放大器模块的输入端节点A和B之间小的电压差放大，输出分别拉到高低电平。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (1)
1.一种电流灵敏放大器，其特征在于，所述电流灵敏放大器包括：预充电模块、CELL单元模块、平衡电路模块、交叉耦合PMOS电流传输模块、列选电路模块和电流锁存灵敏放大器模块；
所述预充电模块，用于对位线BL和BLB进行预充电，使所述位线BL和BLB上的电位在字线WL启动之前都达到电源电压，预充电模块与所述位线BL和BLB相连，并且和所述CELL单元模块以及交叉耦合PMOS电流传输模块相连；所述预充电模块包括一对由信号(CE2)控制的PMOS管和一对由信号(WE)控制的PMOS管；所述信号(CE2)控制PMOS管在预充电阶段打开，并对所述位线BL和BLB进行充电；所述信号(WE)控制PMOS管在感应阶段打开使所述位线BL和BLB保持在高电平，并在对单元进行写操作时关闭位线BL和BLB充电；
所述CELL单元模块，用于存储单元信息；所述CELL单元模块为sram存储单元，所述sram存储单元包括多个挂在位线BL和BLB上的存储单元，用于存储信息和在所述字线WL打开进行读取操作的时候对所述位线BL和BLB进行放电；
所述平衡电路模块，用于使位线BLS和BLSB上的电压在所述字线WL启动前处于相同的电位，并且与所述交叉耦合PMOS电流传输模块和列选电路模块相连；所述平衡电路模块为由信号(CS2)控制的一个PMOS管，其源极和漏极分别连接所述位线BLS和BLSB，在预充电阶段打开使所述位线BLS和BLSB的电位相等，在感应阶段关闭使所述位线BLS和BLSB产生电位差；
所述交叉耦合PMOS电流传输模块，用于感应所述位线BLS和BLSB上的电流差，使之在所述位线BLS和BLSB上产生电位差；所述交叉耦合PMOS电流传输模块为一对交叉耦合的PMOS管，每个PMOS管的栅极和与之对称的另一个PMOS管的漏极相连，使在感应开始阶段PMOS管工作在饱和区，使通过电流传输级的电流差受位线上的电容的影响减小；
所述列选电路模块，用于对每一列进行列选，并对所述电流锁存灵敏放大器模块的输入端节点A和节点B预放电到地，它的输出与所述电流锁存灵敏放大器模块的输入端相连；所述列选电路模块为一对由信号(CS1)控制的反相器，这对反相器的PMOS管的源极分别连接所述位线BLS和BLSB，所述信号(CS1)降低到低电平时用于对每一列进行列选，所述信号(CS1)升高到高电平时用于对所述电流锁存灵敏放大器模块的输入端进行预放电到地；
所述电流锁存灵敏放大器模块，用于对所述交叉耦合PMOS电流传输模块在所述位线BLS和BLSB上产生的电位差进行放大到全摆幅；所述电流锁存灵敏放大器模块在读取阶段使信号(PRE)升高，关闭所述预充电模块；所述字线WL启动，所述位线BL或BLB通过所述CELL单元模块放电，所述交叉耦合PMOS电流传输模块感应到所述位线BL和BLB上的电压差，通过打开的所述列选电路模块在所述电流锁存灵敏放大器模块的输出端产生电压差，所述电压差通过将分别以所述电流锁存灵敏放大器模块的输入端节点A和节点B作为栅极的两个NMOS管，产生电流差，将输出信号放大到全摆幅。
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