JP2011014222A - センスアンプ及びこれを用いた半導体集積回路 - Google Patents

センスアンプ及びこれを用いた半導体集積回路 Download PDF

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Abstract

【課題】本発明は、 安定しているデータ感知動作が可能なセンスアンプを提供する。
【解決手段】本発明は、何れか一つの入力端がビットラインと連結しており、もう一つの入力端がビットバーラインと連結しているインバータ対；及び、第１の制御信号に応じて、前記ビットライン及び前記ビットバーラインを前記インバータ対のオフセットに相応するレベルにプリチャージさせ、第２の制御信号に応じて、前記インバータ対の出力端を前記ビットライン対に連結していることで、前記インバータ対による前記ビットライン及び前記ビットバーラインの電圧差の感知を行う制御部を備える。
【選択図】図２

Description

本発明は、半導体回路技術に関し、特に、センスアンプ及びこれを用いた半導体集積回路に関する。
従来の技術による半導体集積回路１０は、図１に示すように、ビットライン(Bit Line：ＢＬ)、ビットバーライン(/Bit Line：ＢＬＢ)、ワードライン(Word Line：ＷＬ)、メモリセル１１、センスアンプ(Sense Amplifier)１２及びプリチャージ回路(Precharge Circuit)１３、１４を備える。
センスアンプ１２は、メモリセル１１に書き込まれたデータの感知及び増幅を行うためのもので、ビットライン(ＢＬ)及びビットバーライン(ＢＬＢ)間に連結しており、複数のトランジスタ(Ｍ１〜Ｍ６)を備える。
センスアンプ１２は、交差結合ラッチ(Cross Coupled Latch)の形態であり、トランジスタ(Ｍ１、Ｍ２)及びトランジスタ(Ｍ３、Ｍ４)からなるインバータ対を備える。
交差結合ラッチ及び電源端(ＶＣＯＲＥ)間にトランジスタ(Ｍ５)が連結している。トランジスタ(Ｍ５)は、制御信号(ＳＡＰ)がゲートに入力される。交差結合ラッチ及び接地端(ＶＳＳ)間にトランジスタ(Ｍ６)が連結している。トランジスタ(Ｍ６)は、制御信号(ＳＡＮ)がゲートに入力される。制御信号(ＳＡＰ、ＳＡＮ)は、センスアンプ１２に電源を供給するタイミングを決定する信号である。
プリチャージ回路１３、１４は、ビットラインイコールライズ信号(ＢＬＥＱ)により、ビットライン対をビットラインプリチャージ電圧(ＶＢＬＰ)レベルにプリチャージさせる。プリチャージ回路１３、１４は、複数のトランジスタ(Ｍ７〜Ｍ１２)からなる。
このとき、素子又は工程上の問題により、センスアンプ１２のインバータ対をなすトランジスタ間にミスマッチ(mismatch)が発生し得る。このようなミスマッチにより、インバータ対をなすトランジスタ間のオフセット、すなわち、回路設計時とは異なるしきい電圧の差が発生し得る。
また、トランジスタ(Ｍ５、Ｍ６)及びプリチャージ回路１３、１４を構成するトランジスタ(Ｍ７〜Ｍ１２)は、電源供給に係る構成なので、センスアンプ１２のインバータ対をなすトランジスタ(Ｍ１〜Ｍ４)に比べて大きいサイズで設計される。
前述したように構成された従来の技術による半導体集積回路は、ワードライン(ＷＬ)の活性化の前に、プリチャージ回路１３、１４により、ビットライン(ＢＬ)及びビットバーライン(ＢＬＢ)がビットラインプリチャージ電圧(ＶＢＬＰ)レベルにプリチャージされている。
以後、書込み又はリフレッシュ動作を行うために、ワードライン(ＷＬ)の活性化により、ビットライン(ＢＬ)及びビットバーライン(ＢＬＢ)のチャージシェア(Charge Sharing)が行われる。
チャージシェアにより、ビットライン(ＢＬ)及びビットバーライン(ＢＬＢ)の電圧差が所望の水準以上になる程度の時間経過の後、制御信号(ＳＡＰ、ＳＡＮ)が活性化される。
制御信号(ＳＡＰ、ＳＡＮ)の活性化により、センスアンプ１２が動作し、メモリセル１１に書き込まれたデータの感知及び増幅が行われる。
前述した従来技術による半導体集積回路は、次のような問題点がある。
第一は、ビットライン(ＢＬ)及びビットバーライン(ＢＬＢ)が同一の電圧レベル、すなわち、ビットラインプリチャージ電圧(ＶＢＬＰ)レベルにプリチャージされた状態である。しかしながら、インバータ対のオフセットにより、センスアンプがビットライン(ＢＬ)及びビットバーライン(ＢＬＢ）の電圧差を反映できなくて誤動作を発生させ得る。
例えば、メモリセル１１に"１"が書き込まれていると仮定する。ワードライン(ＷＬ)の活性化により、ビットライン(ＢＬ)の電圧レベルはビットラインプリチャージ電圧(ＶＢＬＰ)より高くなり、ビットバーライン(ＢＬＢ)の電圧レベルはビットラインプリチャージ電圧(ＶＢＬＰ)を維持する。このとき、トランジスタ(Ｍ２)のしきい電圧は、設計時よりも低くなった状態であり、トランジスタ(Ｍ４)のしきい電圧は設計時よりも高くなった状態である場合、トランジスタ(Ｍ２)により、ビットライン(ＢＬ)の電圧がトランジスタ(Ｍ６)を介して放電されることで、メモリセル１１のデータを誤って"０"として感知することになる。
第二は、電源供給のためのトランジスタ(Ｍ５、Ｍ６)、プリチャージ動作のためのトランジスタ(Ｍ７〜Ｍ１２)が必要なので、これらを形成するために回路面積の損失が発生し得る。これに似ている技術はアメリカ登録特許６３０４５０５に開示されている。
アメリカ登録特許６３０４５０５号
本発明の目的は、安定しているデータ感知動作が可能なセンスアンプを提供することにある。
本発明の他の目的は、レイアウトマージンを増加させることができるセンスアンプ及びこれを用いた半導体集積回路を提供することにある。
本発明によるセンスアンプは、何れか一つの入力端がビットラインと連結しており、もう一つの入力端がビットバーラインと連結しているインバータ対；及び、第１の制御信号に応じて、前記ビットライン及び前記ビットバーラインを前記インバータ対のオフセットに相応するレベルにプリチャージさせ、第２の制御信号に応じて、前記インバータ対の出力端を前記ビットライン対に連結していることで、前記インバータ対による前記ビットライン及び前記ビットバーラインの電圧差の感知を行う制御部を備える。
本発明によるセンスアンプは、ビットライン及びビットバーライン間に連結しており、交差結合ラッチをなす第１のインバータ及び第２のインバータ；第１の制御信号に応じて、前記第１のインバータの入力端及び出力端を連結している第１のトランジスタ；前記第１の制御信号に応じて、前記第２のインバータの入力端及び出力端を連結している第２のトランジスタ；第２の制御信号に応じて、前記第１のインバータの出力端及び前記ビットラインを連結している第３のトランジスタ；及び、前記第２の制御信号に応じて、前記第２のインバータの出力端及び前記ビットバーラインを連結している第４のトランジスタを備える。
本発明による半導体集積回路は、メモリセル；前記メモリセルとデータ入出力が可能であるように連結しているビットライン及びビットバーラインからなるビットライン対；及び、前記ビットライン対間に連結しているインバータ対を備え、第１の制御信号に応じて、前記インバータ対のオフセット電圧に相応するレベルに前記ビットライン及び前記ビットバーラインをプリチャージさせ、第２の制御信号に応じて、前記インバータ対の出力端を前記ビットライン対に連結していることで、前記インバータ対による前記ビットライン及び前記ビットバーラインの電圧差の感知を行うセンスアンプを備える。
本発明によるセンスアンプは、プリチャージレベルの調整により、インバータ対のオフセット補償が可能なので、データ感知の性能が向上される。
本発明による半導体集積回路は、ビットライン対のプリチャージのための別途の電源及びセンスアンプに、駆動電源の供給を制御するためのトランジスタが不要であるため、レイアウトマージンの増加が可能である。
従来の技術による半導体集積回路の回路図である。 本発明による半導体集積回路の回路図である。
以下、添付図面に基づき、本発明の好適な実施例を詳細に説明する。
図２は、本発明による半導体集積回路の回路図である。
図２に示すように、本発明による半導体集積回路１００は、ビットライン(ＢＬ)及びビットバーライン(ＢＬＢ)からなるビットライン対、メモリセル１１及びセンスアンプ１１０を備える。
センスアンプ１１０は、ビットライン(ＢＬ)及びビットバーライン(ＢＬＢ)間に連結しており、電源電圧(ＶＣＯＲＥ)及び接地電圧(ＶＳＳ)が印加される。
センスアンプ１１０は、ビットライン対のプリチャージ及びビットライン対の電圧差の感知(メモリセルに書き込まれたデータの感知)のために、共通的に電源電圧(ＶＣＯＲＥ)を用いる。
センスアンプ１１０は、第１のインバータ１１１、第２のインバータ１１２及び制御部１１３を備える。
第１のインバータ１１１は、第５及び第６のトランジスタ(Ｍ２１、Ｍ２２)を備える。第５のトランジスタ(Ｍ２１)のソースに電源電圧(ＶＣＯＲＥ)が印加され、第６のトランジスタ(Ｍ２２)のドレーンに接地電圧(ＶＳＳ)が印加される。
第２のインバータ１１２は、第７及び第８のトランジスタ(Ｍ２３、Ｍ２４)を備える。第７のトランジスタ(Ｍ２３)のソースに電源電圧(ＶＣＯＲＥ)が印加され、第８のトランジスタ(Ｍ２４)のドレーンに接地電圧(ＶＳＳ)が印加される。
第５〜第８のトランジスタ(Ｍ２１〜Ｍ２４)が交差結合ラッチの構造をなす。
制御部１１３は、第１の制御信号(Ｓ１)に応じて、ビットライン(ＢＬ)及びビットバーライン(ＢＬＢ)をインバータ対１１１、１１２のオフセットに相応するレベルにプリチャージさせ、第２の制御信号(Ｓ２)に応じて、インバータ対１１１、１１２の出力端をビットライン対(ＢＬ、ＢＬＢ)に連結していることで、インバータ対１１１、１１２によるビットライン(ＢＬ)及びビットバーライン(ＢＬＢ)の電圧差の感知が行われる。
第１の制御信号(Ｓ１)は、ワードライン駆動信号、すなわち、ワードラインを活性化させるための信号の活性化時点から所定の時間の前に発生されるパルス信号である。第１の制御信号(Ｓ１)としてビットラインイコールライズ信号を用いることも可能である。ビットラインイコールライズ信号とは、ビットラインを所定の電圧レベルにイコライズさせるための信号である。
第２の制御信号(Ｓ２)は、ワードライン駆動信号を所定の時間だけ遅延させる信号である。第２の制御信号(Ｓ２)としてワードライン駆動信号を用いることも可能である。
制御部１１３は、第１〜第４のトランジスタ(Ｍ２５〜Ｍ２８)を備える。
第１のトランジスタ(Ｍ２５)は、第１の制御信号(Ｓ１)に応じて、第１のインバータ１１１の入力端及び出力端を連結している。
第２のトランジスタ(Ｍ２６)は、第１の制御信号(Ｓ１)に応じて、第２のインバータ１１２の入力端及び出力端を連結している。
第３のトランジスタ(Ｍ２７)は、第２の制御信号(Ｓ２)に応じて、第１のインバータ１１１の出力端及びビットライン(ＢＬ)を連結している。
第４のトランジスタ(Ｍ２８)は、第２の制御信号(Ｓ２)に応じて、第２のインバータ１１２の出力端及びビットバーライン(ＢＬＢ)を連結している。
このように構成された本発明による半導体集積回路の動作を説明すれば、次の通りである。
ワードライン駆動信号の活性化時点の前に、第１の制御信号(Ｓ１)が発生する。このとき、第２の制御信号(Ｓ２)は、非活性化の状態である。
第１の制御信号(Ｓ１)のハイレベル区間の間、第１及び第２のトランジスタ(Ｍ２５、Ｍ２６)はターンオンされ、第３及び第４のトランジスタ(Ｍ２７、Ｍ２８)はターンオフ状態を維持する。
よって、第１のインバータ１１１の出力端及びビットライン(ＢＬ)が電気的に分離されている反面、第１のインバータ１１１の出力端及び入力端が短絡され、第１のインバータ１１１の入力端はビットバーライン(ＢＬＢ)と連結している状態であるため、第１のインバータ１１１のオフセット、すなわち、目標しきい電圧と実際のしきい電圧との差が反映された電圧レベルがビットバーライン(ＢＬＢ)の有効キャパシタに格納されることで、ビットバーライン(ＢＬＢ)のプリチャージが行われる。
このとき、有効キャパシタは、実際の回路構成がなされたものではなく、ビットバーライン(ＢＬＢ)と連結している全てのトランジスタの静電容量などを含んだものである。
同様に、第２のインバータ１１２の出力端及びビットバーライン(ＢＬＢ)が電気的に分離されている反面、 第２のインバータ１１２の出力端及び入力端が短絡され、第２のインバータ１１２の入力端はビットライン(ＢＬ)と連結している状態であるため、第２のインバータ１１２のオフセット、すなわち、目標しきい電圧と実際のしきい電圧との差が反映された電圧レベルがビットライン(ＢＬ)の有効キャパシタに格納されることで、ビットライン(ＢＬ)のプリチャージが行われる。
このとき、ビットライン(ＢＬ)のプリチャージ電圧レベル及びビットバーライン(ＢＬＢ)のプリチャージ電圧レベルは、第１のインバータ１１１及び第２のインバータ１１２のオフセットだけの差が存在する。これは、オフセットを補償したレベルにビットライン(ＢＬ)及びビットバーライン(ＢＬＢ）をプリチャージさせることで、以後のビットライン(ＢＬ)及びビットバーライン(ＢＬＢ)の電圧差の感知時の誤動作を防止するためである。
ワードライン駆動信号の活性化に応じて、ワードライン(ＷＬ)が活性化されることで、ビットライン(ＢＬ)及びビットバーライン(ＢＬＢ)のチャージシェアが行われる。
チャージシェアにより、ビットライン(ＢＬ)及びビットバーライン(ＢＬＢ)の電圧差が所望の水準以上になる程度の時間経過の後、第２の制御信号(Ｓ２)が活性化される。このとき、第１の制御信号(Ｓ１)は、パルス形態であり、ワードライン駆動信号の活性化時点の前に既に非活性化された状態である。
よって、第１及び第２のトランジスタ(Ｍ２５、Ｍ２６)はターンオフ状態を維持し、第３及び第４のトランジスタ(Ｍ２７、Ｍ２８)はターンオンされる。
第３及び第４のトランジスタ(Ｍ２７、Ｍ２８)のターンオンにより、第１のインバータ１１１の出力端がビットライン(ＢＬ)と連結しており、第２のインバータ１１２の出力端がビットバーライン(ＢＬＢ)と連結しており、メモリセル１１に書き込まれたデータを感知する動作、すなわち、ビットライン(ＢＬ)及びビットバーライン(ＢＬＢ)の電圧差の感知動作を行う。
なお、本発明の詳細な説明では具体的な実施例について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施例に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
１００…半導体集積回路
１１０…センスアンプ
１１１、１１２…インバータ
１１３…制御部

Claims (22)

  1. 何れか一つの入力端がビットラインと連結しており、もう一つの入力端がビットバーラインと連結しているインバータ対；及び、
    第１の制御信号に応じて、前記ビットライン及び前記ビットバーラインを前記インバータ対のオフセットに相応するレベルにプリチャージさせ、第２の制御信号に応じて、前記インバータ対の出力端を前記ビットライン対に連結していることで、前記インバータ対による前記ビットライン及び前記ビットバーラインの電圧差の感知を行う制御部を備えることを特徴とする、センスアンプ。
  2. 前記インバータ対を駆動するための電源電圧を用いて、前記ビットライン及び前記ビットバーラインのプリチャージが行われることを特徴とする、請求項１に記載のセンスアンプ。
  3. 前記第１の制御信号は、ワードライン駆動信号の活性化の前に発生するパルス信号を含むことを特徴とする、請求項１に記載のセンスアンプ。
  4. 前記第１の制御信号は、ビットラインイコールライズ信号を含むことを特徴とする、請求項１に記載のセンスアンプ。
  5. 前記第２の制御信号は、ワードライン駆動信号を含むことを特徴とする、請求項１に記載のセンスアンプ。
  6. 前記第２の制御信号は、ワードライン駆動信号を所定の時間だけ遅延させる信号を含むことを特徴とする、請求項１に記載のセンスアンプ。
  7. ビットライン及びビットバーライン間に連結しており、交差結合ラッチをなす第１のインバータ及び第２のインバータ；
    第１の制御信号に応じて、前記第１のインバータの入力端及び出力端を連結している第１のトランジスタ；
    前記第１の制御信号に応じて、前記第２のインバータの入力端及び出力端を連結している第２のトランジスタ；
    第２の制御信号に応じて、前記第１のインバータの出力端及び前記ビットラインを連結している第３のトランジスタ；及び、
    前記第２の制御信号に応じて、前記第２のインバータの出力端及び前記ビットバーラインを連結している第４のトランジスタを備えることを特徴とする、センスアンプ。
  8. 前記第１の制御信号は、ビットラインイコールライズ信号を含むことを特徴とする、請求項７に記載のセンスアンプ。
  9. 前記第２の制御信号は、ワードライン駆動信号を含むことを特徴とする、請求項７に記載のセンスアンプ。
  10. 前記第１〜第４のトランジスタが制御部を構成することを特徴とする、請求項７に記載のセンスアンプ。
  11. 前記第１のインバータは、
    電源端にソースが連結しており、ゲートが前記第１のトランジスタと連結している第５のトランジスタ；及び、
    ドレーンが接地端と連結しており、ゲートが前記第３のトランジスタと連結しており、ソースが前記第５のトランジスタのドレーンに連結している第６のトランジスタを含むことを特徴とする、請求項７に記載のセンスアンプ。
  12. 前記第２のインバータは、
    電源端にソースが連結しており、ゲートが前記第２のトランジスタと連結している第７のトランジスタ；及び、
    ドレーンが接地端と連結しており、ゲートが前記第４のトランジスタと連結しており、ソースが前記第７のトランジスタのドレーンに連結している第８のトランジスタを含むことを特徴とする、請求項７に記載のセンスアンプ。
  13. 前記第１の制御信号は、ワードラインを活性化するための信号の活性化時点から所定の時間の前に発生するパルス信号であることを特徴とする、請求項７に記載のセンスアンプ。
  14. 前記第２の制御信号は、前記ワードライン駆動信号を所定の時間だけ遅延させる信号であることを特徴とする、請求項７に記載のセンスアンプ。
  15. 前記第１の制御信号のハイレベル区間の間、前記第１及び第２のトランジスタはターンオンされ、前記第３及び第４のトランジスタはターンオフされることを特徴とする、請求項７に記載のセンスアンプ。
  16. 前記第１のインバータの出力端及びビットラインが電気的に分離されている反面、 前記第１のインバータの出力端及び入力端が短絡され、前記第１のインバータの入力端はビットバーラインと連結しており、第１のインバータのオフセットが反映された電圧レベルがビットバーラインの有効キャパシタに格納されることで、ビットバーラインのプリチャージが行われることを特徴とする、請求項７に記載のセンスアンプ。
  17. 前記第２のインバータの出力端及びビットバーラインが電気的に分離されている反面、 前記第２のインバータの出力端及び入力端が短絡され、前記第２のインバータの入力端はビットラインと連結しており、第２のインバータのオフセットが反映された電圧レベルがビットラインの有効キャパシタに格納されることで、ビットラインのプリチャージが行われることを特徴とする、請求項７に記載のセンスアンプ。
  18. メモリセル；
    前記メモリセルとデータ入出力が可能であるように連結しているビットライン及びビットバーラインからなるビットライン対；及び、
    前記ビットライン対間に連結しているインバータ対を備え、第１の制御信号に応じて、前記インバータ対のオフセット電圧に相応するレベルに前記ビットライン及び前記ビットバーラインをプリチャージさせ、第２の制御信号に応じて、前記インバータ対の出力端を前記ビットライン対に連結していることで、前記インバータ対による前記ビットライン及び前記ビットバーラインの電圧差の感知を行うセンスアンプを備えることを特徴とする、半導体集積回路。
  19. 前記インバータ対を駆動するための電源電圧を用いて、前記ビットライン及び前記ビットバーラインのプリチャージが行われることを特徴とする、請求項１８に記載の半導体集積回路。
  20. 前記第１の制御信号は、ビットラインイコールライズ信号を含むことを特徴とする、請求項１８に記載の半導体集積回路。
  21. 前記第２の制御信号は、ワードライン駆動信号を含むことを特徴とする、請求項１８に記載の半導体集積回路。
  22. 前記インバータ対は、電源端及び接地端間に連結していることを特徴とする、請求項１８に記載の半導体集積回路。
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