KR20100052885A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR20100052885A
KR20100052885A KR1020080111766A KR20080111766A KR20100052885A KR 20100052885 A KR20100052885 A KR 20100052885A KR 1020080111766 A KR1020080111766 A KR 1020080111766A KR 20080111766 A KR20080111766 A KR 20080111766A KR 20100052885 A KR20100052885 A KR 20100052885A
Authority
KR
South Korea
Prior art keywords
bit line
word line
driving voltage
memory device
amplification
Prior art date
Application number
KR1020080111766A
Other languages
English (en)
Inventor
강용구
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080111766A priority Critical patent/KR20100052885A/ko
Publication of KR20100052885A publication Critical patent/KR20100052885A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 메모리 장치의 비트라인 감지증폭부(Bit Line Sense Amplifier, BLSA)를 제어하는 기술에 관한 것으로, 워드라인 구동전압의 변동에 따라 비트라인 감지증폭부의 동작시점을 제어하여 동작의 안정성을 개선한 반도체 메모리 장치를 제공하는 것을 그 목적으로 한다. 종래에는 워드라인 구동전압의 변동에 상관없이 예정된 시점에 비트라인 감지증폭부를 활성화하여 비트라인의 데이터를 감지하고 증폭하였다. 하지만 본 발명에서는 워드라인 구동전압의 변동에 따라 비트라인 감지증폭부의 동작시점을 조절하였다. 즉 워드라인 구동전압이 낮아지는 경우에는 메모리 셀과 비트라인 사이의 전하분배(Charge Share) 시간이 더 길어지므로, 비트라인쌍(Bit Line Pair) 사이의 'ΔV'를 충분히 확보하기까지 추가시간이 요구된다. 따라서 본 발명에서는 충분한 'ΔV'를 확보한 이후에 비트라인 감지증폭부를 동작시켜 정확한 데이터가 감지되도록 하였다.
워드라인 구동전압, 비트라인 감지증폭부, 반도체 메모리 장치, 지연시간, Delta V

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계기술에 관한 것으로서, 반도체 메모리 장치의 비트라인 감지증폭부(Bit Line Sense Amplifier, BLSA)를 제어하는 기술에 관한 것이다.
도 1은 일반적인 반도체 메모리 장치의 제어블록에 대한 구성도이다. 도 1을 참조하여 반도체 메모리 장치의 주요동작을 설명하면 다음과 같다.
어드레스 입력버퍼(10), 커맨드 입력버퍼(11), 클럭 입력버퍼(12)와 같은 입력버퍼는 외부에서 인가되는 신호를 감지하여 내부에서 사용하는 신호레벨로 변환시키는 역할을 한다. 따라서 반도체 메모리 장치의 내부회로는 해당 입력버퍼에서 버퍼링하여 출력된 신호를 이용하여 동작하게 된다.
커맨드 디코더(14)는 입력된 다수의 외부 제어신호(/WE, /CAS, /RAS, /CS)의 논리조합에 따라 해당하는 내부회로에 내부제어신호를 제공하게 된다. 또한, 어드레스 디코더(13)는 입력된 어드레스(A0~AI)를 디코딩하고 커맨드 디코더(14)의 제어에 따라 해당 내부회로에 디코딩된 신호를 제공하게 된다. 또한, 내부 제어회로 및 내부 디코더(15)는 커맨드 디코더(14)의 제어에 따라 해당하는 로우/컬럼 구동부(16)를 활성화시켜 메모리 어레이(17)를 동작시키게 된다.
도 2는 일반적인 반도체 메모리 장치의 로우패스 제어회로에 대한 구성도이다.
도 2를 참조하여 반도체 메모리 장치의 로우패스 제어회로의 주요동작을 설명하면 다음과 같다.
로우패스 제어부(Row Path Controller, 19)는 액티브 신호(ACTV)에 응답하여 로우 어드레스 디코더(18)와 비트라인 감지증폭 제어부(21)로 해당하는 제어신호를 출력한다. 액티브 신호(ACTV)는 커맨드 디코더로부터 제공되는 신호이다. 또한, 로우 어드레스 디코더(18)는 로우패스 제어부(19)의 제어에 따라 입력된 로우 어드레스(ROW ADDRESS)를 디코딩 하여 워드라인 인에이블 신호(WL_EN)를 출력한다. 또한, 워드라인 구동부(20)는 워드라인 인에이블 신호(WL_EN)에 응답하여 워드라인 구동전압(VPP)으로 워드라인(WordLine, WL)을 구동한다. 워드라인 구동전압은 보통 펌핑전압(VPP)이라고 기술하는데, 일반적으로 전원전압(VDD)을 내부에서 승압하여 생성한다. 전원전압(VDD)보다 워드라인 구동전압(VPP)이 높은 전위레벨인 이유는 셀 트랜지스터의 임계전압(Threshold Voltage)을 보상하여 전위전달을 원활하게 하고 전류구동능력을 강화시키기 위해서이다. 또한, 비트라인 감지증폭 제어부(21)는 로우패스 제어부(19)에서 출력되는 내부 액티브 신호(ACT_IN)에 응답하여 비트라인 증폭 인에이블 신호(SAEN)를 출력한다.
도 3은 종래기술의 반도체 메모리 장치의 비트라인 감지증폭 제어회로에 대 한 구성도이다.
도 3를 참조하여, 반도체 메모리 장치의 비트라인 감지증폭 제어회로의 주요동작을 설명하면 다음과 같다.
우선, 비트라인 감지증폭 제어부(21)는 내부 액티브 신호(ACT_IN)를 지연모델의 예정된 지연시간동안 지연시키기 위한 지연부(310), 지연부(310)의 출력신호에 응답하여 비트라인 증폭 인에이블 신호(SAEN)를 출력하기 위한 신호 생성부(320)로 구성된다. 지연모델은 워드라인(WL)이 활성화 되었을때, 메모리 셀과 비트라인 사이에 전하분배(Charge Share)가 충분히 이루어져서, 비트라인의 데이터를 감지하기 위한 'ΔV'가 확보되기까지의 시간을 모델링한 것이다.
또한, 비트라인 감지증폭 구동부(22)는 비트라인 증폭 인에이블 신호(SAEN)에 응답하여 비트라인 감지증폭부(23)에 풀업전원(RTO)과 풀다운전원(SB)을 제공하고, 비트라인 감지증폭부(23)는 비트라인의 데이터를 감지하고 증폭하게 된다.
도 4는 일반적인 반도체 메모리 장치의 비트라인 감지증폭부와 내부회로를 나타낸 도면이다.
도 4를 참조하여, 반도체 메모리 장치의 비트라인 감지증폭부와 내부회로의 주요동작을 설명하면 다음과 같다.
반도체 메모리 장치는 프리차지 동작모드에서 비트라인 이퀄라이저 신호(BLEQ)가 활성화 되어 비트라인 이퀄라이저(25)가 비트라인쌍(BL·BLB)을 이퀄라이징하여 비트라인쌍(BL·BLB)이 동일한 전위레벨을 유지하도록 한다.
한편, 반도체 메모리 장치가 외부의 액티브 커맨드를 인가받아 액티브 동작 모드로 진입하면 비트라인 이퀄라이저 신호(BLEQ)는 비활성화 되며, 워드라인(WL)이 워드라인 구동전압(VPP)으로 활성화 되어 메모리 셀(24)의 셀 트랜지스터(MN0)를 턴온(TURN ON) 시키게 된다. 셀 트랜지스터(MN0)가 턴온(TURN ON) 되면서 셀 캐패시터(CAP)와 정비트라인(BL)은 회로적으로 서로 단락되어 정비트라인(BL)과 셀 캐패시터(CAP) 사이에는 전하분배(Charge Share)가 이루어지면서 정비트라인(BL)의 전위레벨이 변화하고, 비트라인 감지증폭부(23)는 정비트라인(BL)과 부비트라인(BLB)의 전압차이(ΔV)를 이용하여 데이터를 감지하고 증폭하게 된다. 따라서 비트라인 감지증폭부(23)를 제어하는 비트라인 증폭 인에이블 신호(SAEN)는 비트라인쌍(BL·BLB) 사이에 'ΔV'가 충분히 확보되고 난 이후에 활성화 되어야 한다.
도 5는 비트라인 감지증폭부의 동작을 나타낸 타이밍 다이어그램이다.
도 5의 타이밍 다이어그램을 참조하여, 비트라인 감지증폭부의 동작을 설명하면 다음과 같다.
우선, 반도체 메모리 장치에 액티브 커맨드(ACT)가 인가되면, 내부제어를 통해서 워드라인(WL)이 워드라인 구동전압(VPP)으로 상승하게 된다. 워드라인(WL)이 활성화 되면서 셀 트랜지스터(MN0)가 턴온(TURN ON) 되어 정비트라인(BL)과 셀 캐패시터(CAP)는 회로적으로 서로 단락되면서 전하분배(Charge Share)가 이루어진다. 전하분배(Charge Share)가 이루어지면서 정비트라인(BL)의 전위레벨이 변하게 되고, 전하분배(Charge Share)로 인해서 정비트라인(BL)과 부비트라인(BLB) 사이의 전압차이(ΔV)가 데이터를 감지할 수 있을 정도로 커졌을 때, 비트라인 감지증폭부는 정비트라인(BL)과 부비트라인(BLB)의 전압차이(ΔV)를 이용하여 데이터를 감지 하고 증폭하게 된다.
다음으로, 리드 커맨드(Read Command, RD)가 인가되면, 내부제어를 통해서 스위치 인에이블 신호(SW_EN)가 활성화 되어 증폭된 데이터를 전송라인을 통해서 외부로 출력하게 된다.
다음으로, 프리차지 커맨드(Precharge Command, PRE)가 인가되면, 워드라인(WL)이 비활성화 되어 정비트라인(BL)과 셀 캐패시터를 회로적으로 개방(OPEN)시키고, 비트라인 이퀄라이저 신호(BLEQ)가 활성화 되어 비트라인쌍(BL·BLB)은 이퀄라이징 된다.
상술한 종래의 반도체 메모리 장치는 비트라인 감지증폭부를 제어하기 위한 비트라인 증폭 인에이블 신호(SAEN)의 활성화 시점이 고정되어 있기 때문에, 워드라인 구동전압(VPP)의 변동이 있는 경우에는 비트라인 감지증폭부에서 정확한 데이터를 감지하지 못하는 경우가 발생할 수 있다. 즉, 워드라인 구동전압(VPP)의 전위레벨이 낮아지는 경우에는 워드라인 구동전압(VPP)의 제어를 받는 셀 트랜지스터의 전류구동능력이 약화되어 비트라인과 셀 캐패시터간의 전하분배(Charge Share) 시간이 길어지게 된다. 이때, 충분한 'ΔV'가 확보되지도 않았는데 비트라인 증폭 인에이블 신호(SAEN)가 활성화되어 비트라인 감지증폭부가 증폭동작을 하는 경우에는 정확한 데이터를 감지 못하게 되는 문제점이 발생한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, 워드라인 구동전압의 변동에 따라 비트라인 감지증폭부의 동작시점을 제어하여 동작의 안정성을 개선한 반도체 메모리 장치를 제공하는 것을 그 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 워드라인 구동전압으로 구동되는 워드라인의 활성화 시점 이후에 활성화 되며, 상기 워드라인 구동전압의 전위레벨에 대응하여 활성화 시점이 조절되는 비트라인 증폭 인에이블 신호를 출력하기 위한 비트라인 감지증폭 제어부와, 상기 워드라인의 활성화시에 비트라인으로 전달된 메모리 셀의 데이터를 상기 비트라인 증폭 인에이블 신호의 활성화 구간 동안 감지하여 증폭하기 위한 비트라인 감지증폭부를 구비하는 반도체 메모리 장치가 제공된다.
종래에는 워드라인 구동전압의 변동에 상관없이 예정된 시점에 비트라인 감지증폭부를 활성화하여 비트라인의 데이터를 감지하고 증폭하였다. 하지만 본 발명에서는 워드라인 구동전압의 변동에 따라 비트라인 감지증폭부의 동작시점을 조절하였다. 즉 워드라인 구동전압이 낮아지는 경우에는 메모리 셀과 비트라인 사이의 전하분배(Charge Share) 시간이 더 길어지므로, 비트라인쌍(Bit Line Pair) 사이의 'ΔV'를 충분히 확보하기까지 추가시간이 요구된다. 따라서 본 발명에서는 충분한 'ΔV'를 확보한 이후에 비트라인 감지증폭부를 동작시켜 정확한 데이터가 감지되도록 하였다.
본 발명에 따르면 워드라인 구동전압의 변동에도 안정적으로 메모리 셀의 데이터를 감지하고 증폭할 수 있으므로, 반도체 메모리 장치의 동작의 안정성을 확보할 수 있다. 또한 워드라인 구동전압을 변화시켜 비트라인 감지증폭부의 활성화 시점과, 비트라인쌍 사이의 'ΔV' 확보시간을 분석할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
일반적으로 회로의 논리신호는 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedence, HI-Z) 상태 등을 가질 수 있다고 정의하고 기술한다. 또한, 본 실시예에서 사용하는 용어인 PMOS(P-channel Metal Oxide Semiconductor)와 NMOS(N-channel Metal Oxide Semiconductor)는 MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)의 한 종류임을 미리 밝혀둔다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 6을 참조하면, 반도체 메모리 장치는 워드라인 구동전압(VPP)으로 구동되는 워드라인(WORD LINE, WL)의 활성화 시점 이후에 활성화 되며, 워드라인 구동전압(VPP)의 전위레벨에 대응하여 활성화 시점이 조절되는 비트라인 증폭 인에이블 신호(SAEN)를 출력하기 위한 비트라인 감지증폭 제어부(100), 워드라인의 활성화시에 비트라인(Bit Line)으로 전달된 메모리 셀(MEMORY CELL)의 데이터를 비트라인 증폭 인에이블 신호(SAEN)의 활성화 구간 동안 감지하여 증폭하기 위한 비트라인 감지증폭부(300)를 구비한다.
또한, 본 실시예와 같이 비트라인 증폭 인에이블 신호(SAEN)에 응답하여 비트라인 감지증폭부(300)의 풀업 전원라인(RTO)과 풀다운 전원라인(SB)을 구동하기 위한 비트라인 감지증폭 구동부(200)를 더 포함하여 구성될 수도 있다.
상기와 같이 구성되는 반도체 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
비트라인 감지증폭 제어부(100)는, 워드라인 구동전압(VPP)으로 구동되는 워드라인(WORD LINE, WL)의 활성화 시점보다 일정시간 지연되어 활성화 되며 워드라인 구동전압(VPP)의 전위레벨의 변화에 따라 활성화 시점이 조절되는 비트라인 증폭 인에이블 신호(SAEN)를 출력한다. 비트라인 감지증폭 제어부(100)는 내부 액티브 신호(ACT_IN)를 지연모델의 예정된 지연값 만큼 지연시키기 위한 제1 지연부(110), 내부 액티브 신호(ACT_IN)를 지연값 만큼 지연시키되, 워드라인 구동전압(VPP)의 전위레벨에 대응하여 지연값을 변화시키는 제2 지연부(120), 제1 지연 부(110)와 제2 지연부(120)에서 출력되는 신호의 활성화 시점을 비교하기 비교부(130), 비교부(130)의 출력신호에 응답하여 비트라인 증폭 인에이블 신호(SAEN)를 생성하기 위한 신호 생성부(140)로 구성된다.
여기에서 지연모델은 워드라인(WL)이 활성화 되었을때, 메모리 셀과 비트라인 사이에 전하분배(Charge Share)가 충분히 이루어져서, 비트라인의 데이터를 감지하기 위한 'ΔV'가 확보되기까지의 시간을 모델링한 것이다. 또한, 비교부(130)는 논리곱 수단(AND GATE)을 이용하였다. 또한, 제1 지연부(110)와 신호 생성부(140)를 구동하는 전원은 실시예처럼 각각 내부전원전압(VINT)과 전원전압(VDD)을 사용할 수 있으며, 필요에 따라 다른 내부전원이나 복수의 전원을 이용할 수도 있을 것이다. 참고적으로 워드라인 구동전압(VPP)은 외부에서 인가되는 전원이거나, 외부에서 인가된 전원전압(VDD)을 승압시켜서 생성한 전원이며 반도체 메모리 장치의 규격에 따라 워드라인 구동전압(VPP)의 제공방법은 달라질 수 있다.
또한, 비트라인 감지증폭 구동부(200)는 비트라인 증폭 인에이블 신호(SAEN)가 활성화 되면 비트라인 감지증폭부(300)의 풀업 전원라인(RTO)과 풀다운 전원라인(SB)을 통해서 비트라인 감지증폭부(300)에 풀업 전원과 풀다운 전원을 제공한다.
또한, 비트라인 감지증폭부(300)는 워드라인의 활성화시에 비트라인(Bit Line)으로 전달된 메모리 셀의 데이터를 비트라인 증폭 인에이블 신호(SAEN)의 활성화 구간 동안 감지하여 증폭한다. 참고적으로 비트라인 감지증폭부(300)는 차동 입출력단이 정비트라인(BL)과 부비트라인(BLB)에 접속되는 차동증폭회로로 구성된 다. 또한, 일반적으로 메모리 셀은 게이트(GATE)는 워드라인(Word Line, WL)에 접속되고 소오스(SOURCE)는 비트라인(Bit Line, BL)에 접속되며 드레인(DRAIN)은 스토리지 노드(STORAGE NODE)에 접속되는 셀 트랜지스터(CELL TRANSISTER)와, 스토리지 노드(STORAGE NODE)와 셀 플레이트(CELL PLATE) 전압단에 사이에 접속되어 데이터를 저장하기 위한 셀 캐패시터(CELL CAPACITOR)로 구성된다.
도 7은 본 발명의 실시예에 따른 비트라인 감지증폭 제어부의 동작을 나타낸 도면이다.
도 7을 참조하여, 상술한 비트라인 감지증폭 제어부(100)의 동작을 설명하면 다음과 같다.
우선 , 워드라인 구동전압(VPP)의 전위레벨이 정상적인 경우(1)에는 제1 지연부(110)의 출력신호(A)와 제2 지연부(120)의 출력신호(B)는 동일한 시점에 활성화 된다. 따라서 비교부(130)는 두 출력신호(A,B)가 활성화 되는 시점에 비트라인 증폭 인에이블 신호(SAEN)를 활성화 하여 출력한다.
다음으로, 워드라인 구동전압(VPP)이 정상보다 낮은 전위레벨일 경우(2,3,4)에는 제1 지연부(110)의 출력신호(A)는 예정된 시점에 활성화 되지만, 제2 지연부(120)의 출력신호(B)는 워드라인 구동전압(VPP)의 전위레벨이 낮아질수록 활성화 시점이 지연된다. 따라서 비교부(130)는 두 출력신호(A,B)를 비교하여 더 느린 활성화 시점을 갖는 제2 지연부(120)의 출력신호(B)의 활성화 시점에 비트라인 증폭 인에이블 신호(SAEN)를 활성화하여 출력하게 된다.
도 8은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 나타낸 타이 밍 다이어그램이다.
도 8의 타이밍 다이어그램을 참조하여, 실시예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
첫째, 워드라인 구동전압(VPP)이 정상적인 전위레벨일 경우의 타이밍 다이어그램(NOMAL VPP)을 참조하여 설명한다. 워드라인(WL)이 정상적인 전위레벨의 워드라인 구동전압(VPP)으로 활성화 되면 메모리 셀과 정비트라인(BL)간의 전하분배(Charge Share)가 일어나게 되어 정비트라인(BL)의 전위레벨이 변하게 된다. 워드라인 구동전압(VPP)이 정상적인 전위레벨이므로 정비트라인(BL)과 부비트라인(BLB) 사이에 충분한 'ΔV'가 확보되는 시간은 변화가 없다. 따라서 워드라인이 활성화 되고 난 이후, 예정된 시점에 워드라인 인에이블 신호(WL_EN)가 활성화 되어 비트라인 감지증폭부에서 비트라인(BL)의 데이터를 감지하여 증폭하게 된다. 비트라인 감지증폭부는 차동입출력단이 비트라인쌍(BL·BLB)에 접속되는 차동증폭회로로 구성되므로 정비트라인(BL)과 부비트라인(BLB)으로 증폭된 데이터가 상보적으로 출력된다.
둘째, 워드라인 구동전압(VPP)이 정상적인 전위레벨에 비해 낮을 경우의 타이밍 다이어그램(LOW VPP)을 참조하여 설명한다. 워드라인(WL)이 정상적인 전위레벨에 비해 낮은 워드라인 구동전압(VPP-α)으로 활성화 되면 메모리 셀과 정비트라인(BL)간의 전하분배(Charge Share)가 일어나게 되지만, 셀 트랜지스터의 전류구동능력이 떨어지므로 전하분배(Charge Share) 시간이 길어진다. 따라서 정비트라인(BL)과 부비트라인(BLB) 사이에 충분한 'ΔV'가 확보되는 시간도 더 길어지게 된 다. 이때 비트라인 증폭 인에이블 신호(SAEN)는 워드라인 구동전압(VPP)이 낮아지는 만큼 더 늦게 활성화 되므로 항상 비트라인(BL)과 부비트라인(BLB) 사이에 충분한 'ΔV'가 확보되었을 때 비트라인 감지증폭부를 동작시키게 된다. 따라서 본 발명을 적용한 반도체 메모리 장치는 워드라인 구동전압(VPP)의 변동이 일어날 경우에도 메모리 셀의 데이터를 정확하게 감지하여 외부로 출력할 수 있다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술적 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 로직 게이트(LOGIC GATE)의 구성은 변경될 수 있다. 즉 부정논리곱 수단, 부정논리합 수단 등은 난드 게이트(NAND GATE), 노어 게이트(NOR GATE), 인버터(INVERTER) 등의 다양한 조합을 통해서 구성될 수 있을 것이다. 또한, 본 발명의 실시예에서는 워드라인 구동전압(VPP)의 전위레벨이 낮아지 는 경우를 가정하고 예시하였으나, 워드라인 구동전압(VPP)이 높아지는 경우에는 비트라인 증폭 인에이블 신호(SAEN)가 더 빠른 시점에 활성화 되어 비트라인의 데이터를 더 빨리 감지하도록 구성할 수 있을 것이다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
도 1은 일반적인 반도체 메모리 장치의 제어블록에 대한 구성도이다.
도 2는 일반적인 반도체 메모리 장치의 로우패스 제어회로에 대한 구성도이다.
도 3은 종래기술의 반도체 메모리 장치의 비트라인 감지증폭 제어회로에 대한 구성도이다.
도 4는 일반적인 반도체 메모리 장치의 비트라인 감지증폭부와 내부회로를 나타낸 도면이다.
도 5는 비트라인 감지증폭부의 동작을 나타낸 타이밍 다이어그램이다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 7은 본 발명의 실시예에 따른 비트라인 감지증폭 제어부의 동작을 나타낸 도면이다.
도 8은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 나타낸 타이밍 다이어그램이다.
*도면의 주요 부분에 대한 부호의 설명
100 : 비트라인 감지증폭 제어부
130 : 비교부
도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.

Claims (7)

  1. 워드라인 구동전압으로 구동되는 워드라인의 활성화 시점 이후에 활성화 되며, 상기 워드라인 구동전압의 전위레벨에 대응하여 활성화 시점이 조절되는 비트라인 증폭 인에이블 신호를 출력하기 위한 비트라인 감지증폭 제어부와,
    상기 워드라인의 활성화시에 비트라인으로 전달된 메모리 셀의 데이터를 상기 비트라인 증폭 인에이블 신호의 활성화 구간 동안 감지하여 증폭하기 위한 비트라인 감지증폭부
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 비트라인 증폭 인에이블 신호에 응답하여 상기 비트라인 감지증폭부의 풀업 전원라인과 풀다운 전원라인을 구동하기 위한 비트라인 감지증폭 구동부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 워드라인 구동전압은 외부에서 인가되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 워드라인 구동전압은 외부에서 인가된 전원전압을 승압시켜 생성된 것임을 특징으로 하는 반도체 메모리 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 메모리 셀은,
    게이트는 상기 워드라인에 접속되고 소오스는 상기 비트라인에 접속되며 드레인은 스토리지 노드에 접속되는 셀 트랜지스터와,
    상기 스토리지 노드와 셀 플레이트 전압단에 사이에 접속되어 상기 데이터를 저장하기 위한 셀 캐패시터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 비트라인 감지증폭 제어부는,
    내부 액티브 신호를 예정된 지연값 만큼 지연시키기 위한 제1 지연부;
    상기 내부 액티브 신호를 예정된 지연값 만큼 지연시키되, 상기 워드라인 구동전압의 전위레벨에 대응하여 상기 지연값을 변화시키는 제2 지연부;
    상기 제1 지연부와 상기 제2 지연부에서 출력되는 신호의 활성화 시점을 비 교하기 비교부; 및
    상기 비교부의 출력신호에 응답하여 상기 비트라인 증폭 인에이블 신호를 생성하기 위한 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 비트라인 감지증폭부는 차동 입출력단이 정비트라인과 부비트라인에 접속되는 차동증폭회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
KR1020080111766A 2008-11-11 2008-11-11 반도체 메모리 장치 KR20100052885A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080111766A KR20100052885A (ko) 2008-11-11 2008-11-11 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080111766A KR20100052885A (ko) 2008-11-11 2008-11-11 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR20100052885A true KR20100052885A (ko) 2010-05-20

Family

ID=42278073

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080111766A KR20100052885A (ko) 2008-11-11 2008-11-11 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR20100052885A (ko)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140080380A (ko) * 2012-12-20 2014-06-30 에스케이하이닉스 주식회사 데이터입출력회로 및 이를 포함하는 반도체메모리장치
US8771854B2 (en) 2011-01-14 2014-07-08 Samsung Sdi Co., Ltd. Secondary battery
US8877361B2 (en) 2009-09-01 2014-11-04 Samsung Sdi Co., Ltd. Rechargeable battery
US9012050B2 (en) 2011-07-26 2015-04-21 Samsung Sdi Co., Ltd. Rechargeable battery
US9054371B2 (en) 2011-11-17 2015-06-09 Samsung Sdi Co., Ltd. Rechargeable battery
US9246140B2 (en) 2009-07-09 2016-01-26 Samsung Sdi Co., Ltd. Rechargeable battery with a cap assembly having a first tab located outside of the case
US9478774B2 (en) 2010-12-02 2016-10-25 Samsung Sdi Co., Ltd. Rechargeable battery
US9634299B2 (en) 2011-09-06 2017-04-25 Samsung Sdi Co., Ltd. Rechargeable battery
US11594196B2 (en) 2017-02-15 2023-02-28 Samsung Display Co., Ltd. Display device improving response speed of a gate clock signal or eliminating delay in the gate clock signal

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9246140B2 (en) 2009-07-09 2016-01-26 Samsung Sdi Co., Ltd. Rechargeable battery with a cap assembly having a first tab located outside of the case
US8877361B2 (en) 2009-09-01 2014-11-04 Samsung Sdi Co., Ltd. Rechargeable battery
US9478774B2 (en) 2010-12-02 2016-10-25 Samsung Sdi Co., Ltd. Rechargeable battery
US8771854B2 (en) 2011-01-14 2014-07-08 Samsung Sdi Co., Ltd. Secondary battery
US9012050B2 (en) 2011-07-26 2015-04-21 Samsung Sdi Co., Ltd. Rechargeable battery
US9634299B2 (en) 2011-09-06 2017-04-25 Samsung Sdi Co., Ltd. Rechargeable battery
US9054371B2 (en) 2011-11-17 2015-06-09 Samsung Sdi Co., Ltd. Rechargeable battery
KR20140080380A (ko) * 2012-12-20 2014-06-30 에스케이하이닉스 주식회사 데이터입출력회로 및 이를 포함하는 반도체메모리장치
US11594196B2 (en) 2017-02-15 2023-02-28 Samsung Display Co., Ltd. Display device improving response speed of a gate clock signal or eliminating delay in the gate clock signal

Similar Documents

Publication Publication Date Title
US7986578B2 (en) Low voltage sense amplifier and sensing method
US7158430B2 (en) Bit line sense amplifier control circuit
US8559254B2 (en) Precharging circuit and semiconductor memory device including the same
US5859799A (en) Semiconductor memory device including internal power supply circuit generating a plurality of internal power supply voltages at different levels
US7196965B2 (en) Over driving control signal generator in semiconductor memory device
KR20100052885A (ko) 반도체 메모리 장치
KR100295041B1 (ko) 프리차지제어회로를구비하는반도체장치및프리차지방법
US8779800B2 (en) Control signal generation circuit and sense amplifier circuit using the same
JP2011076696A (ja) 半導体メモリ装置及びビットライン感知増幅回路の駆動方法
KR102259905B1 (ko) 반도체 메모리 장치
US6906976B2 (en) Auto refresh control circuit of semiconductor memory device
US10529389B2 (en) Apparatuses and methods for calibrating sense amplifiers in a semiconductor memory
JP4629249B2 (ja) 半導体記憶装置及びその情報読み出し方法
KR100699875B1 (ko) 센스앰프 구조를 개선한 반도체 메모리 장치
CN110047524B (zh) 半导体存储器件
US6188601B1 (en) Ferroelectric memory device having single bit line coupled to at least one memory cell
JP4383927B2 (ja) タイミングレファレンスセンシング機能を有するレジスタアレイ、該アレイを用いる不揮発性強誘電体メモリ装置及びタイミングレファレンスを利用したデータセンシング方法
KR20050059790A (ko) 감지증폭기의 오버 드라이빙 제어회로
KR20030047023A (ko) 반도체 장치
KR20020002689A (ko) 내부 전원전압 제어 회로

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination