CN110047524B - 半导体存储器件 - Google Patents

Abstract

一种半导体存储器件，包括：感测放大器控制电路，其被配置为响应于激活信号、预充电信号和写入脉冲来产生第一感测放大器驱动电压施加信号、第二感测放大器驱动电压施加信号和第三感测放大器驱动电压施加信号；以及感测放大器驱动电压提供电路，其被配置为在第一感测放大器驱动电压施加信号至第三感测放大器驱动电压施加信号的使能时段期间通过第一驱动电压施加线和第二驱动电压施加线将驱动电压提供给感测放大器。

Description

半导体存储器件

相关申请的交叉引用

本申请要求于2017年11月30日向韩国知识产权局提交的申请号为10-2017-0162997的韩国专利申请的优先权，其内容通过引用整体并入本文。

技术领域

各种实施例总体而言涉及一种半导体集成电路。具体地，这些实施例涉及一种半导体存储器件。

背景技术

半导体存储器件接收并储存数据以及输出所储存的数据。

由于半导体存储器件旨在实现低功耗和高速操作，因此已经做出了努力以在接收并储存数据时降低功耗并提高储存数据的速度。

发明内容

各种实施例针对一种用于在提高数据储存速度的同时减少数据储存中消耗的功率的半导体存储器件。

在一个实施例中，一种半导体存储器件可以包括：感测放大器控制电路，其被配置为响应于激活信号、预充电信号和写入脉冲来产生第一感测放大器驱动电压施加信号、第二感测放大器驱动电压施加信号和第三感测放大器驱动电压施加信号；以及感测放大器驱动电压提供电路，其被配置为在所述第一感测放大器驱动电压施加信号至所述第三感测放大器驱动电压施加信号的使能时段期间将驱动电压提供给感测放大器。

在一个实施例中，一种半导体存储器件可以包括：感测放大器控制电路，其被配置为响应于激活信号来使能感测放大器驱动电压施加信号，而响应于预充电信号和写入脉冲来禁止所述感测放大器驱动电压施加信号；以及感测放大器驱动电压提供电路，其被配置为在所述感测放大器驱动电压施加信号的使能时段期间将电压提供给感测放大器。

在一个实施例中，一种半导体存储器件，包括：感测放大器；以及驱动电压发生电路，其被配置为产生用于驱动所述感测放大器的驱动电压，所述驱动电压响应于一系列写入命令之中的最后写命令来禁止所述感测放大器。

根据实施例，半导体存储器件提供的优点在于提高数据储存速度并且减少数据储存中消耗的功率。

附图说明

图1是示出根据一个实施例的半导体存储器件的示图。

图2是示出根据一个实施例的感测放大器控制电路的示图。

图3是示出根据一个实施例的感测放大器驱动电压提供电路的示图。

图4是描述根据一个实施例的半导体存储器件的操作的定时图。

具体实施方式

下面参考附图更详细地描述本发明的各种实施例。然而，我们注意到，本发明可以以不同的形式和变型来实施，并且不应该被解释为限于本文中所阐述的实施例。相反，提供所描述的实施例是为了使本公开充分和完整，并且将本发明完全传达给本发明所属领域的技术人员。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记表示相同的部件。

应当理解，尽管术语“第一”、“第二”、“第三”等可以在本文中用于描述各种元件，但是这些元件不受这些术语的限制。这些术语用于区分一个元件与另一个元件。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件也可以被称为第二元件或第三元件。

附图不一定按比例绘制，并且在一些情况下，可能夸大了比例以便清楚地示出实施例的特征。

将进一步理解的是，当一个元件被称为“连接到”或“耦接到”另一元件时，它可以直接在另一元件上，连接到或耦接到另一元件，或者可以存在一个或更多个中间元件。另外，还应理解，当一个元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。

本文中所使用的术语仅用于描述特定实施例的目的，并非意在限制本发明。

如本文所用，除非上下文另外明确说出，否则单数形式可以包括复数形式，反之亦然。

将进一步理解的是，当在本说明书中使用时，术语“包括”、“包括有”、“包含”和“包含有”指定所述元件的存在并且不排除存在或添加一个或更多个其他元件。如本文所使用的，术语“和/或”包括一个或更多个相关所列项目的任何组合和所有组合。

应注意的是，对“一个实施例”的引用不一定仅意味着一个实施例，并且对“一个实施例”的不同引用不一定是指同一实施例。

在下文中，下面将参考附图通过实施例的各种示例来描述半导体存储器件。

如图1所示，根据一个实施例的半导体存储器件可以包括命令确定电路100、写入脉冲发生电路200、感测放大器控制电路300、感测放大器驱动电压提供电路400和感测放大器500。

命令确定电路100可以响应于命令CMD来产生激活信号ACT、预充电信号PCG和写入信号WR。命令确定电路100可以响应于从外部接收到的命令CMD来产生用于控制半导体存储器件的操作的多个信号。作为示例而非限制，除了激活信号ACT、预充电信号PCG和写入信号WR之外，命令确定电路100还可以产生读取信号和刷新信号(图1中未示出)。在本实施例中，作为示例示出了命令确定电路100响应于命令CMD来产生激活信号ACT、预充电信号PCG和写入信号WR。

命令确定电路100可以包括解码器，该解码器对命令CMD进行解码并且基于命令CMD来产生激活信号ACT、预充电信号PCG和写入信号WR。

写入脉冲发生电路200可以响应于写入信号WR来产生写入脉冲WR_p。例如，写入脉冲发生电路200可以在产生写入信号WR之后经过预定时间时产生写入脉冲WR_p。根据预定的写入延时(write latency)来确定预定时间。

感测放大器控制电路300可以响应于激活信号ACT、预充电信号PCG和写入脉冲WR_p来产生第一感测放大器驱动电压施加信号至第三感测放大器驱动电压施加信号SAP1、SAP2和SAN。例如，感测放大器控制电路300可以响应于激活信号ACT来使能第一感测放大器驱动电压施加信号SAP1和第三感测放大器驱动电压施加信号SAN。感测放大器控制电路300可以在第一感测放大器驱动电压施加信号SAP1被禁止时使能第二感测放大器驱动电压施加信号SAP2。感测放大器控制电路300可以响应于预充电信号PCG和写入脉冲WR_p来将第二感测放大器驱动电压施加信号SAP2和第三感测放大器驱动电压施加信号SAN禁止预定时间，并且可以在预定时间之后使能它们。响应于预充电信号PCG，感测放大器控制电路300可以禁止被使能的第二感测放大器驱动电压施加信号SAP2和第三感测放大器驱动电压施加信号SAN。

感测放大器驱动电压提供电路400可以响应于第一感测放大器驱动电压施加信号至第三感测放大器驱动电压施加信号SAP1、SAP2和SAN来选择性地将驱动电压(诸如外部电压VDD、核心电压Vcore和接地电压VSS)施加到第一驱动电压施加线RTO和第二驱动电压施加线SB。例如，感测放大器驱动电压提供电路400可以响应于第一感测放大器驱动电压施加信号SAP1来将外部电压VDD施加到第一驱动电压施加线RTO。感测放大器驱动电压提供电路400可以响应于第二感测放大器驱动电压施加信号SAP2来将核心电压Vcore施加到第一驱动电压施加线RTO。感测放大器驱动电压提供电路400可以响应于第三感测放大器驱动电压施加信号SAN来将接地电压VSS施加到第二驱动电压施加线SB。

当通过第一驱动电压施加线RTO和第二驱动电压施加线SB向感测放大器500施加驱动电压VDD、Vcore和VSS时，感测放大器500被激活。感测放大器500可以感测并放大位线BL和取反位线BLb的电压差。

图2是示出根据一个实施例的感测放大器控制电路300的示图。

参考图2，感测放大器控制电路300可以包括感测放大器驱动信号发生电路310、预充电脉冲发生电路320、最后写入脉冲检测电路330、浮置脉冲发生电路340和浮置控制电路350。

感测放大器驱动信号发生电路310可以响应于激活信号ACT和预充电信号PCG来产生第一感测放大器驱动电压施加信号SAP1、第二预感测放大器驱动电压施加信号SAP2_pre和第三预感测放大器驱动电压施加信号SAN_pre。例如，感测放大器驱动信号发生电路310可以响应于激活信号ACT来将第一感测放大器驱动电压施加信号SAP1使能预选时间。感测放大器驱动信号发生电路310可以响应于激活信号ACT来使能第三预感测放大器驱动电压施加信号SAN_pre。感测放大器驱动信号发生电路310可以在第一感测放大器驱动电压施加信号SAP1被禁止时使能第二预感测放大器驱动电压施加信号SAP2_pre。感测放大器驱动信号发生电路310可以响应于预充电信号PCG来禁止第二预感测放大器驱动电压施加信号SAP2_pre和第三预感测放大器驱动电压施加信号SAN_pre。

预充电脉冲发生电路320可以响应于预充电信号PCG来产生预充电脉冲P_p。预充电脉冲发生电路320可以在接收到预充电信号PCG之后经过预定时间时产生预充电脉冲P_p。

最后写入脉冲检测电路330可以响应于预充电脉冲P_p和写入脉冲WR_p来产生检测脉冲WR_lp。例如，当在预充电脉冲P_p的使能时段期间接收到写入脉冲WR_p时，最后写入脉冲检测电路330可以输出写入脉冲WR_p作为检测脉冲WR_lp。

最后写入脉冲检测电路330可以包括第一与非(NAND)门ND1和第一反相器IV1。第一与非门ND1接收预充电脉冲P_p和写入脉冲WR_p。第一反相器IV1接收第一与非门ND1的输出，并输出检测脉冲WR_lp。

浮置脉冲发生电路340可以响应于检测脉冲WR_lp来产生浮置脉冲F_p。例如，浮置脉冲发生电路340可以在接收到检测脉冲WR_lp时产生浮置脉冲F_p。

浮置控制电路350可以响应于第二预感测放大器驱动电压施加信号SAP2_pre和第三预感测放大器驱动电压施加信号SAN_pre以及浮置脉冲F_p来产生第二感测放大器驱动电压施加信号SAP2和第三感测放大器驱动电压施加信号SAN。例如，浮置控制电路350可以在浮置脉冲F_p的使能时段期间禁止被使能的第二预感测放大器驱动电压施加信号SAP2_pre和第三预感测放大器驱动电压施加信号SAN_pre，并输出第二感测放大器驱动电压施加信号SAP2和第三感测放大器驱动电压施加信号SAN。

浮置控制电路350可以包括第二与非门ND2和第三与非门ND3以及第二反相器至第五反相器IV2、IV3、IV4和IV5。第二反相器IV2接收浮置脉冲F_p。第二与非门ND2接收第二反相器IV2的输出信号和第二预感测放大器驱动电压施加信号SAP2_pre。第三反相器IV3接收第二与非门ND2的输出信号，并输出第二感测放大器驱动电压施加信号SAP2。第四反相器IV4接收浮置脉冲F_p。第三与非门ND3接收第四反相器IV4的输出信号和第三预感测放大器驱动电压施加信号SAN_pre。第五反相器IV5接收第三与非门ND3的输出信号，并输出第三感测放大器驱动电压施加信号SAN。

图3是示出根据一个实施例的感测放大器驱动电压提供电路400的示图。

如图3所示，感测放大器驱动电压提供电路400可以包括第一电压开关电路至第三电压开关电路410、420和430。

第一电压开关电路410可以响应于第一感测放大器驱动电压施加信号SAP1来将外部电压VDD提供给第一驱动电压施加线RTO。例如，第一电压开关电路410可以在第一感测放大器驱动电压施加信号SAP1的使能时段期间将外部电压VDD提供给第一驱动电压施加线RTO。

第一电压开关电路410可以包括第一晶体管N1。第一晶体管N1具有接收第一感测放大器驱动电压施加信号SAP1的栅极、施加有外部电压VDD的漏极以及耦接到第一驱动电压施加线RTO的源极。

第二电压开关电路420可以响应于第二感测放大器驱动电压施加信号SAP2来将核心电压Vcore提供给第一驱动电压施加线RTO。例如，第二电压开关电路420可以在第二感测放大器驱动电压施加信号SAP2的使能时段期间将核心电压Vcore提供给第一驱动电压施加线RTO。

第二电压开关电路420可以包括第二晶体管N2。第二晶体管N2具有接收第二感测放大器驱动电压施加信号SAP2的栅极、施加有核心电压Vcore的漏极以及耦接到第一驱动电压施加线RTO的源极。

第三电压开关电路430可以响应于第三感测放大器驱动电压施加信号SAN来将接地电压VSS提供给第二驱动电压施加线SB。例如，第三电压开关电路430可以在第三感测放大器驱动电压施加信号SAN的使能时段期间将接地电压VSS提供给第二驱动电压施加线SB。

第三电压开关电路430可以包括第三晶体管N3。第三晶体管N3具有接收第三感测放大器驱动电压施加信号SAN的栅极、耦接到第二驱动电压施加线SB的漏极以及施加有接地电压VSS的源极。

下面将参考图4描述如上所述配置的根据实施例的半导体存储器件的操作。

图4是描述根据一个实施例的半导体存储器件的操作的定时图。

参考图4，图1的命令确定电路100接收命令CMD。如图4所示，假设命令确定电路100顺序地接收激活命令、三个写入命令和预充电命令。

命令确定电路100响应于输入到其的命令CMD来顺序地产生激活信号ACT、三个写入信号WR和预充电信号PCG。

感测放大器控制电路300响应于在命令确定电路100中顺序产生的激活信号ACT、三个写入信号WR和预充电信号PCG来产生第一感测放大器驱动电压施加信号至第三感测放大器驱动电压施加信号SAP1、SAP2和SAN。

下面将另外参考图2来描述感测放大器控制电路300的操作。

响应于激活信号ACT，感测放大器驱动信号发生电路310将第一感测放大器驱动电压施加信号SAP1使能为逻辑高电平达预选时间，并且将第三预感测放大器驱动电压施加信号SAN_pre使能为逻辑高电平。当第一感测放大器驱动电压施加信号SAP1被禁止为逻辑低电平时，感测放大器驱动信号发生电路310将第二预感测放大器驱动电压施加信号SAP2_pre使能为逻辑高电平。感测放大器驱动信号发生电路310响应于预充电信号PCG来将第二预感测放大器驱动电压施加信号SAP2_pre和第三预感测放大器驱动电压施加信号SAN_pre禁止为逻辑低电平。

如图4的定时图所示，图1的写入脉冲发生电路200响应于三个写入信号WR来产生被使能三次至逻辑高电平的写入脉冲WR_p。

如图4的定时图所示，图2的预充电脉冲发生电路320响应于预充电信号PCG来产生预充电脉冲P_p。预充电脉冲发生电路320产生预充电脉冲P_p，该预充电脉冲P_p在比第二预感测放大器驱动电压施加信号SAP2_pre和第三预感测放大器驱动电压施加信号SAN_pre被禁止的定时早时间A的定时处被使能。预充电脉冲发生电路320产生预充电脉冲P_p，该预充电脉冲P_p在比第二预感测放大器驱动电压施加信号SAP2_pre和第三预感测放大器驱动电压施加信号SAN_pre被禁止的定时早时间A的定时处被使能达预定时间。因此，确保了在预充电脉冲P_p的使能时段期间存在在连续产生的写入脉冲WR_p之中最后产生的写入脉冲WR_p。

如图4所示，作为检测是否存在在预充电脉冲P_p的使能时段期间产生的写入脉冲WR_p的电路，图2的最后写入脉冲检测电路330输出在预充电脉冲P_p的使能时段期间产生的写入脉冲WR_p作为检测脉冲WR_lp。结果，如果在预充电脉冲P_p的使能时段期间存在写入脉冲WR_p，则产生检测脉冲WR_lp。产生检测脉冲WR_lp的事实意味着在顺序产生的写入脉冲WR_p之中的写入脉冲WR_p由最后输入的写入命令来产生。

如图4的定时图所示，图2的浮置脉冲发生电路340在输入检测脉冲WR_lp时产生浮置脉冲F_p。

图2的浮置控制电路350通过在浮置脉冲F_p的使能时段期间禁止第二预感测放大器驱动电压施加信号SAP2_pre和第三预感测放大器驱动电压施加信号SAN_pre来输出第二感测放大器驱动电压施加信号SAP2和第三感测放大器驱动电压施加信号SAN。

结果，第二感测放大器驱动电压施加信号SAP2和第三感测放大器驱动电压施加信号SAN具有与第二预感测放大器驱动电压施加信号SAP2_pre和第三预感测放大器驱动电压施加信号SAN_pre相同的使能定时。第二感测放大器驱动电压施加信号SAP2和第三感测放大器驱动电压施加信号SAN在浮置脉冲F_p被使能的时段期间被禁止，然后在浮置脉冲F_p被禁止时被使能。此后，当第二预感测放大器驱动电压施加信号SAP2_pre和第三预感测放大器驱动电压施加信号SAN_pre被禁止时，第二感测放大器驱动电压施加信号SAP2和第三感测放大器驱动电压施加信号SAN也被禁止。

如图4的定时图所示产生第一感测放大器驱动电压施加信号至第三感测放大器驱动电压施加信号SAP1、SAP2和SAN。响应于第一感测放大器驱动电压施加信号至第三感测放大器驱动电压施加信号SAP1、SAP2和SAN，图1的感测放大器驱动电压提供电路400操作如下。

在第一感测放大器驱动电压施加信号SAP1的使能时段期间，感测放大器驱动电压提供电路400将外部电压VDD提供给第一驱动电压施加线RTO。

在第二感测放大器驱动电压施加信号SAP2的使能时段期间，感测放大器驱动电压提供电路400将核心电压Vcore提供给第一驱动电压施加线RTO。

在第三感测放大器驱动电压施加信号SAN的使能时段期间，感测放大器驱动电压提供电路400将接地电压VSS施加到第二驱动电压施加线SB。

当通过第一驱动电压施加线RTO和第二驱动电压施加线SB向图1的感测放大器500施加驱动电压VDD、Vcore和VSS时，图1的感测放大器500被激活。被激活的感测放大器500感测并放大位线BL和取反位线BLb的电压差，并保持在感测放大器500被激活时被放大的位线BL和取反位线BLb的电压电平。在第二感测放大器驱动电压施加信号SAP2和第三感测放大器驱动电压施加信号SAN被禁止的时段期间，通过第一驱动电压施加线RTO和第二驱动电压施加线SB提供驱动电压VDD、Vcore和VSS被阻止。如果通过第一驱动电压施加线RTO和第二驱动电压施加线SB提供驱动电压VDD、Vcore和VSS被阻止，则感测放大器500被去激活，并且位线BL和取反位线BLb变为浮置状态。

在存储体由于输入激活命令而被激活之后，当数据由于连续输入写入命令而被储存在被激活的存储体中时，根据该实施例的半导体存储器件通过最后输入的写入命令来将感测放大器去激活预设时间，从而使位线和取反位线浮置。由于浮置的位线和取反位线易于通过输入数据而改变其电压电平，因此可以减少写入操作时间，这有利于高速操作。在传统的半导体存储器件中，当在执行写入操作的同时感测放大器被激活时，位线和取反位线具有被感测并放大先前数据值的电压电平，并保持放大的电平。当位线和取反位线保持放大的电平时，通过经由写入操作输入的数据将位线和取反位线的电压电平进行反相所消耗的功率很大。相反，在根据该实施例的半导体存储器件中，在执行写入操作的同时，位线和取反位线在最后的写入操作中被浮置。因此，当通过最后输入的写入命令执行最后的写入操作时，由于位线和取反位线被浮置，因此可以减少通过数据将位线和取反位线的电压电平进行反相所消耗的功率。

虽然上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅是示例。因此，不应基于所描述的实施例来限制本文所描述的半导体存储器件。

Claims (14)

1.一种半导体存储器件，包括：

感测放大器控制电路，其被配置为响应于激活信号、预充电信号和包括最后写入脉冲的写入脉冲来产生第一感测放大器驱动电压施加信号、第二感测放大器驱动电压施加信号和第三感测放大器驱动电压施加信号；以及

感测放大器驱动电压提供电路，其被配置为在所述第一感测放大器驱动电压施加信号至所述第三感测放大器驱动电压施加信号的使能时段期间将驱动电压提供给感测放大器，

其中，响应于检测到所述最后写入脉冲，所述感测放大器被禁止。

2.根据权利要求1所述的半导体存储器件，其中，所述感测放大器控制电路响应于所述激活信号来使能所述第一感测放大器驱动电压施加信号和所述第三感测放大器驱动电压施加信号，并且响应于所述写入脉冲和所述预充电信号来禁止所述第二感测放大器驱动电压施加信号和所述第三感测放大器驱动电压施加信号。

3.根据权利要求2所述的半导体存储器件，其中，所述感测放大器控制电路包括：

感测放大器驱动信号发生电路，其被配置为响应于所述激活信号和所述预充电信号来产生所述第一感测放大器驱动电压施加信号、第二预感测放大器驱动电压施加信号和第三预感测放大器驱动电压施加信号；

预充电脉冲发生电路，其被配置为响应于所述预充电信号来产生预充电脉冲；

最后写入脉冲检测电路，其被配置为响应于所述写入脉冲和所述预充电脉冲来产生检测脉冲，所述检测脉冲指示检测到所述最后写入脉冲；

浮置脉冲发生电路，其被配置为响应于所述检测脉冲来产生浮置脉冲；以及

浮置控制电路，其被配置为响应于所述第二预感测放大器驱动电压施加信号和所述第三预感测放大器驱动电压施加信号以及所述浮置脉冲来产生所述第二感测放大器驱动电压施加信号和所述第三感测放大器驱动电压施加信号。

4.根据权利要求3所述的半导体存储器件，其中，所述感测放大器驱动信号发生电路：响应于所述激活信号来使能所述第一感测放大器驱动电压施加信号并使能所述第三预感测放大器驱动电压施加信号，当所述第一感测放大器驱动电压施加信号被禁止时使能所述第二预感测放大器驱动电压施加信号，以及响应于所述预充电信号来禁止所述第二预感测放大器驱动电压施加信号和所述第三预感测放大器驱动电压施加信号。

5.根据权利要求3所述的半导体存储器件，其中，当在所述预充电脉冲的使能时段期间输入所述写入脉冲时，所述最后写入脉冲检测电路输出所述写入脉冲作为所述检测脉冲。

6.根据权利要求3所述的半导体存储器件，

其中，所述浮置控制电路在所述浮置脉冲的禁止时段期间输出所述第二预感测放大器驱动电压施加信号和所述第三预感测放大器驱动电压施加信号作为所述第二感测放大器驱动电压施加信号和所述第三感测放大器驱动电压施加信号，以及

其中，在所述浮置脉冲的使能时段期间，所述浮置控制电路在所述第二预感测放大器驱动电压施加信号和所述第三预感测放大器驱动电压施加信号被使能时禁止所述第二感测放大器驱动电压施加信号和所述第三感测放大器驱动电压施加信号。

7.根据权利要求1所述的半导体存储器件，其中，所述感测放大器驱动电压提供电路包括：

第一电压开关电路，其被配置为响应于所述第一感测放大器驱动电压施加信号来将外部电压提供给第一驱动电压施加线；

第二电压开关电路，其被配置为响应于所述第二感测放大器驱动电压施加信号来将核心电压提供给所述第一驱动电压施加线；以及

第三电压开关电路，其被配置为响应于所述第三感测放大器驱动电压施加信号来将接地电压提供给第二驱动电压施加线。

8.根据权利要求7所述的半导体存储器件，其中，所述第一电压开关电路包括第一晶体管，所述第一晶体管具有接收所述第一感测放大器驱动电压施加信号的栅极、施加有所述外部电压的漏极以及耦接到所述第一驱动电压施加线的源极。

9.根据权利要求7所述的半导体存储器件，其中，所述第二电压开关电路包括第二晶体管，所述第二晶体管具有接收所述第二感测放大器驱动电压施加信号的栅极、施加有所述核心电压的漏极以及耦接到所述第一驱动电压施加线的源极。

10.根据权利要求7所述的半导体存储器件，其中，所述第三电压开关电路包括第三晶体管，所述第三晶体管包括接收所述第三感测放大器驱动电压施加信号的栅极、耦接到所述第二驱动电压施加线的漏极以及施加有所述接地电压的源极。

11.一种半导体存储器件，包括：

感测放大器控制电路，其被配置为响应于激活信号来使能感测放大器驱动电压施加信号，而响应于预充电信号和最后写入脉冲来禁止所述感测放大器驱动电压施加信号；以及

感测放大器驱动电压提供电路，其被配置为在所述感测放大器驱动电压施加信号的使能时段期间将电压提供给感测放大器。

12.根据权利要求11所述的半导体存储器件，其中，所述感测放大器控制电路响应于所述激活信号、所述预充电信号和所述最后写入脉冲来将所述感测放大器驱动电压施加信号使能多次。

13.根据权利要求12所述的半导体存储器件，其中，所述感测放大器控制电路响应于所述激活信号来使能所述感测放大器驱动电压施加信号，响应于所述最后写入脉冲来将被使能的所述感测放大器驱动电压施加信号禁止预定时间，以及响应于所述预充电信号来禁止再次被使能的所述感测放大器驱动电压施加信号。

14.一种半导体存储器件，包括：

感测放大器；以及

驱动电压发生电路，其被配置为产生用于驱动所述感测放大器的驱动电压，所述驱动电压响应于一系列写入信号之中的最后写入信号来禁止所述感测放大器，其中，在预充电信号被使能的时段期间生成所述最后写入信号。

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