KR20150017574A

KR20150017574A - 센스앰프 구동 장치 및 이를 포함하는 반도체 장치

Info

Publication number: KR20150017574A
Application number: KR1020130093667A
Authority: KR
Inventors: 박상일; 이상권
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2013-08-07
Filing date: 2013-08-07
Publication date: 2015-02-17
Also published as: US20150046723A1

Abstract

본 발명은 센스앰프 구동 장치 및 이를 포함하는 반도체 장치에 관한 것으로, 특히 반도체 장치의 리프레쉬 특성을 개선할 수 있도록 하는 기술이다. 이러한 본 발명은 제 1오버 드라이빙 구간동안 풀업 전원라인 및 풀다운 전원라인에 제 1풀업전압과 제 1풀다운 전압을 공급하고, 제 2오버 드라이빙 구간동안 풀업 전원라인에 제 1풀업 전압을 공급하는 전원 구동부, 제 2오버 드라이빙 구간동안 풀다운 전원라인에 제 1풀다운 전압보다 낮은 제 2풀다운 전압을 공급하는 오버 드라이빙 제어부, 및 전원 구동부의 구동을 제어하기 위해 제 1오버 드라이빙 구간과 제 2오버 드라이빙 구간 동안 활성화되는 구동신호를 생성하는 구동신호 생성부를 포함한다.

Description

센스앰프 구동 장치 및 이를 포함하는 반도체 장치{Sense amplifier driving device and semiconductor device including the same}

본 발명은 센스앰프 구동 장치 및 이를 포함하는 반도체 장치에 관한 것으로, 특히 반도체 장치의 리프레쉬 특성을 개선할 수 있도록 하는 기술이다.

반도체 메모리 장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장하였다.

처음 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.

그러나, SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하다. 이에 따라 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 DDR(Double Data Rate) 동기식 메모리 장치가 제안되었다.

DDR 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력된다. 따라서, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그만큼 고속동작이 구현 가능하다.

한편, 반도체 메모리 장치 중 디램(Dynamic Random Access Memory, DRAM)은 대표적인 휘발성 메모리(Volatile Memory)이다. 디램(DRAM)의 메모리 셀(Memory Cell)은 셀 트랜지스터 및 셀 커패시터로 구성된다.

여기서, 셀 트랜지스터는 셀 커패시터에 대한 접근을 제어하는 역할을 하고, 셀 커패시터는 데이터에 대응하는 전하를 저장한다. 즉, 셀 커패시터에 저장된 전하량에 따라 하이 레벨의 데이터 또는 로우 레벨의 데이터로 구분된다.

이러한 디램(DRAM)의 메모리 셀은 누설성분에 의해서 셀 커패시터로 전하가 유입되거나 유출되므로, 주기적으로 해당하는 데이터를 다시 저장해 주어야 한다. 이와 같이, 데이터를 정확하게 유지하기 위해 주기적으로 수행하는 동작을 리프레시 동작(Refresh Operation)이라고 한다.

액티브 동작모드(Active Mode)에서 디램(DRAM)의 메모리 셀은 활성화된다. 그리고, 비트라인 감지증폭회로는 활성화된 메모리 셀에서 전달되는 데이터를 감지하고 증폭하여, 다시 메모리 셀에 전달하게 된다.

또한, 프리차지 동작모드(Precharge Mode)에서 메모리 셀은 비활성화되고 데이터를 유지하게 된다. 즉, 리프레시 동작(Refresh Operation)은 일정한 주기로 액티브 동작 및 프리차지 동작을 반복해서 수행하는 것이라고 기술할 수 있다.

그런데, LPDDR4 스펙과 같이 외부 전원전압(VDD)의 레벨이 낮아지는 경우에는 전원전압(VDD) 보다 낮은 코아전압(Vcore)을 내부 전압으로 사용하게 되어 데이터 유지시간(Data Retention Time)이 짧아지게 된다. 이에 따라, 저 전원전압으로 갈수록 디램의 리프레쉬 특성이 저하될 수밖에 없다.

본 발명은 반도체 장치의 리프레쉬 특성을 개선하고 데이터 유지 시간을 향상시킬 수 있도록 하는 특징을 갖는다.

본 발명의 실시예에 따른 센스앰프 구동 장치는, 제 1오버 드라이빙 구간동안 풀업 전원라인 및 풀다운 전원라인에 제 1풀업전압과 제 1풀다운 전압을 공급하고, 제 2오버 드라이빙 구간동안 풀업 전원라인에 제 1풀업 전압을 공급하는 전원 구동부; 제 2오버 드라이빙 구간동안 풀다운 전원라인에 제 1풀다운 전압보다 낮은 제 2풀다운 전압을 공급하는 오버 드라이빙 제어부; 및 전원 구동부의 구동을 제어하기 위해 제 1오버 드라이빙 구간과 제 2오버 드라이빙 구간 동안 활성화되는 구동신호를 생성하는 구동신호 생성부를 포함하는 것을 특징으로 한다.

본 발명의 다른 실시예에 따른 반도체 장치는, 데이터의 리드 또는 라이트가 이루어지는 메모리 셀; 풀업 전원라인과 풀다운 전원라인에 인가되는 전압에 따라 데이터를 센싱 및 증폭하는 센스앰프; 및 제 1오버 드라이빙 구간동안 풀업 전원라인 및 풀다운 전원라인에 제 1풀업전압과 제 1풀다운 전압을 공급하고, 제 2오버 드라이빙 구간동안 풀업 전원라인 및 상기 풀다운 전원라인에 제 1풀업 전압과 제 1풀다운 전압보다 낮은 제 2풀다운 전압을 공급하는 센스앰프 구동장치를 포함하는 것을 특징으로 한다.

본 발명의 또 다른 실시예에 따른 센스앰프 구동 장치는, 오버 드라이빙 구간동안 풀다운 구동신호가 활성화면 센스앰프의 풀다운 전원라인에 접지전압보다 낮은 풀다운 전압을 공급하는 오버 드라이빙 제어부; 및 오버 드라이빙 제어부의 구동을 제어하기 위해 오버 드라이빙 구간 동안 활성화되는 상기 풀다운 구동신호를 생성하는 구동신호 생성부를 포함하는 것을 특징으로 한다.

본 발명은 메모리 셀(Memory cell)이 신뢰성 있게 데이터를 유지할 수 있도록 하는 데이터 유지시간(Data Retention Time)을 개선할 수 있도록 한다.

그리고, 본 발명은 오버 드라이빙 구간 동안 접지전압보다 낮은 전압으로 메모리 셀에 데이터를 저장하여 "0(로우)" 데이터의 리프레쉬 특성을 개선할 수 있도록 한다.

또한, 본 발명은 리프레쉬 주기를 더욱 길게 할 수 있으므로 메모리 셀에 액세스 할 수 있는 시간이 더욱 길어지게 되어 반도체 장치의 성능을 향상시킬 수 있도록 하는 효과를 제공한다.

아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도.
도 2는 도 1의 구동신호 생성부에 관한 상세 회로도.
도 3은 도 1의 전원 구동부와 오버 드라이빙 제어부에 관한 상세 회로도.
도 4는 도 3의 전원 구동부와 오버 드라이빙 제어부에 관한 동작 타이밍도.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도이다.

본 발명의 실시예에 따른 반도체 장치(1)에 저장되는 데이터는 전압 레벨에 대응하여 하이 레벨(HIGH LEVEL, H) 또는 로우 레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 이때, 데이터 값은 전압레벨 및 전류크기에 따라 차등적으로 구분하며, 이진 데이터의 경우 하이 레벨은 높은 전압, 로우 레벨은 하이 레벨보다 낮은 전압으로 정의한다.

도 1을 참조하면, 반도체 장치(1)는, 센스앰프 구동장치(100)와, 센스앰프(200) 및 메모리 셀(300)을 포함한다. 여기서, 센스앰프 구동장치(100)는 구동신호 생성부(110)와, 전원 구동부(120) 및 오버 드라이빙 제어부(130)를 포함한다.

구동신호 생성부(110)는 액티브 신호 SA_ACTBP, 프리차지 신호 SA_PCGP 및 내부 명령신호 BK_CMDB에 따라 풀업 구동신호 SAP1, SAP2B와 풀다운 구동신호 SAN1, SAN2를 생성한다. 여기서, 풀업 구동신호 SAP1, SAP2B와 풀다운 구동신호 SAN1, SAN2는 액티브 신호 SA_ACTBP, 프리차지 신호 SA_PCGP 및 내부 명령신호 BK_CMDB에 따라 각각 예정된 구간 동안 활성화된다.

또한, 액티브 신호 SA_ACTBP는 액티브 명령(Active Command) 인가시점으로부터 예정된 시간 이후에 활성화되는 신호이고, 프리차지 신호 SA_PCGP는 프리차지 명령(Precharge Command) 인가시점으로부터 예정된 시간 이후에 활성화되는 신호이다.

그리고, 전원 구동부(120)는 풀업 구동신호 SAP1, SAP2B와 풀다운 구동신호 SAN1에 따라 센스앰프(200)와 연결된 풀업 전원라인 RTO과 풀다운 전원라인 SB에 전원을 공급한다. 또한, 오버 드라이빙 제어부(130)는 풀다운 구동신호 SAN2에 따라 풀다운 전원라인 SB의 오버 드라이빙 동작을 제어한다.

전원 구동부(120)는 풀업 구동신호 SAP1, SAP2B에 응답하여 풀업 전원라인 RTO을 전원전압 VDD(제 1풀업 전압) 또는 코아전압 VCORE(제 2풀업 전압) 레벨로 구동한다. 또한, 전원 구동부(120)는 풀다운 구동신호 SAN1에 응답하여 풀다운 전원라인 SB을 접지전압 VSS(제 1풀다운 전압) 레벨로 구동한다. 또한, 프리차지신호 BLEQ에 응답하여 풀업 전원라인 RTO과 풀다운 전원라인 SB을 프리차지 전압 VBLP으로 프리차지한다.

그리고, 오버 드라이빙 제어부(130)는 풀다운 구동신호 SAN2에 응답하여 풀다운 전원라인 SB을 백바이어스전압 VBBW(제 2풀다운 전압) 레벨로 구동한다.

그리고, 센스앰프(200)는 풀업 전원라인 RTO과 풀다운 전원라인 SB에 인가되는 구동 전원에 따라 동작한다. 이러한 센스앰프(200)는 비트라인 쌍 BL, BLB을 통해 메모리 셀(300)로부터 인가되는 데이터를 센싱 및 증폭하여 센싱라인 SIO, SIOB에 출력한다.

이러한 구성을 갖는 센스앰프 구동장치(100)는 액티브 동작모드(Active Mode)에서 풀업 전원라인 RTO에 코아전압 VCORE을 공급하고 풀다운 전원라인 SB에 접지전압 VSS을 공급한다. 반면에, 센스앰프 구동장치(100)는 오버 드라이빙 모드(Over driving mode)에서 풀업 전원라인 RTO에 코아전압 VCORE 보다 높은 전원전압 VDD을 공급하고, 풀다운 전원라인 SB에 접지전압 VSS 보다 낮은 백바이어스 전압 VBBW을 공급한다. 참고적으로, 센스앰프 구동장치(100)는 액티브 동작모드(Active Mode)의 초기 예정된 구간 동안 풀업 전원라인 RTO에 전원전압 VDD을 공급할 수도 있을 것이다.

또한, 센스앰프 구동장치(100)는 프리차지 동작모드(Precharge Mode)에서 메모리 셀(300)이 비활성화된 이후에 풀업 전원라인 RTO과 풀다운 전원라인 SB에 비트라인 프리차지전압 VBLP을 공급한다. 그리고, 프리차지 동작모드(Precharge Mode)에서 메모리 셀(300)은 비활성화되고 데이터를 유지하게 된다. 이때, 비트라인 쌍 BL, BLB은 비트라인 프리차지전압 VBLP으로 프리차지된다.

본 발명의 실시예에 따른 반도체 장치(1)는 tRCD(RAS to CAS Delay time)을 향샹시키기 위해서 비트라인 쌍 BL, BLB의 디벨롭 구간에서 오버 드라이빙 동작을 수행한다. 또한, 본 발명의 실시예에 따른 반도체 장치(10)는 워드라인이 비활성화(메모리 셀이 비활성화되는 시점)되기 이전의 일정 구간 동안 센스앰프 구동장치(100)가 오버 드라이빙 동작을 수행한다.

예를 들어, 메모리 셀(300)에 하이 레벨의 데이터가 저장되어 있고 센스앰프(200)가 하이 레벨의 데이터를 증폭하여 메모리 셀(300)에 전달한다고 가정한다. 그러면, 메모리 셀(300)은 비활성화되기 직전까지 코아 전압 VCORE 보다 더 높은 레벨의 전원전압 VDD과, 접지전압 VSS 보다 낮은 백바이어스 전압 VBBW으로 데이터를 전달받게 된다. 그러므로, 메모리 셀(300)이 비활성화된 상태에서 데이터 유지시간(Data Retention Time)이 향상된다.

또한, 데이터 쓰기 동작모드(Write Mode)에서 메모리 셀(300)은 활성화되어쓰기 데이터(WRITE DATA)가 센싱라인 SIO, SIOB을 통해 비트라인 쌍 BL, BLB으로 전달된다. 이때, 센스앰프(200)는 비트라인 쌍 BL, BLB의 쓰기 데이터(WRITE DATA)를 감지하고 증폭하여 메모리 셀(300)에 전달하게 된다.

예를 들어, 하이 레벨의 쓰기 데이터(WRITE DATA)가 메모리 셀(300)에 전달된다고 가정한다. 그러면, 센스앰프(200)는 코아전압 VCORE으로 쓰기 데이터(WRITE DATA)를 메모리 셀(300)에 전달하게 된다.

이후에, 프리차지 동작모드(Precharge Mode)에서 메모리 셀(300)은 비활성화 되기 직전까지 코아전압 VCORE 보다 더 높은 레벨의 전원전압 VDD과, 접지전압 VSS 보다 낮은 백바이어스 전압 VBBW으로 데이터를 전달받게 된다. 이로 인하여, 데이터 쓰기 명령(Write Command)의 인가시점 이후에 프리차지 명령(Precharge Command)을 인가할 수 있는 시간(tWR)을 단축시킬 수 있게 된다. 특히, 메모리 셀(300)이 비활성화된 상태에서 데이터를 유지할 수 있는 시간이 향상된다.

메모리 셀(300)이 활성화된다는 것은 워드라인 WL을 통해서 전달되는 제어전압에 의해서 셀 트랜지스터 T가 턴 온 되어, 셀 커패시터 C와 정 비트라인 BL 사이가 전기적으로 연결된다는 것을 의미한다. 또한, 메모리 셀(300)이 비활성화된다는 것은 셀 트랜지스터 T가 턴 오프 된다는 것을 의미한다.

또한, 반도체 장치(1)는 액티브 명령(Active Command), 프리차지 명령(Precharge Command), 데이터 쓰기 명령(Write Command) 등에 의해서 해당 동작모드로 진입하게 된다. 주로, 명령 신호의 인가 시점으로부터 예정된 시간 이후에 실질적으로 해당 동작 모드로 진입하게 된다.

또한, 반도체 장치(1)는 액티브 명령(Active Command)과 프리차지 명령(Precharge Command) 사이에 데이터 쓰기 명령(Write Command) 또는 데이터 읽기 명령(Read Command)이 인가되어 데이터 쓰기 동작 또는 데이터 읽기 동작을 수행하게 된다.

도 2는 도 1의 구동신호 생성부(110)에 관한 상세 회로도이다.

내부 명령신호 BK_CMDB는 액티브 신호를 버퍼링하여 반전시킨 신호이다. 그리고, 액티브 신호 SA_ACTBP는 액티브 명령의 인가시점으로부터 예정된 시간 이후에 로우레벨로 펄싱하는 신호이다. 또한, 프리차지 신호 SA_PCGP는 프리차지 명령의 인가시점으로부터 예정된 시간 이후에 하이 레벨로 펄싱하는 신호이다. 이때, 프리차지 명령의 인가시점을 기준으로 살펴보면, 내부 명령신호 BK_CMDB는 프리차지 신호 SA_PCGP보다 더 빠른 시점에 활성화되는 신호일 수 있다.

구동신호 생성부(110)는 제어신호 생성부(111)와, 복수의 지연부(112~115)와, 신호 조합부(116)를 포함한다. 여기서, 제어신호 생성부(111)는 액티브 신호 SA_ACTBP 및 프리차지 신호 SA_PCGP에 응답하여 노드 N0를 풀업 및 풀다운 구동하고 노드 N1의 전압레벨을 결정한다.

이러한 구동신호 생성부(110)는 PMOS 트랜지스터 MP1, NMOS 트랜지스터 MN1와, 복수의 인버터 INV1~INV3를 포함한다. 여기서, PMOS 트랜지스터 MP1와, NMOS 트랜지스터 MN1는 전원전압(VDD) 인가단과 접지전압(VSS) 인가단 사이에 직렬 연결된다. PMOS 트랜지스터 MP1는 게이트 단자를 통해 액티브 신호 SA_ACTBP가 인가되고, NMOS 트랜지스터 MN1는 게이트 단자를 통해 프리차지 신호 SA_PCGP가 인가된다.

래치 구조로 연결된 인버터 INV1, INV2는 노드 N0의 출력을 래치한다. 그리고, 인버터 INV3는 인버터 INV2의 출력을 반전 구동하여 노드 N1로 출력한다.

그리고, 복수의 지연부(112~115)는 노드 N1에서 출력되는 신호를 각각 지연시켜 지연신호 SAE_12, 지연신호 SAE_N, 지연신호 OVDD1, OVDD2를 출력한다. 여기서, 지연부(112) 및 지연부(113)는 초기의 오버 드라이빙 구간에서 풀업 구동신호 SAP1, 풀다운 구동신호 SAN1의 활성화 시점의 차이를 조절하기 위한 지연 값을 가진다. 또한, 지연부(114)와, 지연부(115)는 오버 드라이빙 구간에서 풀업 구동신호 SAP2B, 풀다운 구동신호 SAN2의 오버 드라이빙 시간을 조절하기 위한 지연 값을 가진다.

신호 조합부(116)는 지연신호 SAE_12, 지연신호 SAE_N, 지연신호 OVDD1, OVDD2를 조합하여 예정된 구간 동안에 활성화되는 풀업 구동신호 SAP1, SAP2B, 풀다운 구동신호 SAN1, SAN2를 출력한다.

이러한 신호 조합부(116)는 복수의 노아게이트 NOR1, NOR2와, 복수의 낸드게이트 ND1, ND2 및 복수의 인버터 INV4~INV12를 포함한다. 여기서, 노아게이트 NOR1는 내부 명령신호 BK_CMDB와 지연신호 OVDD1를 노아연산한다. 그리고, 인버터 INV5는 노아게이트 NOR1의 출력을 반전한다. 낸드게이트 ND1는 인버터 INV5의 출력과 지연신호 SAE_12의 출력을 낸드연산한다. 그리고, 인버터 INV6, INV7, INV9는 낸드게이트 ND1의 출력을 반전 지연하여 풀업 구동신호 SAP1를 출력한다.

그리고, 노아게이트 NOR2는 인버터 INV6의 출력과 지연신호 OVDD1를 노아연산한다. 그리고, 인버터 INV8, INV10는 노아게이트 NOR2의 출력을 비반전 지연하여 풀업 구동신호 SAP2B를 출력한다. 또한, 인버터 INV4, INV11는 지연신호 SAE_N를 비반전 지연하여 풀다운 구동신호 SAN1를 출력한다. 또한, 낸드게이트 ND2는 지연신호 SAE_N와 지연신호 OVDD2를 낸드연산하여 출력한다. 그리고, 인버터 INV12는 낸드게이트 ND2의 출력을 반전 구동하여 풀다운 구동신호 SAN2를 출력한다.

도 3은 도 1의 전원 구동부(120)와 오버 드라이빙 제어부(130)에 관한 상세 회로도이다.

전원 구동부(120)는 프리차지 구동부(121), 풀업 구동부(122, 123) 및 풀다운 구동부(124)를 포함한다.

여기서, 프리차지 구동부(121)는 프리차지 모드에서 프리차지신호 BLEQ에 따라 풀업 전원라인 RTO과 풀다운 전원라인 SB에 프리차지전압 VBLP을 공급한다. 이러한 프리차지 구동부(121)는 게이트 단자가 공통 연결된 복수의 NMOS 트랜지스터 N10~N12를 포함한다.

NMOS 트랜지스터 N10는 프리차지전압 VBLP 인가단과 풀업 전원라인 RTO 사이에 연결되고, NMOS 트랜지스터 N11는 프리차지전압 VBLP 인가단과 풀다운 전원라인 SB 사이에 연결된다. 그리고, NMOS 트랜지스터 N12는 풀업 전원라인 RTO과 풀다운 전원라인 SB 사이에 연결된다.

그리고, 풀업 구동부(122)는 오버 드라이빙 구간 동안 풀업 구동신호 SAP1가 활성화되면 풀업 전원라인 RTO에 오버 드라이빙 전압인 전원전압 VDD을 공급한다. 이러한 풀업 구동부(122)는 NMOS 트랜지스터 N13를 포함한다. NMOS 트랜지스터 N13는 전원전압 VDD 인가단과 풀업 전원라인 RTO 사이에 연결되어 게이트 단자를 통해 풀업 구동신호 SAP1가 인가된다.

그리고, 풀업 구동부(123)는 액티브 구간 동안 풀업 구동신호 SAP2B가 활성화되면 풀업 전원라인 RTO에 코아전압 VCORE을 공급한다. 이러한 풀업 구동부(123)는 PMOS 트랜지스터 P10를 포함한다. PMOS 트랜지스터 P10는 코아전압 VCORE 인가단과 풀업 전원라인 RTO 사이에 연결되어 게이트 단자를 통해 풀업 구동신호 SAP2B가 인가된다.

또한, 풀다운 구동부(124)는 오버 드라이빙 구간 동안 풀다운 구동신호 SAN1가 활성화되면 풀다운 전원라인 SB에 접지전압 VSS을 공급한다. 이러한 풀다운 구동부(124)는 NMOS 트랜지스터 N14를 포함한다. NMOS 트랜지스터 N14는 접지전압 VSS 인가단과 풀다운 전원라인 SB 사이에 연결되어 게이트 단자를 통해 풀다운 구동신호 SAN1가 인가된다.

또한, 오버 드라이빙 제어부(130)는 오버 드라이빙 구간 동안 풀다운 구동신호 SAN2가 활성화되면 풀다운 전원라인 SB에 백바이어스 전압 VBBW을 공급한다. 이러한 오버 드라이빙 제어부(130)는 NMOS 트랜지스터 N15를 포함한다. NMOS 트랜지스터 N15는 백바이어스전압 VBBW 인가단과 풀다운 전원라인 SB 사이에 연결되어 게이트 단자를 통해 풀다운 구동신호 SAN2가 인가된다.

도 4는 도 3의 전원 구동부(120)와 오버 드라이빙 제어부(130)에 관한 동작 타이밍도이다.

먼저, 프리차지신호 BLEQ가 로우 레벨인 액티브 구간에서는 프리차지 구동부(121)의 각 트랜지스터들이 턴 오프 상태이다. 이에 따라, 프리차지전압 VBLP은 풀업 전원라인 RTO과 풀다운 전원라인 SB에 공급되지 않는다.

그리고, 액티브 명령이 인가된 이후에 워드라인 WL이 활성화되고, 비트라인 쌍 BL, BLB이 디벨롭되는 시점에 제 1오버 드라이빙 구간 OVDRV1에 진입하게 된다. 제 1오버 드라이빙 구간 OVDRV1에서는 풀다운 구동신호 SAN1, 풀업 구동신호 SAP1 및 풀업 구동신호 SAP2B가 하이 레벨이고, 풀다운 구동신호 SAN2가 로우 레벨이 된다.

즉, 풀업 구동신호 SAP1가 하이 레벨인 경우 풀업 구동부(122)의 NMOS 트랜지스터 N13가 턴 온 된다. 이에 따라, 풀업 전원라인 RTO이 전원전압 VDD 레벨로 오버 드라이빙된다. 그리고, 풀다운 구동신호 SAN1가 하이 레벨인 경우 풀다운 구동부(124)의 NMOS 트랜지스터 N14가 턴 온 된다. 이에 따라, 풀다운 전원라인 SB이 접지전압 VSS 레벨로 오버 드라이빙된다.

이때, 제 1오버 드라이빙 구간 OVDRV1에서는 풀업 구동신호 SAP2B가 하이 레벨이고, 풀다운 구동신호 SAN2가 로우 레벨이므로 풀업 구동부(123)와 오버 드라이빙 제어부(130)는 턴 오프 상태를 유지하게 된다.

제 1오버 드라이빙 구간 OVDRV1 이후에 액티브 동작 구간에서는 풀업 구동신호 SAP1가 로우 레벨로 천이하여 풀업 구동부(122)가 턴 오프 된다. 그리고, 풀업 구동신호 SAP2B가 로우 레벨로 천이하여 풀업 구동부(123)가 턴 온 된다. 이에 따라, 액티브 동작 구간에서는 풀업 전원라인 RTO이 코아전압 VCORE 레벨로 구동된다.

이와 같이, 제 1오버 드라이빙 구간 OVDRV1 동안에는 풀업 전원라인 RTO의 전압 레벨이 상승하다가 제 1오버 드라이빙 구간 OVDRV1이 이후에 코아전압 VCORE 레벨로 약간 감소하는 것을 알 수 있다.

한편, 프리차지신호 BLEQ가 하이 레벨로 천이하기 이전에는 워드라인 WL이 활성화된다. 그리고, 프리차지신호 BLEQ가 하이 레벨로 천이하게 되면, 프리차지 구간에 진입하여 워드라인 WL이 디스에이블된다.

즉, 프리차지 구간 이전에 워드라인 WL이 디스에이블되기 이전의 일정 구간이 제 2오버 드라이빙 구간이 된다. 제 2오버 드라이빙 구간 OVDRV2에서는 풀다운 구동신호 SAN1가 로우 레벨로 천이하고, 풀업 구동신호 SAP1, 풀업 구동신호 SAP2B및 풀다운 구동신호 SAN2가 하이 레벨이 된다.

풀업 구동신호 SAP1가 하이 레벨인 경우 풀업 구동부(122)의 NMOS 트랜지스터 N13가 턴 온 된다. 이에 따라, 풀업 전원라인 RTO이 전원전압 VDD 레벨로 오버 드라이빙된다. 그리고, 풀다운 구동신호 SAN2가 하이 레벨인 경우 오버 드라이빙 제어부(130)의 NMOS 트랜지스터 N15가 턴 온 된다. 이에 따라, 풀다운 전원라인 SB이 백바이어스전압 VBBW 레벨로 오버 드라이빙된다.

이때, 제 2오버 드라이빙 구간 OVDRV2에서는 풀업 구동신호 SAP2B가 하이 레벨이고, 풀다운 구동신호 SAN1가 로우 레벨이므로 풀업 구동부(123)와 풀다운 구동부(124)는 턴 오프 상태를 유지하게 된다.

이와 같이, 제 2오버 드라이빙 구간 OVDRV2 동안에는 풀업 전원라인 RTO의 전압 레벨이 상승하다가 제 2오버 드라이빙 구간 OVDRV2이 이후에 프리차지전압 VBLP 레벨로 프리차지 되는 것을 알 수 있다. 그리고, 제 2오버 드라이빙 구간 OVDRV2 동안에는 풀다운 전원라인 SB의 전압 레벨이 감소하다가 제 2오버 드라이빙 구간 OVDRV2이 이후에 프리차지전압 VBLP 레벨로 프리차지 되는 것을 알 수 있다.

이후에, 프리차지신호 BLEQ가 하이 레벨로 천이하는 프리차지 구간에 진입하면 프리차지 구동부(121)의 NMOS 트랜지스터 N10~N12가 모두 턴 온 된다. 이에 따라, 풀업 전원라인 RTO과 풀다운 전원라인 SB에 프리차지전압 VBLP이 공급되어 프리차지된다.

즉, 액티브 명령(ACTIVE CMD)가 인가되면, 메모리 셀(300)이 활성화되므로 메모리 셀(300)과 정 비트라인 BL과의 전하교환(Charge Share)이 발생하게 된다. 로우레벨의 데이터가 저장되어 있다고 가정한다면 정 비트라인 BL의 전압레벨은 하강하게 된다.

다음으로, 센스앰프(200)는 비트라인 쌍 BL, BLB의 전압차이(ΔV)를 감지증폭하여 제 1오버 드라이빙 구간 OVDRV1 동안 비트라인 쌍 BL, BLB을 전원전압 VDD과 접지전압 VSS 레벨로 구동하게 된다. 이때, 증폭시간을 단축시키기 위해서 오버 드라이빙 전압인 전원전압 VDD을 이용한다. 이때의 오버 드라이빙(OVER DRIVING)을 통해서 액티브 명령(Active Command) 인가시점으로부터 데이터 쓰기 커맨드(WRITE CMD)가 인가될 수 있는 시간(tRCD)을 단축시킬 수 있다.

다음으로, 데이터 쓰기 커맨드(WRITE CMD)가 인가되면, 하이 레벨의 쓰기 데이터(WRITE DATA)가 비트라인 쌍 BL,BLB으로 전달되므로 정 비트라인 BL 및 부 비트라인 BLB의 전압 레벨이 반대로 변경된다. 이때, 센스앰프(200)는 정 비트라인 BL을 코아전압 VCORE으로 구동하고, 부 비트라인 BLB을 접지전압 VSS으로 구동한다.

다음으로, 제 2오버 드라이빙 구간 OVDRV2 동안 비트라인 쌍 BL, BLB을 전원전압 VDD과 백바이어스전압 VBBW 레벨로 구동하게 된다. 즉, 프리차지 명령(PRECHARGE CMD)이 인가되기 이전 구간에서 메모리 셀(300)이 비활성화되는 시점까지 정 비트라인 BL을 전원전압 VDD으로 구동하고, 부 비트라인 BLB을 백바이어스전압 VBBW으로 구동하게 된다.

이때의 오버 드라이빙(OVER DRIVING)을 통해서 데이터 쓰기 명령(WRITE CMD) 인가시점으로부터 프리차지 명령(PRECHARGE CMD)이 인가될 수 있는 시간(tWR)을 단축시킬 수 있다. 그리고, 제 2오버 드라이빙 구간 OVDRV2 동안 접지전압 VSS 보다 낮은 백바이어스전압 VBBW으로 메모리 셀(300)에 데이터를 저장하여 "0" 데이터의 리프레쉬 특성을 개선할 수 있도록 한다.

참고 적으로, 정 비트라인 BL 및 부 비트라인 BLB을 프리차지 하고, 풀업 전원라인 RTO 및 풀다운 전원라인 SB을 프리차지 하기 위한 제어신호인 프리차지신호 BLEQ의 활성화 시점은 메모리 셀(300)의 비활성화 시점, 즉 워드라인 WL의 비활성화 시점과의 조율을 통해서 조절될 수 있다.

상술한 바와 같이, 본 발명의 실시예에 따른 반도체 장치는, 액티브 동작모드(Active Mode) 및 데이터 쓰기 동작모드(Write Mode)에서 데이터에 대응하는 구동전압으로 메모리 셀(300)에 데이터를 전달한다. 그리고, 프리차지 동작모드(Precharge Mode)에서 메모리 셀(300)이 비활성화되는 시점까지 구동전압보다 높거나 낮은 전압레벨의 오버 드라이빙 전압으로 메모리 셀(300)에 데이터를 전달하도록 구성되어 있다.

즉, 센스앰프(200)는 액티브 동작모드(Active Mode)에서 비트라인 쌍 BL, BLB을 통해서 전달되는 메모리 셀(300)의 읽기 데이터를 감지하여 증폭하고, 읽기 데이터에 대응하는 구동전압으로 메모리 셀(300)에 데이터를 전달한다. 그리고, 프리차지 동작모드(Precharge Mode)에서 메모리 셀(300)이 비활성화되는 시점까지 구동전압보다 높거나 낮은 전압레벨의 오버 드라이빙 전압으로 메모리 셀(300)에 데이터를 전달함으로써 데이터 유지시간(Data Retention Time)을 향상시킬 수 있다.

또한, 센스앰프(200)는 데이터 쓰기 동작모드(Write Mode)에서 쓰기 데이터에 대응하는 구동전압으로 메모리 셀(300)에 데이터를 전달한다. 그리고, 프리차지 동작모드(Precharge Mode)에서 메모리 셀(300)이 비활성화되는 시점까지 구동전압보다 높거나 낮은 전압레벨의 오버 드라이빙 전압으로 메모리 셀(300)에 데이터를 전달한다. 이에 따라, 메모리 셀(300)에 데이터를 전달하는 시간과 데이터 유지시간(Data Retention Time)을 향상시킬 수 있다.

이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로, 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시 예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 로직 게이트(LOGIC GATE)의 구성은 변경될 수 있다. 즉, 부정논리곱 수단, 부정논리합 수단 등은 난드 게이트(NAND GATE), 노어 게이트(NOR GATE), 인버터(INVERTER) 등의 다양한 조합을 통해서 구성될 수 있을 것이다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.

Claims

제 1오버 드라이빙 구간동안 풀업 전원라인 및 풀다운 전원라인에 제 1풀업전압과 제 1풀다운 전압을 공급하고, 제 2오버 드라이빙 구간동안 상기 풀업 전원라인에 상기 제 1풀업 전압을 공급하는 전원 구동부;
상기 제 2오버 드라이빙 구간동안 상기 풀다운 전원라인에 상기 제 1풀다운 전압보다 낮은 제 2풀다운 전압을 공급하는 오버 드라이빙 제어부; 및
상기 전원 구동부의 구동을 제어하기 위해 상기 제 1오버 드라이빙 구간과 상기 제 2오버 드라이빙 구간 동안 활성화되는 구동신호를 생성하는 구동신호 생성부를 포함하는 것을 특징으로 하는 센스앰프 구동 장치.
제 1항에 있어서, 상기 제 1오버 드라이빙 구간은 액티브 명령 이후에 메모리 셀의 비트라인에 데이터가 디벨롭 되는 구간인 것을 특징으로 하는 센스앰프 구동 장치.
제 1항에 있어서, 상기 제 2오버 드라이빙 구간은 프리차지 구간 이전에 메모리 셀의 워드라인이 디스에이블되기 이전의 일정 구간인 것을 특징으로 하는 센스앰프 구동 장치.
제 1항에 있어서, 상기 제 1풀업 전압은 전원전압인 것을 특징으로 하는 센스앰프 구동 장치.
제 1항에 있어서, 상기 제 1풀다운 전압은 접지전압인 것을 특징으로 하는 센스앰프 구동 장치.
제 1항에 있어서, 상기 제 2풀다운 전압은 백바이어스전압인 것을 특징으로 하는 센스앰프 구동 장치.
제 1항에 있어서, 상기 전원 구동부는 액티브 구간 동안 상기 풀업 전원라인에 상기 제 1풀업전압 보다 낮은 제 2풀업 전압을 공급하는 것을 특징으로 하는 센스앰프 구동 장치.
제 7항에 있어서, 상기 제 2풀업 전압은 코아전압인 것을 특징으로 하는 센스앰프 구동 장치.
제 1항에 있어서, 상기 전원 구동부는
상기 제 1오버 드라이빙 구간과 상기 제 2오버 드라이빙 구간에서 제 1풀업 구동신호의 활성화시 상기 제 1풀업전압을 생성하는 제 1풀업 구동부;
액티브 구간에서 제 2풀업 구동신호의 활성화시 상기 풀업 전원라인에 상기 제 1풀업 전압보다 낮은 제 2풀업 전압을 공급하는 제 2풀업 구동부;
상기 제 1오버 드라이빙 구간에서 제 1풀다운 구동신호의 활성화시 상기 제 1풀다운 전압을 공급하는 제 1풀다운 구동부를 포함하는 것을 특징으로 하는 센스앰프 구동 장치.
제 1항에 있어서, 상기 오버 드라이빙 제어부는 상기 제 2오버 드라이빙 구간에서 제 2풀다운 구동신호의 활성화시 상기 제 2풀다운 전압을 공급하는 풀다운 구동 소자를 포함하는 것을 특징으로 하는 센스앰프 구동 장치.
데이터의 리드 또는 라이트가 이루어지는 메모리 셀;
풀업 전원라인과 풀다운 전원라인에 인가되는 전압에 따라 상기 데이터를 센싱 및 증폭하는 센스앰프; 및
제 1오버 드라이빙 구간동안 상기 풀업 전원라인 및 상기 풀다운 전원라인에 제 1풀업전압과 제 1풀다운 전압을 공급하고, 제 2오버 드라이빙 구간동안 상기 풀업 전원라인 및 상기 풀다운 전원라인에 상기 제 1풀업 전압과 상기 제 1풀다운 전압보다 낮은 제 2풀다운 전압을 공급하는 센스앰프 구동장치를 포함하는 것을 특징으로 하는 반도체 장치.
제 11항에 있어서, 상기 센스앰프 구동장치는
상기 제 1오버 드라이빙 구간과 상기 제 2오버 드라이빙 구간 동안 활성화되는 구동신호를 생성하는 구동신호 생성부; 및
상기 구동신호에 따라 상기 제 1오버 드라이빙 구간동안 상기 제 1풀업전압과 상기 제 1풀다운 전압을 공급하고, 상기 제 2오버 드라이빙 구간동안 상기 제 1풀업 전압을 공급하는 전원 구동부; 및
상기 구동신호에 따라 상기 제 2오버 드라이빙 구간동안 상기 풀다운 전원라인에 상기 제 2풀다운 전압을 공급하는 오버 드라이빙 제어부를 포함하는 것을 특징으로 하는 반도체 장치.
제 12항에 있어서, 상기 전원 구동부는
상기 제 1오버 드라이빙 구간과 상기 제 2오버 드라이빙 구간에서 제 1풀업 구동신호의 활성화시 상기 제 1풀업전압을 생성하는 제 1풀업 구동부;
액티브 구간에서 제 2풀업 구동신호의 활성화시 상기 풀업 전원라인에 상기 제 1풀업 전압보다 낮은 제 2풀업 전압을 공급하는 제 2풀업 구동부; 및
상기 제 1오버 드라이빙 구간에서 제 1풀다운 구동신호의 활성화시 상기 제 1풀다운 전압을 공급하는 제 1풀다운 구동부를 포함하는 것을 특징으로 하는 반도체 장치.
제 12항에 있어서, 상기 오버 드라이빙 제어부는 상기 제 2오버 드라이빙 구간에서 제 2풀다운 구동신호의 활성화시 상기 제 2풀다운 전압을 공급하는 풀다운 구동 소자를 포함하는 것을 특징으로 하는 반도체 장치.
제 11항에 있어서, 상기 제 1오버 드라이빙 구간은 액티브 명령 이후에 상기 메모리 셀의 비트라인에 데이터가 디벨롭 되는 구간인 것을 특징으로 하는 반도체 장치.
제 11항에 있어서, 상기 제 2오버 드라이빙 구간은 프리차지 구간 이전에 상기 메모리 셀의 워드라인이 디스에이블되기 이전의 일정 구간인 것을 특징으로 하는 반도체 장치.
제 11항에 있어서, 상기 제 1풀업 전압은 전원전압인 것을 특징으로 하는 반도체 장치.
제 11항에 있어서, 상기 제 1풀다운 전압은 접지전압인 것을 특징으로 하는 반도체 장치.
제 11항에 있어서, 상기 제 2풀다운 전압은 백바이어스전압인 것을 특징으로 하는 반도체 장치.
제 11항에 있어서, 상기 전원 구동부는 액티브 구간 동안 상기 풀업 전원라인에 상기 제 1풀업전압 보다 낮은 제 2풀업 전압을 공급하는 것을 특징으로 하는 반도체 장치.
제 20항에 있어서, 상기 제 2풀업 전압은 코아전압인 것을 특징으로 하는 반도체 장치.
오버 드라이빙 구간동안 풀다운 구동신호가 활성화면 센스앰프의 풀다운 전원라인에 접지전압보다 낮은 풀다운 전압을 공급하는 오버 드라이빙 제어부; 및
상기 오버 드라이빙 제어부의 구동을 제어하기 위해 상기 오버 드라이빙 구간 동안 활성화되는 상기 풀다운 구동신호를 생성하는 구동신호 생성부를 포함하는 것을 특징으로 하는 센스앰프 구동 장치.
제 22항에 있어서, 상기 오버 드라이빙 구간은 프리차지 구간 이전에 메모리 셀의 워드라인이 디스에이블되기 이전의 일정 구간인 것을 특징으로 하는 센스앰프 구동 장치.
제 22항에 있어서, 상기 백바이어스전압인 것을 특징으로 하는 센스앰프 구동 장치.