JP5595236B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、特にセンスアンプにイコライズ回路が設けられた半導体装置に関する。
DRAM(Dynamic Random Access Memory)などの半導体メモリは、リード動作によって一対のビット線間に生じた電位差をセンスアンプによって増幅することにより、メモリセルに保持されているデータが読み出される。センス動作を行うためには、一対のビット線をあらかじめ同電位にプリチャージしておく必要があり、通常は、高電位(VARY)に駆動されたビット線と低電位(VSS)に駆動されたビット線をイコライズ回路によって短絡することによってプリチャージを行う方式が一般的に用いられている。この場合、プリチャージレベルはVARYとVSSの中間電位(VBLP)となる。
近年においては、消費電力を低減すべく半導体装置の内部電圧が低電圧化されている。このため、イコライズ回路によって一対のビット線を短絡する際、イコライズ回路を構成するトランジスタのゲートソースドレイン間電圧が不足し、イコライズ動作に時間がかかるという問題があった。例えば、内部電位VPERIを1.0Vとし、プリチャージレベルVBLPを0.5Vとすると、イコライズ回路を構成するトランジスタのゲートソース間電圧(VPERI−VBLP)は0.5Vとなり、十分なオン電流を確保することが困難となる。
これを解決するためには、特許文献1に記載されているように、イコライズ回路を構成するトランジスタをより高電位で駆動する方法が考えられる。
特開2003−132679号公報
しかしながら、特許文献1に記載された半導体装置ではイコライズ信号に昇圧電位を用いていることから、回路規模が大きくなるばかりでなく消費電力が増大するという問題が生じる。回路規模や消費電力の増大を抑制するためには、イコライズ信号に外部電位VDDを直接用いる方法がある。しかしながら、この場合、外部電位VDDの電圧条件によりイコライズ信号のタイミングが変動し、その結果、内部電位で制御され外部電位VDDの電圧条件の影響が相対的に小さいワード線を制御する信号とイコライズ信号とのタイミング調整が困難となり、場合によってはワード線をリセットする前にイコライズ動作を開始してしまうことが考えられる。
本発明の一側面による半導体装置は、複数のビット線と、複数のサブワード線と、前記ビット線と前記サブワード線との交点に配置された複数のメモリセルとを含むメモリセルアレイと、前記複数のビット線のうち対をなすビット線対の一方を第1の電位に駆動する第1の駆動回路と、前記ビット線対の他方を前記第1の電位よりも高い第2の電位に駆動する第2の駆動回路と、前記ビット線対を同電位にイコライズするイコライズ回路とを含むセンスアンプと、前記第1の電位から前記第1の電位よりも高い第3の電位までの振幅を有するイコライズ信号及びタイミング信号を生成するタイミング制御回路と、前記イコライズ信号のレベルを前記第2及び第3の電位よりも高い第4の電位にレベル変換し、レベル変換された前記イコライズ信号を前記イコライズ回路に供給するイコライズ制御回路と、前記タイミング信号に基づいて前記サブワード線を制御するワードドライバと、を備え、前記ワードドライバは、前記第4の電位のレベルに応じて前記サブワード線の動作タイミングを変化させるタイミング調整部を含むことを特徴とする。
本発明の他の側面による半導体装置は、ビット線対と、ワード線と、前記ビット線対に対応して設けられたイコライズ回路と、前記イコライズ回路にイコライズ制御信号を供給するイコライズ制御回路であって、当該イコライズ制御回路は、外部から供給される第1の電源電位と実質的に等しい電圧レベルの前記イコライズ信号を前記イコライズ回路に供給し前記イコライズ回路を活性化する前記イコライズ制御回路と、前記ワード線を駆動するワード線駆動回路であって、当該ワード線駆動回路は、前記第1の電源電位を動作電圧の一方側として動作する第1の回路部を備えることを特徴とする。
本発明によれば、イコライズ信号のレベルに応じてサブワード線の動作タイミングを変化させていることから、イコライズ信号のレベルが変化した場合であっても、イコライズ動作の開始タイミングとサブワード線のリセットタイミングを連動させることが可能となる。これにより、外部電位(VDD)のようにレベルが変化しうる電位をそのままイコライズ信号に使用することが可能となり、この場合にはイコライズ信号用の昇圧回路も不要となる。
本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。 センスアンプSAの回路図である。 センスアンプ駆動回路63の回路図である。 イコライズ制御回路64の回路図である。 メインワードドライバ30の回路図である。 サブワードドライバ40の回路図である。 半導体装置10の動作を説明するためのタイミング図である。 第2の実施形態によるメインワードドライバ30の回路図である。 図8に示したメインワードドライバ30の動作を説明するためのタイミング図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図1は、本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。図1においては、主にロウ系のアクセス回路部分を示しており、カラム系のアクセス回路部分については省略されている。
図1に示すように、本実施形態による半導体装置10は、外部端子としてアドレス端子11、コマンド端子12、データ端子13及び電源端子14,15を備えている。
アドレス端子11は、外部からアドレス信号ADDが入力される端子であり、入力されたアドレス信号ADDはアドレスデコーダ20に供給される。アドレスデコーダ20はアドレス信号ADDをプリデコードする回路であり、アドレス信号ADDの一部をデコードした結果をマット選択信号MATとして出力し、アドレス信号ADDの他の一部をデコードした結果をメインワード線選択信号MWとして出力し、アドレス信号ADDのさらに他の一部をデコードした結果をサブワード線選択信号FXT,FXBとして出力する。これらの信号のうち、マット選択信号MAT及びメインワード線選択信号MWについてはメインワードドライバ30に供給され、サブワード線選択信号FXT,FXBについてはサブワードドライバ40に供給される。また、マット選択信号MATは、センスアンプ駆動回路63及びイコライズ制御回路64にも供給される。本発明においては、メインワードドライバ30及びサブワードドライバ40を纏めて単にワードドライバWDと呼ぶことがある。
メインワードドライバ30は、マット選択信号MAT及びメインワード線選択信号MWに基づいてメインワード信号MWLBを生成する回路である。一方、サブワードドライバ40は、サブワード線選択信号FXT,FXB及びメインワード信号MWLBに基づいてサブワード線SWLを駆動する回路である。
サブワード線SWLは、メモリセルアレイ50の内部においてX方向に複数設けられている。また、メモリセルアレイ50の内部には、Y方向に複数のビット線BLが設けられており、サブワード線SWLとビット線BLとの交点にメモリセルMCが配置されている。複数のビット線BLのうち対をなすビット線BLT,BLBは、対応するセンスアンプSAに接続されている。センスアンプSAは、ビット線BLT,BLBに生じている電位差を増幅する回路である。
コマンド端子12は、コマンド信号CMDが入力される端子であり、入力されたコマンド信号CMDはコマンドデコーダ61に供給される。コマンドデコーダ61は、コマンド信号CMDに基づいて各種内部コマンドを生成する回路である。図1には内部コマンドのうち、内部アクティブコマンドIACTが示されている。内部アクティブコマンドIACTは、コマンド信号CMDがアクティブコマンドを示している場合に活性化される内部コマンドである。
内部アクティブコマンドIACTはタイミング制御回路62に供給される。タイミング制御回路62は、内部アクティブコマンドIACTに応答してタイミング信号R0,R1,R2をこの順に活性化させるとともに、センスイネーブル信号SAE及びイコライズ信号EQBをこの順に活性化させる回路である。タイミング信号R0,R1,R2はアドレスデコーダ20及びメインワードドライバ30に供給され、これら回路の動作タイミングを規定する。また、センスイネーブル信号SAEはセンスアンプ駆動回路63に供給され、イコライズ信号EQBはイコライズ制御回路64に供給される。
センスアンプ駆動回路63は、センスイネーブル信号SAEに応答してセンスアンプ駆動信号SAP,SANを出力する回路である。センスアンプ駆動信号SAP,SANはセンスアンプSAを活性化させるための駆動信号である。また、イコライズ制御回路64は、イコライズ信号EQBに応答してイコライズ信号EQTを出力する回路である。イコライズ信号EQTは複数のビット線BLのうち対をなすビット線BLT,BLBの電位を実質的に同一にするイコライズ動作を実行するための信号であり、後述するように、イコライズ信号EQBに対してレベル変換がされている。
センスアンプSAによって増幅されたリードデータは、メインアンプ71を介して入出力回路72に供給される。メインアンプ71は、VSS電位(第1の電位)からVARY電位(第2の電位)までの振幅を有するリードデータを増幅し、VSS電位(第1の電位)からVPERI電位(第3の電位)までの振幅に変換する機能を有する。また、入出力回路72は、VSS電位(第1の電位)からVPERI電位(第3の電位)までの振幅を有するリードデータをさらに増幅し、VSS電位(第1の電位)からVDD電位(第4の電位)までの振幅に変換する機能を有する。
これらの電位は電源回路80によって生成される。電源回路80は、VDD電位が供給される電源端子14及びVSS電位が供給される電源端子15に接続されており、これらの電位に基づいて各種内部電位を生成する。電源回路80によって生成される内部電位には、上述したVARY電位(第2の電位)及びVPERI電位(第3の電位)のほか、VPP電位(第5の電位)及びVKK電位(第6の電位)が含まれる。また、電源端子14,15から供給されるVDD電位(第4の電位)及びVSS電位(第1の電位)も電源回路80から出力される。これら電位の関係は、
VKK<VSS<VARY≒VPERI<VDD<VPP
である。したがって、VARY及びVPERIについてはVDD電位を降圧することにより生成され、VPPについてはVDD電位を昇圧することにより生成される。また、VKKは、VSS電位を負方向に昇圧することにより生成される。
これらの電位のうち、VDDについては外部電位であることから変動が生じうる。しかも、使用可能なVDDのレベルが広いワイドレンジ製品においては、外部から与えられるVDDのレベル自体が使用状態によって変化する。VSSも外部電位であるが、通常は接地レベルに設定されることから変動はほとんど生じない。
電源回路80から出力される各電位は、それぞれ対応する回路ブロックに供給される。具体的には、アドレスデコーダ20、コマンドデコーダ61、タイミング制御回路62、メインアンプ71などの大部分の周辺回路にはVPERI電位が供給され、これら回路ブロックはVPERI電位とVSS電位との間の電圧を電源として動作する。したがって、これらの回路ブロックが入出力する信号の振幅は、VSS電位からVPERI電位までの振幅を有している。
これに対し、一部の回路にはVPERI電位とともに、或いは、VPERI電位の代わりにVARY、VDD又はVPP電位が供給される。例えば、アドレスデコーダ20にはVPERI電位のみならずVPP電位が供給され、メインワードドライバ30にはVDD電位及びVPP電位が供給され、サブワードドライバ40にはVKK電位が供給される。また、センスアンプ駆動回路63にはVARY電位が供給され、イコライズ制御回路64にはVDD電位が供給される。
図2は、センスアンプSAの回路図である。
図2に示すように、センスアンプSAは、一対の入出力ノードa,bがビット線BLT,BLBにそれぞれ接続されたフリップフロップ回路100と、ビット線BLT,BLBを同電位にイコライズするイコライズ回路130とを含んでいる。フリップフロップ回路100は、クロスカップルされたPチャンネル型MOSトランジスタP1,P2からなる駆動回路110と、クロスカップルされたNチャンネル型MOSトランジスタN1,N2からなる駆動回路120とを備える。
駆動回路110のコモンソースcにはセンスアンプ駆動信号SAPが供給され、駆動回路120のコモンソースdにはセンスアンプ駆動信号SANが供給される。センスアンプ駆動信号SAPは活性化時においてVARY電位となる信号であり、センスアンプ駆動信号SANは活性化時においてVSS電位となる信号である。したがって、駆動回路110はビット線BLT,BLBの一方をVARY電位に駆動し、駆動回路120はビット線BLT,BLBの他方をVSS電位に駆動する役割を果たす。

また、イコライズ回路130は、ビット線BLT,BLB間に接続されたNチャンネル型MOSトランジスタN3と、ビット線BLT,BLB間に直列接続されたNチャンネル型MOSトランジスタN4,N5と備え、これらトランジスタN3〜N5のゲート電極にはイコライズ信号EQTが供給される。トランジスタN4とトランジスタN5の接続点eには中間電位VBLPが供給されている。中間電位VBLPは、VARY電位とVSS電位との中間電位である。したがって、イコライズ信号EQTがハイレベルに活性化すると、ビット線BLT,BLBは中間電位VBLPにイコライズされる。
図3は、センスアンプ駆動回路63の回路図である。
図3に示すように、センスアンプ駆動回路63は、センスイネーブル信号SAE及びマット選択信号MATの両方がハイレベルに活性化したことに応答して導通するPチャンネル型MOSトランジスタP10及びNチャンネル型MOSトランジスタN10からなる。トランジスタP10のソースにはVARY電位が供給され、トランジスタN10のソースにはVSS電位が供給されている。このため、センスイネーブル信号SAEによってこれらトランジスタP10,N10がオンすると、センスアンプ駆動信号SAPはVARY電位に駆動され、センスアンプ駆動信号SANはVSS電位に駆動される。
図4は、イコライズ制御回路64の回路図である。
図4に示すように、イコライズ制御回路64は、Pチャンネル型MOSトランジスタP11及びNチャンネル型MOSトランジスタN11からなるインバータ回路である。トランジスタP11のソースにはVDD電位が供給され、トランジスタN11のソースにはVSS電位が供給されている。このため、イコライズ信号EQB及びマット選択信号MATのいずれか一方がローレベルになると、イコライズ制御回路64の出力であるイコライズ信号EQTはVDD電位となる。上述の通り、イコライズ信号EQBを生成するタイミング制御回路62はVPERI電位を電源として用いていることから、イコライズ信号EQBの振幅はVSSからVPERIであるのに対し、イコライズ信号EQTの振幅はVSSからVDDに拡大される。つまり、イコライズ制御回路64は、イコライズ信号EQBをレベル変換するレベル変換回路として機能する。
イコライズ制御回路64によってイコライズ信号をレベル変換しているのは、図2に示したイコライズ回路130の特性を向上させるためである。つまり、イコライズ信号の振幅がVSSからVPERIである場合、イコライズ回路130を構成するトランジスタN3〜N5のゲートソース間電圧がVPERI−VBLPに制限され、VPERI電位が低いと十分なオン電流を確保できなくなってしまう。これに対し、イコライズ信号の振幅をVDDに拡大すれば、トランジスタN3〜N5のゲートソース間電圧がVDD−VBLPに拡大されるためオン電流が増大し、イコライズ動作を高速に実行することが可能となる。
図5は、メインワードドライバ30の回路図である。
図5に示すように、メインワードドライバ30は、タイミング信号R1,R2及びマット選択信号MATを受ける論理回路31と、論理回路31の出力信号31aによってプリチャージされ、論理回路31の出力信号31b及びメインワード線選択信号MWによってディスチャージされる選択回路32と、選択回路32の出力をラッチするとともにメインワード信号MWLBとして出力する出力回路33とを備えている。
論理回路31は、タイミング信号R1,R2の両方がハイレベルである期間にマット選択信号MATがハイレベルに活性化すると出力信号31aをローレベルとし、これにより選択回路32に含まれるPチャンネル型MOSトランジスタP20をオンさせる。トランジスタP20のソースにはVPP電位が供給されており、これによりトランジスタP20がオンすると内部ノードfはVPP電位にプリチャージされる。その後、タイミング信号R1,R2の少なくとも一方がローレベルに変化すると、トランジスタP20はオフ状態となる。この状態で、メインワード線選択信号MWがハイレベルとなり、且つ、タイミング信号R1,R2の両方がローレベルに変化すると、選択回路32に含まれるNチャンネル型MOSトランジスタN21,N22の両方がオンするため、内部ノードfはVSSレベルにディスチャージされる。その結果、出力回路33から出力されるメインワード信号MWLBはVSS電位に活性化されることになる。これに対し、メインワード線選択信号MWがローレベルのままであれば、内部ノードfはVPPレベルに保たれることから、メインワード信号MWLBはVPP電位のまま非活性状態を維持する。
さらに、論理回路31の出力信号31aの信号パスには、2つのレベルシフト回路LV1,LV2が設けられている。レベルシフト回路LV1は、振幅がVSSからVPERIである出力信号31aをVSSからVDDの振幅に拡大する回路であり、レベルシフト回路LV2は、レベルシフト回路LV1の出力をVSSからVPPの振幅に拡大する回路である。これにより、トランジスタP20のゲート電極には、VSSからVPPの振幅を有する出力信号31aが供給されることになる。ここで、レベルシフト回路LV1はタイミング調整部として機能するダミー回路であり、出力信号31aの信号波形にVDD依存性を持たせるために挿入されている。これは、イコライズ信号EQTがVDD依存性を有していることから、同じVDD依存性をメインワード信号MWLBにも持たせるためである。
上述の通り、マット選択信号MAT及びメインワード線選択信号MWはアドレス信号ADDの一部をデコードすることにより得られる信号であることから、メインワード信号MWLBは、アドレス信号ADDが所定の値である場合にVSS電位に活性化することになる。メインワードドライバ30には、図5に示す回路がメインワード信号MWLBの本数分だけ設けられている。
図6は、サブワードドライバ40の回路図である。
図6に示すように、サブワードドライバ40は、ドレインがサブワード線SWLに接続されたPチャンネル型MOSトランジスタP40及びNチャンネル型MOSトランジスタN41,N42によって構成されている。トランジスタP40のソースにはサブワード線選択信号FXTが供給され、トランジスタN41,N42のソースにはVKK電位が供給される。また、トランジスタP40,N41のゲートにはメインワード信号MWLBが供給され、トランジスタN42のゲートにはサブワード線選択信号FXBが供給される。サブワード線選択信号FXT,FXBはVSSからVPPの振幅を持った信号であり、それぞれタイミング信号R0,R1に同期して遷移する。
かかる構成により、サブワード線選択信号FXT,FXBがそれぞれVPP電位,VSS電位である状態でメインワード信号MWLBがローレベル(VSS)に活性化すると、サブワード線SWLはトランジスタP40を介してVPP電位に駆動される。これにより該サブワード線SWLに接続されたメモリセルMCからは、対応するビット線BLT又はBLBを介してリードデータが読み出される。これに対し、サブワード線選択信号FXT,FXBがそれぞれVPP電位,VSS電位である場合であっても、メインワード信号MWLBがハイレベル(VPP)に非活性化している場合には、サブワード線SWLはトランジスタN41によってVKK電位に非活性化される。
上述の通り、サブワード線選択信号FXT,FXBはアドレス信号ADDの一部をデコードすることにより得られる信号であることから、サブワード線SWLは、アドレス信号ADDが所定の値である場合にのみVPP電位に駆動される。サブワードドライバ40には、図6に示す回路がサブワード線SWLの本数分だけ設けられている。
図7は、本実施形態による半導体装置10の動作を説明するためのタイミング図であり、サブワード線SWLがリセットされる際の動作を示している。
図7に示す例では、タイミング信号R0の遷移に同期してサブワード線選択信号FXTがローレベルに変化し、タイミング信号R1の遷移に同期してサブワード線選択信号FXBがハイレベルに変化している。この時点では、メインワード信号MWLBはローレベルに活性化したままの状態である。このため、サブワード線選択信号FXTがローレベルに変化すると、図6に示したトランジスタP40を介してサブワード線SWLに供給される電位がVPP電位からVSS電位に切り替わる。これにより、サブワード線SWLの電位はVPPレベルから低下を始めるが、Pチャンネル型MOSトランジスタを介した電荷の引き抜きであることから、サブワード線SWLの電位低下は比較的緩やかとなる。
次に、サブワード線選択信号FXBがハイレベルに変化すると、図6に示したトランジスタN42がオンするため、サブワード線SWLの電位はVKKレベルに向かってさらに低下する。そして、タイミング信号R2の遷移に同期してメインワード信号MWLBがハイレベルに変化すると、トランジスタP40がオフするため、サブワード線SWLの電位はトランジスタN41,N42によってVKKレベルに駆動される。このように、本実施形態では、サブワード線SWLのリセットをVPP→VSS→VKKと2段階に分けて実行していることから、ホットキャリア劣化によるしきい値変動やオフリーク電流の増加などを防止することができる。
イコライズ信号EQTとメインワード信号MWLBとの同期をとる必要があるのは、サブワード線SWLが完全にVKKレベルまでリセットされる前にイコライズ動作を開始すると、メモリセルMCのデータが破壊されるおそれがあるからであり、サブワード線SWLのリセット動作の最後に行われるメインワード信号MWLBのリセットと同期してイコライズ動作を開始することにより、このような問題を回避する必要があるからである。
ここで、イコライズ信号EQTを生成するイコライズ制御回路64はVDD電位を使用していることから、外部から電源端子14に供給される電源電位VDDに変動が生じると、イコライズ信号EQTが活性化するタイミングも変動する。さらに、ワイドレンジ品のように使用可能な電源電位の範囲が広い製品においては、実際に使用される電源電位VDDのレベルによってイコライズ信号EQTが活性化するタイミングが大きく変化する。イコライズ信号EQTの活性化タイミングがVDD電位に応じて変動し、一方、メインワード信号MWLBのリセットタイミングがVDD電位の変動の影響を受けない場合には、サブワード線SWLがメモリセルトランジスタのしきい値電圧までリセットされる前にイコライズ動作を開始してしまい、メモリセルMCのデータが破壊される恐れがある。しかしながら、本実施形態においては、VDD電位に依存してイコライズ信号EQTの活性化タイミングが変化すると、レベルシフト回路LV1の介在により、メインワード信号MWLBがリセットされるタイミングも同方向に変化する。つまり、VDD電位が高いためのイコライズ信号EQTの活性化タイミングが早い条件下においては、メインワード信号MWLBがリセットされるタイミングも早くなり、逆に、VDD電位が低いためのイコライズ信号EQTの活性化タイミングが遅い条件下においては、メインワード信号MWLBがリセットされるタイミングも遅くなる。これにより、イコライズ信号EQTの振幅をVDDレベルまで拡大しているにもかかわらず、VDD電位の変動によりイコライズ信号EQTの活性化タイミングとメインワード信号MWLBがリセットされるタイミングとが入れ替わる不具合を回避することが可能となる。
図8は、第2の実施形態によるメインワードドライバ30の回路図である。
図8に示すように、本実施形態においてはメインワードドライバ30に含まれる論理回路31の論理が変更されている。具体的には、出力信号31aを生成する論理が変更されており、マット選択信号MAT及びタイミング信号R1に基づいて出力信号31aが生成される。つまり、マット選択信号MATがハイレベルである場合、タイミング信号R1がハイレベルであれば出力信号31aはローレベルとなり、タイミング信号R1がローレベルであれば出力信号31aはハイレベルとなる。
さらに、図8に示すメインワードドライバ30では、タイミング信号R1の信号パスに立ち上がりエッジを遅延させるライズディレイ回路34が追加されている。ライズディレイ回路34は、タイミング信号R1の立ち上がりエッジのみを遅延させ、タイミング信号R1の立ち下がりエッジについては実質的に遅延させない。かかる構成により、タイミング信号R1がローレベルからハイレベルに遷移すると、ライズディレイ回路34による遅延時間が経過した後、タイミング信号R1'がローレベルからハイレベルに遷移し、Pチャンネル型MOSトランジスタP20がオンする。
図9は、図8に示したメインワードドライバ30の動作を説明するためのタイミング図であり、サブワード線SWLがリセットされる際の動作を示している。
図9に示す動作は、メインワード信号MWLBがリセットされるタイミングを除いて図7に示した動作と同じである。まず、タイミング信号R0が遷移するとサブワード線SWLに供給される電位がVPP電位からVSS電位に切り替わり、タイミング信号R1が遷移するとサブワード線SWLの電位はVKKレベルに向かってさらに低下する。次に、ライズディレイ回路34によって遅延されたタイミング信号R1'が遷移すると、トランジスタP40がオフし、サブワード線SWLの電位はトランジスタN41,N42によってVKKレベルに駆動される。その後、タイミング信号R2が遷移し、イコライズ信号EQTが活性化される。
このように、本実施形態では、メインワード信号MWLBのリセットタイミングを早めていることから、図7に示した例に比べてトランジスタN41がオンするタイミングが早くなり、その結果、サブワード線SWLのリセットを高速に実行することが可能となる。しかも、メインワード信号MWLBのリセットタイミングがタイミング信号R1の遷移よりも必ず遅くなることから、メインワード信号MWLBが誤って早くリセットされることによるホットキャリア劣化の発生を防止することも可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
10 半導体装置
11 アドレス端子
12 コマンド端子
13 データ端子
14,15 電源端子
20 アドレスデコーダ
30 メインワードドライバ
31 論理回路
32 選択回路
33 出力回路
34 ライズディレイ回路
40 サブワードドライバ
50 メモリセルアレイ
61 コマンドデコーダ
62 タイミング制御回路
63 センスアンプ駆動回路
64 イコライズ制御回路
71 メインアンプ
72 入出力回路
80 電源回路
100 フリップフロップ回路
110,120 駆動回路
130 イコライズ回路
BLT,BLB ビット線
LV1,LV2 レベルシフト回路
MC メモリセル
SA センスアンプ
SWL サブワード線

Claims (14)

  1. 複数のビット線と、複数のサブワード線と、前記ビット線と前記サブワード線との交点に配置された複数のメモリセルとを含むメモリセルアレイと、
    前記複数のビット線のうち対をなすビット線対の一方を第1の電位に駆動する第1の駆動回路と、前記ビット線対の他方を前記第1の電位よりも高い第2の電位に駆動する第2の駆動回路と、前記ビット線対を同電位にイコライズするイコライズ回路とを含むセンスアンプと、
    前記第1の電位から前記第1の電位よりも高い第3の電位までの振幅を有するイコライズ信号及びタイミング信号を生成するタイミング制御回路と、
    前記イコライズ信号のレベルを前記第2及び第3の電位よりも高い第4の電位にレベル変換し、レベル変換された前記イコライズ信号を前記イコライズ回路に供給するイコライズ制御回路と、
    前記タイミング信号に基づいて前記サブワード線を制御するワードドライバと、を備え、
    前記ワードドライバは、前記第4の電位のレベルに応じて前記サブワード線の動作タイミングを変化させるタイミング調整部を含むことを特徴とする半導体装置。
  2. 前記タイミング調整部は、前記タイミング信号のレベルを前記第4の電位にレベル変換する第1のレベル変換回路を含むことを特徴とする請求項1に記載の半導体装置。
  3. 前記ワードドライバは、前記タイミング信号に基づいてメインワード信号を生成するメインワードドライバと、少なくとも前記メインワード信号に基づいて前記サブワード線を駆動するサブワードドライバとを含み、
    前記メインワードドライバは、前記第1のレベル変換回路と、前記第1のレベル変換回路によってレベル変換された前記タイミング信号のレベルを前記第4の電位よりも高い第5の電位にレベル変換する第2のレベル変換回路と、前記第2のレベル変換回路によってレベル変換された前記タイミング信号に基づいて前記第1の電位から前記第5の電位までの振幅を有する前記メインワード信号を生成する論理回路とを含む、ことを特徴とする請求項2に記載の半導体装置。
  4. 前記サブワードドライバは、前記メインワード信号が前記第1の電位である場合に活性化されて前記サブワード線を前記第5の電位に駆動することを特徴とする請求項3に記載の半導体装置。
  5. 前記サブワードドライバは、前記メインワード信号が前記第5の電位である場合に非活性化されて前記サブワード線を前記第1の電位よりも低い第6の電位に駆動することを特徴とする請求項4に記載の半導体装置。
  6. 前記タイミング信号は、この順に遷移する第1及び第2のタイミング信号を含み、
    前記サブワードドライバは、前記第1のタイミング信号の遷移に応答して前記サブワード線を前記第1の電位に駆動する第1のトランジスタと、前記第2のタイミング信号の遷移に応答して前記サブワード線を前記第6の電位に駆動する第2のトランジスタを有することを特徴とする請求項5に記載の半導体装置。
  7. 前記タイミング信号は、前記第2のタイミング信号よりも遅れて遷移する第3のタイミング信号をさらに含み、
    前記サブワードドライバは、前記第3のタイミング信号の遷移に応答して前記サブワード線を前記第6の電位に駆動する第3のトランジスタをさらに備えることを特徴とする請求項6に記載の半導体装置。
  8. 前記第3のタイミング信号は、前記第2のタイミング信号を遅延させることによって生成されることを特徴とする請求項7に記載の半導体装置。
  9. 前記イコライズ回路は、前記ビット線対の一方と他方との間に接続され、ゲート電極にレベル変換された前記イコライズ信号を受けるNチャンネル型のMOSトランジスタを含むことを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置。
  10. 前記第4の電位は外部から供給される電位であり、前記第2及び第3の電位は、前記第4の電位を降圧することにより生成された内部電位であることを特徴とする請求項1乃至9のいずれか一項に記載の半導体装置。
  11. ビット線対と、
    メインワード線と、
    サブワード線と、
    前記ビット線対に対応して設けられたイコライズ回路と、
    前記イコライズ回路にイコライズ信号を供給するイコライズ制御回路であって、当該イコライズ制御回路は、外部から供給される第1の電源電位と実質的に等しい電圧レベルの前記イコライズ信号を前記イコライズ回路に供給し前記イコライズ回路を活性化する前記イコライズ制御回路と、
    前記メインワード線を駆動するメインワードドライバであって、前記第1の電源電位を動作電圧の一方側として動作する第1の回路部を含むメインワードドライバと、
    前記メインワード線のレベルに基づいて前記サブワード線を駆動するサブワードドライバと、
    第1のタイミング信号及び前記第1のタイミング信号に続いて第2のタイミング信号を発生するタイミング制御回路と、を備え、
    前記メインワードドライバは前記第1のタイミング信号に応じて前記メインワード線を非活性化し、前記イコライズ制御回路は前記第2のタイミング信号に応じて前記イコライズ信号を活性化することを特徴とする半導体記憶装置。
  12. 記第1の電源電位よりも電位レベルの低い第2の電源電位及び前記第1の電源電位よりも電位レベルの高い第3の電源電位を発生する電源回路をさらに備え、
    前記メインワードドライバは、前記第2の電源電位を動作電圧の一方側として動作する第2の回路部と前記第3の電源電位を動作電圧の一方側として動作する第3の回路部とを含むことを特徴とする請求項11に記載の半導体記憶装置。
  13. 前記第1の回路部は、前記第2の回路部から供給される第1の出力信号を受け取り、当該第1の出力信号に応じた第2の出力信号を前記第3の回路部に供給し、前記第3の回路部は、前記第2の出力信号に応じて前記メインワード線を駆動することを特徴とする請求項12に記載の半導体記憶装置。
  14. 前記イコライズ回路は、中間電位を受け取るノードと、前記ビット線対の一方のビット線と前記ノードとの間に接続された第1のトランジスタと、前記ビット線対の他方のビット線と前記ノードとの間に接続された第2のトランジスタと、前記ビット線対の前記一方のビット線と前記ビット線対の前記他方のビット線との間に接続された第3のトランジスタとを含み、前記第1、第2、及び、第3のトランジスタの制御端子には、前記イコライズ信号が共通に供給されることを特徴とする請求項11に記載の半導体装置。
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