JP5595236B2 - 半導体装置 - Google Patents
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Description
VKK<VSS<VARY≒VPERI<VDD<VPP
である。したがって、VARY及びVPERIについてはVDD電位を降圧することにより生成され、VPPについてはVDD電位を昇圧することにより生成される。また、VKKは、VSS電位を負方向に昇圧することにより生成される。
11 アドレス端子
12 コマンド端子
13 データ端子
14,15 電源端子
20 アドレスデコーダ
30 メインワードドライバ
31 論理回路
32 選択回路
33 出力回路
34 ライズディレイ回路
40 サブワードドライバ
50 メモリセルアレイ
61 コマンドデコーダ
62 タイミング制御回路
63 センスアンプ駆動回路
64 イコライズ制御回路
71 メインアンプ
72 入出力回路
80 電源回路
100 フリップフロップ回路
110,120 駆動回路
130 イコライズ回路
BLT,BLB ビット線
LV1,LV2 レベルシフト回路
MC メモリセル
SA センスアンプ
SWL サブワード線
Claims (14)
- 複数のビット線と、複数のサブワード線と、前記ビット線と前記サブワード線との交点に配置された複数のメモリセルとを含むメモリセルアレイと、
前記複数のビット線のうち対をなすビット線対の一方を第1の電位に駆動する第1の駆動回路と、前記ビット線対の他方を前記第1の電位よりも高い第2の電位に駆動する第2の駆動回路と、前記ビット線対を同電位にイコライズするイコライズ回路とを含むセンスアンプと、
前記第1の電位から前記第1の電位よりも高い第3の電位までの振幅を有するイコライズ信号及びタイミング信号を生成するタイミング制御回路と、
前記イコライズ信号のレベルを前記第2及び第3の電位よりも高い第4の電位にレベル変換し、レベル変換された前記イコライズ信号を前記イコライズ回路に供給するイコライズ制御回路と、
前記タイミング信号に基づいて前記サブワード線を制御するワードドライバと、を備え、
前記ワードドライバは、前記第4の電位のレベルに応じて前記サブワード線の動作タイミングを変化させるタイミング調整部を含むことを特徴とする半導体装置。 - 前記タイミング調整部は、前記タイミング信号のレベルを前記第4の電位にレベル変換する第1のレベル変換回路を含むことを特徴とする請求項1に記載の半導体装置。
- 前記ワードドライバは、前記タイミング信号に基づいてメインワード信号を生成するメインワードドライバと、少なくとも前記メインワード信号に基づいて前記サブワード線を駆動するサブワードドライバとを含み、
前記メインワードドライバは、前記第1のレベル変換回路と、前記第1のレベル変換回路によってレベル変換された前記タイミング信号のレベルを前記第4の電位よりも高い第5の電位にレベル変換する第2のレベル変換回路と、前記第2のレベル変換回路によってレベル変換された前記タイミング信号に基づいて前記第1の電位から前記第5の電位までの振幅を有する前記メインワード信号を生成する論理回路とを含む、ことを特徴とする請求項2に記載の半導体装置。 - 前記サブワードドライバは、前記メインワード信号が前記第1の電位である場合に活性化されて前記サブワード線を前記第5の電位に駆動することを特徴とする請求項3に記載の半導体装置。
- 前記サブワードドライバは、前記メインワード信号が前記第5の電位である場合に非活性化されて前記サブワード線を前記第1の電位よりも低い第6の電位に駆動することを特徴とする請求項4に記載の半導体装置。
- 前記タイミング信号は、この順に遷移する第1及び第2のタイミング信号を含み、
前記サブワードドライバは、前記第1のタイミング信号の遷移に応答して前記サブワード線を前記第1の電位に駆動する第1のトランジスタと、前記第2のタイミング信号の遷移に応答して前記サブワード線を前記第6の電位に駆動する第2のトランジスタを有することを特徴とする請求項5に記載の半導体装置。 - 前記タイミング信号は、前記第2のタイミング信号よりも遅れて遷移する第3のタイミング信号をさらに含み、
前記サブワードドライバは、前記第3のタイミング信号の遷移に応答して前記サブワード線を前記第6の電位に駆動する第3のトランジスタをさらに備えることを特徴とする請求項6に記載の半導体装置。 - 前記第3のタイミング信号は、前記第2のタイミング信号を遅延させることによって生成されることを特徴とする請求項7に記載の半導体装置。
- 前記イコライズ回路は、前記ビット線対の一方と他方との間に接続され、ゲート電極にレベル変換された前記イコライズ信号を受けるNチャンネル型のMOSトランジスタを含むことを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置。
- 前記第4の電位は外部から供給される電位であり、前記第2及び第3の電位は、前記第4の電位を降圧することにより生成された内部電位であることを特徴とする請求項1乃至9のいずれか一項に記載の半導体装置。
- ビット線対と、
メインワード線と、
サブワード線と、
前記ビット線対に対応して設けられたイコライズ回路と、
前記イコライズ回路にイコライズ信号を供給するイコライズ制御回路であって、当該イコライズ制御回路は、外部から供給される第1の電源電位と実質的に等しい電圧レベルの前記イコライズ信号を前記イコライズ回路に供給し前記イコライズ回路を活性化する前記イコライズ制御回路と、
前記メインワード線を駆動するメインワードドライバであって、前記第1の電源電位を動作電圧の一方側として動作する第1の回路部を含むメインワードドライバと、
前記メインワード線のレベルに基づいて前記サブワード線を駆動するサブワードドライバと、
第1のタイミング信号及び前記第1のタイミング信号に続いて第2のタイミング信号を発生するタイミング制御回路と、を備え、
前記メインワードドライバは前記第1のタイミング信号に応じて前記メインワード線を非活性化し、前記イコライズ制御回路は前記第2のタイミング信号に応じて前記イコライズ信号を活性化することを特徴とする半導体記憶装置。 - 前記第1の電源電位よりも電位レベルの低い第2の電源電位及び前記第1の電源電位よりも電位レベルの高い第3の電源電位を発生する電源回路をさらに備え、
前記メインワードドライバは、前記第2の電源電位を動作電圧の一方側として動作する第2の回路部と前記第3の電源電位を動作電圧の一方側として動作する第3の回路部とを含むことを特徴とする請求項11に記載の半導体記憶装置。 - 前記第1の回路部は、前記第2の回路部から供給される第1の出力信号を受け取り、当該第1の出力信号に応じた第2の出力信号を前記第3の回路部に供給し、前記第3の回路部は、前記第2の出力信号に応じて前記メインワード線を駆動することを特徴とする請求項12に記載の半導体記憶装置。
- 前記イコライズ回路は、中間電位を受け取るノードと、前記ビット線対の一方のビット線と前記ノードとの間に接続された第1のトランジスタと、前記ビット線対の他方のビット線と前記ノードとの間に接続された第2のトランジスタと、前記ビット線対の前記一方のビット線と前記ビット線対の前記他方のビット線との間に接続された第3のトランジスタとを含み、前記第1、第2、及び、第3のトランジスタの制御端子には、前記イコライズ信号が共通に供給されることを特徴とする請求項11に記載の半導体装置。
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