JP4993912B2 - 半導体メモリ素子及び半導体メモリ素子のビットライン感知増幅器の駆動方法 - Google Patents
半導体メモリ素子及び半導体メモリ素子のビットライン感知増幅器の駆動方法 Download PDFInfo
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Description
200 感知部
300 RTOライン駆動制御信号生成部
400 フィードバック回路
Claims (18)
- 感知増幅器の駆動電圧によって駆動されるビットライン感知増幅器と、
ビットライン感知増幅器イネーブル信号を、固定された時間の間遅延させ、検出信号を出力する遅延手段と、
前記検出信号に応答して基準電圧及びフィードバック電圧を比較し、オーバー駆動終了信号を出力する感知手段と、
前記ビットライン感知増幅器イネーブル信号及び前記オーバー駆動終了信号に応答して、第1駆動制御信号及び第2駆動制御信号を生成する駆動制御信号生成手段と、
前記第1及び第2駆動制御信号に応答して、前記ビットライン感知増幅器のプルアップ電源ラインを駆動する駆動手段と、
前記ビットライン感知増幅器の前記プルアップ電源ラインに印加された電圧を受けて、ビットラインの増幅状態を表す前記フィードバック電圧を生成するフィードバック手段と
を備え、
前記ビットライン感知増幅器を安定化させることを特徴とする半導体メモリ素子。 - 前記感知増幅器の駆動電圧が、オーバードライブ電圧及びノーマル駆動電圧のうち、前記第1及び第2駆動制御信号に応答して選択されるいずれかであることを特徴とする請求項1に記載の半導体メモリ素子。
- 前記駆動手段が、
前記第1駆動制御信号に応答して、前記ビットライン感知増幅器の前記プルアップ電源ラインを前記オーバードライブ電圧で駆動する第1駆動手段と、
前記第2駆動制御信号に応答して、前記ビットライン感知増幅器の前記プルアップ電源ラインを前記ノーマル駆動電圧で駆動する第2駆動手段と
を備えることを特徴とする請求項1に記載の半導体メモリ素子。 - 前記ノーマル駆動電圧が、コア電圧であり、
前記オーバードライブ電圧が、電源電圧であることを特徴とする請求項3に記載の半導体メモリ素子。 - 前記第1駆動手段が、電源電圧端と前記ビットライン感知増幅器の前記プルアップ電源ラインとの間に接続され、前記第1駆動制御信号をゲート入力とする第1MOSトランジスタを備えることを特徴とする請求項4に記載の半導体メモリ素子。
- 前記第2駆動手段が、コア電圧端と前記ビットライン感知増幅器の前記プルアップ電源ラインとの間に接続され、前記第2駆動制御信号をゲート入力とする第2MOSトランジスタを備えることを特徴とする請求項4に記載の半導体メモリ素子。
- 前記感知手段が、前記遅延手段の出力信号をイネーブル信号とし、前記基準電圧と前記フィードバック電圧とを差動入力とする差動増幅回路を備えることを特徴とする請求項4に記載の半導体メモリ素子。
- 前記フィードバック手段が、
前記ビットライン感知増幅器の前記プルアップ電源ラインに印加された電圧に対して、実際のビットラインの寄生成分の影響を反映するためのビットラインモデリング回路を備えることを特徴とする請求項4に記載の半導体メモリ素子。 - 前記基準電圧が、前記コア電圧のレベルであることを特徴とする請求項8に記載の半導体メモリ素子。
- 前記ビットラインモデリング回路が、
ビットラインの寄生成分をモデリングしたRCレプリカと、
前記ビットライン感知増幅器イネーブル信号に応答して、前記ビットライン感知増幅器の前記プルアップ電源ラインに印加された電圧で前記RCレプリカを駆動するMOSトランジスタと
を備えることを特徴とする請求項8に記載の半導体メモリ素子。 - 前記フィードバック手段が、
前記ビットラインモデリング回路の出力電圧を分配して、前記フィードバック電圧として出力する電圧分配部をさらに備えることを特徴とする請求項8に記載の半導体メモリ素子。 - 前記電圧分配部が、
前記RCレプリカの出力端と接地電圧との間に直列に接続され、実質的に同じ抵抗値を有する第1抵抗性素子及び第2抵抗性素子を備えることを特徴とする請求項11に記載の半導体メモリ素子。 - 前記基準電圧が、前記コア電圧の1/2レベルであることを特徴とする請求項12に記載の半導体メモリ素子。
- 前記遅延手段が、
前記ビットライン感知増幅器イネーブル信号を入力とする遅延部と、
前記遅延部の前記出力信号及び前記ビットライン感知増幅器イネーブル信号を入力とするNANDゲートと、
該NANDゲートの出力信号を入力とするインバータと
を備えることを特徴とする請求項4に記載の半導体メモリ素子。 - 前記駆動制御信号生成手段が、
前記ビットライン感知増幅器イネーブル信号及び前記オーバー駆動終了信号を論理積する第1論理積手段と、
前記ビットライン感知増幅器イネーブル信号及び前記第1論理積手段の出力信号を論理積する第2論理積手段と
を備えることを特徴とする請求項4に記載の半導体メモリ素子。 - 前記駆動制御信号生成手段が、
前記ビットライン感知増幅器イネーブル信号を入力とする第1インバータと、
該第1インバータの出力信号を入力とする第2インバータと、
前記オーバー駆動終了信号を入力とする第3インバータと、
該第3インバータの出力信号及び前記ビットライン感知増幅器イネーブル信号を入力とする第1NANDゲートと、
該第1NANDゲートの出力信号及び前記第2インバータの出力信号を入力とする第2NANDゲートと、
該第2NANDゲートの出力信号を入力とする第4インバータと、
前記第1NANDゲートの出力信号を入力とする第5インバータと、
前記第4インバータの出力信号をバッファリングして、前記第2駆動制御信号を出力する第1バッファと、
前記第5インバータの出力信号をバッファリングして、第1駆動制御信号を出力する第2バッファと
を備えることを特徴とする請求項4に記載の半導体メモリ素子。 - フィードバック感知増幅器の駆動電圧及び基準電圧を比較して、感知増幅器の駆動電圧を出力するステップと、
ビットライン感知増幅器イネーブル信号を、固定された時間の間遅延させ、検出信号を出力するステップと、
前記検出信号に応答して前記基準電圧及びフィードバック電圧を比較し、オーバー駆動終了信号を出力するステップと、
前記ビットライン感知増幅器イネーブル信号及び前記オーバー駆動終了信号に応答して、第1駆動制御信号及び第2駆動制御信号を生成するステップと、
前記第1及び第2駆動制御信号に応答して、ビットライン感知増幅器のプルアップ電源ラインを駆動するステップと、
前記ビットライン感知増幅器のプルアップ電源ラインの駆動によって前記ビットライン感知増幅器を駆動するステップと、
前記ビットライン感知増幅器の前記プルアップ電源ラインに印加された電圧を受けて、ビットラインの増幅状態を表す前記フィードバック電圧を生成するステップと
を含み、
前記ビットライン感知増幅器を安定的に駆動することを特徴とする半導体メモリ素子のビットライン感知増幅器の駆動方法。 - 前記感知増幅器の前記駆動電圧が、オーバードライブ電圧及びノーマル駆動電圧のうち、前記第1及び第2駆動制御信号に応答して選択されるいずれかであることを特徴とする請求項17に記載の半導体メモリ素子のビットライン感知増幅器の駆動方法。
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