KR100695287B1 - 반도체 메모리 장치의 센스앰프 제어 회로 - Google Patents

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Abstract

반도체 메모리 장치의 리프레쉬 특성을 개선할 수 있는 센스앰프 제어 회로를 제시한다. 본 발명의 센스앰프 제어 회로는 센스앰프 인에이블 신호에 응답하여 제 1 펄스를 출력하고, 상기 센스앰프 인에이블 신호 및 뱅크 액티브 신호에 응답하여 상기 제 1 펄스 발생 후 상기 센스앰프 인에이블 신호가 디스에이블되기 전에 제 2 펄스를 출력하는 제 1 풀업 제어신호 발생 수단을 포함한다. 본 발명에 의하면 리프레쉬 동작을 개시하는 시점 및 리프레쉬 동작이 완료되는 시점에 센스앰프를 오버 드라이빙함으로써, 반도체 메모리 셀의 저장 특성을 개선할 수 있다.
리프레쉬, 오버 드라이빙

Description

반도체 메모리 장치의 센스앰프 제어 회로{Control Circuit for Sense Amplifier of Semiconductor Memory Apparatus}
도 1은 일반적인 센스앰프 제어 회로를 구비한 반도체 메모리 장치의 리프레쉬 회로의 구성도,
도 2는 본 발명에 의한 센스앰프 제어 회로를 반도체 메모리 장치의 리프레쉬 회로의 구성도,
도 3은 도 2에 도시한 센스엠프 제어 회로의 블록도,
도 4는 도 3에 도시한 제 1 및 제 2 풀업 제어신호 발생 수단의 상세 회로도,
도 5는 도 2에 도시한 센스앰프 드라이버의 상세 회로도, 및
도 6 내지 도 8은 본 발명에 의한 센스앰프 제어 회로에서 오버 드라이빙 개념을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
110 : 입력버퍼 및 명령어디코더부 112 : 로우 어드레스 래치부
114 : 칼럼 어드레스 래치부 116 : 로우 프리디코더부
118 : 칼럼 프리디코더부 120 : 로우 디코더부
122 : 칼럼 디코더부 124 : 뱅크 제어부
126 : 센스앰프 드라이버 130 : 센스앰프 제어 회로
1310 : 제 1 풀업 제어신호 발생 수단 1312 : 제 1 펄스 발생 회로
1314 : 제 2 펄스 발생 회로 1316 : 결합수단
1320 : 제 2 풀업 제어신호 발생수단
1330 : 풀다운 제어신호 발생 수단
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치의 리프레쉬 특성을 개선할 수 있는 센스앰프 제어 회로에 관한 것이다.
반도체 메모리 장치는 셀에 저장된 정보를 유지하기 위하여 일정 시간 주기로 셀에 저장되어 있는 데이터를 복구하기 위한 리프레쉬 동작을 수행하여야 한다. 리프레쉬 동작은 외부 명령어에 의해 일정 시간 주기로 리프레쉬를 수행하는 자동 리프레쉬 동작과 내부 리프레쉬 타이머를 이용하여 일정 시간 주기로 리프레쉬를 수행하는 셀프 리프레쉬 동작으로 나눌 수 있으며, 두 리프레쉬 동작 모두 리프레쉬 동작시에 일정 시간 동안 특정 워드라인을 인에이블시키는 사이클을 반복 수행하여 셀에 저장된 데이터를 복구한다.
도 1은 일반적인 센스앰프 제어 회로를 구비하는 반도체 메모리 장치의 리프레쉬 회로의 구성도이다.
도시한 것과 같이, 리프레쉬 회로는 외부로부터 어드레스 신호 및 명령어 신 호를 입력받아 메모리 장치의 동작 신호를 생성하는 입력 버퍼 및 명령어 디코더부(12), 입력 버퍼 및 명령어 디코더부(12)로부터 출력되는 리프레쉬 신호(REF)와 뱅크 액티브 신호(RACTV) 신호에 응답하여 로우 어드레스를 일시 저장하는 로우 어드레스 래치부(14), 입력 버퍼 및 명령어 디코더부(12)의 리드/라이트(R/W) 명령어에 의해 칼럼 어드레스를 일시 저장하는 칼럼 어드레스 래치부(16), 로우 어드레스 래치부(14)의 출력신호를 프리디코딩하는 로우 프리디코더부(18), 칼럼 어드레스 래치부의 출력신호를 프리디코딩하는 칼럼 프리디코더부(20), 로우 프리디코더부(18)의 출력 신호를 입력받아 특정 워드라인을 선택하는 로우 디코더부(22), 칼럼 프리디코더(20)의 출력 신호를 입력받아 특정 비트라인을 선택하는 칼럼 디코더부(24), 뱅크 액티브 신호(RACTV)를 입력받아 센스앰프를 구동하기 위한 인에이블 신호(SAEN)를 출력하기 위한 뱅크 제어부(26), 뱅크 제어부(26)로부터 입력되는 센스앰프 인에이블 신호(SAEN)를 이용하여 센스앰프 드라이버를 구동하기 위한 풀업 제어신호(SP1, SP2) 및 풀다운 제어신호(SAN)를 생성하기 위한 센스앰프 제어 회로(28) 및 센스앰프 제어 회로(28)의 출력 신호에 따라 센스앰프 파워라인 신호(RTO) 및 센스앰프 접지라인 신호(SB)를 생성하기 위한 센스앰프 드라이버(30)를 포함하여 구성된다.
도 1에 도시한 리프레쉬 회로를 이용하여 반도체 메모리 장치를 리프레쉬하는 경우, 리프레쉬 명령어(REF)가 생성되고, 리프레쉬 명령어(REF)에 의해 내부 어드레스 카운터(도시하지 않음)에서 내부 로우 어드레스를 발생한다. 이후, 로우 어드레스 래치부(14)는 리프레쉬 명령어(REF)에 의해 내부 어드레스를 래치하여 어 드레스 신호를 발생하고, 로우 프리디코더부(18)는 로우 어드레스를 프리디코딩하여 로우 디코더부(22)로 입력하며, 로우 디코더부(22)는 프리디코딩된 어드레스 신호와 로우 어드레스 신호를 이용하여 특정 로우 즉, 워드라인을 선택한다.
이후, 로우 디코더부(22)에 의해 선택된 워드라인에 접속된 센스앰프가 동작하여 선택된 워드라인에 접속된 메모리 셀의 정보가 일정시간 동안 비트라인에 실리게 되고, 뱅크 제어부(26)의 출력신호인 센스앰프 인에이블 신호(SAEN)가 액티브됨에 따라 센스앰프 제어 회로(28)가 풀업 및 풀다운 제어신호를 구동하여, 센스앰프 드라이버(30)가 동작하게 된다. 이와 같이 하여, 복수의 센스앰프에 전원이 공급되어 복수의 비트라인 센싱이 개시되고, 이러한 과정을 전체 워드라인이 모두 선택될 때가지 수행함으로써 전체 메모리 셀들에 대한 리프레쉬가 이루어지게 된다.
이러한 리프레쉬 동작에서, 비트라인 센싱은 메모리 셀에 의해 비트라인 쌍에 쉐어링된 전하량을 센싱하는 것으로, 이를 위해서는 비트라인 쌍에 인가된 전압을 증폭시켜야 하는데, 프리차지 전압과 셀 전원전압(VCORE) 간의 차이가 크지 않아 비트라인의 전위가 상승하는 데 많은 시간이 소요된다. 이러한 문제를 해결하기 위하여, 현재는 비트라인 센싱시에 센스앰프의 오버 드라이빙 방법을 이용하여 센싱 타임을 개선하고 있다.
즉, 오버 드라이빙을 위하여 셀 전원전압을 높이는 방법을 사용하는데, 이 경우 셀 전원전압의 펌핑 전압(VPP) 또한 함께 상승시켜야 하고, 이에 따라 메모리 장치의 레이아웃 면적이 함께 증가하게 되는 문제가 있다. 또한, 이러한 문제는 저전력 제품에서 펌핑 전압 상승으로 인한 부작용을 야기할 수 있다.
아울러, 현재의 리프레쉬 회로에서는 메모리 장치 내부의 신호 지연 등에 의해 각 메모리 셀에 대한 리프레쉬 동작이 정확하게 이루어지지 않는 문제가 있으며,메모리 장치의 고집적화, 미세화, 외부 전압의 저전압화, 내부 동작 속도의 고속화를 추구하는 현재의 추세를 볼 때, 이러한 문제는 더욱 심화될 것이며, 따라서, 비트라인의 리프레쉬 성능을 개선할 수 있는 방안이 절실히 요구되고 있는 실정이다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 반도체 메모리 장치의 리프레쉬 동작 시작시, 그리고 리프레쉬 동작 완료 후 센스앰프 인에이블 신호가 디스에이블되기 전에, 셀 전원전압(VCORE)을 그대로 유지시키면서 외부 명령어를 이용하여 생성한 펄스를 이용하여 비트라인의 레벨을 상승시킴으로써, 리프레쉬 특성을 개선할 수 있는 반도체 메모리 장치의 센스앰프 제어 회로를 제공하는 데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 센스앰프 제어 회로는 센스앰프 인에이블 신호에 응답하여 제 1 펄스를 출력하고, 상기 센스앰프 인에이블 신호 및 뱅크 액티브 신호에 응답하여 상기 제 1 펄스 발생 후 상기 센스앰프 인에이블 신호가 디스에이블되기 전에 제 2 펄스를 출력하는 제 1 풀업 제어신호 발생 수단을 포함한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체 적으로 설명하기로 한다.
도 2는 본 발명에 의한 센스앰프 제어 회로를 구비하는 반도체 메모리 장치의 리프레쉬 회로의 구성도이다.
본 발명에 의한 리프레쉬 회로는 외부로부터 어드레스 신호 및 명령어 신호를 입력받아 메모리 장치의 동작 신호를 생성하는 입력 버퍼 및 명령어 디코더부(110), 입력 버퍼 및 명령어 디코더부(110)로부터 출력되는 리프레쉬 신호(REF)와 뱅크 액티브 신호(RACTV) 신호에 응답하여 로우 어드레스를 일시 저장하는 로우 어드레스 래치부(112), 입력 버퍼 및 명령어 디코더부(110)의 리드/라이트(R/W) 명령어에 의해 칼럼 어드레스를 일시 저장하는 칼럼 어드레스 래치부(114), 로우 어드레스 래치부(112)의 출력신호를 프리디코딩하는 로우 프리디코더부(116), 칼럼 어드레스 래치부(114)의 출력신호를 프리디코딩하는 칼럼 프리디코더부(118), 로우 프리디코더부(116)의 출력 신호를 입력받아 특정 워드라인을 선택하는 로우 디코더부(120), 칼럼 프리디코더부(118)의 출력 신호를 입력받아 특정 비트라인을 선택하는 칼럼 디코더부(122), 뱅크 액티브 신호(RACTV)를 입력받아 센스앰프를 구동하기 위한 인에이블 신호(SAEN)를 출력하기 위한 뱅크 제어부(124), 비트라인 이퀄라이즈 신호(BLEQ), 뱅크 제어부(124)로부터 입력되는 센스앰프 인에이블 신호(SAEN) 및 입력 버퍼 및 명령어 디코더부(110)에서 출력되는 뱅크 액티브 신호(RACTV)를 이용하여 센스앰프 드라이버를 구동하기 위한 풀업 제어신호(SP1, SP2) 및 풀다운 제어신호(SAN)를 생성하기 위한 센스앰프 제어 회로(130) 및 센스앰프 제어 회로(130)의 출력 신호에 따라 센스앰프 파워라인 신호(RTO) 및 센스앰프 접지라인 신 호(SB)를 생성하기 위한 센스앰프 드라이버(126)를 포함하여 구성된다.
도 2에 도시한 리프레쉬 회로를 이용하여 반도체 메모리 장치를 리프레쉬하는 경우, 리프레쉬 명령어(REF)가 생성되고, 리프레쉬 명령어(REF)에 의해 내부 어드레스 카운터(도시하지 않음)에서 내부 로우 어드레스를 발생한다. 이후, 로우 어드레스 래치부(112)는 리프레쉬 명령어(REF)에 의해 내부 어드레스를 래치하여 어드레스 신호를 발생하고, 로우 프리디코더부(116)는 로우 어드레스를 프리디코딩하여 로우 디코더부(120)로 입력하며, 로우 디코더부(120)는 프리디코딩된 어드레스 신호와 로우 어드레스 신호를 이용하여 특정 로우를 선택한다.
이후, 로우 디코더부(120)에 의해 워드라인이 선택된 메모리 셀 어레이의 센스앰프가 동작하여 선택된 워드라인에 접속된 메모리 셀의 정보가 일정시간 동안 비트라인에 실리게 되고, 뱅크 제어부(124)의 출력신호인 센스앰프 인에이블 신호(SAEN)가 액티브됨에 따라, 센스앰프 제어 회로(130)가 뱅크 액티브 신호(RACTV) 신호 및 센스앰프 인에이블 신호(SAEN)를 이용하여 풀업 및 풀다운 제어신호를 액티브시킴으로써, 센스앰프 드라이버(126)가 구동되게 된다. 이와 같이 하여, 복수의 센스앰프에 전원이 공급되어 복수의 비트라인 센싱이 개시되고, 이러한 과정을 전체 워드라인이 모두 선택될 때가지 수행함으로써 전체 메모리 셀들에 대한 리프레쉬가 이루어지게 된다.
본 발명에서, 센스앰프 제어 회로(130)는 제 1 풀업 제어신호(SP1), 제 2 풀업 제어신호(SP2) 및 풀다운 제어신호(SAN)를 생성하는 것으로서, 특히 센스앰프 인에이블 신호(SAEN)를 이용하여 리프레쉬 동작이 시작되는 시점에 센스앰프를 오 버 드라이빙하기 위한 제 1 펄스를 발생시키는 한편, 센스앰프 인에이블 신호(SAEN) 및 뱅크 액티브 신호(RACTV)를 이용하여 프리차지 명령이 인에이블된 후 센스앰프 인에이블 신호(SAEN)가 디스에이블되기 전에 센스앰프를 오버 드라이빙하는 제 2 펄스를 발생시키는 제 1 풀업 제어신호(SP1)를 생성한다.
이와 같이 생성된 제 1 풀업 제어신호(SP1)의 제 1 펄스에 의해 비트라인 센싱 개시 시간을 앞당길 수 있고, 제 2 펄스에 의해 메모리 셀의 데이터 저장 특성을 향상시켜, 리프레쉬 특성을 개선할 수 있다.
도 3은 도 2에 도시한 센스엠프 제어신호 발생부의 블록도이다.
도시한 것과 같이, 센스앰프 제어 회로(130)는 센스앰프 인에이블 신호(SAEN)에 응답하여 제 1 펄스를 출력하고 제 1 펄스 출력 후 지정된 시간 후에 센스앰프 인에이블 신호(SAEN) 및 뱅크 액티브 신호(RACTV)에 응답하여 제 2 펄스를 출력하는 제 1 풀업 제어신호 발생 수단(1310), 센스앰프 인에이블 신호(SAEN) 및 제 1 풀업 제어신호(SP1)에 응답하여 제 2 풀업 제어신호(SP2)를 출력하는 제 2 풀업 제어신호 발생 수단(1320) 및 센스앰프 인에이블 신호(SAEN)에 응답하여 풀다운 제어신호(SAN)를 출력하는 풀다운 제어신호 발생 수단(1330)를 포함한다.
여기에서, 제 1 풀업 제어신호 발생 수단(1310)는 센스앰프 인에이블 신호(SAEN)가 구동된 후 지정된 폭을 갖는 제 1 펄스를 출력하는 제 1 펄스 발생 회로(1312), 센스앰프 인에이블 신호(SAEN) 및 뱅크 액티브 신호(RACTV)에 응답하여 제 1 펄스 출력 후 지정된 시간 후에, 바람직하게는 센스앰프 인에이블 신호(SAEN)가 디스에이블되기 전 지정된 폭을 갖는 제 2 펄스를 출력하는 제 2 펄스 발생 회로 (1314) 및 제 1 및 제 2 펄스 발생 회로(1312, 1314)의 출력 신호를 조합하여 출력하기 위한 결합 회로(1316)를 구비한다.
도 4는 도 3에 도시한 제 1 및 제 2 풀업 제어신호 발생 수단의 상세 회로도이다.
도시한 것과 같이, 제 1 펄스 발생 회로(1312)는 센스앰프 인에이블 신호(SAEN)를 제 1 입력 신호로 하고, 센스앰프 인에이블 신호(SAEN)의 지연된 신호를 제 2 입력 신호로 하여, 센스앰프 인에이블 신호(SAEN)가 인에이블된 후 지정된 지연 시간만큼의 펄스폭을 갖는 제 1 펄스를 발생시키는 제 1 논리소자(G1)로 이루어지며, 이때 제 2 입력 신호는 제 1 지연수단(D1)에 의해 지연된 센스앰프 인에이블 신호(SAEN)를 제 1 반전수단(I1)에 의해 반전시킴으로써 생성된다.
또한, 제 2 펄스 발생 회로(1314)는 센스앰프 인에이블 신호(SAEN) 및 뱅크 액티브 신호(RACTV)의 조합에 의해 생성된 제 1 및 제 2 입력 신호를 이용하여 하여 제 1 펄스 발생 후 지정된 시간 후에, 바람직하게는 센스앰프 인에이블 신호(SAEN)가 디스에이블되기 전에 출력되는 제 2 펄스를 발생시키는 제 2 논리소자(G2)로 이루어지며, 이때, 제 2 논리소자(G2)는 센스앰프 인에이블 신호(SAEN)와 뱅크 액티브 신호(RACTV) 신호의 반전 신호를 입력으로 하는 제 3 논리소자(G3)의 출력 신호를 제 2 반전 수단(I2)에 의해 반전시킨 신호를 제 1 입력 신호로 하고, 제 2 반전 수단(I2)의 출력 신호를 제 2 지연수단(D2)에 의해 소정 시간 지연된 신호를 제 2 입력 신호로 한다.
아울러, 결합 회로(1316)는 제 4 논리소자(G4)로 구현할 수 있으며, 제 1 내 지 제 4 논리소자(G1, G2, G3, G4)는 예를 들어 낸드 게이트를 이용하여 구현하는 것이 바람직하다.
한편, 제 2 풀업 제어신호 발생 수단(1320)는 제 3 및 제 4 반전 수단(I3, I4)에 의해 지연된 센스앰프 인에이블 신호(SAEN)와 제 1 풀업 제어신호(SP1)의 반전 신호를 각각 제 1 및 제 2 입력 신호로 하는 제 5 논리소자(G5) 및 제 5 논리소자(G5)의 출력 신호를 반전 출력하는 제 6 반전수단(I6)로 이루어지며, 제 5 논리소자(G5)는 예를 들어 낸드 게이트로 구현하는 것이 바람직하다.
도 5는 도 2에 도시한 센스앰프 드라이버의 상세 회로도이다.
센스앰프 드라이버(126)는 셀 전원전압 단자(VCORE)와 센스앰프 파워라인 단자(RTO) 간에 접속되어 제 2 풀업 제어신호(SP2)에 의해 구동되는 제 1 N 타입 트랜지스터(N1), 외부 전원전압 단자(VEXT)와 센스앰프 파워라인 단자(RTO) 간에 접속되어 제 1 풀업 제어신호(SP1)에 의해 구동되는 제 2 N 타입 트랜지스터(N2), 센스앰프 파워라인 단자(RTO)와 센스앰프 접지라인 단자(SB) 간에 접속되어 비트라인 이퀄라이즈 신호(BLEQ)에 의해 구동되는 제 3 N 타입 트랜지스터(N3) 및 센스앰프 접지라인 단자(SB)와 접지단자 간에 접속되어 풀다운 제어신호(SAN)에 의해 구동되는 제 4 N 타입 트랜지스터(N4)를 포함한다. 여기에서, 제 1 내지 제 4 N 타입 트랜지스터(N1~N4)는 스위칭 소자로 동작하며, 외부 전원전압 단자(VEXT)에 인가되는 전압은 셀 전원전압 단자(VCORE)에 인가되는 전압보다 높게 제어하여 오버 드라이빙이 효과적으로 수행될 수 있도록 하는 것이 바람직하다.
도 5에 도시한 센스앰프 드라이버(126)의 동작을 도 6 내지 도 8을 참조하여 설명하면 다음과 같다.
도 6 내지 도 8은 본 발명에 의한 센스앰프 제어 회로에서 오버 드라이빙 개념을 설명하기 위한 타이밍도로서, 도 6은 일반적인 센스앰프 제어 회로에서의 오버 드라이빙 개념을 설명하기 위한 타이밍도이도, 도 7은 본 발명에 의한 센스앰프 제어 회로에서의 오버 드라이빙 개념을 설명하기 위한 타이밍도이며, 도 8은 오버 드라이빙을 적용한 경우 비트라인쌍(BL, BLB) 및 스토리지 노드(SN)에 인가되는 전압의 변화를 설명하기 위한 도면이다.
먼저, 도 6을 참조하여 도 5에 도시한 센스앰프 드라이버의 동작을 설명하면, 리프레쉬 동작시 비트라인 이퀄라이즈 신호(BLEQ)가 디스에이블되어 제 3 N 타입 트랜지스터(N3)가 턴오프되므로, 제 1 풀업 제어신호(SP1)의 펄스가 발생되는 구간 동안(td1) 제 2 N 타입 트랜지스터(N2)가 턴온되고 제 1 N 타입 트랜지스터(N1)가 턴오프됨으로써 외부 전원전압(VEXT)이 센스앰프 파워라인 단자(RTO)에 인가된다. 또한, 풀다운 제어 신호(SAN)는 인에이블 상태이므로, 센스앰프 접지라인 단자(SB)에 인가된 전위가 접지단자로 유기되어 센스앰프 접지라인 단자(SB)의 전위는 접지전위가 된다. 일반적인 센스앰프 제어 회로에서는 이와 같이, 리프레쉬 동작 초기에만 제 1 풀업 제어신호(SP1)에 의해 센스앰프를 오버 드라이빙하기 때문에 센싱 개시 시점을 앞당기는 것을 가능하지만, 메모리 셀의 데이터 저장 특성을 보장할 수는 없다.
반면, 본 발명에 의한 센스앰프 제어 회로를 사용하는 경우에는 제 1 풀업 제어신호(SP1)의 지정된 시간동안(td1) 발생되는 제 1 펄스를 이용하여 센싱을 개 시한 후, 지정된 시간 후, 바람직하게는 센스앰프 인에이블 신호(SAEN)가 디스에이블되기 전에 다시 지정된 시간동안(td2) 제 2 펄스를 생성한다. 이에 따라, 제 2 펄스가 발생되는 시간동안(td2) 센스앰프 파워라인 단자(RTO)에 외부 전원전압(VEXT)이 인가되게 되고, 이로 인해 메모리 셀의 전하 충전량이 증가되어 리프레쉬 수행 주기를 증가시킬 수 있게 되어, 메모리 셀의 리프레쉬 특성을 개선할 수 있다.
도 8에서, 실선은 일반적인 리프레쉬 동작시 비트라인쌍(BL, BLB) 및 스토리지 노드(SN)에 인가되는 전위를 나타내고, 점선은 본 발명에 의한 리프레쉬 동작시 비트라인쌍(BL, BLB) 및 스토리지 노드(SN)에 인가되는 전위를 나타낸다.
도시한 것과 같이, 제 1 펄스에 의해 리프레쉬 동작을 개시하고 난 후, 제 2 펄스에 의해 센스앰프를 오버 드라이빙함으로써, 제 2 펄스에 의해 오버 드라이빙된 만큼의 전위에 따라 메모리 셀의 전하 충전량이 증가되어 메모리 셀의 리프레쉬 수행 주기가 증가하게 된다. 즉, 스토리지 노드(SN)에 인가되는 전위가 지정된 레벨 이하로 될 때 리프레쉬를 수행하게 되는데, 본 발명에서는 제 2 펄스에 의해 오버드라이빙된 만큼 메모리 셀의 전하 충전량이 증가하기 때문에, 스토리지 노드(SN)에 인가되는 전위가 지정된 레벨 이하로 강하되기까지 기존에 비하여 더 많은 시간이 소요되므로 리프레쉬 주기를 증가시킬 수 있고, 결국 리프레쉬 횟수를 감소시킬 수 있어, 메모리 셀의 데이터 저장 특성을 개선할 수 있다.
즉, 기존에는 스토리지 노드(SN)의 전위가 지정된 레벨로 강하되기 까지 제 1 시간(t1)이 소요된 반면, 본 발명의 센스앰프 제어 회로를 이용하게 되면 스토리 지 노드(SN)의 전위가 기정된 레벨로 강하되기 따지 제 2 시간(t2)이 소요되게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 의하면, 고집적화 및 고속화되고 있는 반도체 메모리 장치의 리프레쉬 특성을 개선하기 위하여, 리프레쉬 동작을 개시하는 시점 및 리프레쉬 동작이 완료되는 시점에 센스앰프를 오버 드라이빙함으로써, 메모리 셀의 데이터 저장 특성을 개선할 수 있다.
아울러, 이러한 오버 드라이빙을 외부 전원전압을 이용하여 수행하기 때문에 세 전원전압의 변경 및 그에 따른 펌핑 전압의 변경이 불필요하므로 메모리 장치의 전체적인 면적을 증가시키지 않고도 신뢰성이 우수한 메모리 장치를 제공할 수 있다.

Claims (10)

  1. 제 1 풀업 제어신호, 제 2 풀업 제어신호 및 풀다운 제어신호를 생성하는 반도체 메모리 장치의 센스앰프 제어 회로로서,
    센스앰프 인에이블 신호에 응답하여 제 1 펄스를 출력하고, 상기 센스앰프 인에이블 신호 및 뱅크 액티브 신호에 응답하여 상기 제 1 펄스 발생 후 상기 센스앰프 인에이블 신호가 디스에이블되기 전에 제 2 펄스를 출력하는 제 1 풀업 제어신호 발생 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어 회로.
  2. 제 1 항에 있어서,
    상기 제 1 풀업 제어신호 발생 수단은 상기 센스앰프 인에이블 신호가 인에이블된 후 센스앰프를 오버 드라이빙하기 위한 제 1 펄스를 출력하는 제 1 펄스 발생 회로;
    상기 센스앰프 인에이블 신호 및 상기 뱅크 액티브 신호에 응답하여, 상기 제 1 펄스 출력 후 지정된 시간 경과 후, 상기 센스앰프 인에이블 신호가 디스에이블되기 전에 상기 센스앰프를 오버 드라이빙하기 위한 제 2 펄스를 출력하는 제 2 펄스 발생 회로; 및
    상기 제 1 및 제 2 펄스 발생 회로의 출력 신호를 조합하여 출력하는 결합 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어 회로.
  3. 제 2 항에 있어서,
    상기 제 1 펄스 발생 회로는 상기 센스앰프 인에이블 신호를 제 1 입력 신호로 하고, 상기 센스앰프 인에이블 신호의 지연된 신호를 제 2 입력 신호로 하여, 상기 센스앰프 인에이블 신호가 인에이블됨에 따라 지정된 펄스폭을 갖는 제 1 펄스를 발생시키는 제 1 논리소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어 회로.
  4. 제 3 항에 있어서,
    상기 제 1 논리소자는 제 1 지연수단에 의해 지연된 센스앰프 인에이블 신호를 제 1 반전수단에 의해 반전시켜 제 2 입력 신호로 입력받는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어 회로.
  5. 제 2 항에 있어서,
    상기 제 2 펄스 발생 회로는 상기 센스앰프 인에이블 신호 및 뱅크 액티브 신호의 조합에 의해 생성된 제 1 및 제 2 입력 신호에 응답하여, 상기 제 1 펄스 발생 후 지정된 시간 후, 센스앰프 인에이블 신호가 디스에이블되기 전에 출력되는 제 2 펄스를 발생시키는 제 2 논리소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어 회로.
  6. 제 5 항에 있어서,
    상기 제 2 논리소자는 상기 센스앰프 인에이블 신호와 뱅크 액티브 신호의 반전 신호를 입력으로 하는 제 3 논리소자의 출력 신호를 제 2 반전 수단에 의해 반전시켜 제 1 입력 신호로 입력받는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어 회로.
  7. 제 5 항에 있어서,
    상기 제 2 논리소자는 상기 센스앰프 인에이블 신호와 뱅크 액티브 신호의 반전 신호를 입력으로 하는 제 3 논리소자의 출력 신호를 제 2 반전 수단에 의해 반전시키고, 상기 제 2 반전 수단의 출력 신호를 제 2 지연수단에 의해 소정 시간 지연시켜 제 2 입력 신호로 입력받는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어 회로.
  8. 제 2 항에 있어서,
    상기 결합 회로는 낸드 게이트인 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어 회로.
  9. 제 3 항, 제 5 항, 제 6 항 또는 제 7 항 중 어느 한 항에 있어서,
    상기 논리소자는 낸드 게이트인 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어 회로.
  10. 제 1 항에 있어서,
    상기 제 1 풀업 제어신호 발생 수단의 출력 신호는 센스앰프 드라이버로 공급되어, 셀 전원전압보다 높은 외부 전원전압이 입력되는 스위칭 소자의 온/오프를 제어하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어 회로.
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