KR20060075072A - 메모리 장치의 프리차지 타이밍 제어 방법 및 그 장치 - Google Patents

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Abstract

노말 동작을 제어하는 신호와 리프레쉬 동작을 제어하는 신호의 발생시간을 다르게 하여, 노말 동작시의 프리차지 시점을 결정하는 신호와 리프레쉬 동작시의 프리차지 시점을 결정하는 신호의 발생 시점을 다르게 한 메모리 장치의 프리차지 타이밍 제어 방법을 개시하였다.

Description

메모리 장치의 프리차지 타이밍 제어 방법 및 그 장치{Method for controlling the precharge timing of a memory device and the device therefor}
도 1은 종래의 메모리 장치에서 프리차지 동작을 수행하는 방법을 설명하는 도면이다.
도 2a는 도 1에 도시된 제어신호 발생부의 일예이다.
도 2b는 도 2a에 도시된 제어신호 발생부의 지연부(20)의 일예이다.
도 3은 도 1에 도시된 오토 프리차지 제어기의 일예이다.
도 4는 도 1에 도시된 리프레쉬 제어기의 일예이다.
도 5는 도 1에 도시된 프리차지 펄스 발생기의 일예이다.
도 6은 본 발명에 따른 프리차지 동작을 수행하는 방법을 설명하는 도면이다.
도 7a는 본 발명에 따른 제어신호 발생기의 제 1 실시예이다.
도 7b는 본 발명에 따른 제어신호 발생기의 제 2 실시예이다.
도 8은 본 발명에 따른 제어신호 발생기의 제 3 실시예이다.
도 9는 본 발명에 따른 제어신호 발생기의 제 4 실시예이다.
도 10은 본 발명의 실시예의 동작 모드에 따른 구체적인 파형도를 도시한다.
본 발명은 메모리 장치의 프리차지 타이밍 제어 장치 및 그 방법에 관한 것으로, 특히 메모리 장치에서, 노말 동작 후에 수행되는 비트라인의 프리차지 타이밍과 리프레쉬 동작 후에 수행되는 비트라인의 프리차지 타이밍을 다르게 하는 메모리 장치의 프리차지 타이밍 제어 장치 및 그 방법에 관한 것이다.
일반적으로, 휘발성 메모리 장치(이하, 메모리 장치)의 동작 모드는 크게 메모리 셀에 데이타를 저장하는 모드(라이트 모드)와, 셀에 저장된 데이타를 독출하는 모드(리드 모드)와, 저장된 데이타가 소멸되지 않도록 일정한 시간 간격으로 데이타를 복원해주는 리프레쉬 모드로 이루어진다.
이러한 동작 모드의 중심에는 항상 메모리 셀이 존재하며, 메모리 셀은 셀 트랜지스터와 셀 커패시터로 구성된다. 셀 트랜지스터의 게이트와 연결된 워드라인을 턴온하여 셀 커패시터에 저장된 데이타를 비트라인으로 독출하거나(리드 모드), 외부에서 라이트된 데이타를 비트라인을 통하여 셀 커패시터에 저장한다(라이트 모드).
전술한 리드 동작, 라이트 동작, 리프레쉬 동작을 수행하기 위해서는 워드라인을 인에이블시켜 셀 트랜지스터를 턴온시켜야 한다. 이를 액티브 동작이라 하며, 액티브 동작을 위하여 사용되는 신호가 액티브 커맨드이다.
액티브 커맨드가 인가되면, 셀 트랜지스터가 턴온되고, 메모리 셀과 비트라인 감지 증폭기는 비트라인을 통하여 상호 연결된다.
액티브 커맨드에 의하여 워드라인이 하이 레벨로 천이하면 메모리 셀과 비트라인간에 전하 분배(charge sharing)이 일어나고 비트라인 감지 증폭기의 동작에 의하여 메모리 셀내로 기존의 데이타가 다시 리스토아(restore)된다. 메모리 셀에 리스토아가 이루어지고 난 후에는 프리차지 커맨드가 인가된다. 프리차지 커맨드는 워드라인을 로우 레벨로 천이시키고 비트라인을 프리차지시킨다.
그런데, 기존 데이타의 리스토아가 이루어지기 위해서는 워드라인이 일정한 시간동안 하이 레벨을 유지하여야 하며, 워드라인이 하이 레벨을 유지하는 이 시간을 tRAS라 부른다. 즉, 액티브 커맨드가 인가된 후부터 적어도 tRAS 시간동안 워드라인이 하이 레벨로 유지되어야 리스토아 동작을 안정하게 수행할 수 있다.
도 1은 종래의 메모리 장치에서 프리차지 동작을 수행하는 방법을 설명하는 도면이다.
도 1에서, 뱅크(100)는 제어신호 발생기(10)와 오토 프리차지 제어기(11)와 프리차지 펄스 발생기(12)를 구비하며, 뱅크(110)는 제어신호 발생기(13)와 오토 프리차지 제어기(14)와 프리차지 펄스 발생기(15)를 구비한다.
도 1에서, 오토 프리차지 제어기(11, 14)는 리드 또는 라이트 동작 직후 오토 프리차지 동작을 인에이블시키는 기능을 가지며, 리프레쉬 제어기(16)는 셀프 리프레쉬 또는 오토 리프레쉬 직후 프리차지 동작을 인에이블시키는 기능을 갖는다. 도 1에서는 2 개의 뱅크만을 도시하였으나, 뱅크가 4 개인 경우에도 동일하다.
이하, 도 1의 회로 블록의 기능을 보다 구체적으로 설명한다.
제어 신호 발생기(10, 13)는 펄스 신호인 입력신호(satvb)를 수신하여 펄스 신호인 제어 신호(trasminb)를 생성한다(도 2a 참조). 여기서, 제어 신호(trasminb)는 워드라인을 액티브 시켜주는 신호의 인가후 일정 시간이 지난 후 로우 레벨로 인에이블되는 신호로서, 일정시간(tRAS)동안 워드라인의 액티브 상태를 유지시켜주고 그 시간 이후에는 워드라인이 턴오프될 때까지의 시간을 보장하기위한 펄스 신호이다.
오토 프리차지 제어기(11, 14)는 워드라인을 인에이블시키게 된 원인이 read with auto-precharge 또는 write with auto-precharge 등의 노말 동작일 경우, tRAS 시간후 제어신호(trasminb)가 하이 레벨로 천이하면 프리차지 커맨드를 생성한다. 여기서, "read with auto-precharge"는 리드 동작 후 비트라인을 자동적으로 프리차지하라는 커맨드이고, "write with auto-precharge" 라이트 동작후 비트라인을 자동적으로 프리차지하라는 커맨드이다.
리프레쉬 제어기(16)는 워드라인을 인에이블시키게 된 원인이 오토 리프레쉬 또는 셀프 리프레쉬 동작인 경우, tRAS 시간후 제어신호(trasminb)가 하이 레벨로 천이하면 프리차지 커맨드를 생성한다.
프리차지 펄스 발생기(12, 15)는 오토 프리차지 제어기(11, 14)와 리프레쉬 제어기(16)의 출력신호와 프리차지 커맨드 등을 수신하여 프리차지를 수행하기 위한 내부 펄스를 생성한다.
도 2a는 도 1에 도시된 제어신호 발생부의 일예이다.
도시된 바와같이, 제어신호 발생부는 신호(satvb)를 수신하는 인버터(21)와, 인버터(21)의 출력신호를 수신하는 지연부(20)와, 지연부(20)의 출력신호와 인버터(21)의 출력신호를 수신하는 낸드 게이트(22)와, 낸드 게이트(22)의 출력 신호를 구동하는 인버터(23, 24)를 구비한다. 인버터(24)의 출력신호는 "trasminb"이다.
도 2a에서, "satvb"는 평상시 하이 레벨을 유지하다가 액티브 동작을 알리는신호가 인가되면 로우 레벨로 천이한 후 프리차지 동작을 나타내는 신호가 인가되면 하이 레벨로 천이하는 신호이다(도 10 참조).
도 2b는 도 2a에 도시된 제어신호 발생부의 지연부(20)의 일예이다. 도시된 바와같이, 인버터 체인으로 구성된 일반적인 지연부가 아님을 알 있다.
도 2b에 도시된 것과 같은 지연부를 사용하는 이유는 제어신호 발생기의 입력신호(satvb)가 로우 레벨로 천이하면 노드(A)는 하이 레벨로 천이한다. 노드(A)가 하이 레벨로 천이하면, 인버터 체인으로 구성된 경우보다 상대적으로 큰 tRAS 만큼의 시간을 만들 수 있다. 또한, 프리차지 커맨드에 의하여 신호(satvb)가 하이 레벨로 천이하면 노드(A)는 로우 레벨로 천이한다. 노드(A)가 로우 레벨로 천이하면, 노드(B)은 짧은 시간내에 로우 레벨로 천이한다. 따라서, 도 2a의 출력신호(trasminb)를 짧은 시간내에 하이 레벨로 천이시킬 수 있다.
도 3은 도 1에 도시된 오토 프리차지 제어기의 일예로, 제어신호 발생부에서 발생된 신호(trasminb)와 오토 프리차지 동작을 위한 프리차지 커맨드(apcg)를 생성한다.
도 3의 회로는 신호(pwrup)를 수신하는 인버터(301)와, 래치부(302, 303)와, 앤드 수단(304, 305)과, 지연부(306~307)와, 앤드 수단(309, 310)을 구비한다. 도시된 바와같이, 앤드 수단(304, 305)은 인버터(301)의 출력신호와 래치부(302, 303)의 출력신호를 수신한다. 지연부(306~307)는 앤드 수단(304, 305)의 출력신호를 수신한다. 앤드 수단(309, 310)은 지연부(306~308)의 출력신호와 앤드 수단(304, 305)의 출력신호를 수신하여 신호(apcg)를 출력한다.
도 3에서, "with_apcgpb"는 read with auto-precharge 또는 write with auto-precharge와 같이 오토 프리차지 동작을 요구하는 커맨드가 외부로부터 인가되었을 때 로우 펄스를 생성하는 신호이다(도 10 참조). "pwrup"은 메모리 장치에 전원(power)가 인가되었을 때 메모리 장치의 초기값을 정해주기 위한 신호로서, 초기에는 로우 레벨을 가지나 전원이 공급된 후부터 일정 시간이 흐른뒤에는 하이 레벨로 고정되는 신호이다.
도 3의 동작은 다음과 같다.
초기에, 신호(pwrup)는 로우 레벨이므로 노드(N2)는 하이 레벨이다. read with auto-precharge 또는 write with auto-precharge 커맨드가 인가되지 않았다면 신호(with_apcgpb)는 하이 레벨이므로 노드(N1)는 로우 레벨을 유지한다. 그리고, 워드라인이 액티브되지 않았을 경우, 신호(trasminb)는 로우 레벨이고 노드(N1)도 로우 레벨이므로 노드(N3)는 로우 레벨이다. 그 결과, 노드(N4)는 하이 레벨을 출력하고 신호(apcg)는 로우 레벨을 출력한다. 일정 시간이 경과하여 공급전원이 일정 레벨 이상이 되면, 신호(pwrup)는 하이 레벨로 천이하게 된다.
도 3에 개시된 회로의 동작은 "with_apcgpb"의 발생 시점에 따라 다르므로 이하에서 구분하여 설명하기로 한다.
먼저, 액티브 커맨드가 인가된 후 tRAS 시간 이전에 read with auto-precharge 또는 write with auto-precharge 커맨드가 인가되었을 경우를 설명한다(도 10의 (a) 참고).
액티브 커맨드가 인가되었을 경우, 신호(trasminb)는 하이 레벨이다(전술한 바와같이, 신호(trasminb)는 액티브 커맨드 후 일정 시간이 지난 후 로우 레벨로 된다). 이 경우, 노드(N1)의 상태와 무관하게 노드(N3)는 로우 레벨로 되고, 노드(N4)는 하이 레벨로 된다. 그 결과, 신호(apcg)는 그대로 로우 레벨을 유지하며, 따라서 프리차지는 이루어지지 않는다. 즉, read with auto-precharge 또는 write with auto-precharge 커맨드에 의하여 프리차지 하라는 신호가 인가되어도(즉, 신호(with_apcgpb)가 로우 펄스를 발생시키는 경우에도), 신호(trasminb)가 로우 레벨로 떨어지기 전에는 신호(apcg)가 인에이블되지 않는다.
시간이 지나, 신호(trasminb)가 로우 레벨로 천이하면 노드(N3)는 하이 레벨로 천이한다. 이 시점에서, 노드(N4)는 아직 하이 레벨이므로 지연부(306, 307, 308)에서의 지연시간 만큼의 펄스 폭을 갖는 신호(apcg)가 출력된다. 따라서, 프리차지 동작이 수행된다. 즉, 신호(with_apcgpb)의 인가 시점이 신호(trasminb)가 로우 레벨로 천이하는 시점보다 빠른 경우에는 신호(with_apcgpb)의 인가에도 불구하고 프리차지 신호를 출력하지 아니한다. 이 경우에는 신호(trasminb)에 의하여 메모리 셀에 데이타가 리스토아될 때까지 기다린 후에 프리차지 동작을 수행한다.
다음, 액티브 커맨드가 인가된 후부터 tRAS 시간 이후에 read with auto-precharge 또는 write with auto-precharge 커맨드가 인가되었을 경우를 설명한다(도 10의 (a) 참고).
전술한 바와같이, 액티브 커맨드가 인가되면, 신호(trasminb)는 하이 레벨로 천이한다. 그러면, 노드(N1)의 상태와 무관하게 노드(N3)는 로우 레벨이 되고 노드(N4)는 하이 레벨이 된다. 그 결과, 신호(apcg)는 로우 레벨을 계속 유지하므로프리차지는 이루어지지 않는다. 그리고, read with auto-precharge 또는 write with auto-precharge 커맨드가 인가되지 않은 상태(즉, 신호(with_apcgpb)가 로우 레벨의 펄스 신호를 생성하지 않은 상태)에서, 신호(trasminb)가 로우 레벨로 먼저 천이하는 경우, 그 시점에서 노드(N1)는 로우 레벨이므로 노드(N3, N4)의 논리 레벨의 변화는 없다. 그 결과, 신호(apcg)는 로우 레벨을 유지한다. 다음, 신호(trasminb)가 로우 레벨로 천이한 후부터 일정 시간이 지나서 로우 펄스의 신호(with_apcgpb)가 생성되면 노드(N1)은 하이 레벨로 천이한다. 따라서, 노드(N3)는 하이 레벨로 천이하여 하이 펄스의 신호(apcg)를 출력하여 프리차지 동작이 이루어진다. 즉, read with auto-precharge 또는 write with auto-precharge 커맨드가 tRAS라는 시간을 충분히 보충해 줄 수 있다면, tRAS 시간 이후에 바로 프리차지 동작을 수행하는 것이 아니라 오토 프리차지를 가능하게 하는 내부 신호가 인가되었을 때 프리차지 동작을 수행하게 된다.
도 4는 도 1에 도시된 리프레쉬 제어기의 일예이다.
도 4에서, "aref"는 노말 동작 수행중 일정 시간이 지나 메모리 셀에 데이타 를 리스토아해 주어야 할 때 하이 펄스로 되는 신호이다. "sref"는 셀프 리프레쉬 모드로 진입하였음을 알려주는 신호로서 셀프 리프레쉬 모드시 하이 레벨이된다. "trasminbi"는 i 번째 뱅크에 사용되는 "trasminb"신호를 나타내고, "trasminbj" j 번째 뱅크에 사용되는 "trasminb"신호를 나타낸다. 셀프 리프레쉬 또는 오토 리프레쉬 모드와 같은 리프레쉬 모드에서는 모든 뱅크가 동시에 리프레쉬되므로, 신호(trasminbi, trasminbj)는 동시에 인에이블되는 경우 리프레쉬 모드임을 알 수 있다.
도 4의 동작은 다음과 같다.
초기에 전원(power)이 인가되었을 때, 신호(pwrup)는 로우 레벨 상태를 유지하고 있으므로 노드(N1)의 초기값은 하이 레벨이다. 참고로, 리프레쉬 모드가 아닌 노말 동작시, 신호(arefp, sref)는 모두 로우 레벨이므로 노드(N2)는 하이 레벨이다.
이하에서는 오토 리프레쉬 모드인 경우(즉, arefp가 하이 레벨인 경우)와 셀프 리프레쉬 모드인 경우(즉, sref가 하이 레벨인 경우)로 나누어 도 4의 동작을 설명한다.
먼저, 오토 리프레쉬 모드인 경우, 신호(arefp)는 하이 레벨이 된다. 따라서, 노드(N1)는 로우가 되고, 노드(N2)도 로우가 된다. 실제 리프레쉬 동작이 이루어지기 전에는 신호(trasmini, trasminj)는 로우 레벨이므로 노드(N3)는 하이 레벨이된다. 따라서, 노드(N4)는 하이 레벨이고 되고, 출력신호(sadly)는 로우 레벨이 된다. 도시된 바와같이, 로우 레벨의 출력신호(sadly)는 피드백되어 PMOS 트 랜지스터를 턴오프시킨다. 그 후, 리프레쉬 동작이 수행되면, 신호(trasmini, trasminj)는 하이 레벨이된다. 따라서, 노드(N3)는 로우 레벨이 되고, 노드(N4)도 로우 레벨이 된다. 출력신호(sadly)는 노드(N4)의 논리 레벨과 무관하게 로우 레벨을 유지한다. 모든 뱅크에 리프레쉬가 이루어지고 tRAS 시간이 지나면, 신호(trasmini, trasminj)는 모두 로우 레벨이 된다. 따라서, 노드(N3, N4)는 하이 레벨로 천이한다. 따라서, 출력신호(sadly)는 노드(N4)와 노드(N5)간의 지연시간만큼의 폭을 갖는 하이 펄스를 출력한다. 하이 펄스의 출력신호(sadly)에 의하여 PMOS 트랜지스터가 턴온된다. 따라서, 노드(N1)는 하이 레벨로 천이한다. 지금까지의 과정은 신호(arefp)가 하이 레벨이 되어 오토 리프레쉬 동작이 이루어질 때마다 반복된다.
다음, 셀프 리프레쉬 모드인 경우, 신호(sref)가 하이 레벨이 된다. 셀프 리프레쉬 모드인 경우, 노드(N2)의 논리 레벨은 신호(arefp)의 논리 레벨과 무관하게 항상 로우 레벨이다. 따라서, 출력신호(sadly)는 신호(trasmini, trasminj)가 하이 레벨에서 로우 레벨로 떨어질 때마다 하이 펄스를 생성하게 된다.
지금까지, 도 1에 도시된 제어신호 발생기와 오토 프리차지 제어기와 리프레쉬 제어기의 구성과 동작에 대하여 살펴 보았다.
다음, 도 5는 도 1에 도시된 프리차지 펄스 발생기의 일예이다.
도 5에서, 신호(pcgp)는 외부에서 강제로 프리차지 하라는 입력이 인가되었을 때 하이 펄스로 인가되는 펄스 신호이다. 신호(bk_add)는 뱅크 어드레스를 나타내는 신호로서, 프리차지의 대상인 뱅크를 지정하는 경우에 하이 레벨이 된다. 신호(add10)는 외부에서 입력되는 10 번 어드레스 신호이다. 신호(rpcg)는 모든 프리차지 동작에 대한 경우를 조합하여 실제로 프리차지를 촉발시키기 위한 신호이다.
도 5의 회로 동작은 다음과 같다.
먼저, 외부에서 프리차지 커맨드가 인가되면, 신호(pcgp)는 하이 펄스를 출력한다. 또한, 프리차지하려는 뱅크 어드레스가 인가되었을 때 신호(bk_add)는 하이 레벨이 되고 어드레스(add10)가 로우 레벨이면 해당 뱅크만 리프레쉬하게 된다. 즉, 신호(pcgp)에 의하여 낸드 게이트의 출력이 평상시에는 로우 레벨이었다가 프리차지 커맨드에 의하여 하이 레벨이 된다. 따라서, 출력신호(rpcg)는 하이 펄스를 출력하여 프리차지 동작이 수행되도록 한다.
만일, 신호(add10)가 하이 레벨이라면, 외부에서 선택되지 않은 뱅크도 프리차지가 된다. 즉, 이 경우, 모든 뱅크를 프리차지하게 된다.
외부에서 프리차지 커맨드가 인가되지 않는 경우, 낸드 게이트의 출력은 로우 레벨이다. 이 경우, read with auto-precharge 또는 write with auto-precharge인 경우이면 신호(apcg)는 하이 펄스를 출력한다. 따라서, 출력신호(rpcg)는 하이 펄스를 출력한다. 또한, 리프레쉬에 의한 프리차지인 경우이면, 신호(sadly)가 하이 펄스를 출력하여 출력신호(rpcg)는 하이 펄스를 출력한다. 그 결과, 출력신호(rpcg)는 하이 펄스를 출력하여 리프레쉬 동작을 수행한다.
지금까지 설명한 종래의 기술은 오토 프리차지나 리프레쉬에 의한 프리차지 모두 신호(trasminb)가 동일하게 적용됨을 알 수 있다.
그런데, 주지된 바와같이, 오토 프리차지의 경우는 하나의 뱅크만을 프리차지 하지만 리프레쉬에 의한 프리차지는 모든 뱅크를 동시에 프리차지하게 된다. 이러한 이유 때문에, 리프레쉬에 의한 프리차지시에는 파워가 부족하게 되는 현상이 발생된다. 그 결과 리프레쉬에 의한 프리차지시에는 메모리 셀에 데이타를 리스토아함에 있어 더욱 긴 시간이 필요하게 된다는 문제점이 있다.
본 발명은 종래의 이러한 문제점을 해결하기 위하여, 노말 동작시에 사용되는 제어 신호와 리프레쉬 동작시에 사용되는 제어신호의 발생 시점을 달리하는 제어신호 발생기를 제공한다.
본 발명의 제 1 실시예인 메모리 장치의 프리차지 타이밍 제어 방법은 노말 동작을 제어하는 신호와 리프레쉬 동작을 제어하는 신호의 발생시간을 다르게 하여, 노말 동작시의 프리차지 시점을 결정하는 신호와 리프레쉬 동작시의 프리차지 시점을 결정하는 신호의 발생 시점을 다르게 한 것을 특징으로 한다.
제 1 실시예에서, 노말 동작은 read with auto-precharge 또는 write with auto-precharge 커맨드에 의한 동작을 포함하며, 상기 리프레쉬 동작은 셀프 리프레쉬 또는 오토 리프레쉬 동작을 포함하는 것을 특징으로 한다.
본 발명의 제 2 실시예인 메모리 장치의 프리차지 타이밍 제어 방법은 프리차지 동작을 제어하기 위한 제 1 및 제 2 펄스 신호를 생성하는 단계; 노말 동작시에는 상기 제 1 펄스 신호를 수신하여 제 3 펄스 신호를 생성하며, 리프레쉬 동작 시에는 상기 제 2 펄스를 수신하여 제 4 펄스 신호를 생성하는 단계; 상기 제 3 펄스 신호 또는 제 4 펄스 신호를 수신하여 상기 메모리 장치의 프리차지 시점을 제어하는 프리차지 신호를 출력하는 단계를 구비한다.
제 2 실시예에서, 상기 제 1 및 제 2 펄스 신호의 발생 시점과 펄스 폭은 각각 상이한 것이 바람직하며, 상기 제 1 및 제 2 펄스 신호는, 액티브 커맨드 후에 인에이블되고 상기 프리차지 신호 생성 후 디스에이블되는 것이 바람직하다.
제 2 실시예에서, 노말 동작시에 "read with auto-precharge 또는 write with auto-precharge "커맨드에 의한 동작을 수행하기 위한 프리차지 모드 신호가 상기 제 1 펄스 신호보다 먼저 인에이블되는 경우에는 상기 제 3 펄스 신호는 상기 제 1 펄스 신호에만 응답하여 인에이블되며, 상기 노말 동작시에 상기 제 1 펄스 신호가 인에이블된 후에 "read with auto-precharge 또는 write with auto-precharge " 동작을 수행하기 위한 프리차지 모드 신호가 생성되는 경우에는 상기 제 3 펄스 신호는 상기 프리차지 모드 신호에만 응답하여 인에이블된다.
본 발명의 제 3 실시예인 메모리 장치의 프리차지 타이밍 제어 장치는 프리차지 동작을 제어하기 위한 제 1 및 제 2 펄스 신호를 생성하는 제어신호 발생기와, 상기 제 1 신호를 수신하며 노말 동작시 동작하는 오토 프리차지 제어기와, 상기 제 2 신호를 수신하며 리프레쉬 동작시 동작하는 리프레쉬 제어기와, 상기 오토 프리차지 제어기의 출력신호 또는 상기 리프레쉬 제어시의 출력신호에 응답하여 상기 메모리 장치의 프리차지 시점을 결정하는 신호를 출력하는 프리차지 펄스 발생기를 구비한다.
제 3 실시예에서, 제 1 및 제 2 펄스 신호의 발생 시점과 펄스 폭은 각각 상이하다.
제 3 실시예에서, 상기 제어신호 발생기와 상기 오토 프리차지 제어기와 상기 프리차지 펄스 발생기는 상기 메모리의 각 뱅크마다 제공되며, 상기 리프레쉬 제어기는 상기 메모리내의 모든 뱅크에 공통으로 사용된다.
제 3 실시예에서, 노말 동작은 read with auto-precharge 또는 write with auto-precharge 커맨드에 의한 동작을 포함하며, 리프레쉬 동작은 셀프 리프레쉬 또는 오토 리프레쉬 동작을 포함한다.
제 3 실시예에서, 제어신호 발생기는 지연시간이 상이한 제 1 지연부와 제 2 지연부와, 상기 제 1 지연부와 제 2 지연부의 출력신호를 각각 디코딩하는 제 1 디코딩부와 제 2 디코딩부를 구비하며, 상기 제어신호 발생부는 액티브 커맨드시 인에이블되는 초기 동작 신호를 수신하며, 상기 초기 동작 신호는 상기 제 1 지연부와 제 1 디코딩부를 지나 상기 제 1 펄스 신호를 출력하고, 상기 초기 동작 신호는 상기 제 2 지연부와 제 2 디코딩부를 지나 상기 제 2 펄스 신호를 출력한다. 여기서, 초기 동작 신호는 상기 프리차지 펄스 발생기의 출력 신호에 응답하여 디스에이블된다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명한다.
도 6은 본 발명에 따른 프리차지 동작을 수행하는 방법을 설명하는 도면이다.
도 6에서, 뱅크(600)는 제어신호 발생기(60)와 오토 프리차지 제어기(61)와 프리차지 펄스 발생기(62)를 구비하며, 뱅크(610)는 제어신호 발생기(63)와 오토 프리차지 제어기(64)와 프리차지 펄스 발생기(65)를 구비한다.
도 6에서, 오토 프리차지 제어기(61, 64)는 리드 또는 라이트 동작 직후 오토 프리차지 동작을 인에이블시키는 기능을 가지며, 리프레쉬 제어기(66)는 셀프 리프레쉬 또는 오토 리프레쉬 직후 프리차지 동작을 인에이블시키는 기능을 갖는다. 도 6에서는 2 개의 뱅크만을 도시하였으나, 뱅크가 4 개인 경우에도 동일하다.
도시된 바와같이, 제어신호 발생기(60)의 2 개의 출력신호중의 하나는 오토 프리차지 제어기(61)에 인가되고 나머지 출력신호는 리프레쉬 제어기(66)에 인가된다. 또한, 제어신호 발생기(63)의 2 개의 출력신호중의 하나는 오토 프리차지 제어기(64)에 인가되고 나머지 출력신호는 리프레쉬 제어기(66)에 인가된다. 그리고, 오토 프리차지 제어기(61)의 출력신호는 프리차지 펄스 발생기(62)에 인가되고 오토 프리차지 제어기(64)의 출력신호는 프리차지 펄스 발생기(65)에 인가된다. 리프레쉬 제어기(66)의 출력신호는 모든 프리차지 펄스 발생기(64, 65)에 인가된다.
도 6에서 사용되는 오토 프리차지 제어기(61, 64)와 리프레쉬 제어기(66)와 프리차지 펄스 발생기(62, 65)의 구성과 동작은 각각 도 1에서 설명한 오토 프리차지 제어기와 리프레쉬 제어기와 프리차지 펄스 발생기의 사실상 동일하므로 반복적인 설명은 생략한다.
본 발명의 특징은 제어신호 발생부(60, 63)이므로 이하에서는 제어신호 발생부의 구성과 동작을 상세히 설명한다.
도 6에 도시된 바와같이, 본 발명의 제어신호 발생부 각각은 2 개의 출력신호를 생성한다. 후술되겠지만, 2 개의 출력신호중 하나는 종래와 비슷하게 오토 프리차지 제어기에 인가되어 tRC 성분에 관여하는 오토 프리차지 타이밍을 제어한다.
그리고, 나머지 하나의 신호는 리프레쉬 제어기에 인가됨을 알 수 있다. 리프레쉬 제어기에 인가되는 신호의 폭을 오토 프리차지 제어기에 인가되는 신호(trasminb)보다 길게 설정함으로써 리프레쉬 모드에서의 프리차지 시간을 독립적으로 조절할 수 있다. 이렇게 함으로써, 충분한 데이타 리스토아 시간을 확보할 수 있다.
도 7a는 본 발명에 따른 제어신호 발생기의 제 1 실시예이다.
도시된 바와같이, 제 1 실시예는 신호(satvb)를 수신하는 인버터(711)와, 인버터의 출력신호를 지연하는 지연부(지연부1~지연부10)와, 인버터(711)의 출력신호와 지연부(지연부6)의 출력신호를 수신하여 디코딩하는 디코딩부(712)와, 디코딩부(712)의 출력신호를 구동하는 구동부(713, 714)와, 인버터(711)의 출력신호와 지연부(지연부10)의 출력신호를 수신하여 디코딩하는 디코딩부(715)와, 디코딩부(715)의 출력신호를 구동하는 구동부(716, 717)을 구비한다. 도시된 바와같이, 지연부1~지연부6은 직렬로 연결되어 있다. 또한, 지연부1~지연부3과 지연부7~지연부10은 직렬로 연결되어 있다. 디코딩부(712, 715)는 낸드 게이트로 구성되었으며, 구동 부(713, 714)와 구동부(716, 717)는 직렬 연결된 짝수개의 인버터로 구현되었다. 인버터(714)의 출력신호는 "trasminb"이고, 인버터(717)의 출력신호는 "trasminb_ref"이다. 신호(trasminb)는 도 6의 오토 프리차지 제어기에 인가되는 신호이고, 신호(trasminb_ref)는 도 6의 리프레쉬 제어기에 인가되는 신호이다.
도 7a에서 알 수 있듯이, 지연 경로에 차이가 있으므로 오토 프리차지 제어기에 인가되는 신호(trasminb)와 리프레쉬 제어기에 인가되는 신호(trasminb_ref)의 발생 시점 및 펄스 폭을 조절할 수 있다.
도 7b는 본 발명에 따른 제어신호 발생기의 제 2 실시예이다. 도 7b의 실시예는 도 7a에 도시된 각 지연부의 지연시간을 제어할 수 있는 구조를 도시한다.
도시된 바와같이, 스위치 또는 휴즈 등을 이용하여 지연부의 지연시간을 조절함으로써 오토 프리차지 제어기에 인가되는 신호(trasminb)와 리프레쉬 제어기에 인가되는 신호(trasminb_ref)의 발생 시점 및 펄스 폭을 조절할 수 있다.
도 8은 본 발명에 따른 제어신호 발생기의 제 3 실시예이다.
도 8의 실시예는 지연부의 구조에 일부 차이가 있을 뿐 그 기본 구조는 도 7a, 7b와 동일하다.
도 8에서 알 수 있듯이, 지연부1~지연부3의 지연시간은 신호(trasminb, trasminb_ref)에 모두 영향을 미치지만, 지연부4의 지연시간은 신호( trasminb_ref)에만 영향을 미친다. 따라서, 지연부4의 지연시간을 조절하여 신호(trasminb_ref)의 발생 시점과 펄스 폭을 조절할 수 있다.
도 9는 본 발명에 따른 제어신호 발생기의 제 4 실시예이다.
도 9의 실시예는 지연부의 구조에 일부 차이가 있을 뿐 그 기본 구조는 도 7a, 7b 및 도 8과 동일하다.
도 8에서 알 수 있듯이, 지연부1~지연부3의 지연시간은 신호(trasminb)에만 영향을 미치고, 지연부4~지연부6의 지연시간은 신호(trasminb_ref)에만 영향을 미친다. 따라서, 신호(trasminb_ref)와 신호(trasminb_ref)의 발생 시점 및 펄스 폭을 독립적으로 조절할 수 있다.
도 8과 도 9의 지연부 각각은 도 7b와 같이 스위치 또는 휴즈 등을 이용하여 지연부에서의 지연시간을 조절할 수 있다.
도 10은 본 발명의 실시예의 동작 모드에 따른 구체적인 파형도를 도시한다.
전술한 바와같이, 신호(satvb)는 평상시 하이 레벨을 유지하다가 액티브 동작을 알리는신호가 인가되면 로우 레벨로 천이한 후 프리차지 동작을 나타내는 신호가 인가되면 하이 레벨로 천이하는 신호이다. 리프레쉬 모드에서는 리프레쉬 동작을 알리는 신호(arefp)가 활성화되면 워드 라인이 인에이블되므로, 신호(arefp)가 활성화되면 그에 대응하여 신호(satvb)가 로우 레벨로 활성화된다.
신호(trasminb)는 제어 신호(trasminb)는 워드라인을 액티브 시켜주는 신호의 인가후 일정 시간이 지난 후 로우 레벨로 인에이블되는 신호로서, 일정시간(tRAS)동안 워드라인의 액티브 상태를 유지시켜주고 그 시간 이후에는 워드라인이 턴오프될 때까지의 시간을 보장하기 위한 펄스 신호이다.
신호(trasminb_ref)는 리프레쉬 동작시에 사용된다는 점을 제외하고는 신호(trasminb)와 그 기능이 동일하다.
신호(with_apcgpb)는 read with auto-precharge 또는 write with auto-precharge와 같이 오토 프리차지 동작을 요구하는 커맨드가 외부로부터 인가되었을 때 로우 펄스를 생성하는 회로이다
신호(apcg)는 오토 프리차지 동작을 위한 내부 프리차지 커맨드이다.
신호(rpcg)는 모든 프리차지 동작에 대한 경우를 조합하여 실제로 프리차지를 촉발시키는 신호이다.
마지막으로, 도 10의 (c)의 신호(arefp)는 오토 리프레쉬 모드임을 나타내는 펄스 신호이다.
도 10의 (a)는 액티브 커맨드 인가 후에 신호(trasminb)가 로우 레벨로 천이하기 전에 read with auto_precharge나 write with auto_precharge 신호가 먼저 인가되어 신호(with_apcgb)가 로우 레벨로 활성화되는 경우이다. 이 경우는 신호(with_apcgb)의 활성화 여부에 무관하게 신호(trasminb)의 하이 레벨 구간동안 프리차지 신호를 발생시키지 않고 있다가 신호(trasminb)가 로우 레벨로 천이하는 시점에서 신호(apcg)가 활성화된다. 다음, 신호(apcg)에 의하여 신호(rpcg)가 활성화된다. 신호(rpcg)가 활성화되면, 프리차지가 수행된다.
도 10의 (b)는 액티브 커맨드 인가 후에 신호(trasminb)가 로우 레벨로 천이한 후 read with auto_precharge나 write with auto_precharge 신호가 인가되어 신호(with_apcgb)가 로우 레벨로 활성화된 경우이다. 이 경우는 신호(with_apcgb)가 활성화되는 순간에 신호(apcg)가 활성화된다. 다음, 신호(apcg)에 의하여 신호(rpcg)가 활성화된다. 신호(rpcg)가 활성화되면, 프리차지가 수행된다.
도 10의 (c)는 오토 리프레쉬나 셀프 리프레쉬의 신호 파형도이다.
오토 리프레쉬나 셀프 리프레쉬 신호 모두 신호(arefp)에 의하여 워드라인이 하이 레벨로 활성화되므로 신호(arefp)에 의하여 신호(satvb)가 로우 레벨로 천이한다. 그 후, 신호(trasminb_ref)를 이용하여 신호(sadly)가 하이 펄스를 발생하고 이 것이 신호(rpcg)에 반영되어 프리차지 동작을 수행한다.
이상의 도 10에서 알 수 있듯이, 오토 프리차지시에는 신호(trasminb)에 의하여 프리차지가 이루어지고, 리프레쉬시에는 신호(trasminb_ref)에 의하여 프리차지가 이러어진다. 따라서, 본 발명의 경우, 각각의 동작 모드에 따라 워드라인이 적적한 액티베이션 시간이 갖도록 디자인할 수 있다.
본 발명에서 제안하는 제어신호 발생기를 제외하고는 도 1에서 구체적으로 설명한 나머지 구성 요소는 본 발명의 회로 구성에도 동일하게 적용될 수 있다. 즉, 도 1과 그 구체적인 실시예인 도 3~5의 회로는 본 발명에도 동일하게 적용될 수 있다.
이상에서 알 수 있듯이, 종래 기술의 경우, 오토 프리차지 동작시와 리프레쉬에 의한 프리차지 동작시 프리차지 시간을 조절하는 신호가 하나밖에 없었기 때문에 각각 다르게 프리차지 시간을 설정해 줄 필요가 있는 경우에는 이에 대처할 수 없었다는 문제점이 있었다.
그러나, 본 발명에서는 각각의 동작 모드에서 서로 다르게 프리차지 타이밍을 조절할 수 있는 복수개의 신호를 발생시키는 회로를 제공하였다.
본 발명의 경우, tRC 특성에도 손해가 없으며, 리프레쉬 동작시에는 데이타의 리스토아 시간을 충분히 보장할 수 있다.

Claims (12)

  1. 메모리 장치의 프리차지 타이밍 제어 방법으로서,
    노말 동작을 제어하는 신호와 리프레쉬 동작을 제어하는 신호의 발생시간을 다르게 하여, 노말 동작시의 프리차지 시점을 결정하는 신호와 리프레쉬 동작시의 프리차지 시점을 결정하는 신호의 발생 시점을 다르게 한 것을 특징으로 하는 메모리 장치의 프리차지 타이밍 제어 방법.
  2. 제 1 항에 있어서,
    싱기 노말 동작은 read with auto-precharge 또는 write with auto-precharge 커맨드에 의한 동작을 포함하며,
    상기 리프레쉬 동작은 셀프 리프레쉬 또는 오토 리프레쉬 동작을 포함하는 것을 특징으로 하는 메모리 장치의 프리차지 타이밍 제어 방법.
  3. 메모리 장치의 프리차지 타이밍 제어 방법으로서,
    프리차지 동작을 제어하기 위한 제 1 및 제 2 펄스 신호를 생성하는 단계;
    노말 동작시에는 상기 제 1 펄스 신호를 수신하여 제 3 펄스 신호를 생성하며, 리프레쉬 동작시에는 상기 제 2 펄스를 수신하여 제 4 펄스 신호를 생성하는 단계;
    상기 제 3 펄스 신호 또는 제 4 펄스 신호를 수신하여 상기 메모리 장치의 프리차지 시점을 제어하는 프리차지 신호를 출력하는 단계를 구비하는 메모리 장치의 프리차지 타이밍 제어 방법.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 펄스 신호의 발생 시점과 펄스 폭은 각각 상이한 것을 특징으로 하는 메모리 장치의 프리차지 타이밍 제어 방법.
  5. 제 3 항에 있어서,
    상기 제 1 및 제 2 펄스 신호는, 액티브 커맨드 후에 인에이블되고 상기 프리차지 신호 생성 후 디스에이블되는 것을 특징으로 하는 메모리 장치의 프리차지 타이밍 제어 방법.
  6. 제 5항에 있어서,
    상기 노말 동작시에 "read with auto-precharge 또는 write with auto-precharge "커맨드에 의한 동작을 수행하기 위한 프리차지 모드 신호가 상기 제 1 펄스 신호보다 먼저 인에이블되는 경우에는 상기 제 3 펄스 신호는 상기 제 1 펄스 신호에만 응답하여 인에이블되며,
    상기 노말 동작시에 상기 제 1 펄스 신호가 인에이블된 후에 "read with auto-precharge 또는 write with auto-precharge " 동작을 수행하기 위한 프리차지 모드 신호가 생성되는 경우에는 상기 제 3 펄스 신호는 상기 프리차지 모드 신호에 만 응답하여 인에이블되는 것을 특징으로 하는 메모리 장치의 프리차지 타이밍 제어 방법.
  7. 메모리 장치의 프리차지 타이밍 제어 장치에 있어서,
    프리차지 동작을 제어하기 위한 제 1 및 제 2 펄스 신호를 생성하는 제어신호 발생기와,
    상기 제 1 신호를 수신하며 노말 동작시 동작하는 오토 프리차지 제어기와,
    상기 제 2 신호를 수신하며 리프레쉬 동작시 동작하는 리프레쉬 제어기와,
    상기 오토 프리차지 제어기의 출력신호 또는 상기 리프레쉬 제어시의 출력신호에 응답하여 상기 메모리 장치의 프리차지 시점을 결정하는 신호를 출력하는 프리차지 펄스 발생기를 구비하는 메모리 장치의 프리차지 타이밍 제어 장치.
  8. 제 7 항에 있어서,
    상기 제 1 및 제 2 펄스 신호의 발생 시점과 펄스 폭은 각각 상이한 것을 특징으로 하는 메모리 장치의 프리차지 타이밍 제어 장치.
  9. 제 7 항에 있어서,
    상기 제어신호 발생기와 상기 오토 프리차지 제어기와 상기 프리차지 펄스 발생기는 상기 메모리의 각 뱅크마다 제공되며,
    상기 리프레쉬 제어기는 상기 메모리내의 모든 뱅크에 공통으로 사용되는 것 을 특징으로 하는 메모리 장치의 프리차지 타이밍 제어 장치.
  10. 제 7 항에 있어서,
    싱기 노말 동작은 read with auto-precharge 또는 write with auto-precharge 커맨드에 의한 동작을 포함하며,
    상기 리프레쉬 동작은 셀프 리프레쉬 또는 오토 리프레쉬 동작을 포함하는 것을 특징으로 하는 메모리 장치의 프리차지 타이밍 제어 장치.
  11. 제 7 항에 있어서,
    상기 제어신호 발생기는
    지연시간이 상이한 제 1 지연부와 제 2 지연부와
    상기 제 1 지연부와 제 2 지연부의 출력신호를 각각 디코딩하는 제 1 디코딩부와 제 2 디코딩부를 구비하며,
    상기 제어신호 발생부는 액티브 커맨드시 인에이블되는 초기 동작 신호를 수신하며,
    상기 초기 동작 신호는 상기 제 1 지연부와 제 1 디코딩부를 지나 상기 제 1 펄스 신호를 출력하고
    상기 초기 동작 신호는 상기 제 2 지연부와 제 2 디코딩부를 지나 상기 제 2 펄스 신호를 출력하는 것을 특징으로 하는 메모리 장치의 프리차지 타이밍 제어 장치.
  12. 제 11항에 있어서,
    상기 초기 동작 신호는 상기 프리차지 펄스 발생기의 출력 신호에 응답하여 디스에이블되는 것을 특징으로 하는 메모리 장치의 프리차지 타이밍 제어 장치.
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US11/834,136 US7379371B2 (en) 2004-12-28 2007-08-06 Method for controlling precharge timing of memory device and apparatus thereof

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100911199B1 (ko) * 2008-01-07 2009-08-06 주식회사 하이닉스반도체 반도체 메모리 장치의 프리차지 제어 회로
KR100920843B1 (ko) * 2008-05-09 2009-10-08 주식회사 하이닉스반도체 반도체 메모리 장치의 오토리프레쉬 동작 제어회로

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7761656B2 (en) * 2007-08-22 2010-07-20 Advanced Micro Devices, Inc. Detection of speculative precharge
KR101046996B1 (ko) * 2009-02-12 2011-07-06 주식회사 하이닉스반도체 뱅크프리차지신호 생성회로
KR101047003B1 (ko) * 2009-06-26 2011-07-06 주식회사 하이닉스반도체 프리차지신호 생성회로 및 반도체 메모리 장치
US8174918B2 (en) * 2010-09-23 2012-05-08 Apple Inc. Passgate for dynamic circuitry
JP6866333B2 (ja) * 2018-08-16 2021-04-28 エルジー・ケム・リミテッド ４又は５位に芳香族アミノ基が置換したフルオレン誘導体を繰り返し単位として主鎖に含むポリマー、その正孔輸送材料としての使用、並びにそれを含む有機電子デバイス
CN116072169A (zh) * 2021-11-03 2023-05-05 长鑫存储技术有限公司 存储器读写电路、存储器控制方法及电子设备

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6075744A (en) * 1997-10-10 2000-06-13 Rambus Inc. Dram core refresh with reduced spike current
JP3786521B2 (ja) * 1998-07-01 2006-06-14 株式会社日立製作所 半導体集積回路及びデータ処理システム
JP4270707B2 (ja) * 1999-04-09 2009-06-03 株式会社東芝 ダイナミック型半導体記憶装置
KR100427028B1 (ko) * 2001-12-18 2004-04-14 주식회사 하이닉스반도체 반도체 메모리 소자
KR100529038B1 (ko) * 2003-04-30 2005-11-17 주식회사 하이닉스반도체 반도체 메모리 소자
US7085152B2 (en) * 2003-12-29 2006-08-01 Intel Corporation Memory system segmented power supply and control
KR20050101872A (ko) * 2004-04-20 2005-10-25 주식회사 하이닉스반도체 반도체 메모리 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100911199B1 (ko) * 2008-01-07 2009-08-06 주식회사 하이닉스반도체 반도체 메모리 장치의 프리차지 제어 회로
KR100920843B1 (ko) * 2008-05-09 2009-10-08 주식회사 하이닉스반도체 반도체 메모리 장치의 오토리프레쉬 동작 제어회로
US8194488B2 (en) 2008-05-09 2012-06-05 Hynix Semiconductor Inc. Auto-refresh operation control circuit for reducing current consumption of semiconductor memory apparatus

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