KR20050101872A - 반도체 메모리 장치 - Google Patents

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KR20050101872A KR1020040027105A KR20040027105A KR20050101872A KR 20050101872 A KR20050101872 A KR 20050101872A KR 1020040027105 A KR1020040027105 A KR 1020040027105A KR 20040027105 A KR20040027105 A KR 20040027105A KR 20050101872 A KR20050101872 A KR 20050101872A
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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 로우 사이클 타임(row cycle time; tRC)이 적용되는 노멀 동작 후 프리차지 동작 까지의 최소 설정 시간인 최소 tRAS(Active to Precharge command time) 동안 프리차지 동작을 지연시키는 지연부와 오토 리프레쉬 로우 사이클 타임(auto refresh row cycle time; tRFC)이 적용되는 리프레쉬 동작 후 프리차지 동작 까지의 최소 tRAS 동안 지연시키는 지연부를 분리 구성하여 리프레쉬 동작과 노멀 동작의 실시 시간을 다르게 조절함으로써, 비트라인 또는 센스 증폭기의 프리차지 및 이퀄라이제이션이 완전하게 수행된 후 다음 액티브 명령이 수행되고, 리페어 어드레스와 노멀 어드레스를 비교하기 위한 퓨즈에 초기화 과정을 제대로 수행하게 되어 소자의 신뢰성을 향상시킬 수 있는 반도체 메모리 장치가 제시된다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 로우 사이클 타임(row cycle time; tRC)이 적용되는 노멀 동작 후 프리차지 동작 까지의 최소 설정 시간인 최소 tRAS(Active to Precharge command time) 동안 프리차지 동작을 지연시키는 지연부와 오토 리프레쉬 로우 사이클 타임(auto refresh row cycle time; tRFC)이 적용되는 리프레쉬 동작 후 프리차지 동작 까지의 최소 tRAS 동안 지연시키는 지연부를 분리하여 구성한 반도체 메모리 장치에 관한 것이다.
DRAM의 프리차지 동작에는 외부 콘트롤 칩셋(control chip set)으로부터 액티브 명령(로우 어드레스 인가 및 워드라인 인에이블)이 입력된 후 강제로 프리차지 명령(워드라인 디스에이블, 비트라인 프리차지)이 입력되는 경우와 액티브 명령이 입력된 후 DRAM 내부의 지연 회로를 거쳐 소정의 시간동안 지연된 후 자동으로 DRAM 내부 신호에 의해 프리차지 동작이 수행되는 경우가 있다. 후자를 오토 프리차지라고 하며, 일반적으로 오토 프리차지를 수행하는 경우는 노멀(normal) 동작인 쓰기 및 오토 프리차지(write with auto precharge), 읽기 및 오토 프리차지(read with auto precharge), 리프레쉬 동작인 오토 리프레쉬(auto refresh), 셀프 리프레쉬(self refresh)일 때이다. 여기서, 액티브 명령이 입력된 후 프리차지 명령이 입력되기 까지의 최소 설정 시간을 최소 tRAS(Active to Precharge command time; 이하, tRAS_min)라 한다. 한편, DDR DRAM의 경우 SDR DRAM과 달리 tRC와 tRFC가 다르며, tRFC가 노이즈 마진에 의해 더 큰 값을 갖는데, 예를들어 tRC는 65㎱이고, tRFC는 75㎱이다.
그런데, 도 1에 도시된 바와 같은 노멀 동작 또는 리프레쉬 동작을 위한 제어 신호를 생성하는 종래의 반도체 메모리 장치는 노멀 동작 또는 리프레쉬 동작에 관계없이 동일하게 tRAS_min동안 지연시키는 지연부를 포함하여 구성된다.
도 1은 종래의 tRAS_min동안 지연시키는 지연부를 포함하는 반도체 메모리 장치의 구성도이다.
신호 발생부(11)는 외부의 액티브 명령(ext_act) 또는 셀프 리프레쉬 및 오토 리프레쉬 시의 내부의 액티브 명령(int_act)에 따라 뱅크 액티브 신호(ratvp)를 발생시키고, tRAS_min 이후에 외부의 프라차지 명령(ext_pcgp) 또는 셀프 리프레쉬, 오토 리프레쉬 명령(ref_pcg) 및 오토 프리차지 명령(apcg) 같은 내부 명령에 의해 뱅크 프리차지 신호(rpcgp)를 발생시킨다. 제어부(100)는 뱅크 및 셀을 제어하는데, 뱅크 제어부(12)는 신호 발생부(11)로부터 생성된 액티브 신호(ratvp) 또는 프리차지 신호(rpcgp)를 입력하여 해당 뱅크를 인에이블 또는 디스에이블시키고, 블럭 및 워드라인 제어부(13)는 뱅크 제어부(12)로부터 생성된 신호를 입력하여 해당 로우 블럭을 선택하고 어드레스에 해당하는 워드라인을 동작시키도록 한다. 또한, 센스 증폭기 제어부(14)는 선택된 셀의 데이터를 센싱하기 위한 센싱 액티브 신호(sa_actz)를 발생시킨다. 지연부(15)는 제어부(100)로부터의 제어 신호, 예를들어 센스 증폭기 제어부(14)로부터의 센싱 액티브 신호(sa_actz)를 입력하여 tRAS_min동안 지연시킨 지연 신호(trasminz)를 발생시키고, 프리차지 신호에 따라 디스에이블된다. 리프레쉬 제어부(16)는 지연부(15)로부터의 지연 신호(trasminz)를 입력하여 셀프 리프레쉬 또는 오토 리프레쉬 동작시 tRAS_min 이후에 리프레쉬를 위한 내부 프리차지 명령(ref_pcg)을 생성하여 신호 발생부(11)를 제어한다. 오토 프리차지 제어부(17)는 노멀 동작에 따른 오토 프리차지 동작시 tRAS_min 이후에 오토 프리차지 명령(apcg)을 생성하여 신호 발생부(11)를 제어한다.
도 2는 도 1의 지연부의 구성을 나타낸 회로도이다.
제 1 인버터(I21)는 센싱 액티브 신호(sa_atvz)를 반전시킨다. 다수의 지연 수단(21 내지 25)은 직렬 접속되어 제 1 인버터(I21)를 통해 반전된 센싱 액티브 신호(sa_atvz)를 지연시킨다. 그런데, 다수의 지연 수단(22 내지 25) 사이에 다수의 스위치(SW21 내지 SW28)가 직렬 또는 병렬 접속되어 이들 스위치(SW21 내지 SW28)의 동작에 따라 지연 시간이 조절된다. 그리고, 다수의 지연 수단(21 내지 25)은 서로 다른 지연 시간을 갖는데, 제 1 및 제 2 지연 수단(21 및 22)은 10㎱의 지연 시간, 제 3 지연 수단(23)은 5㎱의 지연 시간, 제 4 지연 수단(24)은 3㎱의 지연 시간 및 제 5 지연 수단(25)은 2㎱의 지연 시간을 각각 갖는다. NAND 게이트(26)은 제 1 인버터(I21)를 통해 반전된 센싱 액티브 신호(sa_atvz)와 다수의 지연 수단(21 내지 25)을 통해 지연된 제 1 인버터(I21)의 출력 신호를 입력한다. NAND 게이트(26)의 출력 신호는 제 2 및 제 3 인버터(I22 및 I23)를 통해 지연 신호(trasminz)로서 출력된다.
상기와 같이 구성되는 종래의 반도체 메모리 장치는 tRC가 적용되는 노멀 동작시 오토 프리차지 동작 명령이 인가되면, 외부 칩셋의 프리차지 동작 명령없이 지연부에 의해 내부의 tRAS_min동안 지연된 후 자동으로 프리차지된다. 마찬가지로 tRFC가 적용되는 리프레쉬 동작에서도 동일한 지연부에 의해 tRAS_min동안 지연된 후 자동적으로 프리차지된다.
그런데, tRFC을 증가시키기 위해 또는 압력, 전압 및 온도 변화에 의해 tRAS_min가 증가하게 되면 도 3(a)에 도시된 바와 같이 리프레쉬 동작에서는 아무런 문제가 발생하지 않지만, 읽기 및 오토 프리차지(read with auto precharge) 또는 쓰기 및 오토 프리차지(write with auto precharge) 동작등의 노멀 동작시의 tRAS_min가 증가하게 되어 tRC의 설계치를 넘어서게 되므로 RAS 록 아웃(lock out)이 발생하게 된다. 다시 말해, tRAS_min동안 지연된 후 내부 프리차지 동작이 이루어지는데, tRAS_min가 증가하여 도 3(b)에 도시된 바와 같이 내부 프리차지 명령이 늦게 발생되기 때문에 프리차지 동작이 완전하게 이루어지지 않은 상태, 즉 비트라인 또는 센스 증폭기의 프리차지 및 이퀄라이제이션(equalization)이 제대로 되지 않은 상태로 다음 액티브 명령이 수행된다(A). 이로 인해 리페어 어드레스와 노멀 어드레스를 비교하기 위한 퓨즈에 초기화 과정을 제대로 수행되지 못한다(B).
본 발명의 목적은 tRC가 적용되는 노멀 동작의 tRAS_min동안 지연시키는 지연부와 tRFC가 적용되는 리프레쉬 동작의 tRAS_min동안 지연시키는 지연부를 분리하여 구성함으로써 상기의 문제점을 해결할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 tRC가 적용되는 노멀 동작의 tRAS_min동안 지연시키는 지연부의 지연 시간보다 tRFC가 적용되는 리프레쉬 동작의 tRAS_min동안 지연시키는 지연부의 지연 시간을 길게 설정함으로써 상기의 문제점을 해결할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 다수의 제어 신호에 따라 액티브 신호를 발생시키고, 소정 시간 이후에 노멀 동작 또는 리프레쉬 동작에 따른 프리차지 신호를 발생시키기 위한 신호 발생부와, 상기 액티브 신호 또는 프리차지 신호에 따라 해당 뱅크 및 셀을 제어하기 위한 제어부와, 상기 제어부의 출력 신호에 따라 리프레쉬 동작을 수행하기 위한 지연 시간을 설정하기 위한 제 1 지연부와, 상기 제어부의 출력 신호에 따라 노멀 동작의 프리차지 동작을 수행하기 위한 지연 시간을 설정하기 위한 제 2 지연부와, 상기 제 1 지연부의 출력 신호에 따라 리프레쉬 신호를 생성하여 상기 신호 발생부의 상기 리프레쉬 동작에 따른 상기 프리차지 신호를 제어하기 위한 리프레쉬 제어부와, 상기 제 2 지연부의 출력 신호에 따라 프라차지 신호를 생성하여 상기 신호 발생부의 상기 노멀 동작에 따른 상기 프리차지 신호를 제어하기 위한 프리차지 제어부를 포함한다.
상기 제 1 지연부의 지연 시간은 상기 제 2 제어부의 지연 시간보다 길거나 같게 설정된다.
상기 제 1 지연부는 상기 제어부의 출력 신호를 반전시키기 위한 인버터와, 상기 인버터의 출력 신호를 지연시키기 위한 다수의 지연 수단과, 상기 인버터의 출력 신호 및 상기 다수의 지연 수단을 통해 지연된 신호를 입력하기 위한 NAND 게이트를 포함한다.
상기 제 1 지연부는 리프레쉬 신호 및 상기 제어부의 출력 신호를 입력하기 위한 제 1 NAND 게이트와, 상기 제 1 NAND 게이트의 출력 신호를 지연시키기 위한 다수의 지연 수단과, 상기 제 1 NAND 게이트의 출력 신호 및 상기 다수의 지연 수단을 통해 지연된 신호를 입력하기 위한 제 2 NAND 게이트를 포함한다.
상기 제 1 지연부는 상기 다수의 지연 수단 사이에 다수의 스위치를 더 포함하여 상기 스위치의 동작에 따라 지연 시간이 조절된다.
상기 제 2 제어부는 프리차지 신호 및 상기 제어부의 출력 신호를 입력하기 위한 제 1 NAND 게이트와, 상기 제 1 NAND 게이트의 출력 신호를 지연시키기 위한 다수의 지연 수단과, 상기 제 1 NAND 게이트의 출력 신호 및 상기 다수의 지연 수단을 통해 지연된 신호를 입력하기 위한 제 2 NAND 게이트를 포함한다.
상기 제 2 지연부는 상기 제어부의 출력 신호를 반전시키기 위한 인버터와, 상기 인버터의 출력 신호를 지연시키기 위한 다수의 지연 수단과, 상기 인버터의 출력 신호 및 상기 다수의 지연 수단을 통해 지연된 신호를 입력하기 위한 NAND 게이트를 포함한다.
상기 제 2 지연부는 다수의 지연 수단 사이에 다수의 스위치를 더 포함하여 상기 스위치의 동작에 따라 지연 시간이 조절된다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 다수의 제어 신호에 따라 액티브 신호를 발생시키고, 소정 시간 이후에 노멀 동작 또는 리프레쉬 동작에 따른 프리차지 신호를 발생시키기 위한 신호 발생부와, 상기 액티브 신호 또는 프리차지 신호에 따라 해당 뱅크 및 셀을 제어하기 위한 제어부와, 상기 제어부의 출력 신호에 따라 공통 지연 시간을 설정하기 위한 제 1 지연부와, 상기 제 1 지연부의 출력 신호를 입력하여 상기 리프레쉬 동작을 수행하기 위한 지연 시간을 설정하기 위한 제 2 지연부와, 상기 제 1 지연부의 출력 신호를 입력하여 상기 노멀 동작의 프리차지 동작을 수행하기 위한 지연 시간을 설정하기 위한 제 3 지연부와, 상기 제 2 지연부의 출력 신호에 따라 리프레쉬 신호를 생성하여 상기 신호 발생부의 상기 리프레쉬 동작에 따른 상기 프리차지 신호를 제어하기 위한 리프레쉬 제어부와, 상기 제 3 지연부의 출력 신호에 따라 프라차지 신호를 생성하여 상기 신호 발생부의 상기 노멀 동작에 따른 상기 프리차지 신호를 제어하기 위한 프리차지 제어부를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 4는 본 발명에 따른 반도체 메모리 장치의 구성도로서, tRC가 적용되는 노멀 동작의 tRAS_min동안 지연시키는 지연부와 tRFC가 적용되는 리프레쉬 동작의 tRAS_min동안 지연시키는 지연부를 분리하여 구성한 반도체 메모리 장치의 구성도이다.
신호 발생부 발생부(31)는 외부의 액티브 명령(ext_act) 또는 셀프 리프레쉬 및 오토 리프레쉬 시의 내부의 액티브 명령(int_act)에 의해 뱅크 액티브 신호(ratvp)를 발생시키고, tRAS_min 이후에 외부의 프라차지 명령(ext_pcgp) 또는 셀프 리프레쉬, 오토 리프레쉬 명령(ref_pcg) 및 오토 프리차지 명령(apcg) 같은 내부 명령에 의해 뱅크 프리차지 신호(rpcgp)를 발생시킨다. 제어부(200)는 뱅크 및 셀을 제어하는데, 뱅크 제어부(32)는 신호 발생부(31)로부터 생성된 액티브 신호(ratvp)와 프리차지 신호(rpcgp)를 입력하여 해당 뱅크를 인에이블 또는 디스에이블시키고, 블럭 및 워드라인 제어부(33)는 뱅크 제어부(32)로부터 생성된 신호를 입력하여 해당 로우 블럭을 선택하고 어드레스에 해당하는 워드라인을 동작시키도록 한다. 또한, 센스 증폭기 제어부(34)는 선택된 셀의 데이터를 센싱하기 위한 센싱 액티브 신호(sa_actz)를 발생시킨다. 제 1 지연부(35)는 tRFC가 적용되는 셀프 리프레쉬 또는 오토 리프레쉬 동작 등의 리프레쉬 동작시에 제어부(200)로부터의 제어 신호, 예를들어 센스 증폭기 제어부(34)의 센싱 액티브 신호(sa_actz)를 입력하여 tRAS_min동안 지연시킨 제 1 지연 신호(trasminz_ref)를 발생시키고, 프리차지 신호에 따라 디스인에이블된다. 제 2 지연부(36)는 tRC가 적용되는 읽기 및 오토 프라치지 또는 쓰기 및 오토 프리차지 등의 오토 프리차지 동작시에 제어부(200)로부터의 제어 신호, 예를들어 센스 증폭기 제어부(34)의 센싱 액티브 신호(sa_actz)를 입력하여 tRAS_min동안 지연시킨 제 2 지연 신호(trasminz_apcg)를 발생시키고, 내부 프리차지 신호에 따라 디스에이블된다. 여기서, 제 1 지연부(35)의 지연 시간은 제 2 지연부(36)의 지연 시간보다 길게 설정된다. 리프레쉬 제어부(37)는 제 1 지연부(35)로부터의 제 1 지연 신호(trasminz_ref)를 입력하여 셀프 리프레쉬 또는 오토 리프레쉬 동작을 위한 리프레쉬 명령(ref_pcg)을 발생시켜 신호 발생부(31)를 제어한다. 오토 프리차지 제어부(38)는 제 2 지연부(36)로부터의 제 2 지연 신호(trasminz_apcg)를 입력하여 노멀 동작에 따른 오토 프리차지 동작을 위한 오토 프리차지 명령(apcg)을 발생시켜 신호 발생부(31)를 제어한다.
도 5(a)는 본 발명의 일 실시 예에 따른 tRFC가 적용되는 리프레쉬 동작을 위해 tRAS_min동안 지연시키기 위한 제 1 지연부의 회로도이다.
제 1 NAND 게이트(41)는 리프레쉬 신호(ref)와 제어부의 제어 신호, 예를들어 센싱 액티브 신호(sa_atvz)를 입력한다. 다수의 지연 수단(42 내지 46)은 직렬 접속되어 제 1 NAND 게이트(41)의 출력 신호를 지연시킨다. 그런데, 다수의 지연 수단(43 내지 46) 사이에 다수의 스위치(SW41 내지 SW48)가 직렬 또는 병렬 접속되어 스위치(SW41 내지 SW48)에 따라 지연 시간이 조절된다. 그리고, 다수의 지연 수단(42 내지 46)은 서로 다른 지연 시간을 갖는데, 제 1 및 제 2 지연 수단(42 및 43)은 10㎱의 지연 시간, 제 3 지연 수단(44)은 5㎱의 지연 시간, 제 4 지연 수단(45)은 3㎱의 지연 시간 및 제 5 지연 수단(46)은 2㎱의 지연 시간을 각각 갖는다. 제 2 NAND 게이트(47)는 제 1 NAND 게이트(41)의 출력 신호와 다수의 지연 수단(42 내지 46)을 통해 지연된 제 1 NAND 게이트(41)의 출력 신호를 입력한다. 제 2 NAND 게이트(47)의 출력 신호는 제 1 및 제 2 인버터(I41 및 I42)를 통해 제 1 지연 신호(trasminz_ref)로서 출력된다.
도 5(b)는 본 발명의 일 실시 예에 따른 tRC가 적용되는 노멀 동작을 위해 tRAS_min 동안 지연시키기 위한 지연부의 회로도이다. 제 2 지연부는 제 1 지연부와 달리 리프레쉬 신호(ref) 대신에 오토 프리차지 신호(apcg)에 의해 제어되고, 제 1 지연부의 지연 시간보다 짧은 시간 지연시키기 위해 지연 시간을 조절하기 위한 지연 수단의 수가 적은데, 예를들어 10㎱의 지연 시간을 갖는 지연 수단이 접속되지 않는다.
제 1 NAND 게이트(51)는 오토 프리차지 신호(apcg)와 제어부의 제어 신호, 예를들어 센싱 액티브 신호(sa_atvz)를 입력한다. 다수의 지연 수단(52 내지 55)은 직렬 접속되어 제 1 NAND 게이트(51)의 출력 신호를 지연시킨다. 그런데, 다수의 지연 수단(53 내지 55) 사이에 다수의 스위치(SW51 내지 SW56)가 직렬 또는 병렬 접속되어 스위치(SW51 내지 SW56)의 동작에 따라 지연 시간이 조절된다. 그리고, 다수의 지연 수단(52 내지 55)은 서로 다른 지연 시간을 갖는데, 제 1 지연 수단(52)은 10㎱의 지연 시간, 제 2 지연 수단(53)은 5㎱의 지연 시간, 제 3 지연 수단(54)은 3㎱의 지연 시간 및 제 4 지연 수단(55)은 2㎱의 지연 시간을 각각 갖는다. 제 2 NAND 게이트(56)는 제 1 NAND 게이트(51)의 출력 신호와 다수의 지연 수단(45 내지 55)을 통해 지연된 제 1 NAND 게이트(51)의 출력 신호를 입력한다. 제 2 NAND 게이트(56)의 출력 신호는 제 1 및 제 2 인버터(I51 및 I52)를 통해 제 2 지연 신호(trasminz_apcg)로서 출력된다.
상기와 같이 구성되는 본 발명의 일 실시 예에 따른 제 1 지연부는 리프레쉬 신호(ref)가 하이 레벨로 인에이블되고 센싱 인에이블 신호(sa_atvz)가 로우 레벨로 인에이블되면 다수의 지연 수단(42 내지 46)에 따른 지연 시간 후 제 1 지연 신호(trasminz_ref)가 하이 레벨로 출력된다. 이때, 제 2 지연부는 오토 프리차지 신호(apcg)가 로우 레벨로 디스에이블되기 때문에 제 2 지연 신호(trasminz_apcg)는 로우 레벨로 출력된다. 한편, 제 2 지연부는 오토 프리차지 신호(apcg)는 하이 레벨로 인에이블되고 센싱 인에이블 신호(sa_atvz)가 로우 레벨로 인에이블되면 다수의 지연 수단(52 내지 55)에 따른 지연 시간 후 제 2 지연 신호(trasminz_apcg)가 하이 레벨로 출력된다. 이때, 제 1 지연부는 리프레쉬 신호(ref)가 로우 레벨로 디스에이블되기 때문에 제 1 지연 신호(trasminz_ref)가 로우 레벨로 출력된다.
도 6(a) 및 도 6(b)는 본 발명의 다른 실시 예에 따른 제 1 및 제 2 지연부의 구성을 나타낸 회로도로서, 리프레쉬 신호(ref) 및 오토 프리차지 신호(apcg)를 사용하지 않고 지연 경로만을 분리하여 제 1 및 제 2 지연부를 구성한 실시 예를 설명하기 위한 회로도이다.
도 6(a)를 참조하면, 제 1 인버터(I61)는 제어부의 제어 신호, 예를들어 센싱 액티브 신호(sa_atvz)를 반전시킨다. 다수의 지연 수단(61 내지 65)은 직렬 접속되어 제 1 인버터(I61)를 통해 반전된 센싱 액티브 신호(sa_atvz)를 지연시킨다. 그런데, 다수의 지연 수단(62 내지 65) 사이에 다수의 스위치(SW61 내지 SW68)가 직렬 또는 병렬 접속되어 스위치(SW61 내지 SW68)에 따라 지연 시간이 조절된다. 그리고, 다수의 지연 수단(61 내지 65)은 서로 다른 지연 시간을 갖는데, 제 1 및 제 2 지연 수단(61 및 62)은 10㎱의 지연 시간, 제 3 지연 수단(63)은 5㎱의 지연 시간, 제 4 지연 수단(64)은 3㎱의 지연 시간 및 제 5 지연 수단(65)은 2㎱의 지연 시간을 각각 갖는다. NAND 게이트(66)은 제 1 인버터(I61)를 통해 반전된 센싱 액티브 신호(sa_atvz)와 다수의 지연 수단(61 내지 65)을 통해 지연된 제 1 인버터(I61)의 출력 신호를 입력한다. NAND 게이트(66)의 출력 신호는 제 2 및 제 3 인버터(I62 및 I63)를 통해 제 1 지연 신호(trasminz_ref)로서 출력된다.
도 6(b)를 참조하면, 제 1 인버터(I71)는 제어부의 제어 신호, 예를들어 센싱 액티브 신호(sa_atvz)를 반전시킨다. 다수의 지연 수단(71 내지 74)은 직렬 접속되어 제 1 인버터(I71)를 통해 반전된 센싱 액티브 신호(sa_atvz)를 지연시킨다. 그런데, 다수의 지연 수단(72 내지 74) 사이에 다수의 스위치(SW71 내지 SW76)가 직렬 또는 병렬 접속되어 스위치(SW71 내지 SW76)에 따라 지연 시간이 조절된다. 그리고, 다수의 지연 수단(71 내지 74)은 서로 다른 지연 시간을 갖는데, 제 1 지연 수단(71)은 10㎱의 지연 시간, 제 2 지연 수단(72)은 5㎱의 지연 시간, 제 3 지연 수단(73)은 3㎱의 지연 시간 및 제 4 지연 수단(74)은 2㎱의 지연 시간을 각각 갖는다. NAND 게이트(75)은 제 1 인버터(I71)를 통해 반전된 센싱 액티브 신호(sa_atvz)와 다수의 지연 수단(71 내지 74)을 통해 지연된 제 1 인버터(I71)의 출력 신호를 입력한다. NAND 게이트(75)의 출력 신호는 제 2 및 제 3 인버터(I72 및 I73)를 통해 제 2 지연 신호(trasminz_apcg)로서 출력된다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는 tRFC가 적용되는 리프레쉬 동작시의 tRAS_min동안 지연시키는 제 1 지연부와 tRC가 적용되는 노멀 동작시의 tRAS_min동안 지연시키는 제 2 지연부를 분리하여 구성한다. 따라서, 리프레쉬 동작시의 tRFC를 증가시키기 위해서는 제 1 지연부의 지연 시간만을 증가시키면 되기 때문에 노멀 동작시의 tRC가 설계치를 벗어나지 않게 되며, RAS 록 아웃이 발생하지 않게 된다. 다시 말해, 도 7(b)에 도시된 바와 같이 제 1 지연부의 지연 시간보다 짧게 설정된 제 2 지연부의 지연 시간 이후에 내부 프리차지 동작이 이루어지므로 내부 프리차지 명령이 제대로 발생하게 되어 프리차지 동작이 완전하게 이루어진다. 즉, 비트라인 또는 센스 증폭기의 프리차지 및 이퀄라이제이션이 완전하게 된 후 다음 액티브 명령이 수행된다. 또한, 리페어 어드레스와 노멀 어드레스를 비교하기 위한 퓨즈에 초기화 과정을 제대로 수행하게 된다.
도 8은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 회로도로서, 제 1 지연부(85)에 의해 공통 지연 시간이 설정된 후 제 2 지연부(86)에 의해 리프레쉬 동작에 따른 지연 시간이 설정되고, 제 3 지연부(87)에 의해 노멀 동작에 따른 지연 시간이 설정되도록 구성된다.
신호 발생부(81)는 외부의 액티브 명령(ext_act) 또는 셀프 리프레쉬 및 오토 리프레쉬 시의 내부의 액티브 명령(int_act)에 의해 뱅크 액티브 신호(ratvp)를 발생시키고, tRAS_min 시간 이후에 외부의 프라차지 명령(ext_pcgp) 또는 셀프 리프레쉬, 오토 리프레쉬 명령(ref_pcg) 및 오토 프리차지 명령(apcg) 같은 내부 명령에 의해 뱅크 프리차지 신호(rpcgp)를 발생시킨다. 제어부(300)는 뱅크 및 셀을 제어하는데, 뱅크 제어부(82)는 신호 발생부(81)로부터 생성된 액티브 신호(ratvp)와 프리차지 신호(rpcgp)를 입력하여 해당 뱅크를 인에이블 또는 디스에이블시키고, 블럭 및 워드라인 제어부(83)는 뱅크 제어부(82)로부터 생성된 신호를 입력하여 해당 로우 블럭을 선택하고 어드레스에 해당하는 워드라인을 동작시키도록 한다. 또한, 센스 증폭기 제어부(84)는 선택된 셀의 데이터를 센싱하기 위한 센싱 액티브 신호(sa_actz)를 발생시킨다. 제 1 지연부(85)는 제어부(300)의 제어 신호, 예를들어 센스 증폭기 제어부(34)의 센싱 액티브 신호(sa_actz)를 입력하여 리프레쉬 동작 또는 노멀 동작에 관계없이 공통적인 시간동안 지연시킨다. 제 2 지연부(86)는 제 1 지연부(85)의 출력 신호를 입력하여 tRFC가 적용되는 셀프 리프레쉬 또는 오토 리프레쉬 동작 등의 리프레쉬 동작시에 tRAS_min동안 지연시킨 제 1 지연 신호(trasminz_ref)를 발생시킨다. 제 3 지연부(87)는 제 1 지연부(85)의 출력 신호를 입력하여 tRC가 적용되는 읽기 및 오토 프라치지 또는 쓰기 및 오토 프리차지 등의 오토 프리차지 동작시에 tRAS_min동안 지연시킨 제 2 지연 신호(trasminz_apcg)를 발생시키고, 내부 프리차지 신호에 따라 디스에이블된다. 여기서, 제 2 지연부(86)의 지연 시간은 제 3 지연부(87)의 지연 시간보다 길게 설정된다. 리프레쉬 제어부(88)는 제 2 지연부(86)로부터의 제 1 지연 신호(trasminz_ref)를 입력하여 셀프 리프레쉬 또는 오토 리프레쉬 동작을 위한 리프레쉬 명령(ref_pcg)을 발생시켜 신호 발생부(81)를 제어한다. 오토 프리차지 제어부(89)는 제 3 지연부(87)로부터의 제 2 지연 신호(trasminz_apcg)를 입력하여 노멀 동작에 따른 오토 프리차지 동작을 위한 오토 프리차지 명령(apcg)을 발생시켜 신호 발생부(81)를 제어한다.
상술한 바와 같이 본 발명에 의하면 tRFC가 적용되는 리프레쉬 동작시의 tRAS_min 동안 지연시키는 제 1 지연부와 tRC가 적용되는 노멀 동작시의 tRAS_min 동안 지연시키는 제 2 지연부를 분리하여 반도체 메모리 장치를 구성함으로써 제 1 지연부의 지연 시간보다 짧게 설정된 제 2 지연부의 지연 시간 이후에 내부 프리차지 동작이 이루어지므로 비트라인 또는 센스 증폭기의 프리차지 및 이퀄라이제이션이 완전하게 수행된 후 다음 액티브 명령이 수행되고, 리페어 어드레스와 노멀 어드레스를 비교하기 위한 퓨즈에 초기화 과정을 제대로 수행하게 되어 소자의 신뢰성을 향상시킬 수 있다.
도 1은 종래의 tRAS_min동안 지연시키는 지연부를 포함하는 반도체 메모리 장치의 구성도이다.
도 2는 도 1의 tRAS_min동안 지연시키는 지연부의 회로도이다.
도 3(a) 및 도 3(b)는 종래의 반도체 메모리 장치의 출력 파형도이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 구성도이다.
도 5(a) 및 도 5(b)는 본 발명에 따른 반도체 메모리 장치를 구성하는 제 1 및 제 2 지연부의 일 실시 예를 설명하기 위한 회로도이다.
도 6(a) 및 도 6(b)는 본 발명에 따른 반도체 메모리 장치를 구성하는 제 1 및 제 2 제어부의 다른 실시 예를 설명하기 위한 회로도이다.
도 7(a) 및 도 7(b)는 본 발명에 따른 반도체 메모리 장치의 출력 파형도이다.
도 8은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 구성도이다.
<도면의 주요 부분에 대한 부호의 설명>
31 : 신호 발생부 32 : 뱅크 제어부
33 : 블럭 및 워드라인 제어부 34 : 센스 증폭기 제어부
35 : 제 1 지연부 36 : 제 2 지연부
37 : 리프레쉬 제어부 38 : 오토 프리차지 제어부

Claims (11)

  1. 다수의 제어 신호에 따라 액티브 신호를 발생시키고, 소정 시간 이후에 노멀 동작 또는 리프레쉬 동작에 따른 프리차지 신호를 발생시키기 위한 신호 발생부;
    상기 액티브 신호 또는 프리차지 신호에 따라 해당 뱅크 및 셀을 제어하기 위한 제어부;
    상기 제어부의 출력 신호에 따라 리프레쉬 동작을 수행하기 위한 지연 시간을 설정하기 위한 제 1 지연부;
    상기 제어부의 출력 신호에 따라 노멀 동작의 프리차지 동작을 수행하기 위한 지연 시간을 설정하기 위한 제 2 지연부;
    상기 제 1 지연부의 출력 신호에 따라 리프레쉬 신호를 생성하여 상기 신호 발생부의 상기 리프레쉬 동작에 따른 상기 프리차지 신호를 제어하기 위한 리프레쉬 제어부; 및
    상기 제 2 지연부의 출력 신호에 따라 프라차지 신호를 생성하여 상기 신호 발생부의 상기 노멀 동작에 따른 상기 프리차지 신호를 제어하기 위한 프리차지 제어부를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 제 1 지연부는 상기 제 2 제어부보다 긴 지연 시간을 갖도록 설정되는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 제 1 지연부는 상기 제어부의 출력 신호를 반전시키기 위한 인버터;
    상기 인버터의 출력 신호를 지연시키기 위한 다수의 지연 수단;
    상기 인버터의 출력 신호 및 상기 다수의 지연 수단을 통해 지연된 신호를 입력하기 위한 NAND 게이트를 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서, 상기 제 1 지연부는 상기 다수의 지연 수단 사이에 다수의 스위치를 더 포함하여 상기 스위치의 동작에 따라 지연 시간이 조절되는 반도체 메모리 장치.
  5. 제 1 항에 있어서, 상기 제 2 지연부는 상기 제어부의 출력 신호를 반전시키기 위한 인버터;
    상기 인버터의 출력 신호를 지연시키기 위한 다수의 지연 수단;
    상기 인버터의 출력 신호 및 상기 다수의 지연 수단을 통해 지연된 신호를 입력하기 위한 NAND 게이트를 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 제 2 지연부는 다수의 지연 수단 사이에 다수의 스위치를 더 포함하여 상기 스위치의 동작에 따라 지연 시간이 조절되는 반도체 메모리 장치.
  7. 제 1 항에 있어서, 상기 제 1 지연부는 리프레쉬 신호 및 상기 제어부의 출력 신호를 입력하기 위한 제 1 NAND 게이트;
    상기 제 1 NAND 게이트의 출력 신호를 지연시키기 위한 다수의 지연 수단; 및
    상기 제 1 NAND 게이트의 출력 신호 및 상기 다수의 지연 수단을 통해 지연된 신호를 입력하기 위한 제 2 NAND 게이트를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 제 1 지연부는 상기 다수의 지연 수단 사이에 다수의 스위치를 더 포함하여 상기 스위치의 동작에 따라 지연 시간이 조절되는 반도체 메모리 장치.
  9. 제 1 항에 있어서, 상기 제 2 제어부는 프리차지 신호 및 상기 제어부의 출력 신호를 입력하기 위한 제 1 NAND 게이트;
    상기 제 1 NAND 게이트의 출력 신호를 지연시키기 위한 다수의 지연 수단; 및
    상기 제 1 NAND 게이트의 출력 신호 및 상기 다수의 지연 수단을 통해 지연된 신호를 입력하기 위한 제 2 NAND 게이트를 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서, 상기 제 2 지연부는 상기 다수의 지연 수단 사이에 다수의 스위치를 더 포함하여 상기 스위치의 동작에 따라 지연 시간이 조절되는 반도체 메모리 장치.
  11. 다수의 제어 신호에 따라 액티브 신호를 발생시키고, 소정 시간 이후에 노멀 동작 또는 리프레쉬 동작에 따른 프리차지 신호를 발생시키기 위한 신호 발생부;
    상기 액티브 신호 또는 프리차지 신호에 따라 해당 뱅크 및 셀을 제어하기 위한 제어부;
    상기 제어부의 출력 신호에 따라 공통 지연 시간을 설정하기 위한 제 1 지연부;
    상기 제 1 지연부의 출력 신호를 입력하여 상기 리프레쉬 동작을 수행하기 위한 지연 시간을 설정하기 위한 제 2 지연부;
    상기 제 1 지연부의 출력 신호를 입력하여 상기 노멀 동작의 프리차지 동작을 수행하기 위한 지연 시간을 설정하기 위한 제 3 지연부;
    상기 제 2 지연부의 출력 신호에 따라 리프레쉬 신호를 생성하여 상기 신호 발생부의 상기 리프레쉬 동작에 따른 상기 프리차지 신호를 제어하기 위한 리프레쉬 제어부; 및
    상기 제 3 지연부의 출력 신호에 따라 프라차지 신호를 생성하여 상기 신호 발생부의 상기 노멀 동작에 따른 상기 프리차지 신호를 제어하기 위한 프리차지 제어부를 포함하는 반도체 메모리 장치.
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