KR100922880B1 - 반도체 메모리소자의 오토프리차지 제어회로 및 방법 - Google Patents

반도체 메모리소자의 오토프리차지 제어회로 및 방법 Download PDF

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Abstract

본 발명은 반도체 메모리소자의 오토프리차지회로 및 그 제어방법에 관한 것이다. 본 발명은 클럭신호에 동기하여 오토프리차지 제어를 수행하여, PVT 변동의 영향을 최소화한다. 이를 위하여 본 발명은 버스트동작 종료를 위한 명령신호와, 오토 프리차지 동작 실행신호의 생성을 클럭신호에 동기시켜서 발생시킨다. 이러한 제어로 본 발명은 발생 신호들을 동기화시키므로서, 고속으로 동작 구현이 가능하고, PVT 변동에 대해서도 최적으로 대응이 가능하므로서, 불필요한 튜닝 및 실패 유발을 억제하는 효과를 얻는다.
오토프리차지, 버스트 길이

Description

반도체 메모리소자의 오토프리차지 제어회로 및 방법{CIRCUIT AND METHOD FOR CONTROLLING AUTOPRECHARGE IN SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리소자의 오토프리차지 제어회로 및 그 제어방법에 관한 것이다.
반도체 메모리 장치, 특히 DRAM은 메모리 셀로부터/에 데이터를 신속하게 독출(read)/기입(write)하거나 또는 액티브된 뱅크를 닫기(close) 위하여 비트 라인들을 소정 전압으로 프리챠지(precharge) 한다. 액티브된 뱅크의 새로운 행(row)을 열기(open) 전에, 액티브된 뱅크는 프리챠지 명령 또는 오토 프리챠지 (auto- precharge) 기능을 사용하여 프리챠지되어야만 한다. DDR SDRAM의 독출 또는 기입 명령은 컬럼 어드레스 스트로브(/CAS) 타이밍에서 특정 어드레스 신호(예를 들면 A10)를 받아들여서 버스트(burst) 독출 또는 기입 사이클 동안 액티브 뱅크 프리챠지가 자동으로 프리챠지되도록 한다. 만일 독출 또는 기입 명령이 발생했을 때 A10(어드레스)이 하이(high)이면, 오토프리챠지 기능은 수행된다. 오토프리챠지 동안, 독출 명령은, 독출 버스트의 끝 전에 컬럼 어드레스 스트로브(/CAS) 클럭 사이클의 라이징 에지에서 프리챠지가 시작하는 것을 제외하고는 노말 독출 동작과 동일하다. 오토프리챠지는 기입 명령에도 동일하게 적용된다. 버스트기입 시퀀스의 마지막 데이터가 메모리 에러이에 저장될 때까지 오토프리챠지 명령은 시작하지 않는다. 이러한 특성은 프리챠지 동작이 부분적으로 또는 전체적으로 버스트 독출 사이클동안 드러나지 않도록 함으로써 랜덤 데이터 액세스를 위한 시스템 성능을 향상시킨다.
종래 메모리소자의 오토프리차지회로는 외부에서 리드/라이트 동작을 명령하면, 내부 클럭신호에 동기시켜서 내부 리드/라이트 신호인 CASP6RD/WT를 생성한다. 상기 신호는, 버스트신호발생부에서 버스트동작신호인 YBST를 인에이블하고, 버스트 동작 종료 명령신호인 YBSTENDBP13 또는 터미네이션 신호 TERM에 의해서 상기 버스트동작신호인 YBST를 디스에이블시킨다. 이렇게 해서 버스트동작신호인 YBST가 디스에이블되면, 상기 디스에이블된 YBST 신호를 이용하여 오토 프리차지 동작 실행신호인 YBSTENDBP9를 생성한다.
이와 같이 종래 메모리소자의 오토프리차지회로는, 버스트 동작신호(YBST)에 의해서 오토 프리차지 동작 실행신호인 YBSTENDBP9의 동작이 제어되고 있다. 따라서 상기 버스트 동작신호에 의해서 동작되어지는 회로의 동작확보를 위하여, PVT(공정, 전압, 온도) 조건에 따라서 버스트 동작신호인 YBST의 디스에이블 타이밍을 조절해야만 하였다. 이를 위해서 종래 메모리소자의 오토프리차지회로는, 오토 프리차지 동작 실행신호인 YBSTENDBP9를 생성할 때, 버스트 동작 종료 명령신호인 YBSTENDBP13를 생성할 때, 버스트동작신호인 YBST를 생성할 때, 클럭신호와의 동기조절을 위하여 딜레이소자를 추가하여 사용하고 있다.
즉, 종래 메모리소자의 오토프리차지회로는, PVT 조건에 따른 변동폭이 발생시, 버스트 동작신호를 받고 동작하는 회로들의 동작시간 확보를 위해서 딜레이소자를 이용하고 있다. 이와 같이 딜레이소자를 이용한 동기 조절은, 계속적인 튜닝을 필요로 하는 문제점이 있다. 또한 종래 메모리소자의 오토프리차지회로는, 딜레이소자를 이용하여 버스트신호와의 동작시간 확보가 제어되기 때문에, PVT 조건에 따른 변동폭에 기인하여 고속으로 제어가 어려운 문제점이 있다.
따라서 본 발명은 상기 문제점을 해결하기 위한 것으로, 클럭신호에 동기하여 오토프리차지 제어를 수행할 수 있는 반도체 메모리소자의 오토프리차지 제어회로 및 그 제어방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리소자의 오토프리차지 제어회로는, 행/열로 배열된 메모리 셀 어레이; 상기 메모리 셀 어레이의 프리차지동작을 제어하는 오토프리차지제어수단; 명령어를 디코딩하는 명령 디코딩수단;상기 명령 디코딩수단에서 디코딩된 명령어가 오토프리차지 기능을 포함할 때, 클럭신호에 동기시켜서 버스트동작 종료 명령신호와 상기 오토프리차지제어수단에 제공할 오토프리차지실행신호를 발생하는 오토프리차지명령어발생수단을 포함하는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리소자의 오토프리차지 제어방법은, 명령어를 디코딩하는 제 1 단계; 상기 제 1 단계에서, 디코딩된 명령어가 오토프리차지 기능을 포함할 때, 내부 클럭신호에 동기시켜서 내부 리드/라이트 신호를 발생하는 제 2 단계; 버스트길이를 검출하는 제 3 단계; 상기 내부 리드/라이트 신호에 의해서 버스트동작신호를 발생하는 제 4 단계; 상기 검출 된 버스트길이신호와 내부 리드/라이트 신호를 연산한 연산신호를 클럭신호에 동기시켜서 프리차지동작 제어를 위한 오토프리차지실행신호를 발생하는 제 5 단계; 상기 제 5 단계에서 발생한 오토프리차지실행신호를 이용하여 메모리 셀 어레이의 프리차지동작을 제어하는 제 6 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명은 버스트동작 종료를 위한 명령신호와, 오토 프리차지 동작 실행신호의 생성을 클럭신호에 동기시켜서 발생시킨다. 이러한 제어로 본 발명은 발생 신호들을 동기화시키므로서, 고속으로 동작 구현이 가능하고, PVT 변동에 대해서도 최적으로 대응이 가능하므로서, 불필요한 튜닝 및 실패 유발을 억제하는 효과를 얻는다.
이하 첨부한 도면을 참조하여 본 발명에 따른 메모리소자의 오토프리차지회로 및 그 제어방법에 대해서 자세하게 살펴보기로 한다.
도 1은 본 발명의 실시예에 따른 메모리소자의 오토프리차지회로의 블록도를 도시하고 있다.
도시하고 있는 바와 같이 본 발명에 따른 메모리소자의 오토프리차지회로는, 어드레스 레지스터(122), 뱅크 선택기(124), 행디코더(126), 메모리 셀 어레이(128), 감지증폭기(129), 입/출력버퍼(130), 열 디코더(120)를 포함한다.
상기 메모리 셀 어레이(128)는, 다수개의 뱅크를 포함하며, 각각의 뱅크는 행들과 열들로 배열된 메모리 셀들을 포함한다.
상기 어드레스 레지스터(122)는, 입력되는 어드레스들(A0~An)과 뱅크 어드레스 신호들(BA0)을 저장한다.
상기 뱅크 선택기(124)는, 어드레스 레지스터(122)에 저장된 뱅크 어드레스 신호들에 응답해서 다수개의 뱅크들 가운데 하나를 선택하기 위한 뱅크선택신호를 출력한다.
행디코더(126)는, 어드레스 레지스터(122)에 저장된 어드레스신호들 중 행 어드레스를 디코딩해서 뱅크 선택기(124)에 의해 선택된 뱅크의 행들 중 하나를 선택하기 위한 행 선택신호들을 출력한다.
열 디코더(120)는, 어드레스 레지스터(122)에 저장된 어드레스 신호들 중 열 어드레스를 디코딩해서 메모리 셀 어레이(128)의 열들 중 하나를 선택하기 위한 열선택신호들을 출력한다.
감지증폭기(129)는, 메모리 셀 어레이(128)의 셀들 중 행 디코더(126)와 열 디코더(120)에 의해 선택된 셀에 저장된 데이터를 독출한다. 독출된 데이터는 입/출력버퍼(130)를 통해 데이터 라인(DQ)으로 전달되고, 데이터라인으로부터 입력되는 데이터는 입/출력 버퍼(130)를 통해 메모리 셀 어레이(128)의 선택된 셀에 기입된다.
또한, 본 발명에 따른 메모리소자의 오토프리차지회로는, 오토프리차지제어기(112,114), 로오선택기(116,118), 버스트앤드검출기(110), 모드레지스터설정부(108), 길이카운터(106), 버스트신호발생기(100), 코멘드 디코더(102), 타이밍레지스터(104) 등을 포함한다.
상기 코멘드 디코더(102)는, 타이밍 레지스터(104)로 입력되는 제어신호들(/CS,/WE,/RAS,/CAS,CLKP4...)의 조합에 의해 제어신호를 발생한다.
상기 모드레지스터설정부(108)는, 타이밍 레지스터(104)로 입력되는 제어신호들의 조합에 의해 다양한 동작모드들을 제어하기 위한 데이터를 저장한다.
상기 버스트신호발생기(100)는, 외부에서 리드/라이트(RD/WT) 동작명령이 입력될 때 발생되는 내부 리드/라이트 신호(CASP6RD/WT)에 의해서 버스트 동작신호 YBST를 인에이블시킨다. 그리고 버스트 동작을 끝내라는 명령신호 YBLENDBP13에 의해서 버스트 동작신호 YBST를 디스에이블시킨다.
상기 버스트앤드검출기(110)는, 버스트 동작 종료시점에서 버스트 동작을 끝내라는 명령신호 YBLENDBP13를 발생한다. 그리고 버스트 동작신호 YBST가 디스에이블되는 시점에서 오토 프리차지 동작 실행을 위한 YBLENDBP9 신호를 발생한다. 이때 상기 두 신호 YBLENDBP9,YBLENDBP13는 모두 클럭신호(CLKP4)에 동기되어 발생되어진다.
상기 길이 카운터(106)는, 버스트신호의 길이를 검출하고, 그에 따른 BB<1>,<2>신호를 발생한다.
상기 오토프리차지제어기(112,114)는, 상기 오토 프리차지 동작 실행을 위한 YBLENDBP9 신호를 입력하고, 오토 프리차지 동작을 실행한다.
상기 로오선택기(116,118)는, 상기 오토 프리차지제어기(112,114)의 제어를 받아서 선택된 뱅크를 프리차지하기 위해 프리차지 제어신호들 중 하나를 활성화한다.
상기 버스트신호발생기(100)는 도 2에 상세 구성을 도시하고 있다.
상기 버스트신호발생기(100)는, 파워업신호 PWRUP, 버스트 동작 종료를 위한 명령신호 YBLENDBP13 또는 터미네이션(TERMINATION) 신호 TERM, 그리고 외부에서 리드/라이트 동작명령이 입력되었을 때, 내부 클럭신호에 동기되어 발생된 내부 리드/라이트 신호인 CASP6RD/WT, 버스트길이 신호 BL2 등을 노아게이트, 인버터, 낸드게이트, PMOS 트랜지스터, NMOS 트랜지스터 등으로 구성된 연산부(132~158)에서 연산 조합하여, 버스트동작신호 YBST(FYBST)를 발생한다. 본 발명에서 상기 버스트신호발생기(100)는, 지연소자들을 이용하지 않는다.
즉, 상기 버스트신호발생기(100)는 내부 리드/라이트 신호인 CASP6RD/WT에 의해서 버스트동작신호인 YBST를 인에이블시키고, 버스트 동작 종료를 위한 명령신호 YBLENDBP13(또는 터미네이션 신호)에 의해서 버스트동작신호인 YBST를 디스에이블시킨다. 그리고 버스트길이 신호 BL2가 인에이블될 때는, 버스트 동작 종료를 위한 명령신호 YBLENDBP13의 인에이블 여부와 무관하게 버스트동작신호 YBST를 디스에이블시킨다.
그리고 상기 버스트앤드검출기(110)는 도 3에 상세 구성을 도시하고 있다.
상기 버스트앤드검출기(110)는, 외부에서 리드/라이트 동작명령이 입력되었 을 때, 내부 클럭신호에 동기되어 발생된 내부 리드/라이트 신호인 CASP6RD/WT, 버스트길이 신호 BL2,BL4,BL8, 버스트 동작을 하기 위하여 동기된 라이징 클럭신호의 다음 라이징 클럭신호에 맞추어 내부에서 생성된 라이트/리드 신호 ICASP6, 버스트 길이 신호 BB<1>,BB<2> 신호 등을 노아게이트, 인버터, 낸드게이트, 트랜스미션 게이트 등으로 구성된 연산부(160~204)에서 연산 조합하여 버스트 동작 종료를 위한 명령신호 YBLENDBP13와 오토 프리차지 동작 실행신호 YBLENDBP9를 발생한다.
즉, 상기 버스트앤드검출기(110)는, 버스트길이신호 BL8이 인에이블상태에서는 버스트길이신호 BB<1>,<2> 모두 인에이블상태일 때, 낸드게이트(164)에서 신호가 발생된다. 버스트길이신호 BL4가 인에이블상태에서는 버스트길이 신호 BB<1>가 인에이블상태일 때 낸드게이트(166)에서 신호가 발생된다. 그리고 상기 낸드게이트(164,166)의 출력 신호는, ICASP6 신호의 인에이블신호와 낸드게이트(170)에서 연산되어 출력된다. 상기 낸드게이트(170)의 출력은, 내부 리드/라이트 신호인 CASP6RD/WT와 낸드게이트(180)에서 연산되어 출력되어진다.
또한 상기 버스트앤드검출기(110)는 버스트길이신호 BL2가 인에이블상태일 때는 내부 리드/라이트 신호인 CASP6RD/WT와 낸드게이트(178)에서 연산되어 출력되어진다.
이와 같이 BL2,BL4,BL8일 때, 발생된 신호가 버스트 동작 종료를 위한 명령신호 YBLENDBP13와 오토 프리차지 동작 실행신호 YBLENDBP9를 발생하는 기초신호가 된다.
특히 본 발명에서 상기 버스트앤드검출기(110)는, 상기 두 신호를 발생함에 있어서, 클럭신호 CLKP4에 동기하여 신호 발생을 제어한다. 즉, 버스트 동작 종료를 위한 명령신호 YBLENDBP13는 트랜스미션 게이트(186)의 온/오프 동작에 의해서 출력이 이루어지거나 차단되도록 제어된다. 그리고 상기 트랜스미션 게이트(186)는, 클럭신호 CLKP4에 의해서 제어되도록 구성되고 있다.
마찬가지로 오토 프리차지 동작 실행신호 YBLENDBP9도 트랜스미션 게이트(192)의 온/오프 동작에 의해서 출력이 이루어지거나 차단되도록 제어된다. 그리고 상기 트랜스미션 게이트(192)는, 클럭신호 CLKP4에 의해서 제어되도록 구성되고 있다.
다음은 상기 구성으로 이루어진 본 발명에 따른 메모리소자의 오토프리차지회로의 동작과정에 대해서 살펴보기로 한다.
외부에서 리드/라이트 동작을 명령하면, 코멘드 디코더(102)는 내부 클럭신호에 동기시켜서 내부 리드/라이트 신호 CASP6RD/WT를 생성한다. 상기 CASP6RD/WT 신호는 버스트 신호 발생기(100)와 버스트앤드검출기(110)에 입력된다.
상기 버스트신호발생기(100)는, 상기 CASP6RD/WT 신호가 입력되면, 도 2에 도시된 낸드게이트(136)에서 하이신호를 출력하여, NMOS 트랜지스터(140)를 턴 온 시킨다. 따라서 인버터(148,150)으로 구성된 래치의 출력신호는 하이신호가 되고, 상기 하이신호가 낸드게이트(152), 인버터(154,156,158) 등을 거치면서 하이상태가 된다. 즉, 버스트 동작신호 YBST를 하이레벨로 인에이블시킨다.
상기 버스트앤드검출기(110)는 상기 CASP6RD/WT 신호를 라이징 클럭신호에 동기시켜 입력하고, 그 다음 폴링 클럭신호에 동기하여 버스트 종료를 위한 명령신호 YBLENDBP13를 발생한다. 그리고 다음 라이징 클럭신호에 동기하여 오토프리차지 동작을 위한 YBLENDBP9를 발생한다.
즉, CASP6RD/WT 신호를 라이징 클럭신호에 동기되어 입력되면, 인버터 및 낸드게이트 등을 거쳐 트랜스미션 게이트(186)에 CASP6RD/WT에 따른 연산신호가 제공되어진다. 상기 트랜스미션 게이트(186)는, 다음 폴링 클럭신호에 동기하여 턴 온 동작되고, 상기 트랜스미션 게이트(186)의 턴 온 동작으로 버스트 동작을 종료하기 위한 명령신호 YBLENDBP13가 발생된다.
그 다음에 상기 트랜스미션 게이트(186)를 통과한 신호가 래치(188,190)를 거쳐서 다음 트랜스미션 게이트(192)에 제공된다. 상기 트랜스미션 게이트(192)는, 다음 라이징 클럭신호에 턴 온 동작되고, 상기 트랜스미션 게이트(192)의 턴 온 동작으로 오토프리차지 동작을 위한 YBLENDBP9가 발생된다.
한편, 상기 버스트앤드검출기(110)는, 도 3에 도시하고 있는 바와 같이, 모드레지스터 설정부(108)에서 발생하는 버스트길이 신호 BL2,BL4,BL8에 따라서 각기 다른 시점에서 버스트 종료신호와 오토 프리차지 동작실행신호를 발생하고 있다.
즉, 버스트앤드검출기(110)에 BL2 인에이블신호가 입력되는 경우, 외부에서 리드/라이트 명령이 들어오면, 버스트 동작이 필요없기 때문에, 코멘드 디코더(102)로부터 내부 리드/라이트 신호 CASP6RD/WT가 제공되면, 버스트종료를 위한 명령신호 YBLENDBP13와, 오토프리차지동작 실행을 위한 신호 YBLENDBP9를 발 생한다. 이때, CASP6RD/WT 신호에 동기된 라이징 클럭신호의 바로 다음 폴링 클럭신호에 동기시켜서 버스트 종료를 위한 명령신호 YBLENDBP13를 발생한다. 그리고 다음 라이징 클럭신호에 동기시켜서 오토 프리차지 동작 실행신호 YBLENDBP9를 생성한다.
그리고 버스트신호발생기(100)는, 버스트길이 신호 BL2가 인에이블되면, 버스트 동작이 필요없는 상태가 되므로, 다른 신호의 입력여부와 무관하게 버스트동작신호 YBST를 디스에이블상태로 제어한다.
따라서 상기 버스트앤드검출기(110)에서 생성된 버스트 동작 종료를 위한 명령신호 YBLENDBP13는, 버스트신호발생기(100)에 제공되지만, 상기 버스트신호발생기(100)는, 이미 버스트길이 신호 BL2에 의해서 버스트동작신호 YBST가 디스에이블상태이다.
또한, 상기 버스트앤드검출기(110)에서 클럭신호에 동기되어 생성된 오토프리차지동작 실행신호 YBLENDBP9는, 오토프리차지제어기(114,112)에 제공되어, 오토 프리차지동작이 제어된다.
도 4는 버스트길이 BL2가 인에이블상태일 때의 시뮬레이션 파형도를 나타내고 있다.
다음, 버스트앤드검출기(110)에 BL4,BL8 인에이블신호가 입력되는 경우, 동작은 다음과 같다.
코멘드 디코더(102)는, 내부 리드/라이트신호 CASP6RD/WT를 생성하여 버스트 앤드검출기(110)에 제공하고, 그리고 버스트 동작을 하기 위하여 동기된 라이징 클럭신호의 다음 라이징 클럭신호에 맞추어 ICASP6 신호를 생성하여 버스트앤드검출기(110)에 제공한다. 상기 코멘드 디코더(102)는, BL4의 경우 1개의 ICASP6 신호를 생성하고, BL8의 경우 3개의 ICASP6 신호를 생성한다.
상기 버스트앤드검출기(110)는, 상기 ICASP6 신호의 마지막 신호에 동기된 라이징 클럭신호의 바로 다음 폴링 클럭신호에 버스트 동작 종료를 위한 명령신호 YBLENDBP13를 동기시켜서 발생한다. 그리고 다음 라이징 클럭신호에 동기시켜서 오토프리차지동작 실행신호 YBLENDBP9를 생성한다.
이렇게 해서 상기 버스트앤드검출기(110)에서 생성된 버스트 동작 종료를 위한 명령신호 YBLENDBP13는, 버스트신호발생기(100)에 제공되고, 상기 버스트신호발생기(100)는, 상기 버스트 동작 종료를 위한 명령신호가 입력되면, 버스트 동작신호 YBST를 디스에이블시킨다.
또한, 상기 버스트앤드검출기(110)에서 클럭신호에 동기되어 생성된 오토프리차지동작 실행신호 YBLENDBP9는, 오토프리차지제어기(114,112)에 제공되어, 오토 프리차지동작이 제어된다.
도 5는 버스트길이 BL4가 인에이블상태일 때의 시뮬레이션 파형도를 나타내고 있다. 그리고 도 6은 버스트길이 BL8이 하이레벨, BL2,BL4가 로우레벨일 때의 시뮬레이션 파형도이다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으 로, 버스트동작 종료를 위한 명령신호와, 오토 프리차지 동작 실행신호의 생성을 클럭신호에 동기시켜서 발생을 제어하는 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리소자의 오토프리차지 제어회로의 블록도,
도 2는 도 1에 도시되고 있는 버스트신호발생기의 상세 구성도,
도 3은 도 1에 도시되고 있는 버스트앤드검출기의 상세 구성도,
도 4~도 6는 본 발명에 따른 반도체 메모리소자의 오토프리차지 제어회로의 동작 시뮬레이션.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 버스트신호발생기 102 : 코멘드 디코더
110 : 버스트앤드검출기 108 : 모드레지스터설정부
112,114 : 오토 프리차지 제어기 116,118 : 로오 선택기
122 : 어드레스레지스터 124 : 뱅크 선택기
126 : 행 디코더 128 : 메모리 셀 어레이
129 : 감지증폭기 130 : 입/출력 버퍼

Claims (10)

  1. 삭제
  2. 메모리 셀 어레이의 프리차지동작을 제어하는 오토프리차지제어수단;
    명령어를 디코딩하는 명령 디코딩수단; 및
    상기 명령 디코딩수단에서 디코딩된 명령어가 오토프리차지 기능을 포함할 때, 클럭신호에 동기시켜서 버스트동작 종료 명령신호와 상기 오토프리차지제어수단에 제공할 오토프리차지실행신호를 발생하는 오토프리차지명령어발생수단을 구비하며,
    상기 오토프리차지명령어발생수단은, 디코딩된 명령어의 다음 클럭신호에 동기시켜서 상기 버스트동작 종료 명령신호를 발생하고, 상기 버스트동작 종료 명령신호의 다음 클럭신호에 동기시켜서 상기 오토프리차지실행신호를 발생하는 버스트앤드검출기를 구비하는 반도체 메모리소자의 오토프리차지 제어회로.
  3. 제 2 항에 있어서,
    상기 버스트앤드검출기는, 스위칭소자를 포함하고, 클럭신호에 동기하여 상기 스위칭소자를 개폐시켜서 상기 버스트동작 종료 명령신호와 오토프리차지실행신 호를 발생하는 것을 특징으로 하는 반도체 메모리소자의 오토프리차지 제어회로.
  4. 제 2 항에 있어서,
    상기 오토프리차지명령어발생수단은, 버스트 길이를 검출하는 길이 카운터를 더 포함하는 것을 특징으로 하는 반도체 메모리소자의 오토프리차지 제어회로.
  5. 제 4 항에 있어서,
    상기 오토프리차지명령어발생수단은, 디코딩된 명령어에 따라서 버스트동작신호를 발생하는 버스트신호발생기를 더 포함하는 것을 특징으로 하는 반도체 메모리소자의 오토프리차지 제어회로.
  6. 제 2 항에 있어서,
    상기 명령 디코딩수단은,
    수신명령에 따른 동작모드를 세팅하는 모드레지스터 설정부; 및
    수신명령을 디코딩하는 코멘드 디코더를 포함하는 것을 특징으로 하는 반도체 메모리소자의 오토프리차지 제어회로.
  7. 제 2 항에 있어서,
    상기 오토프리차지제어수단의 제어하에 상기 메모리 셀 어레이 내 동작 워드라인을 선택하는 로오 선택수단을 더 포함하는 것을 특징으로 하는 반도체 메모리소자의 오토프리차지 제어회로.
  8. 명령어를 디코딩하는 제 1 단계;
    상기 제 1 단계에서 디코딩된 명령어가 오토프리차지 기능을 포함할 때, 내부 클럭신호에 동기시켜서 내부 리드/라이트 신호를 발생하는 제 2 단계;
    버스트길이를 검출하여 버스트길이신호를 출력하는 제 3 단계;
    상기 내부 리드/라이트 신호에 의해서 버스트동작신호를 발생하는 제 4 단계;
    상기 버스트길이신호와 내부 리드/라이트 신호를 연산한 연산신호를 클럭신호에 동기시켜서 프리차지동작 제어를 위한 오토프리차지실행신호를 발생하는 제 5 단계;
    상기 오토프리차지실행신호를 이용하여 메모리 셀 어레이의 프리차지동작을 제어하는 제 6 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리소자의 오토프리차지 제어방법.
  9. 제 8 항에 있어서,
    상기 제 5 단계는,
    상기 연산신호를 클럭신호에 동기시켜서 버스트동작 종료 명령신호를 발생하는 제 7 단계; 및
    상기 버스트동작 종료 명령신호를 다음 클럭신호에 동기시켜서 상기 오토프리차지실행신호를 발생하는 제 8 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 오토프리차지 제어방법.
  10. 제 8 항에 있어서,
    상기 버스트길이신호에 따라서 상기 내부 리드/라이트 신호를 내부 클럭신호에 동기시켜서 제 2 내부 리드/라이트 신호를 발생하는 제 9 단계를 더 포함하고,
    상기 제 5 단계에서 이용되는 내부/리드 라이트신호는 상기 제 2 단계와 제 9 단계에서 발생된 내부 리드/라이트 신호인 것을 특징으로 하는 반도체 메모리소자의 오토프리차지 제어방법.
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