KR20010061377A - 자동 프리차지 제어장치 - Google Patents

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KR20010061377A
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Abstract

동기식 메모리장치에서 사용되는 자동 프리차지 제어장치에 관한 것으로, 특히 외부입력 클럭신호를 주파수분배하여 내부 클럭신호로 발생시키는 주파수 분배수단과, 상기 주파수 분배수단으로부터 발생된 내부 클럭신호를 전달받아 라이트동작을 위해 요구되는 딜레이시간과 주파수를 비교하는 주파수 비교수단 및, 버스트 종료신호의 제어하에 각각 1클럭 주기의 타이밍차를 갖고 발생되는 제1 및 제2 자동 프리차지 제어신호를 상기 주파수 비교수단 출력신호와의 조합결과에 의해 선택적으로 활성화시켜 자동 프리차지동작의 개시 타이밍을 조절하는 프리차지 타이밍 조절수단을 구비하여 외부입력 클럭신호의 주파수변화나 기타 외부 환경변화에 따라 자동 프리차지 제어신호의 개시 타이밍을 조절하여 이를 선택적으로 사용하도록 제어하므로써, 동작 주파수가 다른 두 장치간의 호환성 확보 및 이로 인한 동작상의 안정성을 확보할 수 있도록 한 자동 프리차지 제어장치를 제공하기 위한 기술에 관한 것이다.

Description

자동 프리차지 제어장치{Auto-precharge controller}
본 발명은 동기식 메모리장치에서 사용되는 자동 프리차지 제어장치에 관한 것으로, 보다 상세하게는 자동 프리차지동작을 수행함에 있어서 외부입력 클럭신호의 주파수 변화나 기타 외부환경 변화에 따라 자동 프리차지 제어신호의 개시 타이밍을 조절하여 이를 선택적으로 사용하므로써, 설계상의 용이성을 확보하고 불량감소로 인해 수율을 향상시키도록 한 자동 프리차지 제어장치에 관한 것이다.
일반적으로, 데이타 입력버퍼에 래치된 입력 데이타신호(이를 '라이트 데이타(WD)'라 칭함)는 라이트동작 제어신호에 의해 데이타 버스라인으로 전달된다. 이때, 라이트 버퍼는 상기 라이트 데이타(WD)에 대응하여 데이타 버스라인쌍을 Vcc 또는 Vss전위로 강력하게 충방전하게 된다.
그런데, '페스트 페이지 모드(Fast Page Mode)'에서는 라이트동작 이후 새로운 리드(Read) 및 라이트(Write)동작을 짧은 시간내에 연속적으로 수행하기 위하여 상기한 바와 같이 충방전된 데이타를 데이타 버스라인상에서 빠른 시간내에 제거하여 라이트 경로를 원상회복시켜 주기를 요구하게 된다.
이때 요구되는 시간을 '라이트 회복시간(write recovery time)'이라 하며, 이를 위해 사용하는 장치가 '자동 프리차지 제어장치'이다.
상기한 라이트 회복시간이 길어질수록 새로운 데이타를 리드해내는데 소요되는 시간이 길어져 고속동작을 저해하기 때문에, 자동 프리차지 제어장치에서는 상기 라이트 회복시간을 단축시키기 위한 여러가지 방법이 채택되어 사용되고 있는 실정이다.
그런데, 종래기술에 따른 자동 프리차지 제어장치에서는 라이트 명령신호의 인가에 의해 라이트 데이타가 입력되어지고 난 다음 자동 프리차지 명령신호가 입력가능한 최소시간(이하, 이 시간을 'tDPL'이라 칭함)이 일정치 않고 주파수에 따라 변하게 되면서 문제가 발생하였다.
도 1a 내지 도 1d 는 종래에 사용된 자동 프리차지 제어장치의 동작특성을 나타낸 타이밍도로, 동일한 조건(CL=3, BL=2)에서 도 1b에 도시된 바와 같이 tDPL이 '2'인 경우에는 도 1a 에 도시된 tDPL이 '1'인 경우에 비해 프리차지 명령신호의 입력가능 최소시간이 길어지게 되면서 1클럭만큼 라이트-쉬프팅되어진다.
이에따라, 도 1d에 도시된 tDPL이 '2'인 경우의 자동 프리차지신호의 개시 타이밍 또한 도 1c에 도시된 tDPL이 '1'인 경우의 자동 프리차지신호의 개시 타이밍에 비해 1클럭 주기만큼 늦어지게 된다.
예를들어, 100MHz로 동작하는 메모리소자에서의 tDPL을 '1클럭'이라 하고, 166MHz로 동작하는 메모리소자에서의 tDPL을 '2클럭'이라 가정할 경우, 166MHz로 설계된 제품은 tDPL이 2클럭으로 고정되어 스펙화되어지기 때문에, 내부동작의 하나인 자동 프리차지동작 또한 2클럭으로 맞추어지게 된다.
이경우, 물론 1클럭으로 설계되어지게 되면 별도의 문제가 발생하지 않게 되겠지만, 주파수가 증가하게 될 경우 tDPL을 1클럭만으로 제한하여 사용하는 것은 사실상 불가능하기 때문에, tDPL이 2클럭으로 설계되어진 제품을 저주파수의tDPL=1인 제품에 사용하는 것이 불가능해지게 되면서 두 제품간의 호환성이 떨어지는 문제점이 발생한다.
즉, 동일 제품에 있어 자동 프리차지 개시 타이밍이 각기 다른 값으로 요구되어질 경우 이들 타이밍을 모두 만족시키는 것이 종래의 기술로는 어려워지게 되면서, 주파수 변화 및 각종 외부조건 변화에 따라 자동 프리차지 타이밍을 적절히 변화시키지 못하게 되어 제품의 신뢰성 및 수율향상을 저하시키는 주요 원인으로 작용하는 문제점이 발생한다.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 주파수 변화 및 각종 외부조건 변화에 따라 자동 프리차지 개시 타이밍을 자동적으로 조절하여 이를 선택적으로 사용하도록 제어하므로써, 설계상의 용이성을 확보하고 수율을 향상시키도록 한 자동 프리차지 제어장치를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 자동 프리차지 제어장치는 외부입력 클럭신호를 주파수분배하여 내부 클럭신호로 발생시키는 주파수 분배수단과,
상기 주파수 분배수단으로부터 발생된 내부 클럭신호를 전달받아 라이트동작을 위해 요구되는 딜레이시간과 주파수를 비교하는 주파수 비교수단 및,
버스트 종료신호의 제어하에 각각 1클럭주기의 타이밍차를 갖고 발생되는 제1 및 제2 자동 프리차지 제어신호를 상기 주파수 비교수단 출력신호와의 조합결과에 의해 선택적으로 활성화시켜 자동 프리차지동작의 개시 타이밍을 조절하는 프리차지 타이밍 조절수단을 구비하는 것을 특징으로 한다.
도 1a 내지 도 1d 는 종래에 사용된 자동 프리차지 제어장치의 동작특성을 나타낸 타이밍도
도 2 는 본 발명에 따른 자동 프리차지 제어장치의 블럭 구성도
도 3a 및 도 3b 는 각각 도 2 에 도시된 주파수 분배수단의 일실시예에 따른 회로 구성도 및 그 동작 타이밍도
도 4a 는 도 2 에 도시된 주파수 비교수단의 일 실시예에 따른 회로 구성도
도 4b 는 도 2 에 도시된 주파수 비교수단의 다른 실시예에 따른 회로 구성도
도 5 는 도 2 에 도시된 프리차지 타이밍 조절수단의 일 실시예에 따른 회로 구성도
<도면의 주요부분에 대한 부호의 설명>
10: 딜레이부 20: 래치부
30: 풀-업 제어부 40: 풀-다운 제어부
50: 반전 래치부 60, 70: 펄스 발생부
80: 펄스 선택부 100: 주파수 분배수단
200: 주파수 비교수단 300: 프리차지 타이밍 조절수단
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2 는 본 발명에 따른 자동 프리차지 제어장치의 블럭 구성도를 도시한 것으로, 외부입력 클럭신호(CLK)를 주파수분배하여 내부 클럭신호(CLK1)로 발생시키는 주파수 분배수단(100)과, 상기 주파수 분배수단(100)으로부터 발생된 내부 클럭신호(CLK1)를 전달받아 라이트동작을 위해 요구되는 딜레이시간과 주파수를 비교하는 주파수 비교수단(200) 및, 버스트 종료신호(burst)의 제어하에 각각 1클럭주기의 타이밍차를 갖고 발생되는 제1 및 제2 자동 프리차지 제어신호(auto_pcg1, auto_pcg2)를 상기 주파수 비교수단(200) 출력신호(shift)와의 조합결과에 의해 선택적으로 활성화시켜 자동 프리차지동작의 개시 타이밍을 조절하는 프리차지 타이밍 조절수단(300)을 구비하여 구성된다.
도 3a 및 도 3b 는 각각 상기 주파수 분배수단(100)의 일 실시예에 따른 회로 구성도 및 그 동작 타이밍도를 도시한 것으로, 외부 입력 클럭신호(CLK)의 상승에지구간마다 전위상태를 천이시키는 기본 카운터구조로 이루어지며, 이의 구성은 이미 공지된 사항이므로 자세한 설명은 생략하기로 한다.
상기 카운터에 의해 발생되는 내부 클럭신호(CLK1)는 도 3b의 타이밍도를 통해 알 수 있듯이, 그 로직하이 펄스와 로직로우 펄스의 펄스폭이 외부입력 클럭신호(CLK)의 주기와 동일하게 유지되며 그 주기를 외부입력 클럭신호(CLK) 주기의 2배로 증가시키게 된다. 이에따라, 주파수가 1/2로 감소된다.
도 4a 및 도 4b는 도 2 에 도시된 주파수 비교수단(200)의 각 실시예에 따른 회로 구성도를 도시한 것으로, 도 4a에 도시된 일 실시예를 중심으로 이하 설명을 진행하기로 한다.
우선, 그 구성은 상기 주파수 분배수단(100)으로부터 발생된 내부 클럭신호(CLK1)를 입력받아 안정된 라이트동작을 위해 요구되는 소정의 딜레이시간(이하, 이 시간을 'Dt' 라 칭함)만큼 상기 내부 클럭신호(CLK1)를 딜레이시켜 전달하는 딜레이부(10)와, 상기 내부 클럭신호(CLK1)와 상기 딜레이부(10)의 출력신호가 각각 일측 입력단으로 인가되며 상호 출력단신호를 타측 입력단으로 피드백받는 RS-플립플롭 구조의 래치부(20)와, 상기 래치부(20)의 출력신호와 상기 내부 클럭신호의 반전신호를 입력받아 출력단 전위신호(shift)의 풀-업 타이밍을 제어하는 풀-업 제어부(30)와, 상기 내부 클럭신호(CLK1)와 상기 딜레이부(10)의 출력신호를 입력받아 상기 출력단 전위신호(shift)의 풀-다운 타이밍을 제어하는 풀-다운 제어부(40) 및, 상기 출력단 전위신호를 반전시켜 일정하게 래치시키는 반전 래치부(50)를 구비하여 구성된다.
동 도면에서, 상기 풀-업 제어부(30)는 전원전압 인가단과 출력단 사이에 상호 직렬접속되며, 상기 래치부(20)의 출력신호와 상기 내부 클럭신호의 반전신호가 각 노드(N3, N2)를 통해 각각의 게이트단으로 인가되는 제1 및 제2 피모스 트랜지스터(MP1, MP2)를 구비하여 구성된다.
또한, 상기 풀-다운 제어부(40)는 상기 출력단과 접지단 사이에 상호 직렬접속되며, 상기 내부 클럭신호(CLK1)와 상기 딜레이부(10)의 출력단(N1) 신호가 각각의 게이트단으로 인가되는 제1 및 제2 엔모스 트랜지스터(MN2, MN1)를 구비하여 구성된다.
상기 구성을 갖는 주파수 비교수단(200)은, 우선 주파수분배에 의해 발생된 내부 클럭신호(CLK1)가 딜레이부(10)에 의해 설정된 소정의 딜레이시간(Dt)보다 긴 경우-즉, 저주파수 동작의 경우, 상기 딜레이부(10)의 출력단(N1) 전위는 상기 내부 클럭신호(CLK1)가 '로직하이'의 상태일 때, 상기 딜레이시간(Dt) 이후에야 '로직하이'의 상태가 되어 상기 상기 풀-다운 제어부(40)내 엔모스 트랜지스터(MN1)를 턴-온시키게 되므로써, 출력단 신호(shift)를 상기 딜레이시간(Dt) 이후 '로직로우' 상태로 천이시킨다.
이때, 노드(N2)는 상기 내부 클럭신호(CLK1)의 반대위상인 '로직로우' 상태가 되기 때문에 이 노드(N2)에 게이트단이 연결된 풀-업 제어부(30)내 피모스 트랜지스터(MP2)는 턴-온상태가 된다. 반면, 상기 래치부(20)의 출력단(N3) 전위는 이전 상태에 의해 '로직하이'의 상태로 래치되어 있기 때문에, 이에 게이트단이 접속된 상기 풀-업 제어부(30)내 다른 피모스 트랜지스터(MP1)는 턴-오프상태가 된다.
한편, 내부 클럭신호(CLK1)가 딜레이부(10)에 의해 설정된 소정의 딜레이시간(Dt)보다 짧은 경우-즉, 저주파수 동작의 경우에는 상기 내부 클럭신호(CLK1)가 '로직하이' 상태로 천이되더라도 상기 딜레이부(10)에 의한 딜레이시간(Dt)이 상기 내부 클럭신호(CLK1)의 '로직하이' 펄스폭보다도 더 길기 때문에 상기딜레이부(10)의 출력단(N1) 전위가 상기 내부 클럭신호(CLK1)와 동시에 '로직하이'의 상태가 될 수는 없게 된다. 이에 따라, 상기 내부 클럭신호(CLK1)가 '로직하이'로 천이되고 난 이후에도 일정 시간동안(상기 Dt가 CLK1의 로직하이구간보다 길어지게 되는 구간을 의미함)은 상기 풀-다운 제어부(40)내 엔모스 트랜지스터(MN1)가 턴-온되지 않게 된다.
반면, 상기 래치부(20)의 출력단(N3) 전위는 이전 상태에서 상기 내부 클럭신호(CLK1)가 '로직로우'인 상태를 상기 딜레이부(10)의 출력단(N1) 전위가 아직 인식하지 못하고 여전히 '로직하이'의 상태로 있게 되면서, 상기 내부 클럭신호(CLK1)가 '로직하이'로 천이될 때 상기 Dt가 CLK1의 하이 펄스폭보다 긴 구간만큼 여전히 '로직하이'의 상태를 유지하게 된다. 이에따라, 상기 풀-업 제어부(30)내 피모스 트랜지스터(MP1)를 그만큼 오랫동안 턴-온시키지 못하게 되므로써, 출력단 전위신호(shift)를 보다 길게 '로직로우' 상태로 유지하게 된다. 즉, 주파수 비교수단(200)의 최종 출력신호(shift)가 '로직하이'로 천이되는 타이밍이 그만큼 늦추어지게 된다.
상기한 동작에 의해 주파수 비교수단(200)은 내부 클럭신호(CLK1)의 주파수변화에 따라 설정된 딜레이시간(Dt)과의 비교를 거쳐 주파수에 따라 각기 다른 타이밍을 갖고 인에이블되는 제어신호(shift)를 발생시키게 되는 것이다.
도 4b 에 도시된 주파수 비교수단의 제2 실시예에 따른 구성은 상기 도 4a에 도시된 제1 실시예에서와 같은 원리로 동작하게 되며, 단지 상기 내부 클럭신호(CLK1)의 반대위상을 이용한 것으로, 설명의 중복을 피하기 위해 자세한동작설명은 생략하기로 한다.
도 5 는 도 2 에 도시된 프리차지 타이밍 조절수단의 일 실시예에 따른 회로 구성도를 도시한 것으로, 버스트동작의 종료시점을 알리는 제어신호(burst)가 인에이블되고 난 바로 다음 클럭에서 자동 프리차지동작 제어용 제1 펄스신호(auto_pcg1)를 발생시키는 제1 펄스 발생부(60)와, 상기 버스트동작의 종료를 알리는 제어신호(burst)가 인에이블되고 난 바로 다음 클럭에서 한 클럭주기만큼 쉬프팅시켜 자동 프리차지동작 제어용 제2 펄스신호(auto_pcg2)를 발생시키는 제2 펄스 발생부(70)와, 상기 제1 및 제2 펄스신호(auto_pcg1, auto_pcg2)를 상기 주파수 비교수단(200)의 출력신호(shift, /shift)와의 조합에 의해 선택적으로 활성화시키는 펄스 선택부(80)를 구비하여 구성된다.
상기 제1 펄스 발생부(60)는 전원전압 인가단과 접지단 사이에 노드(N1)에 의해 접속되며, 각각의 게이트단으로 상기 버스트 종료 제어신호(/burst)가 인가되는 인버터형 접속구조의 피모스 트랜지스터(MP1) 및 엔모스 트랜지스터(MN1)와; 상기 엔모스 트랜지스터(MN1)와 접지단 사이에 접속되며, 게이트단으로 외부입력 클럭신호(CLK)가 인가되는 엔모스 트랜지스터(MN1)와; 상기 노드(N1)의 전위를 반전시켜 래치시키기 위해 상호 입·출력단이 피드백되어 연결된 2개의 인버터(IV1, IV2)와; 상기 인버터(IV1)의 출력단 전위를 반전시켜 전달하는 별도의 인버터(IV3)와; 상기 인버터(IV3)의 출력신호를 일정시간 지연시키기 위해 상호 직렬접속된 다수개의 인버터(IV4 내지 IV6)로 이루어진 인버터 체인부(1)와; 상기 인버터(IV3)와 상기 인버터 체인부(1)의 출력신호를 전달받아 오아조합하는 논리게이트 소자(NOR1과 IV7)를 구비하여 구성된다.
상기 구성에 의해, 버스트동작의 종료시점을 알리는 제어신호(burst)가 '로직하이'로 인에이블되어지면, 바로 다음 클럭에서 자동 프리차지동작의 활성화를 위한 펄스신호(auto_pcg1)를 발생시키게 된다.
한편, 제2 펄스 발생부(70)는 상기 제1 펄스 발생부(60)의 구성을 기본구조로 하되, 상기 버스트 종료 제어신호(burst)를 바로 후단의 인버터형 접속구조의 피모스 트랜지스터(MP1) 및 엔모스 트랜지스터(MN1)의 게이트단으로 인가하지 않고 1클럭 주기만큼 쉬프팅시킨 이후 전달하기 위해, 상기 버스트 종료 제어신호(burst)의 인가단에 접속되며, 외부입력 클럭신호(CLK)가 '로직로우'로 천이되는 구간에서 스위칭되어 상기 버스트 종료 제어신호(burst)를 전달하는 전달 게이트(MT1)와, 상기 전달 게이트를 거쳐 타이밍조절되어 전달된 버스트 종료 제어신호(burst)를 반전시켜 래치시키는 래치소자(IV1와 IV2)를 추가로 구비하여 구성된다.
상기 구성에 의해, 버스트동작의 종료시점을 알리는 제어신호(burst)가 '로직하이'로 인에이블되어지면, 바로 다음 클럭에서 1클럭 주기만큼 추가로 쉬프팅시킨 시점에서 자동 프리차지동작의 활성화를 위한 펄스신호(auto_pcg2)를 발생시키게 된다.
상기한 바와 같이, 각각 다른 타이밍을 갖고 활성화되는 자동 프리차지 동작 제어용 펄스신호(auto_pcg1, auto_pcg2)는 후단의 펄스 선택부(80)로 전달되어 상기 주파수 비교수단(200)의 상보 출력신호(shift, /shift)와의 조합에 의해 단일펄스신호가 선택되어 자동 프리차지 제어신호를 발생시키게 된다.
이에따라, 외부입력 클럭신호의 주파수 변화 및 기타 외부환경 변화에 따라 자동적으로 프리차지 제어신호가 인에이블되는 개시 타이밍을 조절하여 발생시키는 것이 가능해지게 되는 것이다.
이상에서 설명한 바와같이 본 발명에 따른 자동 프리차지 제어장치에 의하면, 자동 프리차지 동작을 수행함에 있어서 외부입력 클럭신호의 주파수변화 및 기타 외부환경 변화에 따라 프리차지 개시 타이밍을 조절하여 선택적으로 사용할 수 있게 되므로써, 서로 다른 동작주파수를 갖는 두 장치사이의 호환성 확보가 용이해지게 되며, 이에 따른 수율향상 및 동작상의 안정성 확보가 용이해지는 매우 뛰어난 효과가 있다.
아울러, 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 외부입력 클럭신호를 주파수분배하여 내부 클럭신호로 발생시키는 주파수 분배수단과,
    상기 주파수 분배수단으로부터 발생된 내부 클럭신호를 전달받아 라이트동작을 위해 요구되는 딜레이시간과 주파수를 비교하는 주파수 비교수단 및,
    버스트 종료신호의 제어하에 각각 1클럭주기의 타이밍차를 갖고 발생되는 제1 및 제2 자동 프리차지 제어신호를 상기 주파수 비교수단 출력신호와의 조합결과에 의해 선택적으로 활성화시켜 자동 프리차지동작의 개시 타이밍을 조절하는 프리차지 타이밍 조절수단을 구비하는 것을 특징으로 하는 자동 프리차지 제어장치.
  2. 제 1 항에 있어서,
    상기 주파수 분배수단은 상기 외부입력 클럭신호의 상승에지 구간마다 전위상태를 천이시키는 기본 카운터구조로 구성하는 것을 특징으로 하는 자동 프리차지 제어장치.
  3. 제 1 항에 있어서,
    상기 주파수 비교수단은 상기 주파수 분배수단으로부터 발생된 내부 클럭신호를 입력받아 안정된 라이트동작을 위해 요구되는 소정의 딜레이시간만큼 상기 내부 클럭신호를 딜레이시켜 전달하는 딜레이부와,
    상기 내부 클럭신호와 상기 딜레이부의 출력신호가 각각 일측 입력단으로 인가되며, 상호 출력단신호를 타측 입력단으로 피드백받는 RS-플립플롭 구조의 래치부와,
    상기 래치부의 출력신호와 상기 내부 클럭신호의 반전신호를 입력받아 출력단 전위신호의 풀-업 타이밍을 제어하는 풀-업 제어부와,
    상기 내부 클럭신호와 상기 딜레이부의 출력신호를 입력받아 상기 출력단 전위신호의 풀-다운 타이밍을 제어하는 풀-다운 제어부 및,
    상기 출력단 전위신호를 반전시켜 일정하게 래치시키는 반전 래치부를 구비하는 것을 특징으로 하는 자동 프리차지 제어장치.
  4. 제 3 항에 있어서,
    상기 풀-업 제어부는 전원전압 인가단과 출력단 사이에 상호 직렬접속되며, 상기 래치부의 출력단신호와 상기 내부 클럭신호의 반전신호가 각각의 게이트단으로 인가되는 제1 및 제2 피모스 트랜지스터를 구비하는 것을 특징으로 하는 자동 프리차지 제어장치.
  5. 제 3 항에 있어서,
    상기 풀-다운 제어부는 상기 출력단과 접지단 사이에 상호 직렬접속되며, 상기 내부 클럭신호와 상기 딜레이부의 출력신호가 각각의 게이트단으로 인가되는 제1 및 제2 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 자동 프리차지 제어장치.
  6. 제 1 항에 있어서,
    상기 프리차지 타이밍 조절수단은 버스트동작의 종료시점을 알리는 제어신호가 인에이블되고 난 바로 다음 클럭에서 자동 프리차지동작 제어용 제1 펄스신호를 발생시키는 제1 펄스 발생부와,
    상기 버스트동작의 종료를 알리는 제어신호가 인에이블되고 난 바로 다음 클럭에서 한 클럭주기만큼 쉬프팅시켜 자동 프리차지동작 제어용 제2 펄스신호를 발생시키는 제2 펄스 발생부와,
    상기 제1 및 제2 펄스신호를 상기 주파수 비교수단의 출력신호와의 조합에 의해 선택적으로 활성화시키는 펄스 선택부를 구비하는 것을 특징으로 하는 자동 프리차지 제어장치.
  7. 제 6 항에 있어서,
    상기 제1 펄스 발생부는 전원전압 인가단과 접지단 사이에 제1 노드에 의해 접속되며, 각각의 게이트단으로 상기 버스트 종료 제어신호가 인가되는 인버터형 접속구조의 피모스 트랜지스터 및 엔모스 트랜지스터와,
    상기 엔모스 트랜지스터와 접지단 사이에 접속되며, 게이트단으로 외부입력 클럭신호가 인가되는 별도의 엔모스 트랜지스터와,
    상기 제1 노드의 전위를 반전시켜 래치시키기 위해 상호 입·출력단이 피드백되어 연결된 제1 및 제2 인버터와,
    상기 제1 인버터의 출력단 전위를 반전시켜 전달하는 제3 인버터와,
    상기 제3 인버터의 출력신호를 일정시간 지연시키기 위해 상호 직렬접속된 다수개의 인버터로 이루어진 인버터 체인부와,
    상기 제3 인버터와 상기 인버터 체인부의 출력신호를 전달받아 오아조합하는 논리게이트 소자를 구비하는 것을 특징으로 하는 자동 프리차지 제어장치.
  8. 제 7 항에 있어서,
    상기 제2 펄스 발생부는 상기 제1 펄스 발생부의 구성을 기본구조로 하되, 상기 인버터형 접속구조의 피모스 트랜지스터 및 엔모스 트랜지스터의 공통 게이트단 전단에 상기 버스트 종료 제어신호의 인가단에 접속되며, 외부입력 클럭신호가 '로직로우'로 천이되는 구간에서 스위칭되어 상기 버스트 종료 제어신호를 전달하는 전달게이트 소자와,
    상기 전달게이트 소자를 거쳐 타이밍조절되어 전달된 버스트 종료 제어신호를 반전시켜 래치시키는 래치소자를 추가로 구비하는 것을 특징으로 하는 자동 프리차지 제어장치.
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