KR100896461B1 - 반도체 소자 및 그 동작방법 - Google Patents

반도체 소자 및 그 동작방법 Download PDF

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Abstract

본 발명은 듀티 비를 보정하는 기능을 포함한 상태에서도 상대적으로 작은 면적을 차지하고, 상대적으로 적은 전류를 소비하는 반도체 소자의 지연고정루프에 관한 것으로서, 지연고정을 이루기 위하여 소오스 클럭과 피드백 클럭의 위상을 비교하고, 비교결과에 대응되는 시간만큼 상기 소오스 클럭의 클럭에지에 대응된 내부클럭을 지연하여 지연고정루프클럭으로서 출력하기 위한 지연고정부와, 상기 지연고정루프클럭을 입력받아 상기 지연고정루프클럭의 제1에지에 대응하는 제1클럭 및 제2에지에 대응하는 제2클럭으로 스플릿하여 출력하기 위한 스플릿부와, 상기 제1클럭의 듀티 비에 대응하는 제1전압과, 상기 제2클럭의 듀티 비에 대응하는 제2전압을 생성하기 위한 전압생성부와, 상기 제1전압과 상기 제2전압의 레벨을 비교하기 위한 전압비교부, 및 상기 제1클럭과 상기 제2클럭 중 어느 하나의 클럭을 지연하여 출력하되, 상기 전압비교부의 출력신호에 응답하여 그 지연량이 결정되는 클럭지연부을 구비하는 반도체 소자를 제공한다.
지연고정루프, 싱글 루프, 듀얼 루프, 스플릿

Description

반도체 소자 및 그 동작방법{SEMICONDUCTOR DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계기술에 관한 것으로서, 특히, 반도체 소자에서 출력되는 신호의 듀티 비를 보정하기 위한 회로를 구비하는 반도체 소자의 지연고정루프에 관한 것이며, 더 자세히는, 듀티 비를 보정하는 기능을 포함한 상태에서도 상대적으로 작은 면적을 차지하고, 상대적으로 적은 전류를 소비하는 반도체 소자의 지연고정루프에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 동기식 반도체 메모리 소자에서는 기준이 되는 클럭과 입/출력되는 데이터가 항상 시간적으로 동기되어 있어야 한다.
여기서, 기준이 되는 클럭은 주로 메모리 컨트롤러(Controller)와 같은 외부 장치로부터 입력되는 외부클럭(CLK, CLKB)을 뜻하므로, 동기식 반도체 메모리 소자가 기준이 되는 클럭과 시간적으로 동기된 데이터를 전송해야 한다는 것은, 동기식 반도체 메모리 소자에서 전송되는 데이터의 출력시점과 외부클럭(CLK, CLKB)의 에 지(Edge), 혹은 중심(center)이 정확하게 일치되어야 한다는 것을 의미한다.
하지만, 비동기식 반도체 메모리 소자의 예에서 알 수 있듯이 일반적인 반도체 메모리 소자에 데이터를 출력시키는 명령과 외부클럭(CLK, CLKB)을 인가한다고 해서 자동으로 외부클럭(CLK, CLKB)에 시간적으로 동기된 데이터가 출력되는 것은 아니다.
이렇게, 반도체 메모리 소자에서 외부클럭(CLK, CLKB)과 데이터가 동기되지 못하는 이유는 다음과 같다.
먼저, 반도체 메모리 소자 외부에서 입력버퍼링 회로를 통해 반도체 메모리 소자 내부로 버퍼링된 외부클럭(CLK, CLKB)을 내부클럭이라 한다면, 내부클럭이 반도체 메모리 소자의 내부 구성요소 - 제어회로, 주변회로, 셀 어레이 등의 반도체 메모리 소자에 포함되는 모든 회로들을 의미함 - 를 거치면서 그 위상이 변화하므로 내부클럭이 출력버퍼링 회로에 도달하여 외부로 출력될 때에는 내부클럭과 외부클럭(CLK, CLKB)이 시간적으로 동기되지 않는다.
이때, 반도체 메모리 소자에서 출력되는 데이터는 내부클럭에 동기되어 출력되므로 내부클럭과 외부클럭(CLK, CLKB) 사이에 위상차이가 생긴 것만큼 데이터와 외부클럭(CLK, CLKB) 사이에는 위상차이가 있게 된다. 즉, 반도체 메모리 소자에서 출력되는 데이터는 외부클럭(CLK, CLKB)과 비동기된 상태가 된다.
따라서, 반도체 메모리 소자에서 기준이 되는 외부클럭(CLK, CLKB)의 위상과과 입/출력되는 데이터를 시간적으로 동기시켜 출력하기 위해서는 반도체 메모리 소자로 입력되는 외부클럭(CLK, CLKB)으로부터 반도체 메모리 소자의 동작으로 인 해 출력패드에 인가되는 내부클럭의 위상이 지연되는 시간을 내부클럭에 역보상하여 내부클럭의 위상이 외부클럭(CLK, CLKB)의 위상과 동기되도록 하여야 한다.
전술한 바와 같이 내부클럭의 위상이 지연되는 시간을 내부클럭에 역보상하여 내부클럭의 위상이 외부클럭(CLK, CLKB)의 위상과 동기되도록 하는 역활을 수행하기 위한 회로로 대표적인 것은 위상고정루프(PLL: Phase Locked Loop)회로와 지연고정루프(DLL : Delay Locked Loop)회로가 있다.
먼저, 위상고정루프(PLL)는 주로 외부에서 입력되는 기준이 되는 외부클럭의 주파수와 반도체 메모리 소자 내부에서 사용되는 내부클럭의 주파수가 서로 달라지는 경우에 주파수 채배기능을 사용하여 주파수와 위상을 동시에 동기시키기 위해 사용되는 장치이다.
그리고, 지연고정루프(DLL)는 외부에서 입력되는 기준이 되는 외부클럭의 주파수와 반도체 메모리 소자 내부에서 사용되는 내부클럭의 주파수가 동일한 경우에 위상만을 동기시키기 위해 사용되는 장치이다.
이렇게, 위상지연고정루프(PLL)와 지연고정루프(DLL)의 특성만을 비교하여 보면 위상고정루프(PLL)가 지연고정루프(DLL)에 비해 주파수 채배기능이라는 추가적인 기능을 갖기 때문에 지연고정루프(DLL)에 비해 위상고정루프(PLL)가 더 많이 쓰일 것 같지만, 반도체 메모리 소자의 경우에는 위상고정루프(PLL)보다 지연고정루프(DLL)를 더 많이 사용한다.
그 이유는 여러 가지가 있겠지만, 대표적인 이유로는 지연고정루프(DLL)가 위상고정루프(PLL)에 비해 잡음(noise)에 더 강하고, 더 작은 면적에서 구현할 수 있다는 장점이 있기 때문이다.
도 1은 종래기술에 따른 반도체 소자의 지연고정루프(DLL)의 구성요소를 도시한 블록 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 반도체 소자의 지연고정루프(DLL)는, 지연고정을 이루기 위하여 소오스 클럭(REF_CLK)의 제1 클럭에지(rising edge)에 대응하는 제1 지연클럭(RISING_CLK) 제2 클럭에지(falling edge)에 대응하는 제2 지연클럭(FALLING_CLK)을 생성하기 위한 지연고정부(100)와, 제1 지연클럭(RISING_CLK)과 제2 지연클럭(FALLING_CLK)의 위상차를 검출하여 가중치 선택신호(WR_SEL)를 출력하기 위한 위상검출부(120)와, 제1 지연클럭(RISING_CLK)과 제2 지연클럭(FALLING_CLK)이 지연고정되는 시점에서 가중치 선택신호(WR_SEL)에 대응하는 가중치를 반영하여 제1 지연클럭(RISING_CLK)과 제2 지연클럭(FALLING_CLK)의 위상을 혼합하여 지연고정루프클럭(DLL_CLK_USE, DLL_CLK_DUMMY)으로 출력하기 위한 위상혼합부(140)을 구비한다. 또한, 지연고정루프클럭(DLL_CLK_USE, DLL_CLK_DUMMY)의 위상을 스플릿(SPLIT)하여 제1 및 제2위상 스플릿 클럭(RCLKDLL, FCLKDLL)을 생성하기 위한 스플릿부(110a), 및 스플릿부(160)와 동일한 구성을 갖되, 실제 동작하지 않는 더미 스플릿부(110b)를 더 구비한다.
여기서, 위상혼합부(140)는, 제1 지연클럭(RISING_CLK)의 지연고정 여부에 대응하는 제1지연고정신호(LOCK_STATE_R)과 제2 지연클럭(FALLING_CLK)의 지연고정여부에 대응하는 제2지연고정신호(LOCK_STATE_F)에 응답하여 논리레벨이 결정되는 지연고정 인에이블 신호(DCC_EN)을 생성하기 위한 지연고정 인에이블 신호 생성 부(146)와, 지연고정 인에이블 신호(DCC_EN)가 활성화되었을 때 가중치 선택신호(WR_SEL)에 응답하여 제1 지연클럭(RISING_CLK)과 제2 지연클럭(FALLING_CLK)의 혼합비율을 제어하기 위한 혼합제어신호(CTRL)를 생성하는 혼합제어부(142)와, 혼합제어신호(CTRL)에 대응하는 혼합비율로 제1 지연클럭(RISING_CLK)과 제2 지연클럭(FALLING_CLK)의 위상을 혼합하여 지연고정루프클럭(DLL_CLK_USE)으로 출력하기 위한 DCC 위상혼합부(144), 및 DCC 위상혼합부(144)와 동일한 구성을 갖되, 실제로 동작하지 않는 더미 DCC 위상혼합부(145)를 구비한다.
그리고, 지연고정부(100)는, 지연고정을 이루기 위하여 소오스 클럭(REF_CLK)과 제1피드백 클럭(FEB_CLK1)의 위상을 비교하여 결정된 시간만큼 소오스 클럭(REF_CLK)의 제1 클럭에지(RISING_CLK)에 대응된 제1클럭(CLK_IN_R)을 지연하여 제1지연클럭(RISING_CLK)으로서 출력하기 위한 제1위상지연부(102)와, 소오스 클럭(REF_CLK)과 제2피드백 클럭(FEB_CLK2)의 위상을 비교하여 결정된 시간만큼 소오스 클럭(REF_CLK)의 제2 클럭에지(FALLING_CLK)에 대응된 제2클럭(CLK_IN_F)을 지연하여 제2지연클럭(FALLING_CLK)으로서 출력하기 위한 제2위상지연부(104)와, 제1지연클럭(RISING_CLK)에 제1클럭(CLK_IN_R)의 실제 지연조건을 반영하여 제1피드백 클럭(FEB_CLK1)으로서 출력하기 위한 제1지연복제모델부(103), 및 제2지연클럭(FALLING_CLK)에 제2클럭(CLK_IN_F)의 실제 지연조건을 반영하여 제2피드백 클럭(FEB_CLK2)으로서 출력하기 위한 제2지연복제모델부(105)를 구비한다. 또한, 외부에서 입력되는 외부클럭(CLK, CLKB)을 버퍼링하여 소오스 클럭(REF_CLK)과 제1 및 제2클럭(CLK_IN_R, CLK_IN_F)을 출력하기 위한 클럭버퍼부(106)를 더 구비한다.
여기서, 지연고정부(100)의 구성요소 중 제1위상지연부(102)는, 소오스 클럭(REF_CLK)과 제1피드백 클럭(FEB_CLK1)의 위상을 비교하여 제1지연제어신호(DELAY_CON1)을 생성하기 위한 제1위상비교부(1022)와, 제1지연제어신호(DELAY_CON1)에 대응하여 결정된 시간만큼 제1클럭(CLK_IN_R)을 지연하여 제1지연클럭(RISING_CLK)으로서 출력하기 위한 제1지연라인(1024)을 구비한다.
그리고, 지연고정부(100)의 구성요소 중 제2위상지연부(104)는, 소오스 클럭(REF_CLK)과 제2피드백 클럭(FEB_CLK2)의 위상을 비교하여 제2지연제어신호(DELAY_CON2)을 생성하기 위한 제2위상비교부(1042)와, 제2지연제어신호(DELAY_CON2)에 대응하여 결정된 시간만큼 제2클럭(CLK_IN_F)을 지연하여 제2지연클럭(FALLING_CLK)으로서 출력하기 위한 제2지연라인(1044)을 구비한다.
전술한 종래기술에 따른 지연고정루프의 구성을 바탕으로 그 동작을 설명하면 다음과 같다.
먼저, 종래기술에 따른 반도체 소자의 지연고정부(100)는 그 동작을 크게 <지연고정 이전>과 <지연고정 이후>의 두 부분으로 나누어서 살펴 볼 수 있다. 차이는 전술한 구성에서 살펴보았듯이 지연고정부에서 출력되는 제1 및 제2지연클럭(RISING_CLK, FALLING_CLK)의 위상이 예정된 범위 내에 위치했느냐 안했느냐에 따라 달라진다. 즉, 제1 및 제2지연클럭(RISING_CLK, FALLING_CLK)의 위상이 예정된 범위 내에 위치하지 못하게 되면 지연고정되지 않았다고 하며 이를 <지연고정 이전>이라고 부를 수 있다., 제1 및 제2지연클럭(RISING_CLK, FALLING_CLK)의 위상 이 예정된 범위 내에 위치하게 되면 지연고정되었다고 하며 이를 <지연고정 이후>라고 부를 수 있다.
구체적으로, <지연고정 이전>에서 반도체 소자의 지연고정루프가 동작을 시작하는 시점에서는, 소오스 클럭(REF_CLK)과 제1 및 제2클럭(CLK_IN_R, CLK_IN_F)이 모두 외부클럭(CLK, CLKB)을 버퍼링하여 생성되는 클럭이므로 소오스 클럭(REF_CLK)과 제1 및 제2클럭(CLK_IN_R, CLK_IN_F)은 모두 동일한 클럭이다.
다만, 제1 및 제2클럭(CLK_IN_R, CLK_IN_F)이 각각 제1 및 제2지연라인(1024, 1044)를 거치면서 각각 예정된 초기지연시간만큼 지연되고, 서로 상반되는 위상을 갖도록 제어되어 출력되므로 소오스 클럭(REF_CLK)과 제1 및 제2지연클럭(RISING_CLK, FALLING_CLK)은 그 위상이 차이가 난다.
즉, 제1지연클럭(RISING_CLK)은 소오스 클럭(REF_CLK)의 제1에지 - 여기서는 상승에지(rising edge)라고 가정함 - 에 대응되는 시점에서 초기지연시간만큼이 지난 후 상승에지(rising edge)가 발생하게 되고, 제2지연클럭(FALLING_CLK)은 소오스 클럭(REF_CLK)의 제2에지 - 여기서는 하강에지(falling edge)라고 가정함 - 에 대응되는 시점에서 초기지연시간만큼이 지난 후 상승에지(rising edge)가 발생하게 된다.
그 후, 반도체 소자의 지연고정루프가 동작을 시작하면서 제1 지연클럭(RISING_CLK)을 제1 지연복제 모델부(103)에 설정된 시간만큼 지연하여 출력하는데, 이때, 제1 지연복제 모델부(103)에 설정되어 있는 지연량은 제1 클럭(CLK_IN_R)이 반도체 메모리 소자의 내부구성요소 - 제어회로, 주변회로, 셀 어 레이 등의 반도체 메모리 소자에 포함되는 모든 회로들을 의미함 - 를 거치면서 지연되는 시간과 동일하게 구성된다.
마찬가지로, 제2 지연클럭(FALLING_CLK)을 제2 지연복제 모델부(105)에 설정되어 있는 시간만큼 지연하여 출력하는데, 이때, 제1 지연복제 모델부(103)에서 제1 지연클럭(RISING_CLK)을 지연하는 시간과 제2 지연복제 모델부(105)에서 제2 지연클럭(FALLING_CLK)을 지연하는 시간은 서로 동일하다. 즉, 제1 클럭(CLK_IN_R)이 반도체 메모리 소자의 내부구성요소를 거치면서 지연되는 시간과 제2 클럭(CLK_IN_F)가 반도체 메모리 소자의 내부구성요소를 거치면서 지연되는 시간은 서로 동일하다.
그런데, 도면을 보면 제1 및 제2 지연복제 모델부(103, 105)로 제1 및 제2 지연클럭(RISING_CLK, FALLING_CLK)이 입력되는 것이 아니라 위상혼합부(140)에서 출력되는 지연고정루프클럭(DLL_CLK_USE) 및 더미지연고정루프클럭(DLL_CLK_DUMMY)이 각각 제1 및 제2 지연복제 모델부(103, 105)로 입력되는 것을 알 수 있는데, 이는, 위상혼합부(140)가 <지연고정 이전>에서는 동작을 하지 않고, <지연고정 이후>에서만 동작을 하는 구성요소이기 때문이다.
즉, 위상혼합부(140)는 <지연고정 이전>에서는 입력되는 신호를 그대로 출력하는 바이패스로서 동작하고, <지연고정 이후>에서 비로소 입력되는 신호의 위상을 혼합하는 동작을 수행한다.
따라서, <지연고정 이전>에서는 위상혼합부(140)로 입력되는 제1 및 제2 지연클럭(RISING_CLK, FALLING_CLK)이 위상혼합부(140)에서 출력되는 지연고정루프클 럭(DLL_CLK_USE) 및 더미지연고정루프클럭(DLL_CLK_DUMMY)과 동일한 클럭이라고 볼 수 있다.
종래기술에 따른 반도체 소자의 지연고정루프는 전술한 바와 같은 상태를 갖는 <지연고정 이전> 상태의 클럭들을 <지연고정 이전> 상태가 종료되기 전까지 다음과 같이 변화시키기 위해 동작한다.
먼저, 제1지연라인(1024)을 적절하게 제어하여 초기지연시간만큼 지연되던 제1클럭(CLK_IN_R)을 제1일정시간만큼 더 지연시켜 제1지연라인(1024)에서 출력되는 제1지연클럭(RISING_CLK)의 상승에지(rising edge)가 기준클럭(REF_CLK)의 상승에지(rising edge)와 지연고정되도록 - 동기되도록 - 한다.
동시에, 제2지연라인(1044)을 적절하게 제어하여 초기지연시간만큼 지연되던 제2클럭(CLK_IN_R)을 제2일정시간만큼 더 지연시켜 제2지연라인(1044)에서 출력되는 제2지연클럭(FALLING_CLK)의 상승에지(rising edge)가 기준클럭(REF_CLK)의 상승에지(rising edge)와 지연고정되도록 - 동기되도록 - 한다.
이때, 제1클럭(CLK_IN_R)을 지연하는 제1지연라인(1024)과 제2클럭(CLK_IN_F)을 지연하는 제2지연라인(1044)은 그 지연량이 서로 다르다. 즉, 제1일정시간과 제2일정시간은 서로 다르다.
전술한 바와 같이 제1지연클럭(RISING_CLK)의 상승에지(rising edge)가 기준클럭(REF_CLK)의 상승에지(rising edge)와 동기되어 제1지연고정신호(LOCK_STATE_R)가 활성화되고, 제2지연클럭(FALLING_CLK)의 상승에지(rising edge)가 기준클럭(REF_CLK)의 상승에지(rising edge)와 동기되어 제2지연고정신 호(LOCK_STATE_F)가 활성화되면, 지연고정 인에이블 신호(DCC_EN)가 활성화되어 <지연고정 이전> 상태가 종료된다.
이후에 반도체 소자의 지연고정루프는 <지연고정 이후> 상태로서 동작하게 되는데, 이때에는 지연고정루프의 구성요소 중 위상혼합부(140)가 바이패스로서 동작하지 않고, 입력받은 제1 및 제2지연클럭(RISING_CLK, FALLING_CLK)의 위상을 혼합하는 동작을 수행하게 되며, 그 결과 위상혼합부(140)에서 출력되는 지연고정루프클럭(DLL_CLK_USE)의 듀티 비(DUTY RATIO)는 50 대 50으로 보정된다.
그런데, 앞서 설명한 지연고정루프의 존재 이유를 다시 한번 살펴보면, 내부클럭의 위상이 반도체 소자의 동작으로 인해 지연되는 시간을 역보상하여 외부클럭과 내부클럭의 위상이 동기되도록 하기 위해 존재하는 장치이다.
즉, <지연고정 이전> 상태가 종료되면 내부클럭인 지연고정루프클럭(DLL_CLK_USE, DLL_CLK_DUMMY) - <지연고정 이전> 상태의 종료 시점이라고 보면 제1 및 제2 지연클럭(RISING_CLK, FALLING_CLK)과 같음 - 과 외부클럭인 기준 클럭(REF_CLK)은 각각 상승에지(rising edge)가 동기된 상태이다. 따라서, 실제적으로 <지연고정 이전> 상태의 종료와 동시에 지연고정루프의 동작은 종료되어야 한다.
하지만, 초기의 반도체 소자에서 한 주기의 내부클럭에 한 개의 데이터가 출력되던 것에 비해 최근의 반도체 소자는 한 주기의 내부클럭에 두 개 이상의 데이터가 출력되는 추세이다.
예컨대, 내부클럭인 지연고정루프클럭(DLL_CLK_USE)의 상승에지(rising edge)에서 하나의 데이터, 지연고정루프클럭(DLL_CLK_USE)의 하강에지(falling edge)에서 하나의 데이터를 출력하는 반도체 메모리 장치 - DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM 등의 동기식 반도체 메모리 소자를 모두 포함함 - 들이 다수 개발되었다.
이때, 내부클럭의 상승에지(rising edge)가 발생하는 시점에서 하강에지(falling edge)가 발생하는 시점까지의 논리'하이'(High)구간이 상대적으로 길고, 하강에지(falling edge)가 발생하는 시점에서 상승에지(rising edge)가 발생하는 시점까지의 논리'로우'(Low)구간이 상대적으로 짧게 되면, 내부클럭의 논리'하이'(High)구간에서는 데이터를 입/츨력 하는데 충분한 시간이 제공되지만, 내부클럭의 논리'로우'(Low)구간 데이터를 입/출력 하는데 충분치 못한 시간이 제공되어 데이터 입/출력 오류가 발생하는 문제점이 생길 수 있다.
따라서, 내부클럭인 지연고정루프클럭(DLL_CLK_USE)의 듀티 비를 보정하는 동작이 지연고정루프의 말단에서 이루어져야 한다.
<지연고정 이후>의 상태에서 혼합제어부(140)의 구체적인 동작을 살펴보면, 먼저, 제1지연클럭(RISING_CLK)의 논리'하이'(High)구간은 기준클럭(REF_CLK)의 논리'하이'(High)구간과 일치하는 부분이고, 제2지연클럭(FALLING_CLK)의 논리'하이'(High)구간은 기준클럭(REF_CLK)의 논리'로우'(Low)구간과 일지하는 부분이기 이며, 제1지연클럭(RISING_CLK)과 제2지연클럭(FALLING_CLK)은 <지연고정 이전>의 상태에서 상승에지(rising edge)가 동기된 상태이기 때문에, 위상검출부(120)에서는 제1지연클럭(RISING_CLK)의 하강에지(falling edge) 시점과 제2지연클 럭(FALLING_CLK)의 하강에지(falling edge) 시점을 비교하여 가중치 제어신호(WR_SEL)를 생성하는 동작을 수행한다.
그 후, 혼합제어부(142)는 DCC 위상혼합부(144)에서 가중치 제어신호(WR_SEL)에 대응하는 가중치로 제1지연클럭(RISING_CLK)과 제2지연클럭(FALLING_CLK)의 위상을 혼합할 수 있도록 혼합제어신호(CTRL)의 값을 적절히 조절한다.
이와 같은 과정을 통해, DCC 위상혼합부(144)에서는 50 대 50의 듀티 비를 가지는 지연고정루프클럭(DLL_CLK_USE)이 생성된다.
그 후, 위상 스플릿부(110a)에서는 듀티 비(DUTY RATIO)가 50 대 50으로 보정된 지연고정루프클럭(DLL_CLK_USE)을 스플릿(split)하여 지연고정루프클럭(DLL_CLK_USE)의 제1에지(rising edge)에 대응하는 제1스플릿 클럭(RCLKDLL)과 지연고정루프클럭(DLL_CLK_USE)의 제2에지(falling edge)에 대응하는 제2스플릿 클럭(FCLKDLL)을 생성한다.
이때, 더미 DCC 위상혼합부(145) 및 더미 위상 스플릿부(110b)는 동작할 필요가 없는데, 이는 더미 DCC 위상부(145) 및 더미 위상 스플릿부(110b)의 존재 이유 자체가, DCC 위상혼합부(144) 및 위상 스플릿부(110a)를 구성하는 요소들 - 인버터, 트랜지스터 등등 - 이 갖는 저항값에 대응하는 저항값을 갖는 부하가 되어 <지연고정 이전>에서 위상혼합부(140)로 입력되는 제1 및 제2 지연클럭(RISING_CLK, FALLING_CLK)이 동일한 전송환경에서 바이패스되도록 하기 위한 것이기 때문이다. 따라서, <지연고정 이전>에서 바이패스 동작을 수행하는 것 이외에 <지연고정 이후>에는 아무런 동작을 수행하지 않아도 상관없다.
전술한 바와 같은 지연고정루프의 <지연고정 이전> 상태의 동작과 <지연고정 이후> 상태의 동작을 통해 두 가지 목적을 달성한 지연고정루프클럭(DLL_CLK_USE)가 생성되었다.
첫 번째 목적은, 반도체 소자에서 출력되는 데이터가 외부클럭에 동기되도록 하기 위해 내부클럭을 적절히 역 보상해 주는 것이므로 지연고정루프의 <지연고정 이전> 상태에서 달성되었다.
두 번째 목적은, 내부클럭의 듀티 비가 정확히 50 대 50이 되도록 하여 반도체 소자에서 내부클럭의 제1에지(rising edge)에서만 데이터를 출력되는 것이 아니라 내부클럭의 제2에지(falling edge)에서도 데이터를 출력될 수 있도록 하는 것이므로 <지연고정 이후> 상태에서 달성되었다.
그런데, 이러한 두 가지 목적을 달성하기 위해 도 1에 도시된 종래기술에 따른 반도체 소자의 지연고정루프에서 사용한 방식은 듀얼 루프(DUAL LOOP) 방식이라는 것으로서, <지연고정 이전> 상태와 <지연고정 이후> 상태에 따라 지연고정루프를 이루는 각 구성요소 들이 실질적으로 동작하지 않고 방치되는 경우가 있다.
참고로, 듀얼 루프(DUAL LOOP) 방식을 사용하는 지연고정루프와 싱글 루프(SINGLE LOOP) 방식을 사용하는 지연고정루프의 가장 큰 차이점은 내부클럭과 외부클럭을 지연고정할 때 싱글 루프(SINGLE LOOP) 방식을 사용하는 지연고정루프에서는 1개의 내부클럭을 사용하고, 듀얼 루프(DUAL LOOP) 방식을 사용하는 지연고정루프에서는 2개의 내부클럭을 사용한다는 점이다. 이는 이미 널리 알려진 내용이므 로 더 이상 설명하지 않도록 하겠다.
예컨대, 혼합제어부(140)는, <지연고정 이전> 상태에서는 본래 목적인 듀티 보정 동작을 수행하지 못하고, 입력되는 신호를 그대로 바이패스하여 출력하는 역활을 수행한다. 이때, 바이패스는 그냥 선을 연결하는 상태와 같은 것이므로, <지연고정 이전> 상태에서는 실질적으로 동작하지 않는다고 볼 수 있다.
또한, 혼합제어부(140)는, <지연고정 이후> 상태에서 본래 목적인 듀티 보정 동작을 수행하는 도중에도 <지연고정 이전> 상태의 바이패스 동작에서 일정한 저항값을 갖는 부하로서 사용되었던 더미 DCC 위상 혼합부(145)를 사용하지 않는다.
그리고, 지연고정부(100)는, 제1지연클럭(RISING_CLK)에 관계된 구성요소 - 제1위상지연부(102), 제1지연복제모델부(103) - 는 <지연고정 이전> 및 <지연고정 이후>의 상태에서 계속적으로 사용되는데 비해, 제2지연클럭(FALLING_CLK)에 관계된 구성요소 - 제2위상지연부(104), 제2지연복제모델부(105) - 는 <지연고정이후>의 상태에서 그 동작이 의미가 없다.
그 이유는, 지연고정루프클럭(DLL_CLK_USE)이 제1지연클럭(RASING_CLK)에 대응된 클럭이기 때문인데, 만약, 지연고정루프클럭(DLL_CLK_USE)가 제2지연클럭(FALLING_CLK)에 대응된 클럭이라면 제1지연클럭(RISING_CLK)에 관계된 구성요소 - 제1위상지연부(102), 제1지연복제모델부(103) - 는 <지연고정이후>의 상태에서 그 동작이 의미가 없을 것이다.
또한, 위상혼합부(140)의 출력단에 접속되어 지연고정루프클럭(DLL_CLK_USE)을 스플릿하기 위한 위상 스플릿부(110a)와 대비되는 더미 위상 스플릿부(110b)도 <지연고정 이전> 상태의 바이패스 동작에서 일정한 저항값을 갖는 부하로서 사용되기 위한 것이었으므로 <지연고정 이후>의 상태에서는 사용하지 않는다.
이렇게, 지연고정루프를 이루는 각 구성요소 들이 실질적으로 동작하지 않고 방치되는 경우가 존재하는데도 불구하고, 도 1에 도시된 종래기술에 따른 반도체 소자의 지연고정루프와 같은 듀얼 루프(DUAL LOOP) 방식에서는 모든 구성요소가 구비되어야만 정상적인 동작이 가능하다.
그렇다고, 전술한 듀얼 루프(DUAL LOOP) 방식을 사용하는 지연고정루프의 문제를 해결하기 위해 싱글 루프(SINGLE LOOP) 방식을 사용하는 지연고정루프를 사용하게 되는 경우에, 지연고정루프의 첫 번째 목적인 반도체 소자에서 출력되는 데이터가 외부클럭에 동기되도록 하기 위해 내부클럭을 적절히 역 보상해 주는 것은 쉽게 해결할 수 있으나, 지연고정루프의 두 번째 목적인 내부클럭의 듀티 비가 정확하게 50 대 50을 유지하도록 할 수 있는 방법이 없었다.
따라서, 어쩔 수 없이 듀얼 루프(DUAL LOOP) 방식을 사용하는 지연고정루프를 반도체 소자에 사용해왔고, 이는 반도체 소자에서 듀얼 루프(DUAL LOOP) 방식을 사용하는 지연고정루프가 차지하는 면적이 너무 크다는 문제점이 발생한다.
이로 인해, 점점더 그 크기가 소형화 되도록 개발되고 있는 반도체 소자에 있어서 듀얼 루프(DUAL LOOP) 방식을 사용하는 지연고정루프가 반도체 소자에 포함되는 경우 그 반도체 소자를 소형화하기 힘들다는 문제점이 발생한다.
또한, 듀얼 루프(DUAL LOOP) 방식을 사용하는 지연고정루프를 이루는 각각의 구성요소 중 일부 구성요소들이 실질적으로 동작하지 않고 방지되는 상태에서도 일 부 구성요소들로 입력되는 전류는 계속적으로 소모되는 중이므로 낭비되는 전류가 있다는 문제점이 발생한다.
이로 인해, 점점더 저전력으로 동작하도록 개발되고 있는 반도체 소자에 있어서, 듀얼 루프(DUAL LOOP) 방식을 사용하는 지연고정루프가 반도체 소자에 포함되는 경우 그 반도체 소자를 저전력으로 동작시키기 힘들다는 문제점이 발생한다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 듀티 비를 보정하는 기능을 포함한 상태에서도 상대적으로 작은 면적을 차지하고, 상대적으로 적은 전류를 소비하는 반도체 소자의 지연고정루프를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 지연고정을 이루기 위하여 소오스 클럭과 피드백 클럭의 위상을 비교하고, 비교결과에 대응되는 시간만큼 상기 소오스 클럭의 클럭에지에 대응된 내부클럭을 지연하여 지연고정루프클럭으로서 출력하기 위한 지연고정수단; 상기 지연고정루프클럭을 입력받아 상기 지연고정루프클럭의 제1에지에 대응하는 제1클럭 및 제2에지에 대응하는 제2클럭으로 스플릿하여 출력하기 위한 스플릿수단; 상기 제1클럭의 듀티 비에 대응하는 제1전압과, 상기 제2클럭의 듀티 비에 대응하는 제2전압을 생성하기 위한 전압생성수단; 상기 제1전압과 상기 제2전압의 레벨을 비교하기 위한 전압비교수단; 및 상기 제1클럭과 상기 제2클럭 중 어느 하나의 클럭을 지연하여 출력하되, 상기 전압비교수단의 출력신호에 응답하여 그 지연량이 결정되는 클럭지연수단을 구비하는 반도체 소자를 제공한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 소오스 클럭을 입력받아 상기 소오스 클럭의 제1에지에 대응하는 제1클럭 및 제2에지에 대응하는 제2클럭으로 스플릿하여 출력하기 위한 스플릿수단; 상기 제1클럭의 듀티 비에 대응하는 제1전압과, 상기 제2클럭의 듀티 비에 대응하는 제2전압을 생성하기 위한 전압생성수단; 상기 제1전압과 상기 제2전압의 레벨을 비교하기 위한 전압비교수단; 및 상기 제1클럭과 상기 제2클럭 중 어느 하나의 클럭을 지연하여 출력하되, 상기 전압비교수단의 출력신호에 응답하여 그 지연량이 결정되는 클럭지연수단을 구비하는 반도체 소자를 제공한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 지연고정을 이루기 위하여 소오스 클럭과 피드백 클럭의 위상을 비교하고, 비교결과에 대응되는 시간만큼 상기 소오스 클럭의 클럭에지에 대응된 내부클럭을 지연하여 지연고정루프클럭을 생성하는 단계; 상기 지연고정루프클럭을 입력받아 상기 지연고정루프클럭의 제1에지에 대응하는 제1클럭 및 제2에지에 대응하는 제2클럭으로 스플릿하여 출력하는 단계; 상기 제1클럭의 듀티 비에 대응하는 제1전압과, 상기 제2클럭의 듀티 비에 대응하는 제2전압을 생성하는 단계; 상기 제1전압과 상기 제2전압의 레벨을 비교하는 단계; 상기 제1클럭과 상기 제2클럭 중 어느 하나의 클럭을 지연하여 출력하되, 상기 비교신호에 응답하여 그 지연량이 결정되는 단계를 포함하는 반도체 소자의 동작방법을 제공한다.
전술한 본 발명은 지연고정루프에서 지연고정된 상태로 출력되는 지연고정루 프클럭을 스플릿(split) 하는 시점에 그 듀티 비를 보정하는 방법을 사용함으로써 싱글 루프(single loop)로 동작하는 지연고정루프에도 적용가능하며, 이를 반도체 소자에서 사용하는 경우 반도체 소자에서 지연고정루프가 차지하는 면적을 상대적으로 줄여주는 효과가 있다. 이로 인해, 반도체 소자의 크기를 소형화해주는 효과가 있다.
또한, 싱글 루프(single loop)로 동작하는 지연고정루프에 적용할 수 있으므로, 상대적으로 작은 전류를 사용하여 듀얼 루프(dual loop)로 동작하는 지연고정루프와 동일한 동작을 구현할 수 있는 효과가 있다. 이로 인해, 반도체 소자가 소비하는 전류의 크기를 줄여주는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 지연고정루프(DLL)의 구성요소를 도시한 블록 다이어그램이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 소자의 지연고정루 프(DLL)는, 지연고정을 이루기 위하여 소오스 클럭(REF_CLK)과 피드백 클럭(FEB_CLK)의 위상을 비교하고, 비교결과에 대응되는 시간만큼 소오스 클럭(REF_CLK)의 클럭에지 - 상승에지(rising edge) 또는 하강에지(falling edge) - 에 대응된 내부클럭(CLK_IN)을 지연하여 지연고정루프클럭(DLL_CLK)으로서 출력하기 위한 지연고정부(200)와, 지연고정루프클럭(DLL_CLK)을 입력받아 지연고정루프클럭(DLL_CLK)의 제1에지(rising edge)에 대응하는 제1클럭(RCLKDLL) 및 제2에지(falling edge)에 대응하는 제2클럭(FCLKDLL)으로 스플릿(split)하여 출력하기 위한 스플릿부(210)와, 제1클럭(RCLKDLL)의 듀티 비(duty ratio)에 대응하는 제1전압(RCLKVOL)과, 제2클럭(FCLKDLL)의 듀티 비에 대응하는 제2전압(FCLKVOL)을 생성하기 위한 전압생성부(230)와, 제1전압(RCLKVOL)과 제2전압(FCLKVOL)의 레벨을 비교하기 위한 전압비교부(250), 및 제1클럭(RCLKDLL)과 제2클럭(FCLKDLL) 중 어느 하나의 클럭 - 도면에서는 제2클럭(FCLKDLL)을 선택 - 을 지연하여 출력하되, 전압비교부(250)의 출력신호(INT, DEC)에 응답하여 그 지연량이 결정되는 클럭지연부(270)을 구비한다. 또한, 지연고정루프클럭(DLL_CLK)에 응답하여 전압생성부(230) 및 전압비교부(250)의 동작을 제어하기 위한 리셋 신호(RST)와 인에이블 신호(EN) 및 비교제어신호(COM_PU)를 생성하는 동작제어부(290)을 더 구비한다.
여기서, 전압생성부(230)는, 제1클럭(RCLKDLL)의 제1에지(rising edge)에 응답하여 활성화되고 제2클럭(FCLKDLL)의 제1에지(rising edge)에 응답하여 비활성화되는 제1 CRC 클럭(ORCLK)과, 제2클럭(FCLKDLL)의 제1에지(rising edge)에 응답하여 활성화되고 제1클럭(RCLKDLL)의 제1에지(rising edge)에 응답하여 비활성화되는 제2 CRC 클럭(OFCLK)을 생성하기 위한 CRC 클럭 생성부(234), 및 제1 CRC 클럭(ORCLK)의 듀티 비에 대응하여 그 레벨이 결정되는 제1전압(RCLKVOL)과, 제2 CRC 클럭(OFCLK)의 듀티 비에 대응하여 그 레벨이 결정되는 제2전압(FCLKVOL)을 출력하기 위한 전압레벨결정부(238)를 구비한다.
또한, 지연고정부(200)는, 외부에서 입력되는 클럭(CLK, CLKB)을 버퍼링하여 소오스 클럭(REF_CLK)을 생성하기 위한 버퍼링부(206)와, 소오스 클럭(REF_CLK)과 피드백 클럭(FEB_CLK)의 위상을 비교하기 위한 위상비교부(202)와, 소오스 클럭(REF_CLK)의 클럭에지 - 상승에지(rising edge) 또는 하강에지(falling edge) - 에 대응된 내부클럭(CLK_IN)을 지연하여 지연고정루프클럭(DLL_CLK)으로서 출력하되, 위상비교부(202)의 출력신호(DELAY_CON)에 응답하여 그 지연량이 결정되는 지연라인(204), 및 지연고정루프클럭(DLL_CLK)에 내부클럭(CLK_IN) 경로의 실제 지연조건을 반영하여 피드백 클럭(FEB_CLK)으로서 출력하기 위한 지연복제모델부(203)를 구비한다.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 반도체 소자의 지연고정루프(DLL)의 구성요소 중 전압생성부에 구비된 CRC 클럭 생성부를 상세히 도시된 회로도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 소자의 지연고정루프(DLL)의 구성요소 중 전압생성부(230)에 구비된 CRC 클럭 생성부(234)는, 제1클럭(RCLKDLL)의 제1에지(rising edge)를 감지하고, 그에 따라 토글링(toggling)하는 제1토클링 신호(CRCOD1B)를 생성하기 위한 제1감지부(2342)와, 제2클럭(FCLKDLL)의 제1에지(rising edge)를 감지하고, 그에 따라 토글링하는 제2토글링 신호(CRCOD2B)를 생성하기 위한 제2감지부(2344)와, 제1토글링 신호(CRCOD1B)에 응답하여 활성화되고, 제2토글링 신호(CRCOD2B)에 응답하여 비활성화되는 제1 CRC 클럭(ORCLK)을 출력하기 위한 제1 CRC 클럭 출력부(2346), 및 제2토글링 신호(CRCOD2B)에 응답하여 활성화되고, 제1토글링 신호(CRCOD1B)에 응답하여 비활성화되는 제2 CRC 클럭(OFCLK)을 출력하기 위한 제2 CRC 클럭 출력부(2348)를 구비한다.
여기서, 제1감지부(2342)는, 제1클럭(RCLKDLL)을 입력받아 예정된 시간만큼 지연하여 출력하되, 그 위상을 반전하여 출력하기 위한 딜레이(Delay1), 및 딜레이(Delay)의 출력클럭(RCLKDLLB)과 제1클럭(RCLKDLL)을 입력받아 제1토글링 신호(CRCOD1B)로서 출력하기 위한 낸드게이트(ND1)을 구비한다.
또한, 제2감지부(2344)는, 제2클럭(FCLKDLL)을 입력받아 예정된 시간만큼 지연하여 출력하되, 그 위상을 반전하여 출력하기 위한 딜레이(Delay2), 및 딜레이(Delay)의 출력클럭(FCLKDLLB)과 제2클럭(FCLKDLL)을 입력받아 제2토글링 신호(CRCOD2B)로서 출력하기 위한 낸드게이트(ND2)을 구비한다.
그리고, 제1 CRC 클럭 출력부(2346)는, 게이트로 인가되는 제1토글링 신호(CRCOD1B)에 응답하여 소스-드레인 접속된 전원전압(VDD)단과 CRC클럭출력단(CRCND1)이 연결되는 것을 제어하기 위한 PMOS 트랜지스터(P1)와, 게이트로 인가되는 제1토글링 신호(CRCOD1B)에 응답하여 드레인-소스 접속된 CRC클럭출력단(CRCND1)과 풀 다운 제어노드(PUND1)가 연결되는 것을 제어하기 위한 제1NMOS 트 랜지스터(N1)와, 게이트로 인가되는 제2토글링 신호(CRCOD2B)의 반전신호에 응답하여 드레인-소스 접속된 풀 다운 제어노드(PUND1)와 접지전압(VSS)단이 연결되는 것을 제어하기 위한 제2NMOS 트랜지스터(N2), 및 CRC클럭출력단(CRCND1)이 플로팅(floating)되는 것을 방지하기 위한 래치(latch1)를 구비한다.
또한, 제2 CRC 클럭 출력부(2348)는, 게이트로 인가되는 제2토글링 신호(CRCOD2B)에 응답하여 소스-드레인 접속된 전원전압(VDD)단과 CRC클럭출력단(CRCND2)이 연결되는 것을 제어하기 위한 PMOS 트랜지스터(P2)와, 게이트로 인가되는 제2토글링 신호(CRCOD2B)에 응답하여 드레인-소스 접속된 CRC클럭출력단(CRCND2)과 풀 다운 제어노드(PUND2)가 연결되는 것을 제어하기 위한 제1NMOS 트랜지스터(N3)와, 게이트로 인가되는 제1토글링 신호(CRCOD1B)의 반전신호에 응답하여 드레인-소스 접속된 풀 다운 제어노드(PUND2)와 접지전압(VSS)단이 연결되는 것을 제어하기 위한 제2NMOS 트랜지스터(N4), 및 CRC클럭출력단(CRCND2)이 플로팅(floating)되는 것을 방지하기 위한 래치(latch2)를 구비한다.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 CRC 클럭 생성부에서 입/출력되는 신호의 파형을 도시한 타이밍 다이어그램이다.
도 4를 참조하면, 본 발명의 실시예에 따른 CRC 클럭 생성부(234)에 입력되는 신호로는 제1클럭(RCLKDLL)과 제2클럭(FCLKDLL)이 있고, 출력되는 신호로는 제1 CRC 클럭(ORCLK)과 제2 CRC 클럭(OFCLK)가 있는 것을 알 수 있다. 또한, 입력되는 제1클럭(RCLKDLL)과 제2클럭(FCLKDLL)은 서로 상반되는 위상을 갖는 신호임을 알 수 있다.
구체적으로, 제1클럭(RCLKDLL)이 로직'하이'(High)로 활성화되면, 이를 감지하여 제1토글링 신호(CRCOD1B)가 로직'로우'(Low)로 활성화(①)되며, 제1토글링 신호(CRCOD1B)의 활성화에 응답하여 제1 CRC 클럭(ORCLK)이 로직'하이'(High)로 활성화(②)된다. 또한, 제1 CRC 클럭(ORCLK)이 로직'하이'(High)로 활성화됨과 동시에 제2 CRC 클럭(OFCLK)이 로직'로우'(Low)로 비활성화(⑧)된다. 그리고, 예정된 시간만큼이 지난 후에 로직'로우'(Low)로 활성화되는 딜레이(Delay1)의 출력클럭(RCLKDLLB)에 응답하여 제1토글링 신호(CRCOD1B)가 로직'하이'(High)로 비활성화(③)되지만, 로직'하이'(High)로 활성화된 제1 CRC 클럭(ORCLK)은 래치(latch)로 인해 로직'하이'(High)의 활성화 상태를 그대로 유지하고 있는다.
그 후, 제2클럭(FCLKDLL)이 로직'하이'(High)로 활성화되면, 이를 감지하여 제2토글링 신호(CRCOD2B)가 로직'로우'(Low)로 활성화(④)되며, 제2토글링 신호(CRCOD2B)의 활성화에 응답하여 제2 CRC 클럭(OFCLK)이 로직'하이'(High)로 활성화(⑤)된다. 또한, 제2 CRC 클럭(OFCLK)이 로직'하이'(High)로 활성화됨과 동시에 제1 CRC 클럭(ORCLK)이 로직'로우'(Low)로 비활성화(⑥)된다. 그리고, 예정된 시간만큼이 지난 후에 로직'로우'(Low)로 활성화되는 딜레이(Delay2)의 출력클럭(FCLKDLLB)에 응답하여 제2토글링 신호(CRCOD2B)가 로직'하이'(High)로 비활성화(⑦)되지만, 로직'하이'(High)로 활성화된 제2 CRC 클럭(OFCLK)은 래치(latch)로 인해 로직'하이'(High)의 활성화 상태를 그대로 유지하고 있는다.
그 결과, 서로의 활성화구간과 비활성화구간이 완전히 상반되는 제1 CRC 클 럭(ORCLK)과 제2 CRC 클럭(OFCLK)이 생성된다.
도 5는 도 2에 도시된 본 발명의 실시예에 따른 반도체 소자의 지연고정루프(DLL)의 구성요소 중 전압생성부에 구비된 전압레벨결정부를 상세히 도시된 회로도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 반도체 소자의 지연고정루프(DLL)의 구성요소 중 전압생성부(230)에 구비된 전압레벨결정부(238)는, 제1 CRC 클럭(ORCLK)의 활성화구간 대 비활성화구간의 비율에 따라 제1전압출력단(RCLKVD)에 인가되는 제1전압(RCLKVOL)의 레벨을 결정하기 위한 제1전압레벨결정부(2382)와, 제2 CRC 클럭(OFCLK)의 활성화구간 대 비활성화구간의 비율에 따라 제2전압출력단(FCLKVD)에 인가되는 제2전압(FCLKVOL)의 레벨을 결정하기 위한 제2전압레벨결정부(2384), 및 리셋 신호(RST)에 응답하여 제1전압출력단(RCLKVD)과 제2전압출력단(FCLKVD)의 레벨을 균등화(equalization)하는 것을 제어하기 위한 균등화 제어부(2386)를 구비한다.
여기서, 제1전압레벨결정부(2382)는, 제1 CRC 클럭(ORCLK)의 활성화구간에서는 제1분배비율로 전원전압(VDD)의 레벨을 분배하여 분배전압(DIVVOL1)을 생성하고, 제1 CRC 클럭(ORCLK)의 비활성화구간에서는 제2분배비율로 전원전압(VDD)의 레벨을 분배하여 분배전압(DIVVOL1)을 생성하는 전압분배부(2382A), 및, 제1 CRC 클럭(ORCLK)의 활성화구간에서 생성된 분배전압(DIVVOL1)의 레벨과 비활성화구간에서 생성된 분배전압(DIVVOL1)의 레벨을 혼합하여 제1전압(RCLKVOL)의 레벨을 결정하기 위한 전압레벨 혼합부(2382B)를 구비한다.
또한, 제1전압레벨결정부(2382)의 구성요소 중 전압분배부(2382A)는, 전원전압(VDD)단과 접지전압(VSS)단 사이에 직렬연결된 제1저항(R1)과 제1 및 제2 NMOS 트랜지스터(N1, N2)를 구비하고, 제1 NMOS 트랜지스터(N1)는, 게이트로 인가되는 제1 CRC 클럭(ORCLK)의 듀티 비(duty ratio)에 따라 드레인-소스 접속된 분배노드(DIVND1)와 풀 다운 제어노드(PUND1) 사이에 흐르는 전류의 양을 변화함으로써 분배노드(DIVND1)에 인가되는 분배전압(DIVVOL1)의 레벨이 변화하도록 제어하며, 제2 NMOS 트랜지스터(N2)는, 게이트로 인가되는 인에이블 신호(EN)에 응답하여 드레인-소스 접속된 풀 다운 제어노드(PUND1)와 접지전압(VSS)단이 연결되는 것을 제어한다.
그리고, 제1전압레벨결정부(2382)의 구성요소 중 전압레벨 혼합부(2382B)는, 분배노드(DIVND1)와 직렬접속된 제2저항(R2)과 병렬접속된 캐패시터(C1)를 구비함으로써 분배전압(DIVVOL1)의 레벨이 예정된 시정수(time constant : τ) 값에 대응하는 속도로 변화하도록 한다.
즉, 제1전압레벨결정부(2382)는, 제1 CRC 클럭(ORCLK)의 활성화구간이 비활성화구간에 비해 상대적으로 긴 경우 제1전압(RCLKVOL)의 레벨이 상대적으로 낮아지도록 제어하고, 제1 CRC 클럭(ORCLK)의 비활성화구간이 활성화구간에 비해 상대적으로 긴 경우 제1전압(RCLKVOL)의 레벨이 상대적으로 높아지도록 제어한다.
또한, 제2전압레벨결정부(2384)는, 제2 CRC 클럭(OFCLK)의 활성화구간에서는 제1분배비율로 전원전압(VDD)의 레벨을 분배하여 분배전압(DIVVOL2)을 생성하고, 제2 CRC 클럭(OFCLK)의 비활성화구간에서는 제2분배비율로 전원전압(VDD)의 레벨을 분배하여 분배전압(DIVVOL2)을 생성하는 전압분배부(2384A), 및 제2 CRC 클럭(OFCLK)의 활성화구간에서 생성된 분배전압(DIVVOL2)의 레벨과 제2 CRC 클럭(OFCLK)의 비활성화구간에서 생성된 분배전압(DIVVOL2)의 레벨을 혼합하여 제2전압(FCLKVOL)의 레벨을 결정하기 위한 전압레벨 혼합부(2384B)를 구비한다.
그리고, 제2전압레벨결정부(2384) 구성요소 중 전압분배부(2384A)는, 전원전압(VDD)단과 접지전압(VSS)단 사이에 직렬연결된 제1저항(R3)과 제1 및 제2 NMOS 트랜지스터(N3, N4)를 구비하고, 제1 NMOS 트랜지스터(N3)는, 게이트로 인가되는 제2 CRC 클럭(OFCLK)의 듀티 비(duty ratio)에 따라 드레인-소스 접속된 분배노드(DIVND2)와 풀 다운 제어노드(PUND2) 사이에 흐르는 전류의 양을 변화함으로써 분배전압(DIVVOL2)의 레벨이 변화하도록 제어하며, 제2 NMOS 트랜지스터(N4)는, 게이트로 인가되는 인에이블 신호(EN)에 응답하여 드레인-소스 접속된 풀 다운 제어노드(PUND2)와 접지전압(VSS)단이 연결되는 것을 제어한다.
또한, 제2전압레벨결정부(2384) 구성요소 중 전압레벨 혼합부(2384B)는, 분배노드(DIVND2)와 직렬접속된 제2저항(R4)과 병렬접속된 캐패시터(C2)를 구비함으로써 분배전압(DIVVOL2)의 레벨이 예정된 시정수(time constant : τ) 값에 대응하는 속도로 변화하도록 한다.
즉, 제2전압레벨결정부(2384)는, 제2 CRC 클럭(OFCLK)의 활성화구간이 비활성화구간에 비해 상대적으로 긴 경우 제2전압(FCLKVOL)의 레벨이 상대적으로 낮아지도록 제어하고, 제2 CRC 클럭(OFCLK)의 비활성화구간이 활성화구간에 비해 상대 적으로 긴 경우 제2전압(FCLKVOL)의 레벨이 상대적으로 높아지도록 제어한다.
그리고, 균등화 제어부(2386)는, 게이트로 인가되는 리셋 신호(RST)에 응답하여 드레인-소스 접속된 제1전압출력단(RCLKVD)과 제2전압출력단(FCLKVD)이 연결되는 것을 제어하는 NMOS 트랜지스터(N5)를 구비한다.
도 6은 도 2에 도시된 본 발명의 실시예에 따른 반도체 소자의 지연고정루프(DLL)의 구성요소 중 전압비교부를 상세히 도시된 회로도이다.
도 6를 참조하면, 본 발명의 실시예에 따른 반도체 소자의 지연고정루프(DLL)의 구성요소 중 전압비교부(250)는, 제1입력단(+)을 통해 인가되는 제1전압(RCLKVOL)과 제2입력단(-)을 통해 인가되는 제2전압(FCLKVOL)의 레벨을 비교하여 비교신호(COMP_SIG)를 출력하기 위한 비교기(252)와, 비교제어신호(CMP_PU)가 활성화될 때, 비교신호(COMP_SIG)에 응답하여 증가 및 감소신호(INC, DEC) 중 어느 하나의 신호를 활성화하여 출력하는 증감신호 출력부(254)를 구비한다.
여기서, 증감신호 출력부(254)는, 비교신호(COMP_SIG)와 비교제어신호(CMP_PU)를 입력받아 출력하는 제1낸드게이트(ND1)와, 제1낸드게이트(ND1)의 출력신호를 입력받아 증가신호(INC)로서 출력하는 제1인버터(INT1)와, 비교신호(COMP_SIG)의 반전신호와 비교제어신호(CMP_PU)를 입력받아 출력하는 제2낸드게이트(ND2), 및 제2낸드게이트(ND2)의 출력신호를 입력받아 감소신호(DEC)로서 출력하는 제2인버터(INT2)를 구비한다.
도 7은 도 2에 도시된 본 발명의 실시예에 따른 반도체 소자의 지연고정루프(DLL)의 구성요소 중 클럭지연부(270)를 상세히 도시한 회로도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 반도체 소자의 지연고정루프(DLL)의 구성요소 중 클럭지연부(270)는, 예정된 초기값을 갖는 데이터(CRTL<0:4>)를 저장하고 있으며, 전압비교부(250)에서 출력되는 증가신호(INC)에 응답하여 예정된 비율로 저장된 데이터(CRTL<0:4>)의 값을 증가시키고, 감소신호(DEC)에 응답하여 예정된 비율로 저장된 데이터(CRTL<0:4>)의 값을 감소시키기 위한 데이터 저장부(272), 및 제1 및 제2클럭(RCLKDLL, FCLKDLL) 중 어느 하나의 클럭 - 도면에서는 제2클럭(FCLKDLL) - 을 입력받아 지연하여 출력하되, 데이터 저장부(272)에 저장된 데이터(CRTL<0:4>)의 값에 대응하여 그 지연량이 변화되는 지연부(274a, 274b)를 구비한다.
여기서, 지연부(274a, 274b)는, 제1 및 제2클럭(RCLKDLL, FCLKDLL) 중 어느 하나의 클럭 - 도면에서는 제2클럭(FCLKDLL) - 단에 직렬접속되어 있는 다수의 지연소자(274a_1, 274a_2, 274a_3, 274a_4, 274a_5 or 274b_1, 274b_2, 274b_3, 274b_4, 274b_5)를 구비하고, 데이터 저장부(272)에 저장된 데이터(CRTL<0:4>) 값에 대응하여 각각의 지연소자(274a_1, 274a_2, 274a_3, 274a_4, 274a_5 or 274b_1, 274b_2, 274b_3, 274b_4, 274b_5)가 독립적으로 온/오프 제어된다.
이때, 지연소자(274a_1, 274a_2, 274a_3, 274a_4, 274a_5 or 274b_1, 274b_2, 274b_3, 274b_4, 274b_5)는, 구성에 따라 2가지로 나누어 볼 수 있는데, 먼저, 첫 번째 구성에 따른 지연소자(274a_1, 274a_2, 274a_3, 274a_4, 274a_5)는 제1 및 제2클럭(RCLKDLL, FCLKDLL) 중 어느 하나의 클럭 - 도면에서는 제2클럭(FCLKDLL) - 단 중 어느 하나의 클럭단과 접지전압(VSS)단 사이에 직렬접속된 커패시터(C1, C2, C3, C4, C5)와 NMOS 트랜지스터(N1, N2, N3, N4, N5)를 구비하고, 커패시터(C1, C2, C3, C4, C5)는, 예정된 커패시턴스 값을 가지며, NMOS 트랜지스터(N1, N2, N3, N4, N5)는, 게이트로 인가되는 데이터 저장부(272)에 저장된 데이터(CRTL<0:4>) 값에 응답하여 드레인-소스 접속된 커패시터(C1, C2, C3, C4, C5)와 접지전압(VSS)단이 연결되는 것을 제어한다.
그리고, 두 번째 구성에 따른 지연소자(274b_1, 274b_2, 274b_3, 274b_4, 274b_5)는, 제1 및 제2클럭(RCLKDLL, FCLKDLL) 중 어느 하나의 클럭 - 도면에서는 제2클럭(FCLKDLL) - 단 중 어느 하나의 클럭단에 병렬접속된 저항(R1, R2, R3, R4, R5)과 전송게이트(TG1, TG2, TG3, TG4, TG5)를 구비하고, 저항(R1, R2, R3, R4, R5)은, 예정된 저항값을 가지며, 전송게이트(TG1, TG2, TG3, TG4, TG5)는, 제어입력단(CON_IN, CON_INB)으로 인가되는 데이터 저장부(272)에 저장된 데이터(CRTL<0:4>) 값에 응답하여 저항(R1, R2, R3, R4, R5)의 입력단과 출력단이 연결되는 것을 온/오프 제어한다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 반도체 소자의 지연고정루프(DLL) 동작을 설명하면 다음과 같다.
먼저, 도 2에 도시되었던 지연고정부(200)는 싱글 루프(single loop) 방식으로서, 도 1에 도시되었던 듀얼 루프(dual loop) 방식으로 동작하는 지연고정루프의 <지연고정 이전> 동작과 매우 유사하다.
즉, 동작초기에 소오스 클럭(REF_CLK)와 동기 되어있던 내부클럭(CLK_IN)이 지연복제 모델부(203)에 의해 예정된 지연시간만큼 지연된 이후에도 다시 동기될 수 있도록 지연라인(204)의 지연량을 적절히 조절해 주는 방식이다. 따라서, 지연고정루프클럭(DLL_CLK)은 소오스 클럭(REF_CLK)과 클럭에지 - 상승 에지(rising edge) 또는 하강 에지(falling edge) - 가 동기된 클럭이다.
이후, 스플릿부(210)에서 지연고정루프클럭(DLL_CLK)를 입력받아 제1에지(rising edge)에 대응된 제1클럭(RCLKDLL)과 제2에지(falling clk)에 대응된 제2클럭(FCLKDLL)으로 스플릿하여 출력하게 되는데, 지연고정루프클럭(DLL_CLK)의 제1에지(rising edge)와 제2에지(falling clk)는 서로 상반되는 에지 - 제1에지가 하강 에지(falling edge)일 수도 있음. 이때에는 제2에지가 상승 에지(rising edge)가 됨 - 이므로 제1클럭(RCLKDLL)과 제2클럭(FCLKDLL)은 서로 상반되는 위상을 갖는다.
도 8은 본 발명의 실시예에 따른 반도체 소자의 지연고정루프(DLL)에서 입/출력되는 신호의 파형을 도시한 타이밍 다이어그램이다.
도 8을 참조하면, 상기에서 설명한 바와 같이 스플릿부(210)에서 출력되는 제1클럭(RCLKDLL)과 제2클럭(FCLKDLL)이 서로 상반되는 위상을 갖고 토글링하는 것을 알 수 있다.
구체적으로, 전압생성부(230)의 CRC 클럭생성부(234)에서는 제1클럭(RCLKDLL)을 입력받아 제1 CRC 클럭(ORCLK)을 생성하고, 제2클럭(fclkdll)을 입 력받아 제2 CRC 클럭(OFCLK)을 생성한다.
이때, 초기에 생성된 제1 및 제2클럭(RCLKDLL, FCLKDLL)의 파형과 제1 및 제2 CRC 클럭(ORCLK, OFCLK) 파형을 비교해 보면 제1 및 제2클럭(RCLKDLL, FCLKDLL)에 비해 제1 및 제2 CRC 클럭(ORCLK, OFCLK)이 일정시간 지연된 것 이외에는 동일한 것을 알 수 있다.
하지만, 제1 및 제2클럭(RCLKDLL, FCLKDLL)과 제1 및 제2 CRC 클럭(ORCLK, OFCLK)의 가장 큰 차이점은 제1 및 제2클럭(RCLKDLL, FCLKDLL)의 경우 클럭 자체를 지연하는 지연량이 변화하지만, 즉, 활성화구간 길이 대 비활성화구간 길이의 비율은 그대로 유지한 채 지연시간에 따라 그 출력이 더 먼저 나오거나 더 늦게 나오지만, 제1 및 제2 CRC 클럭(ORCLK, OFCLK)은 제1 및 제2클럭(RCLKDLL, FCLKDLL)의 변화에 따라 활성화구간 길이 대 비활성화구간 길이의 비율이 변화한다는 점에서 서로 다르다.
따라서, 초기 동작시 50 대 50이 아니었던 제1 및 제2클럭(RCLKDLL, FCLKDLL)의 듀티 비는 시간이 지나도 그대로 50 대 50의 듀티 비가 되지 않는다. 하지만, 제1클럭(RCLKDLL)의 제1에지(rising edge)와 제2클럭(FCLKDLL)의 제1에지(rising edge)만을 비교하여 보면 그 시점이 달라지는 것을 알 수 있다. 즉, 제1클럭(RCLKDLL)의 제1에지(rising edge)부터 제2클럭(FCLKDLL)의 제1에지(rising edge)까지의 시간을 제1시간이라고 하고, 제2클럭(FCLKDLL)의 제1에지(rising edge)부터 제1클럭(RCLKDLL)의 제1에지(rising edge)까지의 시간을 제2시간이라고 하면, 제1시간과 제2시간의 비율이 초기 동작시에는 50 대 50이 아니지만 시간이 지나면서 50 대 50에 가까워진다.
이때, 제1시간이 바로 제1 CRC 클럭(ORCLK)의 활성화구간 및 제2 CRC 클럭(OFCLK)의 비활성화구간에 대응하는 시간이며, 제2시간이 제1 CRC 클럭(ORCLK)의 비활성화구간 및 제2 CRC 클럭(OFCLK)의 활성화구간에 대응하는 시간이다.
실제로 시뮬레이션 한 결과인 도 8을 살펴보면, 제1 및 제2클럭(RCLKDLL, FCLKDLL)의 듀티 비는 변동하지 않지만, 제1 및 제2 CRC 클럭(ORCLK, OFCLK)의 듀티 비는 변동하는 것을 알 수 있다.
구체적으로, 초기동작시 제1 CRC 클럭(ORCLK)의 활성화구간에 대한 비활성화구간의 비율이 46.4% 이지만, 일정 시간이 흐른 후 제1 CRC 클럭(ORCLK)의 활성화구간에 대한 비활성화구간의 비율이 49.4%가 되는 것을 알 수 있다.
마찬가지로, 초기동작시 제2 CRC 클럭(OFCLK)의 활성화구간에 대한 비활성화구간의 비율이 53.6% 이지만, 일정 시간이 흐른 후 제2 CRC 클럭(OFCLK)의 활성화구간에 대한 비활성화구간의 비율이 50.6%가 되는 것을 알 수 있다.
또한, 제1 및 제2 CRC 클럭(ORCLK, OFCLK)의 듀티 비가 상대적으로 많이 벌어진 초기동작시에는 제1 및 제2 CRC 클럭(ORCLK, OFCLK)의 듀티 비에 대응하는 제1 및 제2전압(RCLKVOL, FCLKVOL)의 레벨이 상대적으로 많이 차이나지만, 제1 및 제2 CRC 클럭(ORCLK, OFCLK)의 듀티 비가 상대적으로 조금 벌어진 초기동작시에는 제1 및 제2 CRC 클럭(ORCLK, OFCLK)의 듀티 비에 대응하는 제1 및 제2전압(RCLKVOL, FCLKVOL)의 레벨이 상대적으로 많이 적게 차이나는 것을 알 수 있다.
이때, 리셋 신호(RST)와 비교제어신호(CMP_PU)는 주기적으로 활성화되어 전 압생성부(230) 및 전압비교부(250)의 동작을 제어해 주는 것을 알 수 있다.
또한, 전압비교부(250)에서 출력되는 증가신호(INC) 및 감소신호(DEC)도 지연고정루프의 동작에 따라 적절히 활성화되는 것을 알 수 있다. 주로 감소신호(DEC)보다는 증가신호(INC)가 활성화되는 상황이 많은 파형으로 도시되었는데, 이는, 제1 및 제2 CRC 클럭(ORCLK, OFCLK)의 듀티 비의 비율에 따라 그 값이 달라질 수 있다.
마찬가지로, 클럭지연부(270)의 지연량을 제어하기 위한 전압비교부(250)의 출력신호(CRTL<0:4>)역시 지연고정루프의 동작에 따라 적절히 활성화되는 것을 알 수 있다. 전압비교부(250)의 출력신호(CRTL<0:4>)는 감소신호(DEC)보다는 증가신호(INC)에 영향을 받는 신호이므로 이 또한, 제1 및 제2 CRC 클럭(ORCLK, OFCLK)의 듀티 비의 비율에 따라 그 값이 달라질 수 있다.
이상에서 살펴 본 바와 같이 본 발명의 실시예를 적용하면, 지연고정된 상태로 출력되는 지연고정루프클럭을 스플릿(split) 하는 시점에 그 듀티 비를 보정하는 방법을 사용함으로써 듀얼 루프(dual loop) 방식으로 동작하는 지연고정루프에 비해 간단한 구성을 갖는 싱글 루프(single loop) 방식으로 동작하는 지연고정루프에서도 지연고정되어 출력되는 지연고정루프클럭(DLL_CLK)의 듀티 비를 50 대 50으로 보정 할 수 있다.
종래에서 듀티 비를 보정하기 위해 어쩔 수 없이 듀얼 루프(dual loop) 방식으로 동작하는 지연고정루프를 사용했었는데, 반도체 소자에 본 발명에서 제시한 싱글 루프(single loop) 방식으로 동작하는 지연고정루프를 사용하게 되면, 반도체 소자에서 지연고정루프가 차지하는 면적을 상대적으로 줄여줄 수 있으며, 이로 인해, 반도체 소자의 크기를 소형화하기 용이할 수 있다.
또한, 듀얼 루프(dual loop) 방식으로 동작하는 지연고정루프는 싱글 루프(single loop) 방식으로 동작하는 지연고정루프에 비해 전류 소모량이 큰 편인데, 본 발명에서 제시한 지연고정루프는 싱글 루프(single loop) 방식으로 동작하므로 상대적으로 적은 전류를 사용하여 동작이 가능하다. 이로 인해, 반도체 소자에 본 발명에서 제시한 싱글 루프(single loop) 방식으로 동작하는 지연고정루프를 사용하게 되면, 반도체 소자에서 소모되는 전류의 크기를 줄여줄 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명의 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 제1에지는 상승에지(rising edge)와 동일한 것처럼 표현하고, 제2에지는 하강에지(falling edge)와 동일한 것처럼 표현한 경우가 많은데, 본 발명은 제2에지를 상승에지(rising edge)와 동일한 것처럼 표현하고, 제1에지를 하강에지(falling edge)와 동일한 것처럼 표현한 경우도 포함한다.
또한, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 서로 다르게 구현되어야 할 것이다.
도 1은 종래기술에 따른 반도체 소자의 지연고정루프(DLL)의 구성요소를 도시한 블록 다이어그램.
도 2는 본 발명의 실시예에 따른 반도체 소자의 지연고정루프(DLL)의 구성요소를 도시한 블록 다이어그램.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 반도체 소자의 지연고정루프(DLL)의 구성요소 중 전압생성부에 구비된 CRC 클럭 생성부를 상세히 도시된 회로도.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 CRC 클럭 생성부에서 입/출력되는 신호의 파형을 도시한 타이밍 다이어그램.
도 5는 도 2에 도시된 본 발명의 실시예에 따른 반도체 소자의 지연고정루프(DLL)의 구성요소 중 전압생성부에 구비된 전압레벨결정부를 상세히 도시된 회로도.
도 6은 도 2에 도시된 본 발명의 실시예에 따른 반도체 소자의 지연고정루프(DLL)의 구성요소 중 전압비교부를 상세히 도시된 회로도.
도 7은 도 2에 도시된 본 발명의 실시예에 따른 반도체 소자의 지연고정루프(DLL)의 구성요소 중 클럭지연부(270)를 상세히 도시한 회로도.
도 8은 본 발명의 실시예에 따른 반도체 소자의 지연고정루프(DLL)에서 입/출력되는 신호의 파형을 도시한 타이밍 다이어그램.
*도면의 주요부분에 대한 부호의 설명
100, 200 : 지연고정부 110a, 210 : 위상 스플릿 부
110b : 더미 위상 스플릿 부 230 : 전압생성부
250 : 전압비교부 270 : 클럭지연부
290 : 동작제어부 234 : CRC 클럭 생성부
238 : 전압레벨결정부

Claims (55)

  1. 삭제
  2. 삭제
  3. 지연고정을 이루기 위하여 소오스 클럭과 피드백 클럭의 위상을 비교하고, 비교결과에 대응되는 시간만큼 상기 소오스 클럭의 클럭에지에 대응된 내부클럭을 지연하여 지연고정루프클럭으로서 출력하기 위한 지연고정수단;
    상기 지연고정루프클럭을 입력받아 상기 지연고정루프클럭의 제1에지에 대응하는 제1클럭 및 제2에지에 대응하는 제2클럭으로 스플릿하여 출력하기 위한 스플릿수단;
    상기 제1클럭의 제1에지에 응답하여 활성화되고 상기 제2클럭의 제1에지에 응답하여 비활성화되는 제1 CRC 클럭과, 상기 제2클럭의 제1에지에 응답하여 활성화되고 상기 제1클럭의 제1에지에 응답하여 비활성화되는 제2 CRC 클럭을 생성하기 위한 CRC 클럭 생성부;
    상기 제1 CRC 클럭의 듀티 비에 대응하여 그 레벨이 결정되는 제1전압과, 상기 제2 CRC 클럭의 듀티 비에 대응하여 그 레벨이 결정되는 제2전압을 출력하기 위한 전압레벨결정부;
    제1입력단을 통해 인가되는 상기 제1전압과 제2입력단을 통해 인가되는 상기 제2전압의 레벨을 비교하여 비교신호를 출력하기 위한 비교기;
    비교제어신호가 활성화될 때, 상기 비교신호에 응답하여 증가 및 감소신호 중 어느 하나의 신호를 활성화하여 출력하는 증감신호 출력부;
    상기 제1클럭과 상기 제2클럭 중 어느 하나의 클럭을 지연하여 출력하되, 상기 증가 및 감소 신호에 응답하여 그 지연량이 결정되는 클럭지연수단; 및
    상기 지연고정루프클럭에 응답하여 상기 전압레벨결정부 및 상기 증감신호 출력부의 동작을 제어하기 위한 리셋 신호와 인에이블 신호 및 비교제어신호를 생성하는 동작제어수단을 구비하며,
    상기 지연고정수단은,
    외부에서 입력되는 클럭을 버퍼링하여 상기 소오스 클럭을 생성하기 위한 버퍼링부;
    상기 소오스 클럭과 상기 피드백 클럭의 위상을 비교하기 위한 위상비교부;
    상기 소오스 클럭의 클럭에지에 대응된 내부클럭을 지연하여 상기 지연고정루프클럭으로서 출력하되, 상기 위상비교부의 출력신호에 응답하여 그 지연량이 결정되는 지연라인; 및
    상기 지연고정루프클럭에 상기 내부클럭 경로의 실제 지연조건을 반영하여 상기 피드백 클럭으로서 출력하기 위한 지연복제모델부를 구비하는 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서,
    상기 CRC 클럭 생성부는,
    상기 제1클럭의 제1에지를 감지하고, 그에 따라 토글링하는 제1토클링 신호를 생성하기 위한 제1감지부;
    상기 제2클럭의 제1에지를 감지하고, 그에 따라 토글링하는 제2토글링 신호를 생성하기 위한 제2감지부;
    상기 제1토글링 신호에 응답하여 활성화되고, 상기 제2토글링 신호에 응답하여 비활성화되는 상기 제1 CRC 클럭을 출력하기 위한 제1 CRC 클럭 출력부; 및
    상기 제2토글링 신호에 응답하여 활성화되고, 상기 제1토글링 신호에 응답하여 비활성화되는 상기 제2 CRC 클럭을 출력하기 위한 제2 CRC 클럭 출력부를 구비하는 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서,
    상기 제1감지부는,
    상기 제1클럭을 입력받아 예정된 시간만큼 지연하여 출력하되, 그 위상을 반전하여 출력하기 위한 딜레이; 및
    상기 딜레이의 출력클럭과 상기 제1클럭을 입력받아 상기 제1토글링 신호로서 출력하기 위한 낸드게이트을 구비하는 것을 특징으로 하는 반도체 소자.
  6. 제4항에 있어서,
    상기 제2감지부는,
    상기 제2클럭을 입력받아 예정된 시간만큼 지연하여 출력하되, 그 위상을 반전하여 출력하기 위한 딜레이; 및
    상기 딜레이의 출력클럭과 상기 제2클럭을 입력받아 상기 제2토글링 신호로서 출력하기 위한 낸드게이트을 구비하는 것을 특징으로 하는 반도체 소자.
  7. 제4항에 있어서,
    상기 제1 CRC 클럭 출력부는,
    게이트로 인가되는 상기 제1토글링 신호에 응답하여 소스-드레인 접속된 전원전압단과 CRC클럭출력단이 연결되는 것을 제어하기 위한 PMOS 트랜지스터;
    게이트로 인가되는 상기 제1토글링 신호에 응답하여 드레인-소스 접속된 상기 CRC클럭출력단과 풀 다운 제어노드가 연결되는 것을 제어하기 위한 제1NMOS 트랜지스터;
    게이트로 인가되는 상기 제2토글링 신호의 반전신호에 응답하여 드레인-소스 접속된 상기 풀 다운 제어노드와 접지전압단이 연결되는 것을 제어하기 위한 제2NMOS 트랜지스터; 및
    상기 CRC클럭출력단이 플로팅되는 것을 방지하기 위한 래치를 구비하는 것을 특징으로 하는 반도체 소자.
  8. 제4항에 있어서,
    상기 제2 CRC 클럭 출력부는,
    게이트로 인가되는 상기 제2토글링 신호에 응답하여 소스-드레인 접속된 전원전압단과 CRC클럭출력단이 연결되는 것을 제어하기 위한 PMOS 트랜지스터;
    게이트로 인가되는 상기 제2토글링 신호에 응답하여 드레인-소스 접속된 상 기 CRC클럭출력단과 풀 다운 제어노드가 연결되는 것을 제어하기 위한 제1NMOS 트랜지스터;
    게이트로 인가되는 상기 제1토글링 신호의 반전신호에 응답하여 드레인-소스 접속된 상기 풀 다운 제어노드와 접지전압단이 연결되는 것을 제어하기 위한 제2NMOS 트랜지스터; 및
    상기 CRC클럭출력단이 플로팅되는 것을 방지하기 위한 래치를 구비하는 것을 특징으로 하는 반도체 소자.
  9. 제3항에 있어서,
    상기 전압레벨결정부는,
    상기 제1 CRC 클럭의 활성화구간 대 비활성화구간의 비율에 따라 제1전압출력단에 인가되는 상기 제1전압의 레벨을 결정하기 위한 제1전압레벨결정부;
    상기 제2 CRC 클럭의 활성화구간 대 비활성화구간의 비율에 따라 제2전압출력단에 인가되는 상기 제2전압의 레벨을 결정하기 위한 제2전압레벨결정부; 및
    상기 리셋 신호에 응답하여 상기 제1전압출력단과 상기 제2전압출력단의 레벨을 균등화하는 것을 제어하기 위한 균등화 제어부를 구비하는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서,
    상기 제1전압레벨결정부는,
    상기 제1 CRC 클럭의 활성화구간이 비활성화구간에 비해 상대적으로 긴 경우 상기 제1전압의 레벨이 상대적으로 낮아지도록 제어하고, 상기 제1 CRC 클럭의 비활성화구간이 활성화구간에 비해 상대적으로 긴 경우 상기 제1전압의 레벨이 상대적으로 높아지도록 제어하는 것을 특징으로 하는 반도체 소자.
  11. 제9항에 있어서,
    상기 제1전압레벨결정부는,
    상기 제1 CRC 클럭의 활성화구간에서는 제1분배비율로 전원전압의 레벨을 분배하여 분배전압을 생성하고, 상기 제1 CRC 클럭의 비활성화구간에서는 제2분배비율로 전원전압의 레벨을 분배하여 상기 분배전압을 생성하는 전압분배부; 및
    상기 제1 CRC 클럭의 활성화구간에서 생성된 상기 분배전압의 레벨과 상기 제1 CRC 클럭의 비활성화구간에서 생성된 분배전압의 레벨을 혼합하여 상기 제1전압의 레벨을 결정하기 위한 전압레벨 혼합부를 구비하는 것을 특징으로 하는 반도체 소자.
  12. 제11항에 있어서,
    상기 전압분배부는,
    전원전압단과 접지전압단 사이에 직렬연결된 제1저항과 제1 및 제2 NMOS 트랜지스터를 구비하고,
    상기 제1 NMOS 트랜지스터는, 게이트로 인가되는 상기 제1 CRC 클럭의 듀티 비에 따라 드레인-소스 접속된 분배노드와 풀 다운 제어노드 사이에 흐르는 전류의 양을 변화함으로써 상기 분배노드에 인가되는 상기 분배전압의 레벨이 변화하도록 제어하며,
    상기 제2 NMOS 트랜지스터는, 게이트로 인가되는 상기 인에이블 신호에 응답하여 드레인-소스 접속된 상기 풀 다운 제어노드와 접지전압단이 연결되는 것을 제어하는 것을 특징으로 하는 반도체 소자.
  13. 제12항에 있어서,
    상기 전압레벨 혼합부는,
    상기 분배노드와 직렬접속된 제2저항과 병렬접속된 캐패시터를 구비함으로써 상기 분배전압의 레벨이 예정된 시정수(time constant : τ) 값에 대응하는 속도로 변화하도록 하는 것을 특징으로 하는 반도체 소자.
  14. 제9항에 있어서,
    상기 제2전압레벨결정부는,
    상기 제2 CRC 클럭의 활성화구간이 비활성화구간에 비해 상대적으로 긴 경우 상기 제2전압의 레벨이 상대적으로 낮아지도록 제어하고, 상기 제2 CRC 클럭의 비활성화구간이 활성화구간에 비해 상대적으로 긴 경우 상기 제2전압의 레벨이 상대적으로 높아지도록 제어하는 것을 특징으로 하는 반도체 소자.
  15. 제9항에 있어서,
    상기 제2전압레벨결정부는,
    상기 제2 CRC 클럭의 활성화구간에서는 제1분배비율로 전원전압의 레벨을 분배하여 분배전압을 생성하고, 상기 제2 CRC 클럭의 비활성화구간에서는 제2분배비율로 전원전압의 레벨을 분배하여 분배전압을 생성하는 전압분배부; 및
    상기 제2 CRC 클럭의 활성화구간에서 생성된 상기 분배전압의 레벨과 상기 제2 CRC 클럭의 비활성화구간에서 생성된 상기 분배전압의 레벨을 혼합하여 상기 제2전압의 레벨을 결정하기 위한 전압레벨 혼합부를 구비하는 것을 특징으로 하는 반도체 소자.
  16. 제15항에 있어서,
    상기 전압분배부는,
    전원전압단과 접지전압단 사이에 직렬연결된 제1저항과 제1 및 제2 NMOS 트랜지스터를 구비하고,
    상기 제1 NMOS 트랜지스터는, 게이트로 인가되는 상기 제2 CRC 클럭의 듀티 비에 따라 드레인-소스 접속된 분배노드와 풀 다운 제어노드 사이에 흐르는 전류의 양을 변화함으로써 상기 분배노드에 인가되는 상기 분배전압의 레벨이 변화하도록 제어하며,
    상기 제2 NMOS 트랜지스터는, 게이트로 인가되는 상기 인에이블 신호에 응답하여 드레인-소스 접속된 상기 풀 다운 제어노드와 접지전압단이 연결되는 것을 제어하는 것을 특징으로 하는 반도체 소자.
  17. 제16항에 있어서,
    상기 전압레벨 혼합부는,
    상기 분배노드와 직렬접속된 제2저항과 병렬접속된 캐패시터를 구비함으로써 상기 분배전압의 레벨이 예정된 시정수(time constant : τ) 값에 대응하는 속도로 변화하도록 하는 것을 특징으로 하는 반도체 소자.
  18. 제9항에 있어서,
    상기 균등화 제어부는,
    게이트로 인가되는 상기 리셋 신호에 응답하여 드레인-소스 접속된 상기 제1전압출력단과 상기 제2전압출력단이 연결되는 것을 제어하는 NMOS 트랜지스터를 구비하는 반도체 소자.
  19. 삭제
  20. 제3항에 있어서,
    상기 클럭지연수단은,
    예정된 초기값을 갖는 데이터를 저장하고 있으며, 상기 증가신호에 응답하여 예정된 비율로 상기 데이터의 값을 증가시키고, 상기 감소신호에 응답하여 예정된 비율로 상기 데이터의 값을 감소시키기 위한 데이터 저장부; 및
    상기 제1 및 제2클럭 중 어느 하나의 클럭을 입력받아 지연하여 출력하되, 상기 데이터 저장부에 저장된 데이터의 값에 대응하여 그 지연량이 변화되는 지연부를 구비하는 것을 특징으로 하는 반도체 소자.
  21. 제20항에 있어서,
    상기 지연부는,
    제1 및 제2클럭단 중 어느 하나의 클럭단에 직렬접속되어 있는 다수의 지연소자를 구비하고, 상기 데이터 저장부에 저장된 데이터 값에 대응하여 각각의 상기 지연소자가 독립적으로 온/오프 제어되는 것을 특징으로 하는 반도체 소자.
  22. 제21항에 있어서,
    상기 지연소자는,
    상기 제1 및 제2클럭단 중 어느 하나의 클럭단과 접지전압단 사이에 직렬접속된 커패시터와 NMOS 트랜지스터를 구비하고,
    상기 커패시터는, 예정된 커패시턴스 값을 가지며,
    상기 NMOS 트랜지스터는, 게이트로 인가되는 상기 데이터 저장부에 저장된 데이터 값에 응답하여 드레인-소스 접속된 상기 커패시터와 상기 접지전압단이 연결되는 것을 제어하는 것을 특징으로 하는 반도체 소자.
  23. 제21항에 있어서,
    상기 지연소자는,
    상기 제1 및 제2클럭단 중 어느 하나의 클럭단에 병렬접속된 저항과 전송게이트를 구비하고,
    상기 저항은, 예정된 저항값을 가지며,
    상기 전송게이트는, 제어입력단으로 인가되는 상기 데이터 저장부에 저장된 데이터 값에 응답하여 상기 저항의 입력단과 출력단이 연결되는 것을 제어하는 것을 특징으로 하는 반도체 소자.
  24. 삭제
  25. 삭제
  26. 삭제
  27. 소오스 클럭을 입력받아 상기 소오스 클럭의 제1에지에 대응하는 제1클럭 및 제2에지에 대응하는 제2클럭으로 스플릿하여 출력하기 위한 스플릿수단;
    상기 제1클럭의 제1에지에 응답하여 활성화되고 상기 제2클럭의 제1에지에 응답하여 비활성화되는 제1 CRC 클럭과, 상기 제2클럭의 제1에지에 응답하여 활성화되고 상기 제1클럭의 제1에지에 응답하여 비활성화되는 제2 CRC 클럭을 생성하기 위한 CRC 클럭 생성부; 및
    상기 제1 CRC 클럭의 듀티 비에 대응하여 그 레벨이 결정되는 제1전압과, 상기 제2 CRC 클럭의 듀티 비에 대응하여 그 레벨이 결정되는 제2전압을 출력하기 위한 전압레벨결정부;
    제1입력단을 통해 인가되는 상기 제1전압과 제2입력단을 통해 인가되는 상기 제2전압의 레벨을 비교하여 비교신호를 출력하기 위한 비교기;
    비교제어신호가 활성화될 때, 상기 비교신호에 응답하여 증가 및 감소신호 중 어느 하나의 신호를 활성화하여 출력하는 증감신호 출력부;
    상기 제1클럭과 상기 제2클럭 중 어느 하나의 클럭을 지연하여 출력하되, 상기 증가 및 감소 신호에 응답하여 그 지연량이 결정되는 클럭지연수단; 및
    상기 소오스 클럭에 응답하여 상기 전압레벨결정부 및 상기 증감신호 출력부의 동작을 제어하기 위한 리셋 신호와 인에이블 신호 및 비교제어신호를 생성하는 동작제어수단
    을 구비하는 것을 특징으로 하는 반도체 소자.
  28. 제27항에 있어서,
    상기 CRC 클럭 생성부는,
    상기 제1클럭의 제1에지를 감지하고, 그에 따라 토글링하는 제1토클링 신호를 생성하기 위한 제1감지부;
    상기 제2클럭의 제1에지를 감지하고, 그에 따라 토글링하는 제2토글링 신호를 생성하기 위한 제2감지부;
    상기 제1토글링 신호에 응답하여 활성화되고, 상기 제2토글링 신호에 응답하여 비활성화되는 상기 제1 CRC 클럭을 출력하기 위한 제1 CRC 클럭 출력부; 및
    상기 제2토글링 신호에 응답하여 활성화되고, 상기 제1토글링 신호에 응답하 여 비활성화되는 상기 제2 CRC 클럭을 출력하기 위한 제2 CRC 클럭 출력부를 구비하는 것을 특징으로 하는 반도체 소자.
  29. 제28항에 있어서,
    상기 제1감지부는,
    상기 제1클럭을 입력받아 예정된 시간만큼 지연하여 출력하되, 그 위상을 반전하여 출력하기 위한 딜레이; 및
    상기 딜레이의 출력클럭과 상기 제1클럭을 입력받아 상기 제1토글링 신호로서 출력하기 위한 낸드게이트을 구비하는 것을 특징으로 하는 반도체 소자.
  30. 제28항에 있어서,
    상기 제2감지부는,
    상기 제2클럭을 입력받아 예정된 시간만큼 지연하여 출력하되, 그 위상을 반전하여 출력하기 위한 딜레이; 및
    상기 딜레이의 출력클럭과 상기 제2클럭을 입력받아 상기 제2토글링 신호로서 출력하기 위한 낸드게이트을 구비하는 것을 특징으로 하는 반도체 소자.
  31. 제28항에 있어서,
    상기 제1 CRC 클럭 출력부는,
    게이트로 인가되는 상기 제1토글링 신호에 응답하여 소스-드레인 접속된 전원전압단과 CRC클럭출력단이 연결되는 것을 제어하기 위한 PMOS 트랜지스터;
    게이트로 인가되는 상기 제1토글링 신호에 응답하여 드레인-소스 접속된 상기 CRC클럭출력단과 풀 다운 제어노드가 연결되는 것을 제어하기 위한 제1NMOS 트랜지스터;
    게이트로 인가되는 상기 제2토글링 신호의 반전신호에 응답하여 드레인-소스 접속된 상기 풀 다운 제어노드와 접지전압단이 연결되는 것을 제어하기 위한 제2NMOS 트랜지스터; 및
    상기 CRC클럭출력단이 플로팅되는 것을 방지하기 위한 래치를 구비하는 것을 특징으로 하는 반도체 소자.
  32. 제28항에 있어서,
    상기 제2 CRC 클럭 출력부는,
    게이트로 인가되는 상기 제2토글링 신호에 응답하여 소스-드레인 접속된 전원전압단과 CRC클럭출력단이 연결되는 것을 제어하기 위한 PMOS 트랜지스터;
    게이트로 인가되는 상기 제2토글링 신호에 응답하여 드레인-소스 접속된 상기 CRC클럭출력단과 풀 다운 제어노드가 연결되는 것을 제어하기 위한 제1NMOS 트 랜지스터;
    게이트로 인가되는 상기 제1토글링 신호의 반전신호에 응답하여 드레인-소스 접속된 상기 풀 다운 제어노드와 접지전압단이 연결되는 것을 제어하기 위한 제2NMOS 트랜지스터; 및
    상기 CRC클럭출력단이 플로팅되는 것을 방지하기 위한 래치를 구비하는 것을 특징으로 하는 반도체 소자.
  33. 제27항에 있어서,
    상기 전압레벨결정부는,
    상기 제1 CRC 클럭의 활성화구간 대 비활성화구간의 비율에 따라 제1전압출력단에 인가되는 상기 제1전압의 레벨을 결정하기 위한 제1전압레벨결정부;
    상기 제2 CRC 클럭의 활성화구간 대 비활성화구간의 비율에 따라 제2전압출력단에 인가되는 상기 제2전압의 레벨을 결정하기 위한 제2전압레벨결정부; 및
    상기 리셋 신호에 응답하여 상기 제1전압출력단과 상기 제2전압출력단의 레벨을 균등화하는 것을 제어하기 위한 균등화 제어부를 구비하는 것을 특징으로 하는 반도체 소자.
  34. 제33항에 있어서,
    상기 제1전압레벨결정부는,
    상기 제1 CRC 클럭의 활성화구간이 비활성화구간에 비해 상대적으로 긴 경우 상기 제1전압의 레벨이 상대적으로 낮아지도록 제어하고, 상기 제1 CRC 클럭의 비활성화구간이 활성화구간에 비해 상대적으로 긴 경우 상기 제1전압의 레벨이 상대적으로 높아지도록 제어하는 것을 특징으로 하는 반도체 소자.
  35. 제33항에 있어서,
    상기 제1전압레벨결정부는,
    상기 제1 CRC 클럭의 활성화구간에서는 제1분배비율로 전원전압의 레벨을 분배하여 분배전압을 생성하고, 상기 제1 CRC 클럭의 비활성화구간에서는 제2분배비율로 전원전압의 레벨을 분배하여 상기 분배전압을 생성하는 전압분배부; 및
    상기 제1 CRC 클럭의 활성화구간에서 생성된 상기 분배전압의 레벨과 상기 제1 CRC 클럭의 비활성화구간에서 생성된 상기 분배전압의 레벨을 혼합하여 상기 제1전압의 레벨을 결정하기 위한 전압레벨 혼합부를 구비하는 것을 특징으로 하는 반도체 소자.
  36. 제35항에 있어서,
    상기 전압분배부는,
    전원전압단과 접지전압단 사이에 직렬연결된 제1저항과 제1 및 제2 NMOS 트랜지스터를 구비하고,
    상기 제1 NMOS 트랜지스터는, 게이트로 인가되는 상기 제1 CRC 클럭의 듀티 비에 따라 드레인-소스 접속된 분배노드와 풀 다운 제어노드 사이에 흐르는 전류의 양을 변화함으로써 상기 분배노드에 인가되는 상기 분배전압의 레벨이 변화하도록 제어하며,
    상기 제2 NMOS 트랜지스터는, 게이트로 인가되는 상기 인에이블 신호에 응답하여 드레인-소스 접속된 상기 풀 다운 제어노드와 접지전압단이 연결되는 것을 제어하는 것을 특징으로 하는 반도체 소자.
  37. 제36항에 있어서,
    상기 전압레벨 혼합부는,
    상기 분배노드와 직렬접속된 제2저항과 병렬접속된 캐패시터를 구비함으로써 상기 분배전압의 레벨이 예정된 시정수(time constant : τ) 값에 대응하는 속도로 변화하도록 하는 것을 특징으로 하는 반도체 소자.
  38. 제33항에 있어서,
    상기 제2전압레벨결정부는,
    상기 제2 CRC 클럭의 활성화구간이 비활성화구간에 비해 상대적으로 긴 경우 상기 제2전압의 레벨이 상대적으로 낮아지도록 제어하고, 상기 제2 CRC 클럭의 비활성화구간이 활성화구간에 비해 상대적으로 긴 경우 상기 제2전압의 레벨이 상대적으로 높아지도록 제어하는 것을 특징으로 하는 반도체 소자.
  39. 제33항에 있어서,
    상기 제2전압레벨결정부는,
    상기 제2 CRC 클럭의 활성화구간에서는 제1분배비율로 전원전압의 레벨을 분배하여 분배전압을 생성하고, 상기 제2 CRC 클럭의 비활성화구간에서는 제2분배비율로 전원전압의 레벨을 분배하여 분배전압을 생성하는 전압분배부; 및
    상기 제2 CRC 클럭의 활성화구간에서 생성된 상기 분배전압의 레벨과 상기 제2 CRC 클럭의 비활성화구간에서 생성된 상기 분배전압의 레벨을 혼합하여 상기 제2전압의 레벨을 결정하기 위한 전압레벨 혼합부를 구비하는 것을 특징으로 하는 반도체 소자.
  40. 제39항에 있어서,
    상기 전압분배부는,
    전원전압단과 접지전압단 사이에 직렬연결된 제1저항과 제1 및 제2 NMOS 트 랜지스터를 구비하고,
    상기 제1 NMOS 트랜지스터는, 게이트로 인가되는 상기 제2 CRC 클럭의 듀티 비에 따라 드레인-소스 접속된 분배노드와 풀 다운 제어노드 사이에 흐르는 전류의 양을 변화함으로써 상기 분배노드에 인가되는 상기 분배전압의 레벨이 변화하도록 제어하며,
    상기 제2 NMOS 트랜지스터는, 게이트로 인가되는 상기 인에이블 신호에 응답하여 드레인-소스 접속된 상기 풀 다운 제어노드와 접지전압단이 연결되는 것을 제어하는 것을 특징으로 하는 반도체 소자.
  41. 제40항에 있어서,
    상기 전압레벨 혼합부는,
    상기 분배노드와 직렬접속된 제2저항과 병렬접속된 캐패시터를 구비함으로써 상기 분배전압의 레벨이 예정된 시정수(time constant : τ) 값에 대응하는 속도로 변화하도록 하는 것을 특징으로 하는 반도체 소자.
  42. 제33항에 있어서,
    상기 균등화 제어부는,
    게이트로 인가되는 상기 리셋 신호에 응답하여 드레인-소스 접속된 상기 제1 전압출력단과 상기 제2전압출력단이 연결되는 것을 제어하는 NMOS 트랜지스터를 구비하는 반도체 소자.
  43. 삭제
  44. 제27항에 있어서,
    상기 클럭지연수단은,
    예정된 초기값을 갖는 데이터를 저장하고 있으며, 상기 증가신호에 응답하여 예정된 비율로 상기 데이터의 값을 증가시키고, 상기 감소신호에 응답하여 예정된 비율로 상기 데이터의 값을 감소시키기 위한 데이터 저장부; 및
    상기 제1 및 제2클럭 중 어느 하나의 클럭을 입력받아 지연하여 출력하되, 상기 데이터 저장부에 저장된 데이터의 값에 대응하여 그 지연량이 변화되는 지연부를 구비하는 것을 특징으로 하는 반도체 소자.
  45. 제44항에 있어서,
    상기 지연부는,
    제1 및 제2클럭단 중 어느 하나의 클럭단에 직렬접속되어 있는 다수의 지연소자를 구비하고, 상기 데이터 저장부에 저장된 데이터 값에 대응하여 각각의 상기 지연소자가 독립적으로 온/오프 제어되는 것을 특징으로 하는 반도체 소자.
  46. 제45항에 있어서,
    상기 지연소자는,
    상기 제1 및 제2클럭단 중 어느 하나의 클럭단과 접지전압단 사이에 직렬접속된 커패시터와 NMOS 트랜지스터를 구비하고,
    상기 커패시터는, 예정된 커패시턴스 값을 가지며,
    상기 NMOS 트랜지스터는, 게이트로 인가되는 상기 데이터 저장부에 저장된 데이터 값에 응답하여 드레인-소스 접속된 상기 커패시터와 상기 접지전압단이 연결되는 것을 제어하는 것을 특징으로 하는 반도체 소자.
  47. 제45항에 있어서,
    상기 지연소자는,
    상기 제1 및 제2클럭단 중 어느 하나의 클럭단에 병렬접속된 저항과 전송게이트를 구비하고,
    상기 저항은, 예정된 저항값을 가지며,
    상기 전송게이트는, 제어입력단으로 인가되는 상기 데이터 저장부에 저장된 데이터 값에 응답하여 상기 저항의 입력단과 출력단이 연결되는 것을 제어하는 것을 특징으로 하는 반도체 소자.
  48. 삭제
  49. 삭제
  50. 지연고정을 이루기 위하여 소오스 클럭과 피드백 클럭의 위상을 비교하고, 비교결과에 대응되는 시간만큼 상기 소오스 클럭의 클럭에지에 대응된 내부클럭을 지연하여 지연고정루프클럭을 생성하는 단계;
    상기 지연고정루프클럭을 입력받아 상기 지연고정루프클럭의 제1에지에 대응하는 제1클럭 및 제2에지에 대응하는 제2클럭으로 스플릿하여 출력하는 단계;
    상기 제1클럭의 제1에지에 응답하여 활성화되고 상기 제2클럭의 제1에지에 응답하여 비활성화되는 제1 CRC 클럭과, 상기 제2클럭의 제1에지에 응답하여 활성화되고 상기 제1클럭의 제1에지에 응답하여 비활성화되는 제2 CRC 클럭을 생성하는 단계;
    상기 제1 CRC 클럭의 듀티 비에 대응하여 그 레벨이 결정되는 제1전압과, 상기 제2 CRC 클럭의 듀티 비에 대응하여 그 레벨이 결정되는 제2전압을 출력하는 단계;
    제1입력단을 통해 인가되는 상기 제1전압과 제2입력단을 통해 인가되는 상기 제2전압의 레벨을 비교하여 비교신호를 출력하는 단계;
    비교제어신호가 활성화될 때, 상기 비교신호에 응답하여 증가 및 감소신호 중 어느 하나의 신호를 활성화하여 출력하는 단계;
    상기 제1클럭과 상기 제2클럭 중 어느 하나의 클럭을 지연하여 출력하되, 상기 증가 및 감소신호에 응답하여 그 지연량이 결정되는 단계; 및
    상기 지연고정루프클럭에 응답하여 상기 제1 및 제2전압을 출력하는 단계의 동작을 제어하기 위한 리셋 신호와 상기 증가 및 감소 신호를 출력하는 단계의 동작을 제어하기 위한 비교제어신호를 생성하는 단계를 포함하며,
    상기 지연고정루프클럭을 생성하는 단계는,
    외부에서 입력되는 클럭을 버퍼링하여 상기 소오스 클럭을 생성하는 단계;
    상기 소오스 클럭과 상기 피드백 클럭의 위상을 비교하는 단계;
    상기 소오스 클럭을 입력받아 지연하여 상기 지연고정루프클럭으로서 출력하되, 상기 위상을 비교하는 단계의 출력신호에 응답하여 그 지연량이 결정되는 단계; 및
    상기 지연고정루프클럭에 상기 소오스 클럭 경로의 실제 지연조건을 반영하여 상기 피드백 클럭으로서 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 동작방법.
  51. 제50항에 있어서,
    상기 제1 및 제2 CRC 클럭을 생성하는 단계는,
    상기 제1클럭의 제1에지를 감지하고, 그에 따라 토글링하는 제1토클링 신호를 생성하는 단계;
    상기 제2클럭의 제1에지를 감지하고, 그에 따라 토글링하는 제2토글링 신호를 생성하는 단계;
    상기 제1토글링 신호에 응답하여 활성화되고, 상기 제2토글링 신호에 응답하여 비활성화되는 상기 제1 CRC 클럭을 출력하는 단계; 및
    상기 제2토글링 신호에 응답하여 활성화되고, 상기 제1토글링 신호에 응답하여 비활성화되는 상기 제2 CRC 클럭을 출력하는 단계를 포함하는 반도체 소자의 동작방법.
  52. 제50항에 있어서,
    상기 제1 및 제2전압을 출력하는 단계는,
    상기 제1 CRC 클럭의 활성화구간 대 비활성화구간의 비율에 따라 제1전압출력단에 인가되는 상기 제1전압의 레벨을 결정하는 단계;
    상기 제2 CRC 클럭의 활성화구간 대 비활성화구간의 비율에 따라 제2전압출력단에 인가되는 상기 제2전압의 레벨을 결정하는 단계; 및
    상기 리셋 신호에 응답하여 상기 제1전압출력단과 상기 제2전압출력단의 레벨을 균등화하는 것을 제어하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 동작방법.
  53. 삭제
  54. 제50항에 있어서,
    상기 지연량이 결정되는 단계는,
    예정된 초기값을 갖는 데이터를 저장하고 있되, 상기 증가신호에 응답하여 예정된 비율로 저장된 상기 데이터의 값을 증가시키고, 상기 감소신호에 응답하여 예정된 비율로 저장된 상기 데이터의 값을 감소시키는 단계; 및
    상기 제1 및 제2클럭 중 어느 하나의 클럭을 입력받아 지연하여 출력하되, 저장된 상기 데이터의 값에 대응하여 그 지연량이 변화되는 단계를 포함하는 반도체 소자의 동작방법.
  55. 삭제
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