KR100753137B1

KR100753137B1 - 지연고정루프 및 지연고정루프 클럭 생성방법

Info

Publication number: KR100753137B1
Application number: KR1020050125354A
Authority: KR
Inventors: 최훈; 이재진
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-09-29
Filing date: 2005-12-19
Publication date: 2007-08-30
Also published as: TWI324779B; CN1941170B; KR20070036561A; TW200713322A; CN1941170A

Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 동기식 DRAM의 지연고정루프(DLL : Delay Locked Loop)회로에 관한 것이며, 더 자세히는 반도체의 저전력(Low Power)동작을 위한 파워다운모드(Power Down Mode)동작시 안정적인 동작을 수행하는 지연고정루프(DLL) 장치에 관한 것이다.

상대적으로 장시간 파워다운모드에 머무르는 경우 칩의 온도와 여러가지 환경적인 변화에 의하여 락킹 페일(fail)이 발생되는 것을 방지함과 동시에 소모전력이 감소된 지연고정루프(DLL) 장치 및 DLL 클럭 생성 방법을 제공하는 것이 본 발명의 목적이다.

이를 위해 본 발명은, 노말모드와 파워다운모드를 갖는 동기식 메모리 장치의 지연고정루프에 있어서, 외부클럭을 입력받아 버퍼링하여 내부클럭를 생성하는 클럭버퍼; 노말모드인지 파워다운모드인지의 여부에 대한 정보를 갖는 제어신호를 생성하는 파워다운모드 제어부; 상기 제어신호에 응답하여 노말모드 또는 파워다운모드 구간에서 상기 내부클럭의 일부 구간을 선택하여 선택된 구간의 내부클럭에 근거한 소스클럭을 제공하는 소스클럭생성부; 상기 소스클럭에 근거하여 DLL 위상 갱신을 수행하는 위상갱신부를 포함하는 지연고정루프를 제공한다. 상기 지연고정루프를 이용함으로서 상기 소스클럭생성부는 파워다운모드 구간 동안에 적어도 한번 위상 갱신을 수행하기 위한 소스클럭을 생성한다. 즉, 장시간 파워다운모드에 머무르는 경우에도 파워다운모드 구간의 일부 구간에서 DLL 위상 갱신을 수행함으로서 락킹 페일(fail)이 발생되는 것을 방지하는 것이 본 발명의 핵심이다.

DLL, 파워다운모드, 위상 갱신, 클럭분주기, 클럭변환기

Description

지연고정루프 및 지연고정루프 클럭 생성방법{DLL AND METHOD FOR GENERATING DLL CLOCK}

도 1은 일반적인 지연고정루프(DLL)회로의 기본동작을 설명하기 위하여 도시한 개념도.

도 2는 종래기술에 따른 지연고정루프(DLL)회로의 구성을 설명하기 위하여 도시한 회로도.

도 3은 도 2에 도시된 지연고정루프회로의 동작을 설명하기 위하여 도시한 타이밍도.

도 4는 본 발명에 따른 디램 칩내에 지연 고정 루프에 소그클럭 생성부를 설치한 일실시 블럭 구성도.

도 5는 실시예 1의 소스 클럭 생성부의 세부 블럭도.

도 6은 실시예 2의 소스 클럭생성부의 회로도

도 7은 소스 클럭 생성부의 논리연산부의 회로도.

도 8은 기준 클럭생성부의 회로도.

도 9는 실시예 2의 소스 클럭 생성부의 세부 블럭도.

도 10은 실시예 2의 소스 클럭생성부의 회로도.

도 11은 본 발명인 소스 클럭생성부의 회로도.

도 12는 도면 5의 회로도의 시간 다이어그램.

도 13는 도면 9의 회로도의 시간 다이어그램.

도 14는 본발명을 검증하기 위한 시뮬레이션 결과.

*도면의 주요부분에 대한 설명*

100: 클럭 버퍼 300: 소스 클럭 생성부

200: 파워다운제어부

DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 동기식 반도체 메모리 장치는 메모리 컨트롤러(Controller)와 같은 외부 장치로부터 입력되는 외부클럭신호에 동기되어 고정된 내부클럭신호를 이용하여 외부의 장치들과 데이터의 전송을 수행한다. 이는 메모리와 메모리 컨트롤러간의 안정적인 데이터 전송을 위해 서는 기준클럭신호와 데이터간의 시간적 동기가 매우 중요하기 때문이다. 즉, 데이터의 안정적인 전송을 위해서는 데이터를 전송하는 각 구성요소 들에서의 클럭으로부터 데이터가 버스에 실리는 시간을 역보상하여 데이터를 클럭의 에지(Edge), 혹은 중심(center)에 정확하게 위치시켜야만 하기 때문이다.

이러한 역할을 수행하기 위하여 동기식 반도체 장치는 클럭 동기회로를 포함하고 있으며, 클럭 동기회로에는 위상고정루프(PLL: Phase Locked Loop)회로와 지연고정루프(DLL)회로가 있으며, 외부클럭신호의 주파수와 내부클럭신호의 주파수가 서로 다른 경우에는 주파수 채배 기능을 사용하여야 함으로 위상고정루프(PLL)를 주로 사용한다. 그리고, 외부클럭신호와 내부클럭신호의 주파수가 동일한 경우에는 대부분 지연고정루프(DLL)를 사용한다.

지연고정루프(DLL)회로는 출력되는 클럭신호가 반도체 메모리 장치 내부의 데이터 출력단까지 전달되는 과정에서 발생하는 클럭 지연성분을 보상하여 내부클럭신호를 생성함으로써 최종데이터 입출력에 사용되는 클럭신호를 외부클럭신호에 동기되게 한다. 지연고정루프회로는 위상고정루프회로에 비해 잡음이 적고, 작은 면적으로 구현할 수 있는 장점이 있어 동기식 반도체 메모리 장치에서는 동기회로로서 지연고정루프회로를 사용하는 것이 일반적이다. 그 중에서도 가장 최근의 기술로는 고정 지연 값을 저장할 수 있는 레지스터를 구비하여 전원차단시, 레지스터에 고정 지연 값을 저장하였다가 다시 전원이 인가되면 레지스터에 저장되어 있던 고정 지연 값을 로딩하여 클럭 고정에 사용함으로써 최초 클럭 고정에 소요되는 시간을 줄일 수 있는 레지스터 제어형 지연고정루프(Register Controlled DLL)회로가 가장 널리 사용되고 있다.

도 1은 일반적인 지연고정루프(DLL)회로의 기본동작을 설명하기 위하여 도시한 개념도이다. 도시된 바와 같이 지연고정루프의 기능은 외부에서 입력되는 클럭(Clock)신호를 받아 DRAM 내부 클럭신호가 지연(Delay)되는 양만큼을 보정하여, DRAM 출력신호가 외부 클럭과 동위상을 가지게 하는 장치이다. 외부 클럭과 DRAM 출력이 동위상을 가질 때, DATA를 오류 없이 칩셋(Chipset)에 전달할 수 있다.

도 2는 종래기술에 따른 지연고정루프(DLL)회로의 구성을 설명하기 위하여 도시한 회로도이다.(도 2는 레지스터 제어 지연고정루프(Register Controlled DLL)를 바탕으로 하고 있다.) 도 2에 보인 것처럼, 지연고정루프회로는 크게 클럭버퍼부(Clock buffer, 10), 파워다운모드제어부(Power Down Control, 20), 위상비교부(Phase Comparator, 30), 지연제어부(Delay Controller, 40), 위상지연부(Delay Line, 50), 더미위상지연부(Dummy Delay Line, 60), 지연복제모델부(Delay Replica Model, 70)로 구성된다. 지연고정루프(DLL)의 출력(clk_dll)은 클럭신호라인(Clock Signal Line, 80)을 거쳐 출력버퍼(Output Buffer, 90)의 데이터 출력 타이밍을 제어한다.

클럭버퍼부(10)는 외부클럭(clk,clkb)을 입력받아 버퍼링하여 내부클럭신호(iDvd_clk)를 생성하는 장치이다.

파워다운모드제어부(20)는 DRAM의 파워다운모드시 클럭버퍼부(10)를 오프(off) 시키는 장치이다. DRAM의 절전(Low Power)동작을 위해 DRAM의 읽기 (Read)/쓰기(Write) 동작이 없을 때, 클럭인에이블신호(CKE)의 로우레벨(Low)에 의해 파워 다운모드(Power Down Mode)에 들어가게 된다. 이때의 클럭버퍼부(10)는 내부클럭을 생성하지 않음으로써 지연고정루프를 현재상태 저장(Current Saving)을 위해 전원을 오프(Off)하고 DLL내부동작을 멈춘다.

분주기(25)는 내부클럭(iDvd_clk)을 분주하여 DLL소스클럭(Dvd_clk)을 생성하고 내부클럭(iDvd_clk)에 의해 기준 클럭을(ref_clk)생성한다. 보통의 경우 지연고정루프회로의 전력소모를 줄이기 위해 외부에서 들어오는 클럭을 분주기를 통해 주파수를 낮추어서 소스클럭(Dvd_clk)을 생성하는 것이다.

위상비교부(30)는 지연고정루프회로의 입력클럭과 출력클럭의 위상을 비교하여 두 클럭의 위상 차를 검출하는 장치이다. 기준클럭(ref_clk)과 지연고정루프회로의 내부 회로를 거처 피드백(feedback)된 피드백신호(Feedback Clock)의 위상을 비교하고, 이 비교의 결과를 바탕으로 지연제어부(40)를 제어하게 된다.

지연제어부(40)는 위상지연부(50)의 입력 경로(path)를 정해 줄 수 있는 논리(Logic)와 경로의 방향을 바꾸어주는 양방향 쉬프트 레지스터(Bidirectional Shift Register)로 구성되어있다. 쉬프트 레지스터는 4개의 입력 신호(Signal)을 받아 쉬프팅(Shifting) 동작을 하게 되며, 초기 입력 조건(Initial Input Condition)은 양끝을 잡아주어 초기의 최대/최소 지연(Initially Max/ Min Delay)를 가지게 할 수 있다. 쉬프트 레지스터에 입력되는 신호는 오른쪽 쉬프트(Shifting Right) 2개 왼쪽 쉬프트(Shifting Left) 2개로 구성되어 있으며, 쉬프팅 동작을 위해서는 2개의 신호가 서로 겹치지(Overlap) 않게 하이레벨(High)인 구간을 가지면 된다.

위상지연부(50)은 외부에서 들어온 클럭의 위상을 지연시키는 회로다. 이때 위상 지연 정도는 위상비교부(30)를 통해 결정되며, 지연제어부(40)에 의해 제어를 받아 위상 지연을 결정하는 지연경로(Delay Path)를 결정하게 된다. 지연라인은 NAND와 NAND로 연결되어있는 다수의 유닛 지연 셀(Unit Delay Cell)에 의해 구성되어 있다. 각각의 유닛 지연 셀의 입력은 쉬프트 레지스터와 1대1로 연결되어 있으며, 쉬프트 레지스터 출력단의 값이 하이레벨이 되는 곳이 클럭버퍼부를 지난 클럭이 들어오는 경로로 결정된다. 지연라인은 상승에지클럭(Rising Clock)용과 하강에지클럭(Falling Clock)용이 존재한다. 이는 상승에지와 하강에지를 동일하게 처리하여 어느 한쪽 방향의 왜곡을 따라가는 것(Duty Ratio Distortion)을 최대한 억제하기 위함이다.

더미위상지연부(60)는 위상비교기에 들어가는 피드백(Feedback)신호를 위한 지연라인이다. 구성은 위상지연부(50)과 동일하다.

지연복제모델부(70)는 칩 외부의 클럭이 들어와 위상지연부(50) 전까지, 그리고 위상지연부(50)의 출력클럭이 칩 외부까지 나갈 때까지의 지연 요소들을 모델링(Modeling)해 놓은 것이다. 정확한 지연 요소들은 DLL이 가지는 성능 중의 왜곡 값을 결정하게 되며, 지연복제모델부(70)는 기본회로를 줄이거나(Shrink), 간략화(Simplify)하거나, 그대로 이용하는 방법이 있다. 실제로 지연복제모델부(70)는 클럭버퍼와 지연고정루프 클럭 드라이버, R/F분할기(Divider), 출력버퍼(Output Buffer)를 그대로 모델링 해 놓는다.

클럭신호라인(80)은 지연고정루프(DLL)의 출력(clk_dll)이 출력버퍼(90)까지 전달되는 경로이다.

출력버퍼(90)는 메모리 코어(Core)에서 데이터를 받아 지연고정루프(DLL)의 클럭에 동기 되어 데이터출력패드로 데이터를 출력하는 장치이다.

도 3은 도 2에 도시된 지연고정루프회로의 동작을 설명하기 위하여 도시한 타이밍 다이어그램(Timing diagram)이다. 파워다운모드로 진입(Entry)할 때 클럭인에이블신호(CKE)는 로직 '하이'에서 로직 '로우'로 천이(Transition)한다. 이때 지연고정루프회로 현재상태저장(Current Saving)을 위해 위상을 갱신(Phase Update)하는 동작을 멈추고 이전의 락킹(Locking)된 정보를 기억하고 동결(Frozen) 상태로 들어간다. 여기서 위상 갱신(Phase Update)이란 지연고정루프회로의 피드백 클럭(Feedback Clock)이 결정되어야 할 내부클럭신호(Reference Clock)와 위상차이를 비교하여 계속 추적(Tracking)한다는 의미이며, 동결 상태란 이전에 락킹된 정보를 기억하고 위상을 갱신하지 않는 것을 말한다.

한편, 프리차지(precharge) 파워다운 모드와 같은 경우에는 7,8㎲ 동안 파워다운모드에 머무른다. 이때 파워다운제어부에 의해 클럭버퍼가 오프되므로써 DLL 출력 클럭은 발생하지 않는다.

이렇듯, 장시간(Min.3clk ~ Max.7,8㎲) 파워다운모드에 머무르면서 위상 갱신이 없는 경우, 칩의 온도와 여러가지 환경적인 변화에 의해 지연고정루프회로의 락킹(locking) 정보가 파워다운모드 이전의 락킹 정보값과 현저히 달라지게 된다.

따라서, 락킹 정보가 달라진 상태에서 파워다운모드 탈출(exit)하게 되면 DLL 클럭은 락킹되어야 할 타겟 클럭 대비하여 위상차를 보이게 되고, 외부클럭이 지연고정루프회로의 출력신호와 위상차가 발생 되면 DRAM의 정확한 유효데이타를 송신 및 수신할 수 없게 된다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 상대적으로 장시간 파워다운모드에 머무르는 경우 칩의 온도와 여러가지 환경적인 변화에 의하여 락킹 페일(fail)이 발생되는 것을 방지함과 동시에 소모전력이 감소된 지연고정루프(DLL) 장치 및 DLL 클럭 생성 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 지연고정루프는, 노말모드와 파워다운모드를 갖는 동기식 메모리 장치의 지연고정루프에 있어서, 외부클럭을 입력받아 버퍼링하여 내부클럭를 생성하는 클럭버퍼; 노말모드인지 파워다운모드인지의 여부에 대한 정보를 갖는 제어신호를 생성하는 파워다운모드 제어부; 상기 제어신호에 응답하여 노말모드 또는 파워다운모드 구간에서 상기 내부클럭의 일부 구간을 선택하여 선택된 구간의 내부클럭에 근거한 소스클럭을 제공하는 소스클럭생성부; 상기 소스클럭에 근거하여 DLL 위상 갱신을 수행하는 위상갱신부를 포함하는 지연고정루프를 제공한다.

본 발명에서, 상기 소스클럭생성부는 파워다운모드 구간 동안에 적어도 한번 위상 갱신이 수행하기 위한 소스클럭을 생성한다. 즉, 장시간 파워다운모드에 머무르는 경우에도 파워다운모드 구간의 일부 구간에서 DLL 위상 갱신을 수행하여 락킹 페일(fail)이 발생되는 것을 방지한다.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.

도 4는 본 발명에 따른 지연고정루프에 대한 블럭 구성도이다.

도 4를 참조하면, 본 발명에 따른 지연고정루프는 외부클럭(clk, clkb)을 입력받아 버퍼링하여 내부클럭(iDvd_clk)를 생성하는 클럭버퍼(100)와, 노말모드인지 파워다운모드인지의 여부에 대한 정보를 갖는 제어신호(ctrl)를 생성하는 파워다운모드 제어부(200)와, 제어신호(ctrl)에 응답하여 노말모드 또는 파워다운모드 구간에서 상기 내부클럭(iDvd_clk)의 일부 구간을 선택하여 선택된 구간의 내부클럭에 근거한 소스클럭(Dvd_clk)을 제공하는 소스클럭생성부(300), 및 소스클럭(Dvd_clk)에 근거하여 DLL 위상 갱신을 수행하는 위상갱신부(400)을 포함한다.

위상갱신부(400)는 소스클럭(Dvd-clk)을 입력받아 위상을 지연시켜 출력하는 위상지연부(410)와, 위상지연부(410)와 실질적으로 동일한 구성을 가지는 더미위상지연부(420)와, 더미위상지연부(420)의 출력신호를 메모리내 클럭신호의 지연요소들로 모델링하여 피드백신호(feedback clock)로서 출력하는 지연복제모델부(440), 기준클럭(ref_clk)과 피드백신호(feedback clock)를 입력받아 두 신호의 위상의 차 이를 검출하는 위상비교부(450), 및 위상비교부(450)로부터 출력신호를 입력받아 위상지연부(410)와 더미위상지연부(420)의 위상 지연을 제어하는 지연제어부(430)을 포함하며, 이들 각 구성요소는 실질적으로 종래기술과 동일하므로 여기서 그 구체적인 설명은 생략하기로 한다.

종래기술과 대비되어 본 발명의 지연고정루프는 클럭버퍼(100)가 제어신호(ctrl)에 의해 제어받지 않고 소스클럭생성부(300)만을 제어한다. 즉, 클럭버퍼(100)는 노말모드 및 파워다운모드에 상관없이 항상 내부클럭(iDvd_clk)을 소스클럭생성부(300)에 제공한다.

소스클럭생성부(300)는 파워다운모드 구간 동안에도 적어도 한번 위상 갱신을 수행하기 위한 소스클럭을 생성하는 바, 이에 대하여 구체적으로 설명한다.

도 5는 제1실시예에 따른 소스클럭생성부(300)의 보다 상세한 블럭 구성도이다. 도 5를 참조하면, 소스클럭생성부(300)는 내부클럭(iDvd_clk)을 분주하여 노말모드에서의 위상 갱신 구간 설정을 위한 제1클럭(clk_d1)을 생성하는 제1분주부(310)와, 파워다운모드에서의 위상 갱신 구간 설정을 위하여 제1클럭(clk_d1)을 분주하여 제2클럭(clk_d2)을 생성하는 제2분주부(320)와, 제어신호(ctrl)에 응답하여, 노말모드에서 상기 제1클럭(clk_d1)을 선택하고 파워다운모드에서 상기 제2클럭(clk_d2)을 선택하여 출력하는 선택부(330), 및 선택부(330)의 출력신호와 상기 내부클럭(iDvd_clk)을 논리 조합하여 소스클럭(Dvd_clk)을 출력하는 논리연산부(340)을 포함한다. 아울러, 소스클럭생성부(300)는 내부클럭(iDvd_clk)과 공급전압신호(VDD)를 앤딩하여 기준클럭(ref_clk)을 생성하는 기준클럭생성부(350)을 더 포 함한다.

한편, 제2분주부(320)는 도11a에 도시된바와 같이 단일의 2분주 클럭분주기로 구성되거나 또는 단일의 2ⁿ분주(여기서 n은 자연수) 클럭분주기로 구성될 수 있고, 도 6에 도시한 바와 같이, 서로 다른 분주값의 복수의 분주된 클럭을 생성하기 위하여 직렬 연결된 복수의 2분주 단위클럭분주기(320_1∼320_n)와, 퓨즈 블로잉에 의해 상기 각각의 단위클럭분주기(320_1∼320_n)의 출력중 어느하나를 선택하여 제공하는 퓨즈부(325_1∼325_n)를 포함하여 구성되거나 또는 퓨즈부대신에 메탈 옵션 처리부로 구성될 수도 있다. 메모리는 그 사양 또는 외부환경 등에 의해 파워다운모드에 머무르는 시간이 서로 다를 수 있는데, 이를 위해 도 6에 도시된 바와 같이, 파워다운모드에서 위상갱신을 위한 구간설정 신호인 제2클럭(clk_d2)을 복수개 중 하나를 선택할 수 있도록 구성함으로서 파워다운모드에 머무르는 시간이 경우 따라 달라질 수 있는 점을 고려하여 테스트에 의해 최적의 제 2클럭을 설정한 다음 그에 대응하는 퓨즈만을 온(ON)시킬 수 있게 되는 것이다.

상기 제1실시예에 따라, 각기 다른 시간을 가지는 파워다운모드구간에서 위상갱신을 위한 구간이, 상기 다양한 파워다운모드기간에 대응하여 선택된 위상구간설정신호인 제2클럭(clk-d2)에 의해 소스 클럭(Dvd_clk)이 선택적으로 생성됨으로서, 설정될 수 있음을 타이밍도를 도시하여 설명하도록 하겠다.

도 12에는 상기 제 1실시예에 대한 타이밍도가 도시되어 있다.

타이밍도에서는 상기 제1분주기(310)에서 2분주되어 출력된 신호는 제 1클럭 (clk_d1), 상기 제2분주기(320)를 구성하고 있는 복수의 서로다른 값을 가지는 각각의 단위클럭분주기(320_1∼320_n)에 의해 분주된 다양한 값의 제2클럭(clk_d2)은 clk_d2_1, clk_d2_2 .... 로 각각 표시되어 있다. 도 4에서는 도시된바와 같이 각기 서로다른 분주값을 가지는 다양한 단위클럭분주기(320_1∼320_n)로 이루어진 상기 제2분주기(320)중 2번째 분주기(320_2)를 통하여 분주된 클럭(clk_d2_2)이 위상갱신구간 설정을 위한 클럭으로 선택되어 입력클럭(Dvd_clk)과 논리연산부(340)에서 앤드연산이 되어 도 12의 상황에 맞는 파워다운모드기간 동안에 적당한 소스클럭(Dvd_clk)을 생성하고 있음을 알 수 있다. 이때에 상기 다양한 단위클럭분주기(320_1∼320_n)로부터 분주된 다양한 값의 분주된 클럭(clk_d2_1∼clk_d2_n)중 어느하나의 제2클럭(clk_d2)을 선택하는 것은 앞서 설명한바와 같이 퓨즈부 또는 메탈 옵션처리부를 이용한다.

도 7은 소스클럭생성부(300)의 요소인 논리 연산부(340)의 내부 회로도가 도시되어 있다. 논리 연산부(340)는 상기 내부클럭(iDvd_clk)과 상기 선택부(330)의 출력신호(clk_d1 또는 clk_d2)를 입력받는 낸드게이트, 및 상기 낸드게이트의 출력을 입력으로 받아 상기 소스클럭(Dvd_clk)을 출력하는 인버터로 구성되어 있다. 이 논리연산부(340)는 앤드연산을 하게되어 상기 선택부(330)에 의하여 선택된 출력신호(clk_d1 또는 clk_d2)의 하이 펄스구간이 원하는 위상갱신구산에 해당하는 입력클럭(iDvd_clk)을 충분히 감싸주게 되며 결과적으로 기준클럭(ref_clk)과의 소스클럭(Dvd_clk)의 스큐값이 거의 0이 된다.

도 8은 제1실시예에 따른 기준클럭 생성부(350)의 내부 회로도가 도시되어 있다. 도시되어 있는 바와 같이 기준클럭생성부(350)는 상기 내부클럭(iDvd_clk)과 공급전압신호(VDD)를 입력으로 받는 낸드게이트, 및 상기 낸드게이트의 출력을 입력받아 기준클럭(ref_clk)을 생성하는 인버터로 구성되어 있다.

상술한 바와같이 도 12에 도시된 타이밍도를 비추어볼때 노말모드구간이나 또는 메모리에 따라 각기 다를수 있는 파워다운모드구간에서 다양한 분주값의 클럭(clk_d1, clk_d2_1∼clk_d2_n)중 선택하여 각각의 상황에 맞는 소스클럭(Dvd_clk)을 생성함으로서 파워다운모드에서도 한번 이상의 위상갱신을 수행하여 DRAM의 안정적인 동작을 보장함과 동시에 전력소모 감소의 효과를 가져옴을 제1실시예에서 알 수 있다.

도 9는 상기 제2실시예에 대한 소스클럭생성부(300)의 보다 자세한 블럭 구성도이다. 도 9를 참조하면 소스클럭생성부(300)는 내부클럭(iDvd_clk)을 분주하여 노말모드에서의 위상 갱신 구간 설정을 위한 제1클럭(clk_t1)을 생성하는 분주부(370)와 상기 제1클럭(clk_t1)을 변환하여 파워다운모드에서 DLL 위상 갱신을 위한 구간을 설정하기 위한 제2클럭(clk_t2)을 생성하는 클럭변환부(360)와, 상기 제어신호에 응답하여 노말모드에서 상기 제1클럭(clk_t1)을 선택하고 파워다운모드에서 상기 제2클럭(clk_t2)을 선택하여 출력하는 선택부(330), 및 상기 선택부(330)의 출력과 상기 내부클럭(iDvd_clk)을 논리 조합하여 상기 소스클럭(iDvd_clk)을 생성하는 논리조합부(340)을 포함한다. 아울러, 소스클럭생성부(300)는 내부클럭(iDvd_clk)과 공급전압신호(VDD)를 앤딩하여 기준클럭(ref_clk)을 생성하는 기준클럭생성부(350)을 더 포함한다.

상기 클럭변환부(360)는 도 11b에 도시된바와 같이 주기적으로 상기 제1클럭(clk_t1)의 일부 펄스만을 채택하여 출력하는 단일의 클럭변환기로 구성될 수도 있고, 또는 직렬 연결된 복수의 클럭변환기(360_1∼360_n) 및 퓨즈 블로잉에 의해 상기 각각의 클럭변환기(360_1∼360_n)의 출력중 어느 하나를 선택하여 제공하는 퓨즈부(365_1∼365_n)를 포함하여 구성되거나 또는 퓨즈부대신에 메탈 옵션처리부로 구성되 수도 있다. 상기에 설명한바와 같이 메모리는 그 사양 또는 외부환경 등에 의해 파워다운모드에 머무르는 시간이 서로 다를 수 있는데 이때, 도 10에 도시되어 있는바와 같이 복수의 클럭변환기(360_1∼360_n)를 직렬로 연결함으로서 파워다운모드에서 위상갱신을 위한 구간설정 신호인 제2클럭(clk_t2)을 복수개중 하나를 선택하게 구성함으로서 파워다운모드에 머무르는 시간이 경우에 따라 달라질 수 있는 점을 고려하여, 테스트에 의하여 최적의 제 2클럭을 설정한 다음 그에 대응하는 퓨즈만을 온(ON)시킬 수 있게 되는 것이다.

도 13에는 상기 제2실시예에 따른 타이밍도가 도시되어 있다.

타이밍도에서는 상기 분주기(370)에서 2분주되어 출력된 신호는 제 1클럭(clk_t1), 상기 클럭변환기(360)를 구성하고 있는 복수의 서로다른 값을 가지는 각각의 단위클럭변환기(360_1∼360_n)에 의해 분주된 다양한 값의 제2클럭(clk_t2)은 clk_t2_1, clk_t2_2 .... 로 각각 표시되어 있다. 도 4에서는 도시된바와 같이 각기 서로다른 분주값을 가지는 다양한 단위클럭변환기(360_1∼360_n)로 이루어진 상기 클럭변환기(360)중 2번째 클럭변환기(320_2)를 통하여 주기가 변환된 클럭(clk_t2_2)이 위상갱신구간 설정을 위한 클럭으로 선택되어 입력클럭(Dvd_clk)과 논리연산부(340)에서 앤드연산을 하여 도 12의 상황에 맞는 파워다운모드기간 동안에 적당한 소스클럭(Dvd_clk)을 생성하고 있음을 알 수 있다. 여기서 논리연산부(340)는 앤드연산을 하게되어 상기 선택부에 의하여 선택된 출력신호(clk_d1 또는 clk_d2)의 하이 펄스구간이 입력클럭(iDvd_clk)의 하이 펄스구간을 충분히 감싸줄 수 있는 구간을 만들어 도 13에 도시되있는바와 같이 원하는 구간에서 소스클럭(Dvd_clk)을 생성할 수 있다. 이때에 상기 다양한 단위클럭변환기(360_1∼360_n)로부터 분주된 다양한 값의 분주된 클럭(clk_t2_1∼clk_t2_n)중 어느하나의 제2클럭(clk_t2)을 선택하는 것은 상기에 설명한바와 같이 테스트에 의하여 최적의 제2클럭을 설정한 다음 그에 대응하는 퓨즈만을 온(ON)시킴으로서 선택한다.

상기 제2실시예에서 상기 소스클럭생성부(300)의 구성부분인 논리연산부(340)와 기준클럭생성부(350)의 구성과 동작은 상기 제1실시예에서의 논리연산부(340)와 기준클럭생성부(350)과 동일하므로 구성과 동작에 대한 설명은 생략하겠다.

상기 설명한바와 도 13에 도시된 타이밍도를 비추어볼때 노말모드구간이나 또는 메모리에 따라 각기 다를수 있는 파워다운모드구간에서 펄스의 하이구간은 동일하되 주기가 다양하게 변환된 클럭(clk_t1, clk_t2_1∼clk_t2_n)중 선택하여 각각의 상황에 맞는 소스클럭(Dvd_clk)을 생성함으로서 파워다운모드에서도 한번 이상의 위상갱신을 수행하여 DRAM의 안정적인 동작을 보장함과 동시에 전력소모 감소의 효과를 가져옴을 제2실시예에서 알 수 있다.

도 14에서는 본 발명을 검증하기 위한 시뮬레이션 결과이다.

도시된 바와 같이 제1실시예에서는 그 스큐값이 162fs로 제 2실시예에서는 그 스큐값이 322fs로 거의 0에 가까운 것을 확인할 수 있다.

도 4에서 도 14까지 설명한 본 발명의 동작을 단계적으로 다시 한번 설명하면 다음과 같다.

노말모드와 파워다운모드를 갖는 동기식 메모리장치의 DLL 클럭 생성 방법에 있어서, 외부클럭을 입력받아 버퍼링하여 내부클럭을 생성하는 단계, 상기 내부클럭을 분주하여, 노말모드에서 DLL 위상 갱신을 위한 구간을 설정하기 위한 제1구간설정클럭을 생성하는 단계, 상기 제1구간설정클럭을 변환하여, 파워다운모드에서 DLL 위상 갱신을 위한 구간을 설정하기 위한 제2구간설정클럭을 생성하는 단계,상기 제1구간설정클럭과 상기 내부클럭에 근거하여, 노말모드에서 DLL 위상 갱신을 수행하는 단계, 및 상기 제2구간설정클럭과 상기 내부클럭에 근거하여, 파워다운모드에서 DLL 위상 갱신을 수행하는 단계로 이루어진 DLL 클럭 생성 방법으로 이루어진다.

상기 노말모드에서 DLL 위상 갱신을 수행하는 단계는, 상기 내부클럭과 전원전압의 신호를 앤딩하여 기준클럭을 생성하는 단계, 상기 제1구간설정클럭과 상기 내부클럭을 앤딩하여 노말모드의 DLL 위상 갱신을 위한 소스클럭을 생성하는 단계, 상기 소스클럭이 지연복제모델을 통해 피드백되는 피드백신호를 생성하는 단계, 및 상기 피드백신호와 상기 기준클럭을 위상비교하여 상기 소스클럭의 지연값을 조절하는 단계로 이루어진다.

상기 파워다운모드에서 DLL 위상 갱신을 수행하는 단계는, 상기 내부클럭과 전원전압의 신호를 앤딩하여 기준클럭을 생성하는 단계, 상기 제2구간설정클럭과 상기 내부클럭을 앤딩하여 파워다운모드의 DLL 위상 갱신을 위한 소스클럭을 생성하는 단계, 상기 소스클럭이 지연복제모델을 통해 피드백되는 피드백신호를 생성하는 단계, 및 상기 피드백신호와 상기 기준클럭을 위상비교하여 상기 소스클럭의 지연값을 조절하는 단계로 이루어진다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명의 기술을 적용함으로서 빠른 위상 업데이트(phase update)가 필요할때에는 적은 양으로 분주하여 높은 주파수로 동작하게 하고 파워다운모드에서와 같이 소모전력의 감소가 필요할 때에는 파워다운모드에서 적어도 1회이상 위상비교를 할 수 있게 하여 낮은 주파수로 동작할 수 있게 한다. 따라서, 본 발명의 소스클럭생성기는 장시간 파워 다운 모드(power down mode)로 진입 후 엑시트(exit)할때 DLL에 locking된 정보가 틀어져서 생길 수 있는 DLL 관련 락킹 페일(fail)을 사전에 차단할 수 있으며 동시에 종래의 주파수 분주가 고정된 분주기와는 다르게 클럭 신호를 변환시킬 수 있는 소스클럭생성부를 포함하는 지연고정루프를 제공함으로서 소모전력을 감소하는 효과도 구현할 수 있는 이점이 있다.

Claims

삭제
노말모드와 파워다운모드를 갖는 동기식 메모리 장치의 지연고정루프에 있어서,

외부클럭을 입력받아 버퍼링하여 내부클럭를 생성하는 클럭버퍼;

노말모드인지 파워다운모드인지의 여부에 대한 정보를 갖는 제어신호를 생성하는 파워다운모드 제어부;

상기 제어신호에 응답하여 노말모드 또는 파워다운모드 구간에서 상기 내부클럭의 일부 구간을 선택하여 선택된 구간의 내부클럭에 근거한 소스클럭을 제공하는 소스클럭생성부; 및

상기 소스클럭에 근거하여 DLL 위상 갱신을 수행하는 위상갱신부를 구비하며,

상기 소스클럭생성부는 파워다운모드 구간 동안에 적어도 한 번의 위상 갱신이 이루어지도록 하는 상기 소스클럭을 생성하는 것을 특징으로 하는 지연고정루프.
제2항에 있어서,

상기 소스클럭생성수단은,

상기 내부클럭을 분주하여 노말모드에서의 위상 갱신 구간 설정을 위한 제1클럭을 생성하는 제1분주수단;

파워다운모드에서의 위상 갱신 구간 설정을 위하여 상기 제1클럭을 분주하여 제2클럭을 생성하는 제2분주수단;

상기 제어신호에 응답하여, 노말모드에서 상기 제1클럭을 선택하고 파워다운모드에서 상기 제2클럭을 선택하여 출력하는 선택수단; 및

상기 선택수단의 출력신호와 상기 내부클럭을 논리 조합하여 상기 소스클럭을 출력하는 논리수단

을 포함하는 것을 특징으로 하는 지연고정루프.
제3항에 있어서,

상기 제1분주수단은 2분주 클럭분주기인 것을 특징으로 하는 지연고정루프.
제3항에 있어서,

상기 제2분주수단은,

2ⁿ 분주(여기서 n은 자연수) 클럭분주기인 것을 특징으로 하는 지연고정루 프.
제3항에 있어서,

상기 제2분주수단은,

서로 다른 분주값의 복수의 분주된 클럭을 생성하기 위하여 직렬 연결된 복수의 2분주 단위클럭분주기; 및

퓨즈 블로잉에 의해 상기 각각의 단위클럭분주기의 출력중 어느하나를 선택하여 제공하는 퓨즈부를 포함하는 것을 특징으로 하는 지연고정루프.
제3항에 있어서,

상기 제2분주수단은,

서로 다른 분주값의 복수의 분주된 클럭을 생성하기 위하여 직렬 연결된 복수의 2분주 단위클럭분주기; 및

메탈 옵션 처리에 의해 상기 각각의 단위클럭분주기의 출력중 어느하나를 선택하여 제공하는 옵션처리부를 포함하는 것을 특징으로 하는 지연고정루프.
제2항에 있어서,

상기 논리수단은 상기 내부클럭과 상기 선택수단의 출력을 입력받는 낸드게이트; 및

상기 낸드게이트의 출력을 입력받아 상기 소스클럭을 출력하는 인버터를 포함하는 것을 특징으로 하는 지연고정루프.
제2항에 있어서,

상기 소스클럭생성수단은,

상기 내부클럭을 분주하여 노말모드에서의 위상 갱신 구간 설정을 위한 제1클럭을 생성하는 분주수단;

상기 제1클럭을 변환하여 파워다운모드에서 DLL 위상 갱신을 위한 구간을 설정하기 위한 제2클럭을 생성하는 클럭변환수단;

상기 제어신호에 응답하여 노말모드에서 상기 제1클럭을 선택하고 파워다운모드에서 상기 제2클럭을 선택하여 출력하는 선택수단; 및

상기 선택수단의 출력과 상기 내부클럭을 논리 조합하여 상기 소스클럭을 생성하는 논리조합수단

을 포함하는 지연고정루프.
제9항에 있어서,

상기 분주수단은 2분주 클럭분주기인 것을 특징으로 하는 지연고정루프.
제9항에 있어서,

상기 클럭변환수단은,

주기적으로 상기 제1클럭의 일부 펄스만을 채택하여 출력하는 클럭변환기를 포함하는 것을 특징으로 하는 지연고정루프.
제9항에 있어서,

상기 클럭변환수단은,

직렬 연결된 복수의 상기 클럭변환기; 및

퓨즈 블로잉에 의해 상기 각각의 클럭변환기의 출력중 어느 하나를 선택하여 제공하는 퓨즈부를 포함하는 것을 특징으로 하는 지연고정루프.
제9항에 있어서,

상기 클럭변환수단은,

직렬 연결된 복수의 상기 클럭변환기; 및

메탈 옵션 처리에 의해 상기 각각의 클럭변환기의 출력중 어느 하나를 선택 하여 제공하는 옵션처리부를 포함하는 것을 특징으로 하는 지연고정루프.
제3항 또는 제9항에 있어서,

상기 소스클럭생성부는 상기 내부클럭과 공급전압신호를 앤딩하여 기준클럭을 생성하는 수단을 더 포함하는 지연고정루프.
제2항에 있어서,

상기 위상갱신부는,

상기 소스클럭을 입력받아 위상을 지연시켜 출력하는 위상지연부;

상기 위상지연부와 실질적으로 동일한 구성을 가지는 더미위상지연부;

상기 더미위상지연부의 출력신호를 메모리내 클럭신호의 지연요소들로 모델링하여 피드백신호로서 출력하는 지연복제모델부;

상기 기준클럭과 상기 피드백신호를 입력받아 두 신호의 위상의 차이를 검출하는 위상비교부; 및

상기 위상비교부로부터 출력신호를 입력받아 상기 위상지연부와 상기 더미위상지연부의 위상 지연을 제어하는 지연제어부

를 포함하는 것을 특징으로 하는 지연고정루프회로.
제2항에 있어서,

상기 파워다운모드 제어부는,

입력되는 클럭인에이블신호를 반전시키는 제1인버터;

상기 파워다운모드시 상기 클럭인에이블신호와 반대의 위상을 갖는 아이들 (idle)신호와 상기 제1인버터의 출력신호를 입력받는 낸드게이트; 및

상기 낸드게이트의 출력을 반전시켜 상기 제어신호를 출력하는 제2인버터

를 구비하는 것을 특징으로 하는 지연고정루프회로.
노말모드와 파워다운모드를 갖는 동기식 메모리장치의 DLL 클럭 생성 방법에 있어서,

외부클럭을 입력받아 버퍼링하여 내부클럭을 생성하는 단계;

상기 내부클럭을 분주하여, 노말모드에서 DLL 위상 갱신을 위한 구간을 설정하기 위한 제1구간설정클럭을 생성하는 단계;

상기 제1구간설정클럭을 변환하여, 파워다운모드에서 DLL 위상 갱신을 위한 구간을 설정하기 위한 제2구간설정클럭을 생성하는 단계;

상기 제1구간설정클럭과 상기 내부클럭에 근거하여, 노말모드에서 DLL 위상 갱신을 수행하는 단계; 및

상기 제2구간설정클럭과 상기 내부클럭에 근거하여, 파워다운모드에서 DLL 위상 갱신을 수행하는 단계

를 포함하는 DLL 클럭 생성 방법.
제17항에 있어서,

상기 노말모드에서 DLL 위상 갱신을 수행하는 단계는,

상기 내부클럭과 전원전압의 신호를 앤딩하여 기준클럭을 생성하는 단계;

상기 제1구간설정클럭과 상기 내부클럭을 앤딩하여 노말모드의 DLL 위상 갱신을 위한 소스클럭을 생성하는 단계;

상기 소스클럭이 지연복제모델을 통해 피드백되는 피드백신호를 생성하는 단계; 및

상기 피드백신호와 상기 기준클럭을 위상비교하여 상기 소스클럭의 지연값을 조절하는 단계

를 포함하는 것을 특징으로 하는 DLL 클럭 생성 방법.
제17항에 있어서,

상기 파워다운모드에서 DLL 위상 갱신을 수행하는 단계는,

상기 내부클럭과 전원전압의 신호를 앤딩하여 기준클럭을 생성하는 단계;

상기 제2구간설정클럭과 상기 내부클럭을 앤딩하여 파워다운모드의 DLL 위상 갱신을 위한 소스클럭을 생성하는 단계;

상기 소스클럭이 지연복제모델을 통해 피드백되는 피드백신호를 생성하는 단계; 및

상기 피드백신호와 상기 기준클럭을 위상비교하여 상기 소스클럭의 지연값을 조절하는 단계

를 포함하는 것을 특징으로 하는 DLL 클럭 생성 방법.