KR20080039076A - 반도체 메모리 소자와 그의 구동 방법 - Google Patents
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Abstract
Description
Claims (16)
- 외부클럭을 지연시켜 DLL(Delay Locked Loop) 클럭을 생성하기 위한 지연고정루프;리드 커맨드에 응답하여 내부 리드 커맨드 신호를 생성하기 위한 내부 커맨드 신호 생성수단;상기 내부 리드 커맨드 신호를 지연고정된 상기 지연고정루프의 지연시간에 대응하는 시간만큼 지연시키기 위한 지연수단; 및상기 지연수단의 출력신호와 상기 DLL 클럭에 응답하여 출력인에이블신호를 생성하기 위한 출력인에이블신호 생성수단을 구비하는 반도체 메모리 소자.
- 제1항에 있어서,상기 지연고정루프는,상기 외부클럭을 버퍼링하여 기준클럭을 생성하는 클럭버퍼;상기 기준클럭을 제어신호에 따라 지연시켜 출력하는 딜레이라인;상기 딜레이라인의 출력신호의 듀티 싸이클을 교정하여 상기 DLL 클럭을 생성하는 듀티싸이클보상부;상기 DLL 클럭을 메모리내 클럭신호의 지연요소들로 모델링하여 피드백클럭 으로써 출력하는 지연복제모델부;상기 기준클럭과 피드백클럭의 위상차이를 비교하는 위상비교부; 및상기 위상비교부의 출력값에 따라 상기 제어신호를 출력하는 딜레이제어부를 구비하는 반도체 메모리 소자.
- 제2항에 있어서,상기 지연수단은,상기 내부 리드 커맨드 신호를 입력받고, 상기 클럭버퍼와 동일한 지연시간을 갖는 제1 지연부;상기 제1 지연부의 출력신호를 입력받고, 상기 제어신호에 따라 상기 딜레이라인과 동일한 지연시간을 갖는 제2 지연부; 및상기 제2 지연부의 출력신호를 입력받고, 상기 듀티싸이클보상부와 동일한 지연시간을 갖는 제3 지연부를 구비하는 반도체 메모리 소자.
- 제3항에 있어서,상기 제1 지연부는 상기 클럭버퍼인 것을 특징으로 하는 반도체 메모리 소자.
- 제3항에 있어서,상기 제2 지연부는 상기 딜레이라인인 것을 특징으로 하는 반도체 메모리 소자.
- 제3항에 있어서,상기 제3 지연부는 상기 듀티싸이클보상부인 것을 특징으로 하는 반도체 메모리 소자.
- 제1항에 있어서,상기 출력인에이블신호 생성수단은,상기 지연수단의 출력신호에 응답하여, 버스트랭스(burst length)에 대응하는 초기출력인에이블신호를 생성하는 초기신호생성부; 및상기 DLL 클럭에 응답하여, 상기 초기출력인에이블신호를 쉬프팅(shifting)한 상기 출력인에이블신호를 출력하는 출력인에이블신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
- 제1항에 있어서,상기 출력인에이블신호는 상기 DLL 클럭의 정해진 어느 한 시점에서 활성화되는 것을 특징으로 하는 반도체 메모리 소자.
- 제7항에 있어서,상기 출력인에이블신호는 상기 DLL 클럭의 제1 에지 또는 제2 에지에 동기되는 적어도 하나 이상의 신호인 것을 특징으로 하는 반도체 메모리 소자.
- 제9항에 있어서,상기 출력인에이블신호 출력부는,상기 초기출력인에이블신호를 입력받고, 상기 DLL 클럭의 제1 에지에 동기하는 제1 출력인에이블신호를 출력하는 제1 출력인에이블신호 출력부; 및상기 제1 출력인에이블신호를 입력받고, 상기 DLL 클럭의 제2 에지에 동기하는 제2 출력인에이블신호를 출력하는 제2 출력인에이블신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
- 제10항에 있어서,상기 제1 출력인에이블신호 출력부는,상기 DLL 클럭의 제1 에지에 응답하여 상기 초기출력인에이블신호를 전달하는 전달부;상기 전달부의 출력신호를 래치하는 래치부; 및상기 래치부의 출력신호를 드라이빙하여, 상기 제1 출력인에이블신호로써 출력하는 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
- 제10항에 있어서,상기 제2 출력인에이블신호 출력부는,상기 DLL 클럭의 제2 에지에 응답하여 상기 제1 출력인에이블신호를 전달하는 전달부;상기 전달부의 출력신호를 래치하는 래치부; 및상기 래치부의 출력신호를 드라이빙하여, 상기 제2 출력인에이블신호로써 출력하는 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
- 제1항에 있어서,상기 내부 리드 커맨드 신호는 상기 외부클럭의 주기 정보를 갖는 것을 특징으로 하는 반도체 메모리 소자.
- 지연고정루프에서 지연고정이 이루어질 때까지 외부클럭을 지연시켜 DLL(Delay Locked Loop) 클럭을 생성하는 단계;리드 커맨드에 응답하여 내부 리드 커맨드 신호를 생성하는 단계;상기 내부 리드 커맨드 신호를 지연고정된 상기 지연고정루프의 지연시간에 대응하는 시간만큼 지연시키는 단계; 및상기 DLL 클럭과 지연된 내부 리드 커맨드 신호에 응답하여 출력인에이블신호를 생성하는 단계를 포함하는 반도체 메모리 소자의 구동방법.
- 제14항에 있어서,상기 출력인에이블신호는 상기 DLL 클럭의 정해진 어느 한 시점에서 활성화되는 것을 특징으로 하는 반도체 메모리 소자의 구동방법.
- 제15항에 있어서,상기 내부 리드 커맨드 신호는 상기 외부클럭의 주기 정보를 갖는 것을 특징으로 하는 반도체 메모리 소자의 구동방법.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060106780A KR100832007B1 (ko) | 2006-10-31 | 2006-10-31 | 반도체 메모리 소자와 그의 구동 방법 |
US11/819,564 US7706210B2 (en) | 2006-10-31 | 2007-06-28 | Semiconductor memory device including delay locked loop and method for driving the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060106780A KR100832007B1 (ko) | 2006-10-31 | 2006-10-31 | 반도체 메모리 소자와 그의 구동 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20080039076A true KR20080039076A (ko) | 2008-05-07 |
KR100832007B1 KR100832007B1 (ko) | 2008-05-26 |
Family
ID=39647420
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020060106780A KR100832007B1 (ko) | 2006-10-31 | 2006-10-31 | 반도체 메모리 소자와 그의 구동 방법 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7706210B2 (ko) |
KR (1) | KR100832007B1 (ko) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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US7716510B2 (en) | 2006-12-19 | 2010-05-11 | Micron Technology, Inc. | Timing synchronization circuit with loop counter |
US7656745B2 (en) | 2007-03-15 | 2010-02-02 | Micron Technology, Inc. | Circuit, system and method for controlling read latency |
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US8018261B2 (en) | 2008-03-25 | 2011-09-13 | Micron Technology, Inc. | Clock generator and methods using closed loop duty cycle correction |
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Also Published As
Publication number | Publication date |
---|---|
KR100832007B1 (ko) | 2008-05-26 |
US7706210B2 (en) | 2010-04-27 |
US20080232180A1 (en) | 2008-09-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130426 Year of fee payment: 6 |
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FPAY | Annual fee payment |
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|
FPAY | Annual fee payment | ||
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FPAY | Annual fee payment |
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FPAY | Annual fee payment |
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FPAY | Annual fee payment |
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