KR100636929B1

KR100636929B1 - 메모리 장치의 데이터 출력 회로

Info

Publication number: KR100636929B1
Application number: KR1020040093221A
Authority: KR
Inventors: 강용구
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-11-15
Filing date: 2004-11-15
Publication date: 2006-10-19
Also published as: US7081784B2; TW200615975A; US20060103444A1; TWI282990B; KR20060054610A

Abstract

본 발명은 출력 인에이블 신호가 발생되었을 때에만 하강 DLL(Delay Locked Loop) 클럭(falling DLL clock)을 발생하여 소비 전류를 감소시키는 기술을 개시한다. 이를 위해 리드 명령에 의해 기준 출력 인에이블 신호을 발생하고, 상승 DLL 클럭 및 하강 DLL 클럭에 의해 다수의 출력 인에이블 신호를 생성하는 출력 인에이블 신호 발생부와, 데이터 리드 시에 출력 인에이블 신호들에 의해 상승 DLL 클럭 및 하강 DLL 클럭에 동기하여 데이터를 구동하여 출력하는 출력 구동부와, 출력 인에이블 신호 발생부로부터 출력된 출력 인에이블 신호들이 모두 디스에이블 되면 하강 DLL 클럭을 디스에이블 시키는 출력 인에이블 제어부를 포함하는 것을 특징으로 한다.

Description

메모리 장치의 데이터 출력 회로{Data output circuit for memory device}

도 1은 종래 기술에 따른 메모리 장치의 데이터 출력 회로를 나타낸 블록도.

도 2는 도 1에 도시된 데이터 출력 회로의 동작을 나타낸 타이밍도.

도 3은 본 발명에 따른 메모리 장치의 데이터 출력 회로를 나타낸 블록도.

도 4는 도 3에 도시된 하강 클럭 구동부(14)를 나타낸 상세 회로도.

도 5는 도 3에 도시된 출력 인에이블 제어부(20)를 나타낸 상세 회로도.

도 6은 도 3에 도시된 데이터 출력 회로의 동작을 나타낸 타이밍도.

본 발명은 메모리 장치의 데이터 출력 회로에 관한 것으로, 보다 상세하게는 출력 인에이블 신호가 발생되었을 때에만 클럭을 발생하여 소비 전류를 감소시키는 기술이다.

도 1은 종래 기술에 따른 메모리 장치의 데이터 출력 회로를 나타낸 블록도이다. 여기서는 버스트 길이(burst length)가 4이고, 카스 레이턴시(CAS latency)가 6인 경우를 예를 들어 설명한다.

데이터 출력 회로는 상승 클럭 구동부(2), 하강 클럭 구동부(4), 출력 인에 이블 신호 발생부(6) 및 출력 구동부(8)를 포함한다.

상승 클럭 구동부(2)는 DLL(Delay Locked Loop)에서 생성된 내부 상승 DLL 클럭(internal rising DLL clock) IRCKDLL를 구동하여 상승 DLL 클럭 RCKDLL을 발생하고, 하강 클럭 구동부(4)는 DLL에서 생성된 내부 하강 DLL 클럭(internal falling DLL clock) IFCKDLL를 구동하여 하강 DLL 클럭 FCKDLL을 발생한다.

출력 인에이블 신호 발생부(6)는 리드 명령(read command) RD에 의해 기준 출력 인에이블 신호 OE00을 발생하고, 상승 DLL 클럭 RCKDLL에 의해 출력 인에이블 신호 OE10, OE20, OE30, OE40, OE50 및 OE60을 생성하고, 하강 DLL 클럭 FCKDLL에 의해 출력 인에이블 신호 OE15, OE25, OE35, OE45 및 OE55를 생성한다.

출력 구동부(8)는 데이터 리드 시에 출력 인에이블 신호 OE00∼OE60에 의해 상승 DLL 클럭 RCKDLL 및 하강 DLL 클럭 FCKDLL에 동기하여 입력된 데이터 Data를 구동하여 데이터 입출력 패드 DQ로 출력한다.

도 2는 도 1에 도시된 데이터 출력 회로의 동작을 나타낸 타이밍도이다.

칩셋 등으로부터 입력된 외부 클럭(external clcok) CLK에 동기되어 생성된 리드 명령 RD에 의해 기준 출력 인에이블 신호 OE00을 발생한다.

외부 클럭 CLK보다 앞선 상승 DLL 클럭 RCKDLL에 의해 출력 인에이블 신호 OE10∼OE60이 순차적으로 생성된다.

또한, 외부 클럭과 반대 위상을 갖는 클럭 CLKB보다 앞선 하강 DLL 클럭 FCKDLL에 의해 출력 인에이블 신호 OE15∼OE55가 순차적으로 생성된다.

따라서, 상승 DLL 클럭 RCKDLL(6.0 및 7.0)에 의해 첫 번째 및 세 번째 데이 터 DQ가 출력되고, 하강 DLL 클럭 FCKDLL(6.5 및 7.5)에 의해 두 번째 및 네 번째 데이터 DQ가 출력된다.

종래 기술에 따른 메모리 장치의 데이터 출력 회로는 DLL을 포함하고, 상승 DLL 클럭 RCKDLL 및 하강 DLL 클럭 FCKDLL에 동기시켜 데이터 DQ를 출력하는데, 상승 DLL 클럭 RCKDLL의 경우 DLL의 복제 지연 블록(replica delay block) 등에서 사용되지만 하강 DLL 클럭 FCKDLL은 해당하는 데이터 DQ를 출력하기 위해서만 사용되기 때문에 해당하는 데이터 DQ를 출력한 후에도 계속 토글링(toggling)하는 경우 불필요한 동작 전류가 소모되는 문제점이 있다.

상기 문제점을 해결하기 위한 본 발명의 목적은 데이터 리드 시 하강 DLL 클럭을 데이터를 출력하는 동안에만 생성하여 동작전류를 감소시키는 것이다.

상기 목적을 달성하기 위한 본 발명의 메모리 장치의 데이터 출력 회로는, 리드 명령에 의해 기준 출력 인에이블 신호을 발생하고, 상승 DLL 클럭 및 하강 DLL 클럭에 의해 다수의 출력 인에이블 신호를 생성하는 출력 인에이블 신호 발생부; 데이터 리드 시에 출력 인에이블 신호들에 의해 상승 DLL 클럭 및 하강 DLL 클럭에 동기하여 데이터를 구동하여 출력하는 출력 구동부; 및 다수의 출력 인에이블 신호 중 상승 DLL 클럭에 의해 생성되는 출력 인에이블 신호들이 모두 디스에이블 되면 하강 DLL 클럭을 디스에이블 시키는 출력 인에이블 제어부를 포함하는 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 3은 본 발명에 따른 메모리 장치의 데이터 출력 회로를 나타낸 블록도이다. 여기서는 버스트 길이(burst length)가 4이고, 카스 레이턴시(CAS latency)가 6인 경우를 예를 들어 설명한다.

데이터 출력 회로는 상승 클럭 구동부(12), 하강 클럭 구동부(14), 출력 인에이블 신호 발생부(16), 출력 구동부(18) 및 출력 인에이블 제어부(20)를 포함한다.

상승 클럭 구동부(12)는 DLL에서 생성된 내부 상승 DLL 클럭 IRCKDLL를 구동하여 상승 DLL 클럭 RCKDLL을 발생하고, 하강 클럭 구동부(14)는 DLL에서 생성된 내부 하강 DLL 클럭 IFCKDLL를 구동하여 하강 DLL 클럭 FCKDLL을 발생한다.

출력 인에이블 신호 발생부(16)는 리드 명령 RD에 의해 기준 출력 인에이블 신호 OE00을 발생하고, 상승 DLL 클럭 RCKDLL에 의해 출력 인에이블 신호 OE10, OE20, OE30, OE40, OE50 및 OE60을 생성하고, 하강 DLL 클럭 FCKDLL에 의해 출력 인에이블 신호 OE15, OE25, OE35, OE45 및 OE55를 생성한다.

출력 구동부(18)는 데이터 리드 시에 출력 인에이블 신호 OE00∼OE60에 의해 상승 DLL 클럭 RCKDLL 및 하강 DLL 클럭 FCKDLL에 동기하여 데이터 DQ를 출력한다.

출력 인에이블 제어부(20)는 출력 인에이블 신호 발생부(16)로부터 출력된 출력 인에이블 신호들 OE00∼OE60을 합성한 합성 출력 인에이블 신호 OESUM를 출력 하여 하강 클럭 구동부(14)를 제어한다.

도 4는 도 3에 도시된 하강 클럭 구동부(14)를 나타낸 상세 회로도이다.

하강 클럭 구동부(14)는 PMOS 트랜지스터 PT1, NMOS 트랜지스터 NT1, NT2 및 래치부(22)를 포함한다. 여기서 래치부(22)는 두 개의 인버터 IV1 및 IV2로 형성된다.

PMOS 트랜지스터 PT1 및 NMOS 트랜지스터 NT1은 내부 하강 DLL 클럭 IFCKDLL이 인가되는 공통 연결된 게이트를 포함하고, NMOS 트랜지스터 NT2는 합성 출력 인에이블 신호 OESUM에 따라 NMOS 트랜지스터 NT1의 소스 단자를 접지 단자에 선택적으로 접속한다.

래치부(22)는 PMOS 트랜지스터 PT1 및 NMOS 트랜지스터 NT1의 공통 드레인에서의 전위를 래치하여 하강 DLL 클럭 FCKDLL을 출력한다.

도 5는 도 3에 도시된 출력 인에이블 제어부(20)를 나타낸 상세 회로도이다.

출력 인에이블 제어부(20)는 다수의 오아 게이트 OR1∼OR4를 포함한다.

제 1 오아 게이트 OR1은 기준 출력 인에이블 신호 OE00, 제 1 출력 인에이블 신호 OE10 및 제 2 출력 인에이블 신호 OE20을 논리합하고, 제 2 오아 게이트 OR2는 제 3 출력 인에이블 신호 OE30 및 제 4 출력 인에이블 신호 OE40을 논리합하고, 제 3 오아 게이트 OR3은 제 5 출력 인에이블 신호 OE50 및 제 6 출력 인에이블 신호 OE60을 논리 합한다.

제 4 오아 게이트 OR4는 오아 게이트들 OR1, OR2 및 OR3으로부터 출력된 신호들을 논리 합하여 합성 출력 인에이블 신호 OESUM를 출력한다.

도 6은 도 3에 도시된 데이터 출력 회로의 동작을 나타낸 타이밍도이다.

칩셋 등으로부터 입력된 외부 클럭 CLK에 동기되어 생성된 리드 명령 RD에 의해 기준 출력 인에이블 신호 OE00을 발생한다.

또한, 외부 클럭광 위상이 반대인 클럭 CLKB보다 앞선 하강 DLL 클럭 FCKDLL에 의해 출력 인에이블 신호 OE15∼OE55가 순차적으로 생성된다.

따라서, 상승 DLL 클럭 RCKDLL(6.0 및 7.0)에 의해 첫 번째 및 세 번째 데이터 DQ가 출력되고, 하강 DLL 클럭 FCKDLL(6.5 및 7.5)에 의해 두 번째 및 네 번째 데이터 DQ가 출력된다.

합성 출력 인에이블 신호 OESUM는 출력 인에이블 신호들 OE00∼OE60 중의 어느 하나라도 하이 레벨로 인에이블 되면 하이 레벨이 된다. 따라서, 하강 클럭 구동부(14)는 내부 하강 DLL 클럭 IFCKDLL을 이용하여 하강 DLL 클럭 FCKDLL을 생성한다.

한편, 합성 출력 인에이블 신호 OESUM는 출력 인에이블 신호들 OE00∼OE60이 모두 로우 레벨로 디스에이블 되면 로우 레벨이 되어 하강 클럭 구동부(14)는 하강 DLL 클럭 FCKDLL을 로우 레벨로 유지시킨다.

따라서, 하강 DLL 클럭 FCKDLL을 입력으로 받는 모든 회로의 동작을 중지시켜 동작 전류를 줄인다.

이상에서 살펴본 바와 같이, 본 발명에 따른 메모리 장치의 데이터 출력 회로는 출력 인에이블 신호가 하이 레벨로 인에이블 되어 있는 구간에서만 하강 DLL 클럭을 생성하여 하강 DLL 클럭을 입력받아 동작하는 모든 회로의 동작을 중지시켜 동작 전류를 줄일 수 있는 효과가 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims

리드 명령에 의해 기준 출력 인에이블 신호을 발생하고, 상승 DLL 클럭 및 하강 DLL 클럭에 의해 다수의 출력 인에이블 신호를 생성하는 출력 인에이블 신호 발생부;

데이터 리드 시에 상기 출력 인에이블 신호들에 의해 상기 상승 DLL 클럭 및 상기 하강 DLL 클럭에 동기하여 데이터를 구동하여 출력하는 출력 구동부; 및

상기 다수의 출력 인에이블 신호 중 상기 상승 DLL 클럭에 의해 생성되는 출력 인에이블 신호들이 모두 디스에이블 되면 상기 하강 DLL 클럭을 디스에이블 시키는 출력 인에이블 제어부;

를 포함하는 것을 특징으로 하는 메모리 장치의 데이터 출력 회로.
DLL에서 생성된 내부 상승 DLL 클럭을 구동하여 상승 DLL 클럭을 발생하는 상승 클럭 구동부;

상기 DLL에서 생성된 내부 하강 DLL 클럭을 구동하여 하강 DLL 클럭을 발생하는 하강 클럭 구동부;

리드 명령에 의해 기준 출력 인에이블 신호을 발생하고, 상기 상승 DLL 클럭 및 상기 하강 DLL 클럭에 의해 다수의 출력 인에이블 신호를 생성하는 출력 인에이블 신호 발생부;

데이터 리드 시에 상기 출력 인에이블 신호들에 의해 상기 상승 DLL 클럭 및 상기 하강 DLL 클럭에 동기하여 데이터를 구동하여 출력하는 출력 구동부; 및

상기 출력 인에이블 신호들이 모두 디스에이블 되면 상기 하강 클럭 구동부를 디스에이블 시키는 출력 인에이블 제어부;

를 포함하는 것을 특징으로 하는 메모리 장치의 데이터 출력 회로.
제 2 항에 있어서, 상기 출력 인에이블 제어부는

상기 출력 인에이블 신호들을 조합하는 다수의 논리 수단을 포함하는 것을 특징으로 하는 메모리 장치의 데이터 출력 회로.
제 3 항에 있어서,

상기 논리 수단은 오아 게이트로 구성함을 특징으로 하는 메모리 장치의 데이터 출력 회로.
제 2 항에 있어서, 상기 하강 클럭 구동부는

상기 내부 하강 DLL 클럭을 구동하는 구동부; 및

상기 합성 출력 인에이블 신호에 따라 상기 구동부를 제어하는 제어부;

를 포함하는 것을 특징으로 하는 메모리 장치의 데이터 출력 회로.
제 5 항에 있어서, 상기 구동부는

공통 게이트가 입력 단자를 형성하고, 공통 드레인이 출력 단자를 형성하는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 메모리 장치 의 데이터 출력 회로.
제 5 항에 있어서,

상기 제어부는 상기 합성 출력 인에이블 신호에 따라 상기 구동부에 전원전압을 인가하는 스위치 수단을 포함하는 것을 특징으로 하는 메모리 장치의 데이터 출력 회로.
제 5 항에 있어서,

상기 하강 클럭 구동부는 출력단자의 전위를 유지하는 래치 수단을 더 포함하는 것을 특징으로 하는 메모리 장치의 데이터 출력 회로.