JP4987458B2 - 半導体記憶装置のデータ出力回路及び方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 35
- 238000000034 method Methods 0.000 title claims description 11
- 230000000630 rising effect Effects 0.000 claims description 96
- 230000007704 transition Effects 0.000 claims description 9
- 230000003111 delayed effect Effects 0.000 claims description 3
- 230000001934 delay Effects 0.000 claims description 2
- 241001125929 Trisopterus luscus Species 0.000 description 38
- 238000010586 diagram Methods 0.000 description 13
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 7
- 101150028233 BLOC1S6 gene Proteins 0.000 description 3
- 101100058514 Drosophila melanogaster Pldn gene Proteins 0.000 description 3
- 101100484918 Mus musculus Vps39 gene Proteins 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007562 laser obscuration time method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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Description
以下、従来の技術に係るデータ出力回路について図1及び図2を参照して説明すると、次の通りである。
図2に示すように、DLLクロックdll_clkから生成された前記立ち上がりクロックrclkと立ち下がりクロックfclkによって順次イネーブルされる前記パイプ出力制御信号pout<0:3>を見ることができる。前記パイプ出力制御信号pout<0:3>が順次イネーブルされることにより、前記4個の入力データdata<0:3>から前記立ち上がりデータ0 rdata<0>、前記立ち下がりデータ0 fdata<0>、前記立ち上がりデータ1 rdata<1>、及び前記立ち下がりデータ1 fdata<1>が各々生成される。その後、前記出力イネーブル信号oeがイネーブルされれば、前記立ち上がりデータ0 rdata<0>、前記立ち下がりデータ0 fdata<0>、前記立ち上がりデータ1 rdata<1>、及び前記立ち下がりデータ1 fdata<1>から任意のレベルを有する前記プルアップ信号pllupと前記プルダウン信号plldnとが各々生成される。その後、前記プルアップ信号pllupと前記プルダウン信号plldnとは、前記最終出力データodataの論理値を定義する。
前記プルアップ信号と前記プルダウン信号とが入力され、最終出力データを生成して共通ノードに出力するメインドライバと、前記立ち上がりデータ、前記立ち下がりデータ、前記立ち上がりクロック、前記立ち下がりクロック、及びパイプ出力制御信号の入力に対応して、前記立ち上がりデータと前記立ち下がりデータとの論理値が異なる時にイネーブルされる補助駆動信号を生成する補助プリドライバと、前記補助駆動信号がイネーブルされた場合に、前記プリドライバからの前記プルアップ信号と前記プルダウン信号の各電位レベルに基づいた補助最終出力データを生成して前記共通ノードに出力する補助メインドライバとを含むことを特徴とする。
図3は、本発明の一実施形態に係る半導体記憶装置のデータ出力回路の構成を示すブロック図であり、4個のデータを出力するためのデータ出力回路を例に挙げて示している。しかし、本発明が実現しようとするデータ出力回路は、図示したような4個のデータを出力するデータ出力回路の形態に限定されない。
前記プリドライバ20は、前記出力イネーブル信号oeの入力に対応して、前記プリドライバ20を動作させるか否かを決める出力イネーブル信号入力部210と、前記立ち上がりクロックrclkの入力に対応して、前記立ち上がりデータrdataを第1ノードN1に伝送する第1スイッチ部220と、前記立ち下がりクロックfclkの入力に対応して、前記立ち下がりデータfdataを前記第1ノードN1に伝送する第2スイッチ部230と、前記第1ノードN1に伝送される信号を駆動して、前記プルアップ信号pllupを生成するプルアップ信号生成部240と、前記立ち上がりクロックrclkの入力に対応して、前記立ち上がりデータrdataを第2ノードN2に伝送する第3スイッチ部250と、前記立ち下がりクロックfclkの入力に対応して、前記立ち下がりデータfdataを前記第2ノードN2に伝送する第4スイッチ部260と、前記第2ノードN2に伝送される信号を駆動して、前記プルダウン信号plldnを生成するプルダウン信号生成部270とから構成される。
図5に示すように前記メインドライバ30は、ゲート端に前記プルアップ信号pllupが入力され、ソース端に第2駆動電圧Vdrv_2が印加され、ドレーン端が出力ノードNoutに接続する第3トランジスタ302と、ゲート端に前記プルダウン信号plldnが入力され、ソース端に前記グラウンド電圧VSSが印加され、ドレーン端が前記出力ノードNoutに接続する第4トランジスタ304とから構成される。
前記補助プリドライバ40は、前記立ち上がりデータrdataと前記立ち下がりデータfdataとが等しい論理値を有するか否かを判別する比較部410と、前記立ち上がりクロックrclkと前記パイプ出力制御信号0 pout<0>、及び前記パイプ出力制御信号2 pout<2>の電位に応じて前記比較部410の出力信号を通過させる第5スイッチ部420と、前記立ち上がりクロックrclkと前記パイプ出力制御信号0 pout<0>、及び前記パイプ出力制御信号2 pout<2>の電位に応じて第3駆動電圧Vdrv_3を第3ノードN3に供給する第6スイッチ部430と、前記第5スイッチ部420を通過した前記比較部410の出力信号をラッチさせて一時格納し、反転した信号を前記第3ノードN3に伝送する第1ラッチ部440と、前記立ち下がりクロックfclkと前記パイプ出力制御信号1 pout<1>、及び前記パイプ出力制御信号3 pout<3>の電位に応じて前記比較部410の出力信号を通過させる第7スイッチ部450と、前記立ち下がりクロックfclkと前記パイプ出力制御信号1 pout<1>、及び前記パイプ出力制御信号3 pout<3>の電位に応じて前記第3駆動電圧Vdrv_3を第4ノードN4に供給する第8スイッチ部460と、前記第7スイッチ部450を通過した前記比較部410の出力信号をラッチさせて一時格納し、反転した信号を前記第4ノードN4に伝送する第2ラッチ部470と、前記第3ノードN3と前記第4ノードN4に印加された信号を組み合わせる信号組合部480と、前記信号組合部480の出力信号を所定時間遅延させて、前記補助駆動信号asdrvとして出力する遅延部490とから構成される。
前記補助メインドライバ50は、前記補助プリドライバ40から出力される前記補助駆動信号asdrvと前記プリドライバ20から出力される前記プルアップ信号pllupが入力される第6ナンドゲート501と、前記補助駆動信号asdrvを反転させる第21インバータ502と、前記第21インバータ502の出力信号と前記プリドライバ20から出力される前記プルダウン信号plldnが入力される第3ノアゲート503と、ゲート端に前記第6ナンドゲート501の出力信号が入力され、ソース端に第4駆動電圧Vdrv_4が印加され、ドレーン端が第5ノードN5に接続する第7トランジスタ504と、ゲート端に前記第3ノアゲート503の出力信号が入力され、ソース端に前記グラウンド電圧VSSが印加され、ドレーン端が前記第5ノードN5に接続する第8トランジスタ505と、前記第5ノードN5に印加される電圧を反転させて、前記補助最終出力データaodataとして出力する第22インバータ506とから構成される。
Ncmn…共通ノード
Nout…出力ノード
VDD…外部供給電源
VSS…グラウンド電圧
Vdrv_1〜4…第1〜第4駆動電圧
aodata…補助最終出力データ
asdrv…補助駆動信号
dll_clk…DLLクロック
odata…最終出力データ
oe…出力イネーブル信号
plldn…プルダウン信号
pllup…プルアップ信号
pout…パイプ出力制御信号
10…パイプレジスタ
20…プリドライバ
30…メインドライバ
40…補助プリドライバ
50…補助メインドライバ
210…出力イネーブル信号入力部
220…第1スイッチ部
230…第2スイッチ部
240…プルアップ信号生成部
250…第3スイッチ部
260…第4スイッチ部
270…プルダウン信号生成部
410…比較部
420…第5スイッチ部
430…第6スイッチ部
440…第1ラッチ部
450…第7スイッチ部
460…第8スイッチ部
470…第2ラッチ部
480…信号組合部
490…遅延部
Claims (25)
- 出力イネーブル信号がイネーブルされた場合に、立ち上がりクロックのイネーブル区間では立ち上がりデータを、立ち下がりクロックのイネーブル区間では立ち下がりデータを各々駆動して、プルアップ信号とプルダウン信号とを出力するプリドライバと、
前記プルアップ信号と前記プルダウン信号とが入力され、最終出力データを生成して共通ノードに出力するメインドライバと、
前記立ち上がりデータ、前記立ち下がりデータ、前記立ち上がりクロック、前記立ち下がりクロック、及びパイプ出力制御信号の入力に対応して、前記立ち上がりデータと前記立ち下がりデータとの論理値が異なる時にイネーブルされる補助駆動信号を生成する補助プリドライバと、
前記補助駆動信号がイネーブルされた場合に、前記プリドライバからの前記プルアップ信号と前記プルダウン信号の各電位レベルに基づいた補助最終出力データを生成して前記共通ノードに出力する補助メインドライバと、
を含むことを特徴とする半導体記憶装置のデータ出力回路。 - 前記プリドライバは、
前記出力イネーブル信号の入力に対応して前記プリドライバを動作させるか否かを決定する出力イネーブル信号入力部と、
前記立ち上がりクロックの入力に対応して前記立ち上がりデータを第1ノードに伝送する第1スイッチ部と、
前記立ち下がりクロックの入力に対応して前記立ち下がりデータを前記第1ノードに伝送する第2スイッチ部と、
前記第1ノードに伝送される信号を駆動して前記プルアップ信号を生成するプルアップ信号生成部と、
前記立ち上がりクロックの入力に対応して前記立ち上がりデータを第2ノードに伝送する第3スイッチ部と、
前記立ち下がりクロックの入力に対応して前記立ち下がりデータを前記第2ノードに伝送する第4スイッチ部と、
前記第2ノードに伝送される信号を駆動して前記プルダウン信号を生成するプルダウン信号生成部と、
を含むことを特徴とする請求項1に記載の半導体記憶装置のデータ出力回路。 - 前記出力イネーブル信号入力部は、
前記出力イネーブル信号を反転させるインバータと、
ゲート端に前記インバータの出力信号が入力され、ドレーン端が前記第1ノードと接続し、ソース端にグラウンド電圧が印加される第1トランジスタと、
ゲート端に前記出力イネーブル信号が入力され、ソース端に駆動電圧が印加され、ドレーン端が前記第2ノードと接続する第2トランジスタと、
を含むことを特徴とする請求項2に記載の半導体記憶装置のデータ出力回路。 - 前記第1スイッチ部は、前記立ち上がりクロックの制御により前記立ち上がりデータを前記第1ノードに伝送するパスゲートを含むことを特徴とする請求項2に記載の半導体記憶装置のデータ出力回路。
- 前記第2スイッチ部は、前記立ち下がりクロックの制御により前記立ち下がりデータを前記第1ノードに伝送するパスゲートを含むことを特徴とする請求項2に記載の半導体記憶装置のデータ出力回路。
- 前記プルアップ信号生成部は、前記第1ノードに伝送された信号を反転及び駆動するために直列接続する奇数のインバータを含むことを特徴とする請求項2に記載の半導体記憶装置のデータ出力回路。
- 前記第3スイッチ部は、前記立ち上がりクロックの制御により前記立ち上がりデータを前記第2ノードに伝送するパスゲートを含むことを特徴とする請求項2に記載の半導体記憶装置のデータ出力回路。
- 前記第4スイッチ部は、前記立ち下がりクロックの制御により前記立ち下がりデータを前記第2ノードに伝送するパスゲートを含むことを特徴とする請求項2に記載の半導体記憶装置のデータ出力回路。
- 前記プルダウン信号生成部は、前記第2ノードに伝送された信号を反転及び駆動するために直列接続する奇数のインバータを含むことを特徴とする請求項2に記載の半導体記憶装置のデータ出力回路。
- 前記メインドライバは、
ゲート端に前記プルアップ信号が入力され、ソース端に駆動電圧が印加され、ドレーン端が出力ノードに接続する第1トランジスタと、
ゲート端に前記プルダウン信号が入力され、ソース端にグラウンド電圧が印加され、ドレーン端が前記出力ノードに接続する第2トランジスタと、
を含むことを特徴とする請求項1に記載の半導体記憶装置のデータ出力回路。 - 前記補助プリドライバは、前記立ち上がりデータと前記立ち下がりデータとが等しい論理値を有するか否かを判別する比較部を含むことを特徴とする請求項1に記載の半導体記憶装置のデータ出力回路。
- 前記補助プリドライバは、
前記立ち上がりクロックと前記パイプ出力制御信号との電位に応じて前記比較部の出力信号を通過させる第1スイッチ部と、
前記立ち上がりクロックと前記パイプ出力制御信号との電位に応じて駆動電圧を第1ノードに供給する第2スイッチ部と、
前記第1スイッチ部を通過した前記比較部の出力信号をラッチさせて一時格納し、反転した信号を前記第1ノードに伝送する第1ラッチ部と、
前記立ち下がりクロックと前記パイプ出力制御信号との電位に応じて前記比較部の出力信号を通過させる第3スイッチ部と、
前記立ち下がりクロックと前記パイプ出力制御信号との電位に応じて前記駆動電圧を第2ノードに供給する第4スイッチ部と、
前記第3スイッチ部を通過した前記比較部の出力信号をラッチさせて一時格納し、反転した信号を前記第2ノードに伝送する第2ラッチ部と、
前記第1ノードと前記第2ノードに印加された信号を組み合わせる信号組合部と、
前記信号組合部の出力信号を所定時間遅延させて前記補助駆動信号として出力する遅延部と、
をさらに含むことを特徴とする請求項11に記載の半導体記憶装置のデータ出力回路。 - 前記比較部は、前記立ち上がりデータと前記立ち下がりデータとが異なる論理値であればローレベルの信号を出力し、等しい論理値であればハイレベルの信号を出力する排他的ノアゲートを含むことを特徴とする請求項11に記載の半導体記憶装置のデータ出力回路。
- 前記第1スイッチ部は、
前記立ち上がりクロックと前記パイプ出力制御信号とが入力されるナンドゲートと、
前記ナンドゲートの出力信号を反転させる第1インバータと、
前記第1インバータと前記ナンドゲートの出力信号とが各ゲート端に入力され、前記ナンドゲートの出力信号がローレベルである時に前記比較部の出力信号を通過させるパスゲートと、
を含むことを特徴とする請求項12に記載の半導体記憶装置のデータ出力回路。 - 前記第2スイッチ部は、ゲート端に前記第1インバータの出力信号が入力され、ソース端に前記駆動電圧が印加され、ドレーン端が前記第1ノードに接続するトランジスタを含むことを特徴とする請求項14に記載の半導体記憶装置のデータ出力回路。
- 前記第1ラッチ部は、
前記パスゲートの出力信号を反転させて前記第1ノードに伝送する第2インバータと、
前記第2インバータとラッチ構造を形成する第3インバータと、
を含むことを特徴とする請求項14に記載の半導体記憶装置のデータ出力回路。 - 前記第3スイッチ部は、前記立ち下がりクロックと前記パイプ出力制御信号とが入力されるナンドゲートと、
前記ナンドゲートの出力信号を反転させる第1インバータと、
前記第1インバータと前記ナンドゲートの出力信号とが各ゲート端に入力され、前記ナンドゲートの出力信号がローレベルである時に前記比較部の出力信号を通過させるパスゲートと、
を含むことを特徴とする請求項12に記載の半導体記憶装置のデータ出力回路。 - 前記第4スイッチ部は、ゲート端に前記第1インバータの出力信号が入力され、ソース端に前記駆動電圧が印加され、ドレーン端が前記第2ノードに接続するトランジスタを含むことを特徴とする請求項17に記載の半導体記憶装置のデータ出力回路。
- 前記第2ラッチ部は、
前記パスゲートの出力信号を反転させて前記第2ノードに伝送する第2インバータと、
前記第2インバータとラッチ構造を形成する第3インバータと、
を含むことを特徴とする請求項17に記載の半導体記憶装置のデータ出力回路。 - 前記信号組合部は、前記第1ノードと前記第2ノードに各々伝送される信号が入力されるナンドゲートを含むことを特徴とする請求項12に記載の半導体記憶装置のデータ出力回路。
- 前記補助メインドライバは、
前記補助駆動信号と前記プルアップ信号とが入力されるナンドゲートと、
前記補助駆動信号を反転させるインバータと、
前記インバータの出力信号と前記プルダウン信号とが入力されるノアゲートと、
ゲート端に前記ナンドゲートの出力信号が入力され、ソース端に駆動電圧が印加され、ドレーン端が出力ノードに接続する第1トランジスタと、
ゲート端に前記ノアゲートの出力信号が入力され、ソース端にグラウンド電圧が印加され、ドレーン端が前記出力ノードに接続する第2トランジスタと、
を含むことを特徴とする請求項1に記載の半導体記憶装置のデータ出力回路。 - 前記立ち上がりデータと前記立ち下がりデータとは交互に1つずつイネーブルされて、前記プリドライバ及び前記補助プリドライバに伝送されることを特徴とする請求項1に記載の半導体記憶装置のデータ出力回路。
- 前記駆動電圧は外部供給電源であることを特徴とする請求項3、10、12、21のうちいずれか一項に記載の半導体記憶装置のデータ出力回路。
- 請求項1に記載されたデータ出力回路を用いた半導体記憶装置のデータ出力方法であって、
前記メインドライバから出力される最終出力データのレベル遷移を予め判別して、その判別結果に応じて前記補助駆動信号を発生させ、前記補助駆動信号がイネーブルされた場合に、前記最終出力データとともに前記最終出力データと等しい論理値を有する前記補助最終出力データを出力することを特徴とする半導体記憶装置のデータ出力方法。 - 前記最終出力データのレベルが遷移するか否かは、立ち上がりデータと立ち下がりデータとを排他的ノアゲートに入力して電位レベルの同一性有無を把握することによって判別することを特徴とする請求項24に記載の半導体記憶装置のデータ出力方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060012359A KR100668499B1 (ko) | 2006-02-09 | 2006-02-09 | 반도체 메모리 장치의 데이터 출력 회로 및 방법 |
KR10-2006-0012359 | 2006-02-09 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007213773A JP2007213773A (ja) | 2007-08-23 |
JP4987458B2 true JP4987458B2 (ja) | 2012-07-25 |
Family
ID=37867929
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006347551A Expired - Fee Related JP4987458B2 (ja) | 2006-02-09 | 2006-12-25 | 半導体記憶装置のデータ出力回路及び方法 |
Country Status (5)
Country | Link |
---|---|
US (2) | US7760561B2 (ja) |
JP (1) | JP4987458B2 (ja) |
KR (1) | KR100668499B1 (ja) |
CN (1) | CN100589201C (ja) |
TW (1) | TWI315067B (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100917619B1 (ko) | 2007-11-09 | 2009-09-17 | 주식회사 하이닉스반도체 | 반도체 소자와 그의 구동 방법 |
KR100911197B1 (ko) * | 2007-12-27 | 2009-08-06 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 데이터 출력 회로 |
KR100945929B1 (ko) * | 2008-03-17 | 2010-03-05 | 주식회사 하이닉스반도체 | 데이터 출력회로 |
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JP5160530B2 (ja) * | 2009-12-17 | 2013-03-13 | 株式会社東芝 | 半導体装置 |
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KR101684368B1 (ko) | 2013-12-18 | 2016-12-08 | 대우조선해양 주식회사 | 잠수식 드릴쉽 |
-
2006
- 2006-02-09 KR KR1020060012359A patent/KR100668499B1/ko not_active IP Right Cessation
- 2006-12-14 US US11/638,454 patent/US7760561B2/en not_active Expired - Fee Related
- 2006-12-20 TW TW095148017A patent/TWI315067B/zh not_active IP Right Cessation
- 2006-12-25 JP JP2006347551A patent/JP4987458B2/ja not_active Expired - Fee Related
- 2006-12-27 CN CN200610168375A patent/CN100589201C/zh not_active Expired - Fee Related
-
2010
- 2010-06-09 US US12/797,022 patent/US8077529B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US8077529B2 (en) | 2011-12-13 |
CN100589201C (zh) | 2010-02-10 |
JP2007213773A (ja) | 2007-08-23 |
US7760561B2 (en) | 2010-07-20 |
US20070182453A1 (en) | 2007-08-09 |
US20100246288A1 (en) | 2010-09-30 |
KR100668499B1 (ko) | 2007-01-12 |
TWI315067B (en) | 2009-09-21 |
TW200731261A (en) | 2007-08-16 |
CN101017704A (zh) | 2007-08-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091202 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120425 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150511 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |