JPH02235435A - 出力回路 - Google Patents
出力回路Info
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- JPH02235435A JPH02235435A JP1057101A JP5710189A JPH02235435A JP H02235435 A JPH02235435 A JP H02235435A JP 1057101 A JP1057101 A JP 1057101A JP 5710189 A JP5710189 A JP 5710189A JP H02235435 A JPH02235435 A JP H02235435A
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- JP
- Japan
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- output
- signal
- buffer
- level
- circuit
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 12
- 230000000630 rising effect Effects 0.000 abstract description 4
- 230000007423 decrease Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力回路に関し、特にＭＯＳ ＩＣ等の出力
回路に関する． 〔従来の技術〕 従来のＭＯＳ ＩＣの出力回路を第２図に示す。
回路に関する． 〔従来の技術〕 従来のＭＯＳ ＩＣの出力回路を第２図に示す。
第２図において、２１は入力、２２は出力バッファ、２
３は出力、２４はインバータ、２５はＰ？ＭＯＳ｝ラン
ジスタ、２６はＮ型ＭＯＳ｝ランジスタである． 入力２１から入力した信号は、出力バッファ２２を通り
、出力２３から出力される。このとき出力電流は、Ｐ型
ＭＯＳ｝ランジスタ２５とＮ型ＭＯＳ｝ランジスタ２６
のサイズによって決定される． 〔発明が解決しようとする課題〕 上述した従来の出力回路は、出力段のトランジスタのサ
イズが固定されているので立上がりまたは立下がりの波
形を急峻にしようとすると、出力段のトランジスタのサ
イズを大きくしなければならず、波形が変化した後でも
大きな電流を流すことになる＝またトランジスタのサイ
ズを小さくすると流れる電流は小さ■くてすむが立上が
りまたは立下がりの波形がなまってしまう． さらに、トランジスタのサイズを小さくすると負荷が増
加したとき、出力レベルが低下してしまう． 〔課題を解決するための手段〕 本発明の出力回路は、入力信号を出力する出力バッファ
と、出力バッファの出力レベルを検出するレベル検出回
路と、レベル検出回路によって制御され、入力信号を出
力する３値出力バッファを有する。
３は出力、２４はインバータ、２５はＰ？ＭＯＳ｝ラン
ジスタ、２６はＮ型ＭＯＳ｝ランジスタである． 入力２１から入力した信号は、出力バッファ２２を通り
、出力２３から出力される。このとき出力電流は、Ｐ型
ＭＯＳ｝ランジスタ２５とＮ型ＭＯＳ｝ランジスタ２６
のサイズによって決定される． 〔発明が解決しようとする課題〕 上述した従来の出力回路は、出力段のトランジスタのサ
イズが固定されているので立上がりまたは立下がりの波
形を急峻にしようとすると、出力段のトランジスタのサ
イズを大きくしなければならず、波形が変化した後でも
大きな電流を流すことになる＝またトランジスタのサイ
ズを小さくすると流れる電流は小さ■くてすむが立上が
りまたは立下がりの波形がなまってしまう． さらに、トランジスタのサイズを小さくすると負荷が増
加したとき、出力レベルが低下してしまう． 〔課題を解決するための手段〕 本発明の出力回路は、入力信号を出力する出力バッファ
と、出力バッファの出力レベルを検出するレベル検出回
路と、レベル検出回路によって制御され、入力信号を出
力する３値出力バッファを有する。
かくして、本発明では、立上がりまたは立下がりの波形
が急峻でかつ変化した後ではあまり電流を流さず、また
出力回路の負荷が増加し出力レベルが低下したとき、そ
の低下を防ぐことができる。
が急峻でかつ変化した後ではあまり電流を流さず、また
出力回路の負荷が増加し出力レベルが低下したとき、そ
の低下を防ぐことができる。
次に、本発明について第１図を参照して説明する。
第１図において、１は入力、２は出力バッファ、３はレ
ベル検出回路、４は３値出力バッファ、５は出力、６は
インバータ、７はＰ型ＭＯＳ｝ランジスタ、８はＮ型Ｍ
ＯＳ｝ランジスタ、９，１０はインバータ、ｌ１は排他
的論理和、ｌ２はＮＡＮＤ，１３はＮＯＲ％ ｌ４はイ
ンバータ、１５はＰ型ＭＯＳ｝ランジスタ、１６はＮ型
ＭＯＳ｝ランジスタである． 出力バッファ２は、入力１から入力した信号に応じてハ
イレベルまたはローレベルを出力する。
ベル検出回路、４は３値出力バッファ、５は出力、６は
インバータ、７はＰ型ＭＯＳ｝ランジスタ、８はＮ型Ｍ
ＯＳ｝ランジスタ、９，１０はインバータ、ｌ１は排他
的論理和、ｌ２はＮＡＮＤ，１３はＮＯＲ％ ｌ４はイ
ンバータ、１５はＰ型ＭＯＳ｝ランジスタ、１６はＮ型
ＭＯＳ｝ランジスタである． 出力バッファ２は、入力１から入力した信号に応じてハ
イレベルまたはローレベルを出力する。
レベル検出回路３は、入力信号と出力信号を比較し、不
一致の間ハイレベルを出力する。レベル検出回路３の出
力がハイレベルのときだけ３値出カバッファ４は入力信
号に応じ、出力バッファ２と同じ信号を出力する。レベ
ル検出回路３の出力がローレベルのときは、３値出力バ
ッファ４はハイインピーダンス出力となり、出力５から
出力される信号は、出力バッファ２からの信号のみとな
る。
一致の間ハイレベルを出力する。レベル検出回路３の出
力がハイレベルのときだけ３値出カバッファ４は入力信
号に応じ、出力バッファ２と同じ信号を出力する。レベ
ル検出回路３の出力がローレベルのときは、３値出力バ
ッファ４はハイインピーダンス出力となり、出力５から
出力される信号は、出力バッファ２からの信号のみとな
る。
よって、信号の立上がり、または立下がり及び負荷の増
大により出力レベルが低下したとき、３値出力バッファ
４が入力に応じた信号を出力し、立上がり，立下が９が
急峻になるとともに、出力レベルの低下を防ぐ。
大により出力レベルが低下したとき、３値出力バッファ
４が入力に応じた信号を出力し、立上がり，立下が９が
急峻になるとともに、出力レベルの低下を防ぐ。
以上説明したように本発明は、従来の出力バッファに出
力レベルを検出する回路とこの検出回路により制御され
る３値出力バッファを付加することにより、立上がりま
たは立下がり波形が急峻で変化した後はあまり電流を流
さないという効果がある。
力レベルを検出する回路とこの検出回路により制御され
る３値出力バッファを付加することにより、立上がりま
たは立下がり波形が急峻で変化した後はあまり電流を流
さないという効果がある。
また出力レベルの低下を防ぐという効果がある。
第１図は、本発明の一実施例を示す回路図、第２図は、
従来の出力回路の一例を示す回路図である。 ？・・・・・・入力、２・・・・・・出力ハッファ、３
・・・・・・レベル検出回路、４・・・・・・３値出力
バッファ、５・・・・・・出力、６・■・・・・・イン
バータ、７・・・・・・Ｐ型ＭＯＳ｝ランジスタ、８・
・・・・・Ｎ型ＭＯＳ｝ランジスタ、９，１０・・・・
・・インバータ、１ｌ・・・・・・排他的論理和、１２
・・・・・・ＮＡＮＤ．１ ３・・・・・・ＮＯＲ，１
４・・・・・・インバータ、１５・・・・・・Ｐ型ＭＯ
Ｓ｝ランジスタ、１６・・・川Ｎ型ＭＯＳ｝ランジスタ
． 代理人 弁理士 内 原 晋
従来の出力回路の一例を示す回路図である。 ？・・・・・・入力、２・・・・・・出力ハッファ、３
・・・・・・レベル検出回路、４・・・・・・３値出力
バッファ、５・・・・・・出力、６・■・・・・・イン
バータ、７・・・・・・Ｐ型ＭＯＳ｝ランジスタ、８・
・・・・・Ｎ型ＭＯＳ｝ランジスタ、９，１０・・・・
・・インバータ、１ｌ・・・・・・排他的論理和、１２
・・・・・・ＮＡＮＤ．１ ３・・・・・・ＮＯＲ，１
４・・・・・・インバータ、１５・・・・・・Ｐ型ＭＯ
Ｓ｝ランジスタ、１６・・・川Ｎ型ＭＯＳ｝ランジスタ
． 代理人 弁理士 内 原 晋
Claims (1)
- 入力信号を出力する出力バッファと、前記出力バッファ
の出力レベルを検出するレベル検出回路と、前記レベル
検出回路によって制御され、前記入力信号を出力する３
値出力バッファを有する出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1057101A JPH02235435A (ja) | 1989-03-08 | 1989-03-08 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1057101A JPH02235435A (ja) | 1989-03-08 | 1989-03-08 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02235435A true JPH02235435A (ja) | 1990-09-18 |
Family
ID=13046116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1057101A Pending JPH02235435A (ja) | 1989-03-08 | 1989-03-08 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02235435A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04329023A (ja) * | 1991-04-30 | 1992-11-17 | Toshiba Corp | 出力バッファ回路 |
| EP0528068A1 (de) * | 1991-08-20 | 1993-02-24 | Siemens Aktiengesellschaft | IC-Inverter- bzw.-Bufferschaltung |
| WO2004066499A1 (ja) * | 2003-01-20 | 2004-08-05 | Renesas Technology Corp. | 半導体集積回路 |
| US7064571B2 (en) | 2004-03-24 | 2006-06-20 | Kabushiki Kaisha Toshiba | Multiple-select multiplexer circuit, semiconductor memory device including a multiplexer circuit and method of testing the semiconductor memory device |
| JP2007213773A (ja) * | 2006-02-09 | 2007-08-23 | Hynix Semiconductor Inc | 半導体記憶装置のデータ出力回路及び方法 |
-
1989
- 1989-03-08 JP JP1057101A patent/JPH02235435A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04329023A (ja) * | 1991-04-30 | 1992-11-17 | Toshiba Corp | 出力バッファ回路 |
| JP2573431B2 (ja) * | 1991-04-30 | 1997-01-22 | 株式会社東芝 | 出力バッファ回路 |
| EP0528068A1 (de) * | 1991-08-20 | 1993-02-24 | Siemens Aktiengesellschaft | IC-Inverter- bzw.-Bufferschaltung |
| WO2004066499A1 (ja) * | 2003-01-20 | 2004-08-05 | Renesas Technology Corp. | 半導体集積回路 |
| US7276939B2 (en) | 2003-01-20 | 2007-10-02 | Renesas Technology Corp. | Semiconductor integrated circuit |
| US7064571B2 (en) | 2004-03-24 | 2006-06-20 | Kabushiki Kaisha Toshiba | Multiple-select multiplexer circuit, semiconductor memory device including a multiplexer circuit and method of testing the semiconductor memory device |
| JP2007213773A (ja) * | 2006-02-09 | 2007-08-23 | Hynix Semiconductor Inc | 半導体記憶装置のデータ出力回路及び方法 |
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