JPH06224732A - イネーブル端子付き出力バッファ回路 - Google Patents
イネーブル端子付き出力バッファ回路Info
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- JPH06224732A JPH06224732A JP5009639A JP963993A JPH06224732A JP H06224732 A JPH06224732 A JP H06224732A JP 5009639 A JP5009639 A JP 5009639A JP 963993 A JP963993 A JP 963993A JP H06224732 A JPH06224732 A JP H06224732A
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Abstract
(57)【要約】
【目的】ＣＭＯＳ集積回路に用いられるイネーブル端子
付き大電流駆動出力バッファ回路における隣接配線から
のノイズの影響を少なくする。 【構成】データ入力端子１０１，イネーブル端子１０
２，インバータ１０３，２入力ＮＡＮＤゲート１０４，
２入力ＮＯＲゲート１０５，小電流駆動の出力駆動用Ｐ
チャネルＭＯＳトランジスタ１１４およびＮチャネルＭ
ＯＳトランジスタ１１５から構成される通常構成の第１
の出力バッファと、２入力ＮＡＮＤゲート１０４の出力
の遅延回路１０６を通す前と通した後の信号のＯＲ論理
によって駆動される大電流駆動のＰチャネルＭＯＳトラ
ンジスタ１１４と２入力ＮＯＲゲート１０５の出力の遅
延回路１０７を通す前と通した後の信号のＡＮＤ論理に
よって駆動される大電流駆動のＮチャネルＭＯＳトラン
ジスタ１１５によって構成される第２の出力バッファを
有している。
付き大電流駆動出力バッファ回路における隣接配線から
のノイズの影響を少なくする。 【構成】データ入力端子１０１，イネーブル端子１０
２，インバータ１０３，２入力ＮＡＮＤゲート１０４，
２入力ＮＯＲゲート１０５，小電流駆動の出力駆動用Ｐ
チャネルＭＯＳトランジスタ１１４およびＮチャネルＭ
ＯＳトランジスタ１１５から構成される通常構成の第１
の出力バッファと、２入力ＮＡＮＤゲート１０４の出力
の遅延回路１０６を通す前と通した後の信号のＯＲ論理
によって駆動される大電流駆動のＰチャネルＭＯＳトラ
ンジスタ１１４と２入力ＮＯＲゲート１０５の出力の遅
延回路１０７を通す前と通した後の信号のＡＮＤ論理に
よって駆動される大電流駆動のＮチャネルＭＯＳトラン
ジスタ１１５によって構成される第２の出力バッファを
有している。
Description
【０００１】
【産業上の利用分野】本発明は、イネーブル端子付き出
力バッファ回路に関し、特に、ＣＭＯＳ技術による半導
体集積回路に用いられるイネーブル端子付き出力バッフ
ァ回路に関する。
力バッファ回路に関し、特に、ＣＭＯＳ技術による半導
体集積回路に用いられるイネーブル端子付き出力バッフ
ァ回路に関する。
【０００２】
【従来の技術】近年、ＩＣはその利用分野が広まり、Ｏ
Ａ機器をはじめ、家電製品、自動車等の制御など様々な
分野で使用されるようになっている。これら様々なＩＣ
の用途のうち、制御用のＩＣに要求される機能として、
大電流出力可能な出力バッファを内蔵している事が挙げ
られる。
Ａ機器をはじめ、家電製品、自動車等の制御など様々な
分野で使用されるようになっている。これら様々なＩＣ
の用途のうち、制御用のＩＣに要求される機能として、
大電流出力可能な出力バッファを内蔵している事が挙げ
られる。
【０００３】これまでは、これら制御装置用には汎用の
ＩＣを用いることが一般的に行われていた。ところがそ
のＩＣ自身の可能出力電流は少ない。そこで、外付けの
増幅回路を設ける事により、大電流駆動に対応してい
た。しかし、ＩＣのＡＳＩＣ化が進み制御装置の小型化
やコストダウンの必要性が高まるにつれ、制御機能を有
しているＩＣ自身が大電流出力可能な出力バッファを内
蔵している事が求められている。
ＩＣを用いることが一般的に行われていた。ところがそ
のＩＣ自身の可能出力電流は少ない。そこで、外付けの
増幅回路を設ける事により、大電流駆動に対応してい
た。しかし、ＩＣのＡＳＩＣ化が進み制御装置の小型化
やコストダウンの必要性が高まるにつれ、制御機能を有
しているＩＣ自身が大電流出力可能な出力バッファを内
蔵している事が求められている。
【０００４】ところが一方で、制御機能を有しているＩ
Ｃに大電流出力のバッファを内蔵させるとノイズの問題
が大きくなってくる。ＩＣ内蔵の大電流駆動出力バッフ
ァの出力電圧がハイレベルからローレベルへまたはロー
レベルからハイレベルへ変化するときに、一時的にＩＣ
に大電流が流れる。このときのＩＣ内蔵の出力バッファ
に瞬間的に流れる電流の最大値をピーク電流と呼ぶ。特
にＩＣ内蔵の複数の出力バッファが同時に動作すると瞬
間的に流れる電流はますます大きくなる。この場合、Ｉ
Ｃの電源やグランドにノイズが生じるので、ＩＣの制御
機能上の誤動作を引き起こしたり制御用ＩＣ以外の周辺
回路の誤動作を引き起こしたりする恐れがある。
Ｃに大電流出力のバッファを内蔵させるとノイズの問題
が大きくなってくる。ＩＣ内蔵の大電流駆動出力バッフ
ァの出力電圧がハイレベルからローレベルへまたはロー
レベルからハイレベルへ変化するときに、一時的にＩＣ
に大電流が流れる。このときのＩＣ内蔵の出力バッファ
に瞬間的に流れる電流の最大値をピーク電流と呼ぶ。特
にＩＣ内蔵の複数の出力バッファが同時に動作すると瞬
間的に流れる電流はますます大きくなる。この場合、Ｉ
Ｃの電源やグランドにノイズが生じるので、ＩＣの制御
機能上の誤動作を引き起こしたり制御用ＩＣ以外の周辺
回路の誤動作を引き起こしたりする恐れがある。
【０００５】この誤動作を避けるための対策として、出
力バッファの出力駆動用トランジスタの駆動能力を調節
して徐々に電流を流すことにより、短時間内の電流量の
集中を防ぎ、ピーク電流を減らす回路が用いられてい
る。この回路は、スルーレートコントロール回路と呼ば
れている。
力バッファの出力駆動用トランジスタの駆動能力を調節
して徐々に電流を流すことにより、短時間内の電流量の
集中を防ぎ、ピーク電流を減らす回路が用いられてい
る。この回路は、スルーレートコントロール回路と呼ば
れている。
【０００６】集積回路装置内で使用されるトランジスタ
の大きさは、チャネル長をＬとしチャネル幅をＷとする
と、Ｗ／Ｌの大きさで表される。通常、出力駆動用Ｐチ
ャネルＭＯＳトランジスタや出力駆動用ＮチャネルＭＯ
Ｓトランジスタは、集積回路装置内の他のトランジスタ
よりも大きなＷ／Ｌの値を有している。Ｗ／Ｌの値が大
きいトランジスタほど電流供給能力は高いが、それと同
時にピーク電流も大きくなる。
の大きさは、チャネル長をＬとしチャネル幅をＷとする
と、Ｗ／Ｌの大きさで表される。通常、出力駆動用Ｐチ
ャネルＭＯＳトランジスタや出力駆動用ＮチャネルＭＯ
Ｓトランジスタは、集積回路装置内の他のトランジスタ
よりも大きなＷ／Ｌの値を有している。Ｗ／Ｌの値が大
きいトランジスタほど電流供給能力は高いが、それと同
時にピーク電流も大きくなる。
【０００７】一般にある回路において、入力信号の変化
した時間から出力信号の変化するまでの時間を信号伝達
時間と呼ぶ。信号伝達時間のうち、出力信号がローレベ
ルからハイレベルに変化するときの信号伝達時間を立ち
上がり時間と呼び、出力信号がハイレベルからローレベ
ルに変化するときの信号伝達時間を立ち下がり時間と呼
ぶ。
した時間から出力信号の変化するまでの時間を信号伝達
時間と呼ぶ。信号伝達時間のうち、出力信号がローレベ
ルからハイレベルに変化するときの信号伝達時間を立ち
上がり時間と呼び、出力信号がハイレベルからローレベ
ルに変化するときの信号伝達時間を立ち下がり時間と呼
ぶ。
【０００８】従来の、イネーブル端子付き大電流駆動出
力バッファ回路のスルーレートコントロール回路につい
て図４〜図６を用いて説明する。図４は、イネーブル端
子付き大電流駆動出力バッファ回路のスルーレートコン
トロール回路の一例の回路図で、図５は、図４に示す回
路内の各部の動作電圧波形を表す図である。図４を参照
すると、このイネーブル端子付き出力バッファ回路は、
データ入力端子１０１と、イネーブル端子１０２と、イ
ネーブル端子１０２を入力とするインバータ１０３、デ
ータ入力端子１０１とイネーブル端子１０２とを入力と
する２入力ＮＡＮＤゲート１０４、データ入力端子１０
１とインバータ１０３の出力とを入力とする２入力ＮＯ
Ｒゲート１０５、２入力ＮＡＮＤゲート１０４の出力を
入力とするインバータ４０６、２入力ＮＯＲゲート１０
５の出力を入力とするインバータ４０７、インバータ４
０６の出力を入力とするインバータ４０８、インバータ
４０７の出力を入力とするインバータ４０９、インバー
タ４０８の出力をゲート入力とし出力端子１１６を駆動
する出力駆動用ＰチャネルＭＯＳトランジスタ１１２、
インバータ４０９を出力をゲート入力とし出力端子１１
６を駆動する出力駆動用ＮチャネルＭＯＳトランジスタ
１１３とより構成される。
力バッファ回路のスルーレートコントロール回路につい
て図４〜図６を用いて説明する。図４は、イネーブル端
子付き大電流駆動出力バッファ回路のスルーレートコン
トロール回路の一例の回路図で、図５は、図４に示す回
路内の各部の動作電圧波形を表す図である。図４を参照
すると、このイネーブル端子付き出力バッファ回路は、
データ入力端子１０１と、イネーブル端子１０２と、イ
ネーブル端子１０２を入力とするインバータ１０３、デ
ータ入力端子１０１とイネーブル端子１０２とを入力と
する２入力ＮＡＮＤゲート１０４、データ入力端子１０
１とインバータ１０３の出力とを入力とする２入力ＮＯ
Ｒゲート１０５、２入力ＮＡＮＤゲート１０４の出力を
入力とするインバータ４０６、２入力ＮＯＲゲート１０
５の出力を入力とするインバータ４０７、インバータ４
０６の出力を入力とするインバータ４０８、インバータ
４０７の出力を入力とするインバータ４０９、インバー
タ４０８の出力をゲート入力とし出力端子１１６を駆動
する出力駆動用ＰチャネルＭＯＳトランジスタ１１２、
インバータ４０９を出力をゲート入力とし出力端子１１
６を駆動する出力駆動用ＮチャネルＭＯＳトランジスタ
１１３とより構成される。
【０００９】ここで、インバータ４０８を構成している
ＰチャネルＭＯＳトランジスタのＷ／Ｌ値は大きくＮチ
ャネルトランジスタのＷ／Ｌの値は小さくされている。
このため、インバータ４０８の特性は、ハイレベル出力
のドライブ能力は高くローレベル出力のドライブ能力は
低くなっている。図４では、このインバータ４０８のＷ
／Ｌ値の構成を明瞭に表現するために、ＰチャネルＭＯ
Ｓトランジスタを並列接続の複数のＭＯＳトランジスタ
で示し、また、ＮチャネルＭＯＳトランジスタを直列接
続の複数のＭＯＳトランジスタで表わしている。
ＰチャネルＭＯＳトランジスタのＷ／Ｌ値は大きくＮチ
ャネルトランジスタのＷ／Ｌの値は小さくされている。
このため、インバータ４０８の特性は、ハイレベル出力
のドライブ能力は高くローレベル出力のドライブ能力は
低くなっている。図４では、このインバータ４０８のＷ
／Ｌ値の構成を明瞭に表現するために、ＰチャネルＭＯ
Ｓトランジスタを並列接続の複数のＭＯＳトランジスタ
で示し、また、ＮチャネルＭＯＳトランジスタを直列接
続の複数のＭＯＳトランジスタで表わしている。
【００１０】一方、インバータ４０９は、Ｗ／Ｌ値の小
さなＰチャネルＭＯＳトランジスタとＷ／Ｌ値の大きな
ＮチャネルＭＯＳトランジスタとより構成される。この
構成により、インバータ４０９はハイレベル出力時のド
ライブ能力は低くローレベル出力時のドライブ能力は高
くなっている。
さなＰチャネルＭＯＳトランジスタとＷ／Ｌ値の大きな
ＮチャネルＭＯＳトランジスタとより構成される。この
構成により、インバータ４０９はハイレベル出力時のド
ライブ能力は低くローレベル出力時のドライブ能力は高
くなっている。
【００１１】以下に、図４に示す出力バッファ回路の動
作を図５を用いて説明する。図５は、図４における各節
点ｉ，ｊ，ｋ，ｍ，ｎ電位の時間的変化を表したもので
ある。図５の節点ｎの電圧波形中、斜線で表されている
部分は、ハイインピーダンス状態を表している。
作を図５を用いて説明する。図５は、図４における各節
点ｉ，ｊ，ｋ，ｍ，ｎ電位の時間的変化を表したもので
ある。図５の節点ｎの電圧波形中、斜線で表されている
部分は、ハイインピーダンス状態を表している。
【００１２】まず、節点ｊの信号がハイレベルで節点ｉ
の信号が立ち上がり、節点ｎの信号が立ち上がる時は、
節点ｍの信号は直ちに立ち下がるが節点ｋの信号はゆっ
くり立ち下がる。このため、図４の出力駆動用Ｐチャネ
ルＭＯＳトランジスタ１１２は徐々にオン状態になり、
また出力駆動用ＮチャネルＭＯＳトランジスタ１１３は
直ちにオフ状態になる。結果として、出力端子１１６の
電圧はゆっくり上昇する。
の信号が立ち上がり、節点ｎの信号が立ち上がる時は、
節点ｍの信号は直ちに立ち下がるが節点ｋの信号はゆっ
くり立ち下がる。このため、図４の出力駆動用Ｐチャネ
ルＭＯＳトランジスタ１１２は徐々にオン状態になり、
また出力駆動用ＮチャネルＭＯＳトランジスタ１１３は
直ちにオフ状態になる。結果として、出力端子１１６の
電圧はゆっくり上昇する。
【００１３】次に、節点ｊの信号がハイレベルで節点ｉ
の信号が立ち下がり、節点ｎの信号の立ち下がり時は、
節点ｋの信号は直ちに立ち上がるが節点ｍの信号はゆっ
くり立ち上がる。このため図４の出力駆動用Ｐチャネル
ＭＯＳトランジスタ１１２は直ちにオフ状態になり、ま
た出力駆動用ＮチャネルＭＯＳトランジスタ１１３は徐
々にオン状態になる。その結果として、出力端子１１６
の電圧はゆっくり下降する。節点ｎの信号が、ハイイン
ピーダンス状態からハイレベルまたはローレベルに変化
する場合も同様な動作を行う。
の信号が立ち下がり、節点ｎの信号の立ち下がり時は、
節点ｋの信号は直ちに立ち上がるが節点ｍの信号はゆっ
くり立ち上がる。このため図４の出力駆動用Ｐチャネル
ＭＯＳトランジスタ１１２は直ちにオフ状態になり、ま
た出力駆動用ＮチャネルＭＯＳトランジスタ１１３は徐
々にオン状態になる。その結果として、出力端子１１６
の電圧はゆっくり下降する。節点ｎの信号が、ハイイン
ピーダンス状態からハイレベルまたはローレベルに変化
する場合も同様な動作を行う。
【００１４】節点ｋの信号立ち上がり時と節点ｍの信号
立ち下がり時のそれぞれの波形を急峻とする理由は、出
力駆動用ＰチャネルＭＯＳトランジスタ１１２の出力駆
動用ＮチャネルＭＯＳトランジスタ１１３とが同時にオ
ン状態となり、電源からグラウンドへの無駄な貫通電流
が流れるのを避けるためである。このような動作によ
り、従来のスルーレートコントロール回路は、図５の節
点ｍ電圧波形のようにゆるやかな変化の出力波形を実現
し、徐々に電流を流すことでピーク電流を抑えていた。
立ち下がり時のそれぞれの波形を急峻とする理由は、出
力駆動用ＰチャネルＭＯＳトランジスタ１１２の出力駆
動用ＮチャネルＭＯＳトランジスタ１１３とが同時にオ
ン状態となり、電源からグラウンドへの無駄な貫通電流
が流れるのを避けるためである。このような動作によ
り、従来のスルーレートコントロール回路は、図５の節
点ｍ電圧波形のようにゆるやかな変化の出力波形を実現
し、徐々に電流を流すことでピーク電流を抑えていた。
【００１５】
【発明が解決しようとする課題】しかしながら、上述し
た従来のスルーレートコントロール回路は、ノイズによ
り影響を受けやすいという欠点を有している。以下にそ
の説明を行う。
た従来のスルーレートコントロール回路は、ノイズによ
り影響を受けやすいという欠点を有している。以下にそ
の説明を行う。
【００１６】上述した従来のスルーレートコントロール
回路をゲートアレイやセルベーストＩＣによって設計す
る場合には、インバータ４０８と出力駆動ＰチャネルＭ
ＯＳトランジスタ１１２との間及びインバータ４０９と
出力駆動ＮチャネルＭＯＳトランジスタ１１３との間チ
ップ上の配線の長さが長くなり、その部分が他の隣接配
線からのノイズに弱くなる。
回路をゲートアレイやセルベーストＩＣによって設計す
る場合には、インバータ４０８と出力駆動ＰチャネルＭ
ＯＳトランジスタ１１２との間及びインバータ４０９と
出力駆動ＮチャネルＭＯＳトランジスタ１１３との間チ
ップ上の配線の長さが長くなり、その部分が他の隣接配
線からのノイズに弱くなる。
【００１７】図４に示す従来のスルーレートコントロー
ル回路で、節点ｋや節点ｍの部分にノイズが乗った場合
の動作波形の一例を図６に示す。従来のスルーレートコ
ントロール回路では、インバータ４０８のローレベル出
力インピーダンスとインバータ４０９のハイレベル出力
インピーダンスが高い。そのため、インバータ４０８が
ローレベルを出力しているとき、および、インバータ４
０９がハイレベルを出力しているときに、特にノイズの
影響を受け易くなる。この結果、出力端子１１６の出力
波形にもノイズが乗り、出力端子１１６に接続されてい
る他の周辺回路の誤動作を招く恐れがある。
ル回路で、節点ｋや節点ｍの部分にノイズが乗った場合
の動作波形の一例を図６に示す。従来のスルーレートコ
ントロール回路では、インバータ４０８のローレベル出
力インピーダンスとインバータ４０９のハイレベル出力
インピーダンスが高い。そのため、インバータ４０８が
ローレベルを出力しているとき、および、インバータ４
０９がハイレベルを出力しているときに、特にノイズの
影響を受け易くなる。この結果、出力端子１１６の出力
波形にもノイズが乗り、出力端子１１６に接続されてい
る他の周辺回路の誤動作を招く恐れがある。
【００１８】
【課題を解決するための手段】本発明のスルーレートコ
ントロール回路は、小なる電流駆動能力をもつＣＭＯＳ
トランジスタ構成の第１の出力バッファと、大なる電流
駆動能力をもつＣＭＯＳトランジスタ構成の第２の出力
バッファとを有し、前記第１の出力バッファは、データ
入力端子とイネーブル端子とを入力とする第１の２入力
ＮＡＮＤゲートと、前記イネーブル端子を入力とする第
１のインバータと、前記データ入力端子と前記第１のイ
ンバータの出力を入力とする第１の２入力ＮＯＲゲート
と、前記第１の２入力ＮＡＮＤゲートの出力をゲート入
力とする第１の出力駆動用ＰチャネルＭＯＳトランジス
タと、前記第１の２入力ＮＯＲゲートの出力をゲート入
力とする第１の出力駆動用ＮチャネルＭＯＳトランジス
タとより構成され、前記第２の出力バッファは、前記第
１の２入力ＮＡＮＤゲートの出力を入力とする正転論理
の第１の遅延回路と、前記第１の２入力ＮＯＲゲートの
出力を入力とする正転論理の第２の遅延回路と、前記第
１の遅延回路の出力と前記第１の２入力ＮＡＮＤゲート
の出力とを入力とする第２の２入力ＮＯＲゲートと、前
記第２の遅延回路の出力と前記第１の２入力ＮＯＲゲー
トの出力とを入力とする第２の２入力ＮＡＮＤゲート
と、前記第２の２入力ＮＯＲゲートの出力を入力とする
第２のインバータと、前記第２の２入力ＮＡＮＤゲート
の出力を入力とする第３のインバータと、前記第２のイ
ンバータの出力をゲート入力とする第２の出力駆動用Ｐ
チャネルＭＯＳトランジスタと、前記第３のインバータ
の出力をゲート入力とする第２の出力駆動用Ｎチャネル
ＭＯＳトランジスタとより構成されることを特徴とす
る。
ントロール回路は、小なる電流駆動能力をもつＣＭＯＳ
トランジスタ構成の第１の出力バッファと、大なる電流
駆動能力をもつＣＭＯＳトランジスタ構成の第２の出力
バッファとを有し、前記第１の出力バッファは、データ
入力端子とイネーブル端子とを入力とする第１の２入力
ＮＡＮＤゲートと、前記イネーブル端子を入力とする第
１のインバータと、前記データ入力端子と前記第１のイ
ンバータの出力を入力とする第１の２入力ＮＯＲゲート
と、前記第１の２入力ＮＡＮＤゲートの出力をゲート入
力とする第１の出力駆動用ＰチャネルＭＯＳトランジス
タと、前記第１の２入力ＮＯＲゲートの出力をゲート入
力とする第１の出力駆動用ＮチャネルＭＯＳトランジス
タとより構成され、前記第２の出力バッファは、前記第
１の２入力ＮＡＮＤゲートの出力を入力とする正転論理
の第１の遅延回路と、前記第１の２入力ＮＯＲゲートの
出力を入力とする正転論理の第２の遅延回路と、前記第
１の遅延回路の出力と前記第１の２入力ＮＡＮＤゲート
の出力とを入力とする第２の２入力ＮＯＲゲートと、前
記第２の遅延回路の出力と前記第１の２入力ＮＯＲゲー
トの出力とを入力とする第２の２入力ＮＡＮＤゲート
と、前記第２の２入力ＮＯＲゲートの出力を入力とする
第２のインバータと、前記第２の２入力ＮＡＮＤゲート
の出力を入力とする第３のインバータと、前記第２のイ
ンバータの出力をゲート入力とする第２の出力駆動用Ｐ
チャネルＭＯＳトランジスタと、前記第３のインバータ
の出力をゲート入力とする第２の出力駆動用Ｎチャネル
ＭＯＳトランジスタとより構成されることを特徴とす
る。
【００１９】
【実施例】次に本発明の好適な実施例について図面を参
照して説明する。図１は本発明の第１の実施例の回路図
である。図１を参照すると、本実施例は、データ入力端
子１０１、イネーブル端子１０２、出力端子１１６、イ
ネーブル端子１０２からの信号を入力とするインバータ
１０３、データ入力端子１０１とイネーブル端子１０２
からの信号とを入力とする２入力ＮＡＮＤゲート１０
４、データ入力端子１０１からの信号とインバータ１０
３の出力とを入力とする２入力ＮＯＲゲート１０５の出
力を入力とする遅延回路１０７、２入力ＮＡＮＤゲート
１０４の出力と遅延回路１０６の出力とを入力とする２
入力ＮＯＲゲート１０８、２入力ＮＯＲゲート１０５の
出力と遅延回路１０７の出力とを入力とする２入力ＮＡ
ＮＤゲート１０９、２入力ＮＯＲゲート１０８の出力を
入力とするインバータ１１０、２入力ＮＡＮＤゲート１
０９の出力を入力とするインバータ１１１、インバータ
１１０の出力をゲート入力とする出力駆動用Ｐチャネル
ＭＯＳトランジスタ１１２、インバータ１１１の出力を
ゲート入力とする出力駆動用ＰチャネルＭＯＳトランジ
スタ１１３、２入力ＮＡＮＤゲート１０４の出力をゲー
ト入力とする出力駆動用ＰチャネルＭＯＳトランジスタ
１１４、２入力ＮＯＲゲート１０５の出力をゲート入力
とする出力駆動用ＮチャネルＭＯＳトランジスタ１１５
より構成される。
照して説明する。図１は本発明の第１の実施例の回路図
である。図１を参照すると、本実施例は、データ入力端
子１０１、イネーブル端子１０２、出力端子１１６、イ
ネーブル端子１０２からの信号を入力とするインバータ
１０３、データ入力端子１０１とイネーブル端子１０２
からの信号とを入力とする２入力ＮＡＮＤゲート１０
４、データ入力端子１０１からの信号とインバータ１０
３の出力とを入力とする２入力ＮＯＲゲート１０５の出
力を入力とする遅延回路１０７、２入力ＮＡＮＤゲート
１０４の出力と遅延回路１０６の出力とを入力とする２
入力ＮＯＲゲート１０８、２入力ＮＯＲゲート１０５の
出力と遅延回路１０７の出力とを入力とする２入力ＮＡ
ＮＤゲート１０９、２入力ＮＯＲゲート１０８の出力を
入力とするインバータ１１０、２入力ＮＡＮＤゲート１
０９の出力を入力とするインバータ１１１、インバータ
１１０の出力をゲート入力とする出力駆動用Ｐチャネル
ＭＯＳトランジスタ１１２、インバータ１１１の出力を
ゲート入力とする出力駆動用ＰチャネルＭＯＳトランジ
スタ１１３、２入力ＮＡＮＤゲート１０４の出力をゲー
ト入力とする出力駆動用ＰチャネルＭＯＳトランジスタ
１１４、２入力ＮＯＲゲート１０５の出力をゲート入力
とする出力駆動用ＮチャネルＭＯＳトランジスタ１１５
より構成される。
【００２０】ここで、遅延回路１０６及び１０７は偶数
段のインバータより構成され、さらに各インバータを構
成しているＭＯＳトランジスタは遅延時間を大きくする
ために、他のインバータ１０３，１１０，１１１等より
もＷ／Ｌの値を小さくしている。また、出力駆動用トラ
ンジスタ１１４および１１５のＷ／Ｌの値は、出力駆動
用トランジスタ１１２および１１３のＷ／Ｌの値よりも
小さな値を持つものとする。
段のインバータより構成され、さらに各インバータを構
成しているＭＯＳトランジスタは遅延時間を大きくする
ために、他のインバータ１０３，１１０，１１１等より
もＷ／Ｌの値を小さくしている。また、出力駆動用トラ
ンジスタ１１４および１１５のＷ／Ｌの値は、出力駆動
用トランジスタ１１２および１１３のＷ／Ｌの値よりも
小さな値を持つものとする。
【００２１】次に、本実施例の動作を説明する。図２
は、図１に示す回路の各節点ａ，ｂ，ｃ，ｄ，ｅ，ｆ，
ｇにおける電圧波形図である。また、図２の最下段に
は、節点ｇを通過する電流の波形を示す。
は、図１に示す回路の各節点ａ，ｂ，ｃ，ｄ，ｅ，ｆ，
ｇにおける電圧波形図である。また、図２の最下段に
は、節点ｇを通過する電流の波形を示す。
【００２２】図２の節点ｇの電圧波形中、斜線で表され
ている部分は、節点ｇがハイインピーダンス状態となっ
ていることを表す。
ている部分は、節点ｇがハイインピーダンス状態となっ
ていることを表す。
【００２３】まず、節点ｇの信号すなわち出力端子１１
６の出力信号が立ち上がるときの動作を説明する。節点
ｇの出力信号が立ち上がるときは、ハイインピーダンス
状態からハイレベル出力状態になるときと、ローレベル
出力状態からハイレベル出力状態になるときの２通りが
ある。
６の出力信号が立ち上がるときの動作を説明する。節点
ｇの出力信号が立ち上がるときは、ハイインピーダンス
状態からハイレベル出力状態になるときと、ローレベル
出力状態からハイレベル出力状態になるときの２通りが
ある。
【００２４】節点ｂの信号ハイレベルで節点ａの信号が
ローレベルのとき、出力駆動用ＰチャネルＭＯＳトラン
ジスタ１１２と１１４とは共にオフの状態で、出力駆動
用ＮチャネルＭＯＳトランジスタ１１３と１１５とは共
にオンの状態である。従って、節点ｇはローレベル出力
状態である。節点ｂの信号がハイレベルのままで節点ａ
の信号が立ち上がると、節点ｄ，ｅ，ｆの電圧の波形が
ただちに立ち下がり、出力駆動用ＮチャネルＭＯＳトラ
ンジスタ１１３と１１５は共にオフになり、出力駆動用
ＰチャネルＭＯＳトランジスタ１１４のみがオン状態と
なる。このため、節点ｇの波形は徐々に上昇する。その
後しばらくして、遅延回路１０６からの遅れた信号変化
により節点ｃの波形が立ち下がるので、出力駆動用Ｐチ
ャネルトランジスタ１１２もオン状態となり、出力駆動
能力が高くなる。この結果、節点ｇの電圧波形のように
段についた立ち上がり波形となる。節点ａの信号がハイ
レベル固定で節点ｂの信号が立ち上がるときも同様に、
節点ｇの出力波形はハイインピーダス状態からハイレベ
ル出力状態へ、段のついた立ち上がり波形となる。
ローレベルのとき、出力駆動用ＰチャネルＭＯＳトラン
ジスタ１１２と１１４とは共にオフの状態で、出力駆動
用ＮチャネルＭＯＳトランジスタ１１３と１１５とは共
にオンの状態である。従って、節点ｇはローレベル出力
状態である。節点ｂの信号がハイレベルのままで節点ａ
の信号が立ち上がると、節点ｄ，ｅ，ｆの電圧の波形が
ただちに立ち下がり、出力駆動用ＮチャネルＭＯＳトラ
ンジスタ１１３と１１５は共にオフになり、出力駆動用
ＰチャネルＭＯＳトランジスタ１１４のみがオン状態と
なる。このため、節点ｇの波形は徐々に上昇する。その
後しばらくして、遅延回路１０６からの遅れた信号変化
により節点ｃの波形が立ち下がるので、出力駆動用Ｐチ
ャネルトランジスタ１１２もオン状態となり、出力駆動
能力が高くなる。この結果、節点ｇの電圧波形のように
段についた立ち上がり波形となる。節点ａの信号がハイ
レベル固定で節点ｂの信号が立ち上がるときも同様に、
節点ｇの出力波形はハイインピーダス状態からハイレベ
ル出力状態へ、段のついた立ち上がり波形となる。
【００２５】次に、節点ｇの信号すなわち出力端子１１
６の出力信号が立ち下がるときの動作を説明する。節点
ｇの出力信号が立ち下がるときは、ハイインピーダンス
状態からローレベル出力状態になるときと、ハイレベル
出力状態からローレベル出力状態になるときの２通りが
ある。
６の出力信号が立ち下がるときの動作を説明する。節点
ｇの出力信号が立ち下がるときは、ハイインピーダンス
状態からローレベル出力状態になるときと、ハイレベル
出力状態からローレベル出力状態になるときの２通りが
ある。
【００２６】節点ｂの信号がハイレベル固定で節点ａの
信号が立ち下がるとき、その変化前は、出力駆動用Ｐチ
ャネルＭＯＳトランジスタ１１２と１１４とは共にオン
状態であり、出力駆動用Ｎチャネルトランジスタ１１３
と１１５とは共にオフ状態である。この状態から節点ａ
の信号の立ち下がりにより、出力駆動用トランジスタの
うち、トランジスタ１１２，１１３および１１４はオフ
状態で、ＮチャネルＭＯＳトランジスタ１１５のみがオ
ン状態となり、ｇ点の波形は徐々に下降する。その後し
ばらくして、出力駆動用ＮチャネルＭＯＳトランジスタ
１１３もオン動作となり出力駆動用が高くなるので、図
２の節点ｇの電圧波形のように段のついた立ち下がり波
形となる。
信号が立ち下がるとき、その変化前は、出力駆動用Ｐチ
ャネルＭＯＳトランジスタ１１２と１１４とは共にオン
状態であり、出力駆動用Ｎチャネルトランジスタ１１３
と１１５とは共にオフ状態である。この状態から節点ａ
の信号の立ち下がりにより、出力駆動用トランジスタの
うち、トランジスタ１１２，１１３および１１４はオフ
状態で、ＮチャネルＭＯＳトランジスタ１１５のみがオ
ン状態となり、ｇ点の波形は徐々に下降する。その後し
ばらくして、出力駆動用ＮチャネルＭＯＳトランジスタ
１１３もオン動作となり出力駆動用が高くなるので、図
２の節点ｇの電圧波形のように段のついた立ち下がり波
形となる。
【００２７】ａ点の信号がローレベル固定で、ｂ点の信
号が立ち上がるときも、同様に、ｇ点の出力波形は、ハ
イインピーダンス状態からローレベル出力状態へ、段の
ついた立ち下がり波形となる。これらの動作により、図
２中の節点ｇの電流波形のように、節点ｇを流れる電流
には、立ち上がりと立ち下がりのそれぞれの動作時に２
つのピーク状態が現れ電流のピーク値が分散され、スレ
ーレートコントロールの機能が実現される。
号が立ち上がるときも、同様に、ｇ点の出力波形は、ハ
イインピーダンス状態からローレベル出力状態へ、段の
ついた立ち下がり波形となる。これらの動作により、図
２中の節点ｇの電流波形のように、節点ｇを流れる電流
には、立ち上がりと立ち下がりのそれぞれの動作時に２
つのピーク状態が現れ電流のピーク値が分散され、スレ
ーレートコントロールの機能が実現される。
【００２８】本実施例では、２入力ＮＡＮＤゲート１０
４、２入力ＮＯＲゲート１０５、インバータ１１０およ
び１１１の出力インピーダンスの値を小さくすることが
できるので、従来ではノイズの影響の恐れがあった節点
ｃ，ｄ，ｅ，ｆの部分の耐ノイズ性を高めることができ
る。
４、２入力ＮＯＲゲート１０５、インバータ１１０およ
び１１１の出力インピーダンスの値を小さくすることが
できるので、従来ではノイズの影響の恐れがあった節点
ｃ，ｄ，ｅ，ｆの部分の耐ノイズ性を高めることができ
る。
【００２９】次に、本発明の第２の実施例について図面
を参照して説明する。図３は、本発明の第２の実施例の
回路図である。図３を参照すると、本実施例は、図１に
示される第１の実施例における遅延回路１０６及び１０
７を変更したものである。遅延回路１０６は、２段のイ
ンバータ３０６，３１２と、インバータ３０６の出力端
子とインバータ３１２の入力端子の間の抵抗３０８、イ
ンバータ３１２の入力端子に接続される負荷キャパシタ
３１０で構成される遅延回路に置き換えたもので、遅延
回路１０７に対応する部分も、同様な回路で置き換えら
れている。
を参照して説明する。図３は、本発明の第２の実施例の
回路図である。図３を参照すると、本実施例は、図１に
示される第１の実施例における遅延回路１０６及び１０
７を変更したものである。遅延回路１０６は、２段のイ
ンバータ３０６，３１２と、インバータ３０６の出力端
子とインバータ３１２の入力端子の間の抵抗３０８、イ
ンバータ３１２の入力端子に接続される負荷キャパシタ
３１０で構成される遅延回路に置き換えたもので、遅延
回路１０７に対応する部分も、同様な回路で置き換えら
れている。
【００３０】
【発明の効果】以上説明したように、本発明のイネーブ
ル端子付き出力バッファ回路は、出力駆動用の４つのＭ
ＯＳトランジスタのゲート端子を駆動している各種論理
ゲートの出力インピーダンスを低くすることができるの
で、出力駆動用トランジスタのゲート入力端子とそれを
駆動する各種論理ゲートとの間の配線の長くなりやすい
ゲートアレイやセルベーストＩＣによって出力バッファ
回路を設計する場合の耐ノイズ性を高くすることができ
るという効果がある。
ル端子付き出力バッファ回路は、出力駆動用の４つのＭ
ＯＳトランジスタのゲート端子を駆動している各種論理
ゲートの出力インピーダンスを低くすることができるの
で、出力駆動用トランジスタのゲート入力端子とそれを
駆動する各種論理ゲートとの間の配線の長くなりやすい
ゲートアレイやセルベーストＩＣによって出力バッファ
回路を設計する場合の耐ノイズ性を高くすることができ
るという効果がある。
【図１】本発明の第１の実施例の回路図である。
【図２】図１に示す回路図中の各節点における信号波形
を表す図である。
を表す図である。
【図３】本発明の第２の実施例の回路図である。
【図４】従来のイネーブル端子付き出力バッファ回路の
一例の回路図である。
一例の回路図である。
【図５】図４に示す回路図中の各節点における信号波形
を表す図である。
を表す図である。
【図６】図４に示す回路図において、外部からノイズが
混入した場合の各節点の信号波形を表す図である。
混入した場合の各節点の信号波形を表す図である。
１０１ データ入力端子 １０２ イネーブル入力端子 １０３，１１０，１１１ インバータ １０４，１０９ ＮＡＮＤゲート １０５，１０８ ＮＯＲゲート １０６，１０７ 遅延回路 １１２，１１４ ｐチャネルＭＯＳトランジスタ １１３，１１５ ｎチャネルＭＯＳトランジスタ １１６ 出力端子 ３０６，３０７，３１２，３１３ インバータ ３０８，３０９ 抵抗 ３１０，３１１ キャパシタ ４０６，４０７，４０８，４０９ インバータ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/003 Ｚ 8941−5Ｊ 8941−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｆ
Claims (1)
- 【請求項１】 小なる電流駆動能力をもつＣＭＯＳトラ
ンジスタ構成の第１の出力バッファと、大なる電流駆動
能力をもつＣＭＯＳトランジスタ構成の第２の出力バッ
ファとを有し、 前記第１の出力バッファは、データ入力端子とイネーブ
ル端子とを入力とする第１の２入力ＮＡＮＤゲートと、
前記イネーブル端子を入力とする第１のインバータと、
前記データ入力端子と前記第１のインバータの出力を入
力とする第１の２入力ＮＯＲゲートと、前記第１の２入
力ＮＡＮＤゲートの出力をゲート入力とする第１の出力
駆動用ＰチャネルＭＯＳトランジスタと、前記第１の２
入力ＮＯＲゲートの出力をゲート入力とする第１の出力
駆動用ＮチャネルＭＯＳトランジスタとより構成され、 前記第２の出力バッファは、前記第１の２入力ＮＡＮＤ
ゲートの出力を入力とする正転論理の第１の遅延回路
と、前記第１の２入力ＮＯＲゲートの出力を入力とする
正転論理の第２の遅延回路と、前記第１の遅延回路の出
力と前記第１の２入力ＮＡＮＤゲートの出力とを入力と
する第２の２入力ＮＯＲゲートと、前記第２の遅延回路
の出力と前記第１の２入力ＮＯＲゲートの出力とを入力
とする第２の２入力ＮＡＮＤゲートと、前記第２の２入
力ＮＯＲゲートの出力を入力とする第２のインバータ
と、前記第２の２入力ＮＡＮＤゲートの出力を入力とす
る第３のインバータと、前記第２のインバータの出力を
ゲート入力とする第２の出力駆動用ＰチャネルＭＯＳト
ランジスタと、前記第３のインバータの出力をゲート入
力とする第２の出力駆動用ＮチャネルＭＯＳトランジス
タとより構成されることを特徴とするイネーブル端子付
き出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5009639A JPH06224732A (ja) | 1993-01-25 | 1993-01-25 | イネーブル端子付き出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5009639A JPH06224732A (ja) | 1993-01-25 | 1993-01-25 | イネーブル端子付き出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224732A true JPH06224732A (ja) | 1994-08-12 |
Family
ID=11725803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5009639A Pending JPH06224732A (ja) | 1993-01-25 | 1993-01-25 | イネーブル端子付き出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224732A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001144603A (ja) * | 1999-11-18 | 2001-05-25 | Oki Micro Design Co Ltd | レベルシフタ回路およびそれを含むデータ出力回路 |
| KR100346948B1 (ko) * | 1999-06-28 | 2002-07-31 | 주식회사 하이닉스반도체 | 씨모스 출력 버퍼 회로 |
| JP2003063046A (ja) * | 2001-08-23 | 2003-03-05 | Rohm Co Ltd | プリンタの駆動装置 |
| CN110233603A (zh) * | 2019-07-10 | 2019-09-13 | 宁波大学 | 一种带谐波抑制的cmos d类放大器电路 |
| CN115659887A (zh) * | 2022-11-02 | 2023-01-31 | 东南大学 | 一种低电压标准逻辑单元门延时模型的建立方法 |
-
1993
- 1993-01-25 JP JP5009639A patent/JPH06224732A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100346948B1 (ko) * | 1999-06-28 | 2002-07-31 | 주식회사 하이닉스반도체 | 씨모스 출력 버퍼 회로 |
| JP2001144603A (ja) * | 1999-11-18 | 2001-05-25 | Oki Micro Design Co Ltd | レベルシフタ回路およびそれを含むデータ出力回路 |
| JP2003063046A (ja) * | 2001-08-23 | 2003-03-05 | Rohm Co Ltd | プリンタの駆動装置 |
| CN110233603A (zh) * | 2019-07-10 | 2019-09-13 | 宁波大学 | 一种带谐波抑制的cmos d类放大器电路 |
| CN115659887A (zh) * | 2022-11-02 | 2023-01-31 | 东南大学 | 一种低电压标准逻辑单元门延时模型的建立方法 |
| CN115659887B (zh) * | 2022-11-02 | 2023-08-29 | 东南大学 | 一种低电压标准逻辑单元门延时模型的建立方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000829 |