CN110233603A - 一种带谐波抑制的cmos d类放大器电路 - Google Patents

一种带谐波抑制的cmos d类放大器电路 Download PDF

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Abstract

本发明公开了一种带谐波抑制的CMOS D类放大器电路，所述CMOS D类放大器电路包括反相器1、反相器2、与非门1、与非门2、缓冲器1、缓冲器2、驱动级PMOS管MP1、驱动级PMOS管MP2、驱动级NMOS管MN1、驱动级NMOS管MN2、负载。本发明通过与驱动级大尺寸PMOS管增加一个小尺寸NMOS管，同时与驱动级大尺寸NMOS管串接一个小尺寸PMOS管的方式，改善系统的线性度，减小谐波失真。相对于传统的带谐波优化的CMOS D类放大器，本发明电路简单，功耗更低，能够有效减小面积，提高芯片的集成度。

Description

一种带谐波抑制的CMOS D类放大器电路
技术领域
本发明属于集成电路设计与制造技术领域，涉及一种CMOS D类放大器，具体涉及一种带谐波抑制的CMOS D类放大器电路。
背景技术
在音频市场，CMOS D类放大器由于其高功率效率而得到广泛应用，例如在耳机扬声器驱动方面，脉冲信号通过D类放大器的控制驱动负载在电源和地之间切换。从工作模式上来讲，一般CMOS D类驱动放大器分为脉宽调制和脉冲密度调制两种。正是由于脉冲调制的固有特点，导致驱动输出的信号存在谐波失真。一般通过特殊的补偿或者反馈结构等来降低此类失真对输出信号的影响，提高输出的线性度。传统的带降低失真功能的CMOS D类放大器电路系统复杂，功耗高，同等硬件消耗下降低失真效果难以满足系统要求。
发明内容
为了解决传统CMOS D类放大器电路存在的上述问题，本发明提供了一种简单的带谐波抑制的CMOS D类放大器电路。该CMOS D类放大器电路具有静态功耗低、电路简单的特点，可用于降低CMOS D类音频放大器的谐波失真，适用于耳机驱动等音频应用。
本发明的目的是通过以下技术方案实现的：
一种带谐波抑制的CMOS D类放大器电路，包括反相器1、反相器2、与非门1、与非门2、缓冲器1、缓冲器2、驱动级PMOS管MP1和MP2、驱动级NMOS管MN1和MN2、负载，其中：
所述与非门1的一个端口与输入相连，另一个端口分别与缓冲器2的输出端、驱动级PMOS管MP2的栅端和驱动级NMOS管MN2的栅端相连；
所述与非门1的输出端与缓冲器1的输入端相连；
所述缓冲器1的输出端分别与反相器2的输入端和与非门2的输入端相连；
所述反相器2的输出端分别与驱动级PMOS管MP1的栅端和驱动级NMOS管MN1的栅端相连；
所述驱动级PMOS管MP1的源端与电源相连，漏端分别与驱动级NMOS管MN1的漏端和负载的输入端相连；
所述驱动级NMOS管MN1的源端接地；
所述反相器1的端口与输入相连，输出端同与非门2的一个输入端口相连；
所述与非门2的输出端与缓冲器2的输入端相连；
所述驱动级PMOS管MP2的源端与电源相连，漏端分别与驱动级NMOS管MN2的漏端和负载的输入端相连；
所述驱动级NMOS管MN2的源端接地；
所述负载的另一端接地。
相比于现有技术，本发明具有如下优点：
本发明通过与驱动级大尺寸PMOS管增加一个小尺寸NMOS管，同时与驱动级大尺寸NMOS管串接一个小尺寸PMOS管的方式，改善系统的线性度，减小谐波失真。相对于传统的带谐波优化的CMOS D类放大器，本发明电路简单，功耗更低，能够有效减小面积，提高芯片的集成度。
附图说明
图1为本发明带谐波抑制的CMOS D类放大器电路的原理框图。
具体实施方式
下面结合附图对本发明的技术方案作进一步的说明，但并不局限于此，凡是对本发明技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，均应涵盖在本发明的保护范围中。
本发明提供了一种带谐波抑制的CMOS D类放大器电路，如图1所示，所述CMOS D类放大器电路包括反相器1、与非门1、与非门2、缓冲器1、缓冲器2、反相器2、驱动级PMOS管MP1、驱动级PMOS管MP2、驱动级NMOS管MN1、驱动级NMOS管MN2、负载，其中：
所述与非门1的一个端口与输入相连，另一个端口分别与缓冲器2的输出端、驱动级PMOS管MP2的栅端和驱动级NMOS管MN2的栅端相连；
所述与非门1的输出端与缓冲器1的输入端相连；
所述缓冲器1的输出端分别与反相器2的输入端和与非门2的输入端相连；
所述反相器2的输出端分别与驱动级PMOS管MP1的栅端和驱动级NMOS管MN1的栅端相连；
所述驱动级PMOS管MP1的源端与电源相连，漏端分别与驱动级NMOS管MN1的漏端和负载的输入端相连；
所述驱动级NMOS管MN1的源端接地；
所述反相器1的端口与输入相连，输出端同与非门2的一个输入端口相连；
所述与非门2的输出端与缓冲器2的输入端相连；
所述驱动级PMOS管MP2的源端与电源相连，漏端分别与驱动级NMOS管MN2的漏端和负载的输入端相连；
所述驱动级NMOS管MN2的源端接地；
所述负载的另一端接地。
本发明中，所述反相器1和反相器2均由标准PMOS管和NMOS管组成，任何形式的变种都属于本发明的保护范畴。
本发明中，所述与非门1和与非门2均由标准PMOS管和NMOS管组成，任何形式的变种都属于本发明的保护范畴。
本发明中，所述缓冲器1和缓冲器2均由标准PMOS管和NMOS管组成，其中的一种形式是由偶数个反相器级联组成，任何形式的变种都属于本发明的保护范畴。
本发明中，构成反相器、缓冲器、与非门等逻辑门的晶体管尺寸较小，满足延迟等要求即可，驱动输出级尺寸较大，根据实际应用中负载大小等要求决定。
驱动负载的CMOS D类放大器输出端的大尺寸PMOS管存在寄生栅电容，输出端的大尺寸NMOS管也存在有害的寄生电容。一般驱动负载的CMOS D类放大器存在非交叠时钟控制，防止驱动输出信号转换时存在电源到地的直通通路，降低功耗。当输入信号从高到低转换时，NMOS管从高到低变化会比PMOS管来的早一些，由于寄生电容等因素的存在，会在输出波形中产生尖峰毛刺；同理，当输入信号从低到高转换时，NMOS管从高到低变化会比PMOS管来的晚一些，也会由于寄生电容等因素导致输出波形产生不必要的毛刺，在驱动输出波形频谱上表现为谐波失真。通过与驱动级大尺寸PMOS管增加一个小尺寸NMOS管，同时与驱动级大尺寸NMOS管串接一个小尺寸PMOS管，能够改善上述现象。当输入信号从高到低转换时，增加的小尺寸PMOS管能够有效减小尖峰毛刺；当输入信号从低到高转换时，增加的小尺寸NMOS管也能够有效减小尖峰毛刺。增加的小尺寸MOS管能够在信号转换时释放寄生电容上的感应电荷，从而提高系统线性度，降低失真度。
本发明提出的上述带谐波抑制CMOS D类放大器能够应用在驱动小功率负载方面，例如耳机等。相对于不带谐波抑制技术的D类放大器，也就是说去除本发明中增加的小尺寸PMOS管和NMOS管，输出信号频谱中谐波失真增加至少3dB。

Claims (5)

1.一种带谐波抑制的CMOS D类放大器电路，其特征在于所述CMOS D类放大器电路包括反相器1、反相器2、与非门1、与非门2、缓冲器1、缓冲器2、驱动级PMOS管MP1、驱动级PMOS管MP2、驱动级NMOS管MN1、驱动级NMOS管MN2、负载，其中：
所述与非门1的一个端口与输入相连，另一个端口分别与缓冲器2的输出端、驱动级PMOS管MP2的栅端和驱动级NMOS管MN2的栅端相连；
所述与非门1的输出端与缓冲器1的输入端相连；
所述缓冲器1的输出端分别与反相器2的输入端和与非门2的输入端相连；
所述反相器2的输出端分别与驱动级PMOS管MP1的栅端和驱动级NMOS管MN1的栅端相连；
所述驱动级PMOS管MP1的源端与电源相连，漏端分别与驱动级NMOS管MN1的漏端和负载的输入端相连；
所述驱动级NMOS管MN1的源端接地；
所述反相器1的端口与输入相连，输出端同与非门2的一个输入端口相连；
所述与非门2的输出端与缓冲器2的输入端相连；
所述驱动级PMOS管MP2的源端与电源相连，漏端分别与驱动级NMOS管MN2的漏端和负载的输入端相连；
所述驱动级NMOS管MN2的源端接地；
所述负载的另一端接地。
2.根据权利要求1所述的带谐波抑制的CMOS D类放大器电路，其特征在于所述反相器1和反相器2均由标准PMOS管和NMOS管组成。
3.根据权利要求1所述的带谐波抑制的CMOS D类放大器电路，其特征在于所述与非门1和与非门2均由标准PMOS管和NMOS管组成。
4.根据权利要求1所述的带谐波抑制的CMOS D类放大器电路，其特征在于所述缓冲器1和缓冲器2均由标准PMOS管和NMOS管组成。
5.根据权利要求1所述的带谐波抑制的CMOS D类放大器电路，其特征在于所述缓冲器1和缓冲器2均由偶数个反相器级联组成。
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