JP2002315310A - Ｄｃ／ｄｃコンバータおよびそのノイズ低減方法 - Google Patents
Ｄｃ／ｄｃコンバータおよびそのノイズ低減方法Info
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- JP2002315310A JP2002315310A JP2001119224A JP2001119224A JP2002315310A JP 2002315310 A JP2002315310 A JP 2002315310A JP 2001119224 A JP2001119224 A JP 2001119224A JP 2001119224 A JP2001119224 A JP 2001119224A JP 2002315310 A JP2002315310 A JP 2002315310A
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Abstract
(57)【要約】
【課題】供給電源側のインダクタンスとスイッチ素子の
浮遊容量間で発生するノイズを抑制するDC/DC コンバー
タおよびそのノイズ低減方法を提供する。 【解決手段】供給電源２と並列に接続され直列回路を構
成する第１スイッチ素子３と第２スイッチ素子４と、両
スイッチ素子３、４の共通点から負荷RLに平滑出力を供
給するフィルタＦと、出力電圧Voutを検出して第１・第
２スイッチ素子３、４を交互にスイッチングするパルス
幅制御回路PWM と、このON-OFF制御信号14a により第１
・第２スイッチ素子３、４をON-OFF制御する第１・第２
ドライバ回路31,41 と、第１・第２スイッチ素子３、４
と並列に接続され導通電流の制限手段を有する補助第１
・第２スイッチ素子５、６と、この補助第１・第２スイ
ッチ素子５、６を制御する補助第１・第２ドライバ回路
51,61 と、備える。
浮遊容量間で発生するノイズを抑制するDC/DC コンバー
タおよびそのノイズ低減方法を提供する。 【解決手段】供給電源２と並列に接続され直列回路を構
成する第１スイッチ素子３と第２スイッチ素子４と、両
スイッチ素子３、４の共通点から負荷RLに平滑出力を供
給するフィルタＦと、出力電圧Voutを検出して第１・第
２スイッチ素子３、４を交互にスイッチングするパルス
幅制御回路PWM と、このON-OFF制御信号14a により第１
・第２スイッチ素子３、４をON-OFF制御する第１・第２
ドライバ回路31,41 と、第１・第２スイッチ素子３、４
と並列に接続され導通電流の制限手段を有する補助第１
・第２スイッチ素子５、６と、この補助第１・第２スイ
ッチ素子５、６を制御する補助第１・第２ドライバ回路
51,61 と、備える。
Description
【０００１】
【発明の属する技術分野】本発明は、DC/DC コンバータ
を用いた電源用集積回路(IC)に関わり、特に、このDC/D
C コンバータのスイッチングノイズの低減方法に関す
る。
を用いた電源用集積回路(IC)に関わり、特に、このDC/D
C コンバータのスイッチングノイズの低減方法に関す
る。
【０００２】
【従来の技術】図４は従来技術によるDC/DC コンバータ
方式による電源用ICの全体ブロック図を示す。図４にお
いて、DC/DC コンバータは、例えば電池などからなる供
給電源２から電圧供給Vsを受け、この電源回路２の高電
位側(Vs)にソースを接続するPch-MOS-FET で図示される
第１スイッチ素子３と、この第１スイッチ素子３のドレ
インと直列に接続され電源回路２の低電位側GND にソー
スを接続するNch-MOS-FET で図示される第２スイッチ素
子４と、この第１スイッチ素子３と第２スイッチ素子４
のドレインの共通点(Vm)に接続されて負荷回路RLに平滑
出力電圧Voutを供給するインダクタＬと平滑容量Ｃとか
らなるフィルタ回路Ｆと、この負荷回路RLの出力電圧Vo
utを検出して負帰還信号Vfを出力する電圧検出回路Det
と、この負帰還信号Vfと基準電圧11(Vref)とを比較増幅
する増幅器12と, この増幅器12の出力12a と三角波発信
器13との出力13a を比較する比較器14と, からなり上記
第１スイッチ素子３および第２スイッチ素子４を交互に
スイッチングするパルス幅制御回路PWM と、このパルス
幅制御回路PWM のON-OFF制御信号14a により，第１スイ
ッチ素子３を導通・遮断制御する第１ドライバ回路31
と、第２スイッチ素子４を遮断・導通制御する第２ドラ
イバ回路41と、を備えて構成される。
方式による電源用ICの全体ブロック図を示す。図４にお
いて、DC/DC コンバータは、例えば電池などからなる供
給電源２から電圧供給Vsを受け、この電源回路２の高電
位側(Vs)にソースを接続するPch-MOS-FET で図示される
第１スイッチ素子３と、この第１スイッチ素子３のドレ
インと直列に接続され電源回路２の低電位側GND にソー
スを接続するNch-MOS-FET で図示される第２スイッチ素
子４と、この第１スイッチ素子３と第２スイッチ素子４
のドレインの共通点(Vm)に接続されて負荷回路RLに平滑
出力電圧Voutを供給するインダクタＬと平滑容量Ｃとか
らなるフィルタ回路Ｆと、この負荷回路RLの出力電圧Vo
utを検出して負帰還信号Vfを出力する電圧検出回路Det
と、この負帰還信号Vfと基準電圧11(Vref)とを比較増幅
する増幅器12と, この増幅器12の出力12a と三角波発信
器13との出力13a を比較する比較器14と, からなり上記
第１スイッチ素子３および第２スイッチ素子４を交互に
スイッチングするパルス幅制御回路PWM と、このパルス
幅制御回路PWM のON-OFF制御信号14a により，第１スイ
ッチ素子３を導通・遮断制御する第１ドライバ回路31
と、第２スイッチ素子４を遮断・導通制御する第２ドラ
イバ回路41と、を備えて構成される。
【０００３】また、Pch-MOS-FET の第１スイッチ素子３
およびNch-MOS-FET の第２スイッチ素子４の各電極間に
は点線で図示されるソース・ドレイン間に浮遊容量Csd
が存在する。かかる構成により、DC/DC コンバータの出
力電圧Voutは、抵抗R1,R2 の分圧回路からなる電圧検出
回路Det で負帰還信号Vfとして検出される。パルス幅制
御回路PWM は、この負帰還信号Vfと基準電圧回路11の基
準電圧Vrefとを増幅器12で比較・増幅して増幅された差
信号12a を出力し、この差信号12a と三角波発信器13の
出力13a とを比較器14で比較してON-OFF信号14a を形成
する。このON-OFF信号14a は、第１ドライバ回路31およ
び第２ドライバ回路41を介して第１スイッチ素子３およ
び第２スイッチ素子４を交互にON-OFFさせる。この結
果、第１スイッチ素子３と第２スイッチ素子４との共通
点(Vm)に発生する電位Vmは、第１スイッチ素子３がONし
第２スイッチ素子４がOFF している期間、電源回路２の
供給電圧Vsが出力され、また、第１スイッチ素子３がOF
F し第２スイッチ素子４がONしている期間、0Vが出力さ
れる。この出力Vmをフィルタ回路Ｆで平滑化して直流出
力電Voutとして出力することができる。上述した様に、
基準電圧Vrefと負帰還信号Vfとの差信号12a でパルス幅
制御回路PWM のON-OFF比率を制御する負帰還制御ループ
を構成しているので、安定な直流出力電圧Voutを形成す
ることができる。
およびNch-MOS-FET の第２スイッチ素子４の各電極間に
は点線で図示されるソース・ドレイン間に浮遊容量Csd
が存在する。かかる構成により、DC/DC コンバータの出
力電圧Voutは、抵抗R1,R2 の分圧回路からなる電圧検出
回路Det で負帰還信号Vfとして検出される。パルス幅制
御回路PWM は、この負帰還信号Vfと基準電圧回路11の基
準電圧Vrefとを増幅器12で比較・増幅して増幅された差
信号12a を出力し、この差信号12a と三角波発信器13の
出力13a とを比較器14で比較してON-OFF信号14a を形成
する。このON-OFF信号14a は、第１ドライバ回路31およ
び第２ドライバ回路41を介して第１スイッチ素子３およ
び第２スイッチ素子４を交互にON-OFFさせる。この結
果、第１スイッチ素子３と第２スイッチ素子４との共通
点(Vm)に発生する電位Vmは、第１スイッチ素子３がONし
第２スイッチ素子４がOFF している期間、電源回路２の
供給電圧Vsが出力され、また、第１スイッチ素子３がOF
F し第２スイッチ素子４がONしている期間、0Vが出力さ
れる。この出力Vmをフィルタ回路Ｆで平滑化して直流出
力電Voutとして出力することができる。上述した様に、
基準電圧Vrefと負帰還信号Vfとの差信号12a でパルス幅
制御回路PWM のON-OFF比率を制御する負帰還制御ループ
を構成しているので、安定な直流出力電圧Voutを形成す
ることができる。
【０００４】上記の様に、電池などの様に負荷電流が流
れると電圧が低下してしまう様な電源２に第１スイッチ
素子３と第２スイッチ素子４を接続し、さらにインダク
タＬ、容量Ｃを用い、負荷電圧Voutを一定にする様に第
１スイッチ素子３と第２スイッチ素子４を交互にON/OFF
制御する方式を DC/DCコンバータ方式と呼ばれる。
れると電圧が低下してしまう様な電源２に第１スイッチ
素子３と第２スイッチ素子４を接続し、さらにインダク
タＬ、容量Ｃを用い、負荷電圧Voutを一定にする様に第
１スイッチ素子３と第２スイッチ素子４を交互にON/OFF
制御する方式を DC/DCコンバータ方式と呼ばれる。
【０００５】
【発明が解決しようとする課題】図５は従来技術による
ノイズ発生に関わる電気的な振る舞いを説明する説明図
である。図５において、縦軸方向に上から順に、比較器
14の出力電圧14a と、Pch-MOS-FET(第１スイッチ素子)
３のゲート電圧Vg1 と、Nch-MOS-FET(第２スイッチ素
子) ４のゲート電圧Vg2 と、Pch-MOS-FET ３のドレイン
電圧（スイッチング電圧Vm）との波形を示し、横軸に時
間軸をとり、各タイミングによる波形の変化特性を図示
する。
ノイズ発生に関わる電気的な振る舞いを説明する説明図
である。図５において、縦軸方向に上から順に、比較器
14の出力電圧14a と、Pch-MOS-FET(第１スイッチ素子)
３のゲート電圧Vg1 と、Nch-MOS-FET(第２スイッチ素
子) ４のゲート電圧Vg2 と、Pch-MOS-FET ３のドレイン
電圧（スイッチング電圧Vm）との波形を示し、横軸に時
間軸をとり、各タイミングによる波形の変化特性を図示
する。
【０００６】先ず、Pch-MOS-FET(第１スイッチ素子) が
ONからOFF に切り替わり、予め定められたデッドタイム
後に、Nch-MOS-FET(第２スイッチ素子) ４がOFF からON
に切り替わる場合を説明する。Pch-MOS-FET がONの間、
Nch-MOS-FET のソース・ドレイン間の浮遊容量Csd は充
電されている。Pch-MOS-FET がONからOFF に切り替わる
とNch-MOS-FET の浮遊容量Csd の電荷は放電され始め
る。そしてPch-MOS-FETのソース・ドレイン間の浮遊容
量Csd が充電される。次に、Nch-MOS-FET(第２スイッチ
素子) ４がONになると、この浮遊容量Csd と図４に点線
で図示される配線のインダクタンスLsとで共振を起こ
し、供給電源側にノイズを発生する。
ONからOFF に切り替わり、予め定められたデッドタイム
後に、Nch-MOS-FET(第２スイッチ素子) ４がOFF からON
に切り替わる場合を説明する。Pch-MOS-FET がONの間、
Nch-MOS-FET のソース・ドレイン間の浮遊容量Csd は充
電されている。Pch-MOS-FET がONからOFF に切り替わる
とNch-MOS-FET の浮遊容量Csd の電荷は放電され始め
る。そしてPch-MOS-FETのソース・ドレイン間の浮遊容
量Csd が充電される。次に、Nch-MOS-FET(第２スイッチ
素子) ４がONになると、この浮遊容量Csd と図４に点線
で図示される配線のインダクタンスLsとで共振を起こ
し、供給電源側にノイズを発生する。
【０００７】Nch-MOS-FET がONからOFF になり、次にPc
h-MOS-FET がOFF からONになる場合も同様に、Pch-MOS-
FET がONになる時、浮遊容量Csd と配線のインダクタン
スLsとで共振を起こし、供給電源側にノイズを発生す
る。この結果、Pch-MOS-FET のドレインおよびNch-MOS-
FET のドレインの電位Vmは図５に図示する様に振動波形
（ノイズ）となる。この振動波形が負荷RLの両端電圧Vo
utではノイズとなり、供給電圧の品質低下を招いてい
た。
h-MOS-FET がOFF からONになる場合も同様に、Pch-MOS-
FET がONになる時、浮遊容量Csd と配線のインダクタン
スLsとで共振を起こし、供給電源側にノイズを発生す
る。この結果、Pch-MOS-FET のドレインおよびNch-MOS-
FET のドレインの電位Vmは図５に図示する様に振動波形
（ノイズ）となる。この振動波形が負荷RLの両端電圧Vo
utではノイズとなり、供給電圧の品質低下を招いてい
た。
【０００８】本発明は供給電源側の配線のインダクタン
スとスイッチ素子の浮遊容量との間に発生する直列共振
回路によるノイズ発生電圧を抑制するとともに、その減
衰特性を向上させることにより、ノイズ発生の小さいDC
/DC コンバータおよびそのノイズ低減方法を提供するこ
とにある。
スとスイッチ素子の浮遊容量との間に発生する直列共振
回路によるノイズ発生電圧を抑制するとともに、その減
衰特性を向上させることにより、ノイズ発生の小さいDC
/DC コンバータおよびそのノイズ低減方法を提供するこ
とにある。
【０００９】
【課題を解決するための手段】上記課題は本発明によれ
ば、供給電源から電圧供給を受け、この電源回路の高電
位側に接続される第１スイッチ素子と、この第１スイッ
チ素子と直列に接続され電源回路の低電位側に接続され
る第２スイッチ素子と、この第１スイッチ素子と第２ス
イッチ素子との共通点に接続されて負荷回路に平滑出力
電圧を供給するインダクタと平滑容量とからなるフィル
タ回路と、負荷回路の出力電圧を検出して負帰還信号を
出力する電圧検出回路と、この負帰還信号と基準電圧と
を比較増幅し，第１スイッチ素子および第２スイッチ素
子を交互にスイッチングするためのON-OFF制御信号を出
力するパルス幅制御回路と、このパルス幅制御回路のON
-OFF制御信号により，第１スイッチ素子を導通・遮断制
御する第１ドライバ回路と、第２スイッチ素子を遮断・
導通制御する第２ドライバ回路と、を備えてなるDC/DC
コンバータにおいて、第１スイッチ素子と並列に接続さ
れ，第２スイッチ素子のON抵抗よりON抵抗値が高い，あ
るいは，導通時の導通電流を制限する手段を有する補助
第１スイッチ素子と、第２スイッチ素子が導通する初期
の予め定められた一定期間，補助第１スイッチ素子を導
通制御する補助第１ドライバ回路と、第２スイッチ素子
と並列に接続され，第１スイッチ素子のON抵抗よりON抵
抗値が高い，あるいは，導通時の導通電流を制限する手
段を有する補助第２スイッチ素子と、第１スイッチ素子
が導通する初期の予め定められた一定期間，補助第２ス
イッチ素子を導通制御する補助第２ドライバ回路と、を
備えるものとする。
ば、供給電源から電圧供給を受け、この電源回路の高電
位側に接続される第１スイッチ素子と、この第１スイッ
チ素子と直列に接続され電源回路の低電位側に接続され
る第２スイッチ素子と、この第１スイッチ素子と第２ス
イッチ素子との共通点に接続されて負荷回路に平滑出力
電圧を供給するインダクタと平滑容量とからなるフィル
タ回路と、負荷回路の出力電圧を検出して負帰還信号を
出力する電圧検出回路と、この負帰還信号と基準電圧と
を比較増幅し，第１スイッチ素子および第２スイッチ素
子を交互にスイッチングするためのON-OFF制御信号を出
力するパルス幅制御回路と、このパルス幅制御回路のON
-OFF制御信号により，第１スイッチ素子を導通・遮断制
御する第１ドライバ回路と、第２スイッチ素子を遮断・
導通制御する第２ドライバ回路と、を備えてなるDC/DC
コンバータにおいて、第１スイッチ素子と並列に接続さ
れ，第２スイッチ素子のON抵抗よりON抵抗値が高い，あ
るいは，導通時の導通電流を制限する手段を有する補助
第１スイッチ素子と、第２スイッチ素子が導通する初期
の予め定められた一定期間，補助第１スイッチ素子を導
通制御する補助第１ドライバ回路と、第２スイッチ素子
と並列に接続され，第１スイッチ素子のON抵抗よりON抵
抗値が高い，あるいは，導通時の導通電流を制限する手
段を有する補助第２スイッチ素子と、第１スイッチ素子
が導通する初期の予め定められた一定期間，補助第２ス
イッチ素子を導通制御する補助第２ドライバ回路と、を
備えるものとする。
【００１０】また、第１・第２ドライバ回路は、パルス
幅制御回路のON-OFF制御信号に対して、駆動すべき当該
第１・第２スイッチ素子を導通する方向に対して予め定
められたタイミング間隔だけ遅らして導通モードに移行
し、補助第１ドライバ回路は、第２スイッチ素子が導通
する初期の予め定められた一定期間，補助第１スイッチ
素子を導通制御し、補助第２ドライバ回路は、第１スイ
ッチ素子が導通する初期の予め定められた一定期間，補
助第２スイッチ素子を導通制御することができる。
幅制御回路のON-OFF制御信号に対して、駆動すべき当該
第１・第２スイッチ素子を導通する方向に対して予め定
められたタイミング間隔だけ遅らして導通モードに移行
し、補助第１ドライバ回路は、第２スイッチ素子が導通
する初期の予め定められた一定期間，補助第１スイッチ
素子を導通制御し、補助第２ドライバ回路は、第１スイ
ッチ素子が導通する初期の予め定められた一定期間，補
助第２スイッチ素子を導通制御することができる。
【００１１】かかる構成により、第１スイッチ素子また
は第２スイッチ素子が導通する初期の予め定められた一
定期間，補助第２スイッチ素子または補助第１スイッチ
素子を導通制御することにより、供給電源側の配線のイ
ンダクタンスとスイッチ素子の浮遊容量との間に発生す
る直列共振回路に補助第１・第１スイッチ素子のON抵抗
あるいは導通電流を制限する手段を挿入することによっ
て、供給電源側の直列共振回路の減衰特性を向上するこ
とができる。
は第２スイッチ素子が導通する初期の予め定められた一
定期間，補助第２スイッチ素子または補助第１スイッチ
素子を導通制御することにより、供給電源側の配線のイ
ンダクタンスとスイッチ素子の浮遊容量との間に発生す
る直列共振回路に補助第１・第１スイッチ素子のON抵抗
あるいは導通電流を制限する手段を挿入することによっ
て、供給電源側の直列共振回路の減衰特性を向上するこ
とができる。
【００１２】また、第１スイッチ素子および補助第１ス
イッチ素子は、ソースを電源回路の高電位側に接続する
Pch-MOS-FET (PチャネルMOS 電界トランジスタ) とし、
第２スイッチ素子および補助第２スイッチ素子は、ソー
スを電源回路の低電位側に接続するNch-MOS-FET (Nチャ
ネルMOS 電界トランジスタ) とし、補助第１スイッチ素
子は第２スイッチ素子のON抵抗より十分に大きいON抵抗
で構成し、補助第２スイッチ素子は第１スイッチ素子の
ON抵抗より十分に大きいON抵抗で構成することができ
る。
イッチ素子は、ソースを電源回路の高電位側に接続する
Pch-MOS-FET (PチャネルMOS 電界トランジスタ) とし、
第２スイッチ素子および補助第２スイッチ素子は、ソー
スを電源回路の低電位側に接続するNch-MOS-FET (Nチャ
ネルMOS 電界トランジスタ) とし、補助第１スイッチ素
子は第２スイッチ素子のON抵抗より十分に大きいON抵抗
で構成し、補助第２スイッチ素子は第１スイッチ素子の
ON抵抗より十分に大きいON抵抗で構成することができ
る。
【００１３】また、第１スイッチ素子および補助第１ス
イッチ素子は、ソースを電源回路の高電位側に接続され
るPch-MOS-FET とし、第２スイッチ素子および補助第２
スイッチ素子は、ソースを電源回路の低電位側に接続さ
れるNch-MOS-FET とし、これらの補助スイッチ素子の導
通時の導通電流を制限する手段は、補助第１スイッチ素
子および補助第２スイッチ素子に直列に接続される抵抗
を備えて構成することができる。
イッチ素子は、ソースを電源回路の高電位側に接続され
るPch-MOS-FET とし、第２スイッチ素子および補助第２
スイッチ素子は、ソースを電源回路の低電位側に接続さ
れるNch-MOS-FET とし、これらの補助スイッチ素子の導
通時の導通電流を制限する手段は、補助第１スイッチ素
子および補助第２スイッチ素子に直列に接続される抵抗
を備えて構成することができる。
【００１４】
【発明の実施の形態】図１は本発明の一実施例によるDC
/DC コンバータおよびそのノイズ低減方法を説明するブ
ロック図、図２は他のDC/DC コンバータのブロック図、
図３は本発明によるノイズ発生に関わる電気的な振る舞
いを説明する説明図であり、図４、図５に対応する同一
部材には同じ符号が付してある。
/DC コンバータおよびそのノイズ低減方法を説明するブ
ロック図、図２は他のDC/DC コンバータのブロック図、
図３は本発明によるノイズ発生に関わる電気的な振る舞
いを説明する説明図であり、図４、図５に対応する同一
部材には同じ符号が付してある。
【００１５】図１において、本発明によるDC/DC コンバ
ータは、供給電源２から電圧Vsの供給を受け、この電源
回路２の高電位側(Vs)に接続される第１スイッチ素子３
と、この第１スイッチ素子３と直列に接続され電源回路
２の低電位側GND に接続される第２スイッチ素子４と、
この第１スイッチ素子３と第２スイッチ素子４との共通
点(Vm)に接続されて負荷回路RLに平滑出力電圧Voutを供
給するインダクタＬと平滑容量Ｃとからなるフィルタ回
路Ｆと、負荷回路RLの出力電圧Voutを検出して負帰還信
号Vfを出力する電圧検出回路Det と、この負帰還信号Vf
と基準電圧Vrefとを比較増幅し，第１スイッチ素子３お
よび第２スイッチ素子４を交互にスイッチングするパル
ス幅制御回路PWM と、このパルス幅制御回路PWM のON-O
FF制御信号14a により，第１スイッチ素子３を導通・遮
断制御する第１ドライバ回路31と、第２スイッチ素子４
を遮断・導通制御する第２ドライバ回路41と、を備えて
なるDC/DC コンバータにおいて、第１スイッチ素子３と
並列に接続され，第２スイッチ素子４のON抵抗(ron2)よ
りON抵抗値が高い，あるいは，導通時の導通電流を制限
する手段を有する補助第１スイッチ素子５と、第２スイ
ッチ素子４が導通する初期の予め定められた一定期間
（Δt2),補助第１スイッチ素子５を導通制御する補助第
１ドライバ回路51と、第２スイッチ素子４と並列に接続
され，第１スイッチ素子３のON抵抗(ron1)よりON抵抗値
が高い，あるいは，導通時の導通電流を制限する手段を
有する補助第２スイッチ素子６と、第１スイッチ素子３
が導通する初期の予め定められた一定期間（Δt2),補助
第２スイッチ素子６を導通制御する補助第２ドライバ回
路61と、を備えて構成される。
ータは、供給電源２から電圧Vsの供給を受け、この電源
回路２の高電位側(Vs)に接続される第１スイッチ素子３
と、この第１スイッチ素子３と直列に接続され電源回路
２の低電位側GND に接続される第２スイッチ素子４と、
この第１スイッチ素子３と第２スイッチ素子４との共通
点(Vm)に接続されて負荷回路RLに平滑出力電圧Voutを供
給するインダクタＬと平滑容量Ｃとからなるフィルタ回
路Ｆと、負荷回路RLの出力電圧Voutを検出して負帰還信
号Vfを出力する電圧検出回路Det と、この負帰還信号Vf
と基準電圧Vrefとを比較増幅し，第１スイッチ素子３お
よび第２スイッチ素子４を交互にスイッチングするパル
ス幅制御回路PWM と、このパルス幅制御回路PWM のON-O
FF制御信号14a により，第１スイッチ素子３を導通・遮
断制御する第１ドライバ回路31と、第２スイッチ素子４
を遮断・導通制御する第２ドライバ回路41と、を備えて
なるDC/DC コンバータにおいて、第１スイッチ素子３と
並列に接続され，第２スイッチ素子４のON抵抗(ron2)よ
りON抵抗値が高い，あるいは，導通時の導通電流を制限
する手段を有する補助第１スイッチ素子５と、第２スイ
ッチ素子４が導通する初期の予め定められた一定期間
（Δt2),補助第１スイッチ素子５を導通制御する補助第
１ドライバ回路51と、第２スイッチ素子４と並列に接続
され，第１スイッチ素子３のON抵抗(ron1)よりON抵抗値
が高い，あるいは，導通時の導通電流を制限する手段を
有する補助第２スイッチ素子６と、第１スイッチ素子３
が導通する初期の予め定められた一定期間（Δt2),補助
第２スイッチ素子６を導通制御する補助第２ドライバ回
路61と、を備えて構成される。
【００１６】かかる構成により、第１スイッチ素子３ま
たは第２スイッチ素子４が導通する最初の期間に予め定
められた一定期間（Δt2),補助第２スイッチ素子６また
は補助第１スイッチ素子５を導通制御することにより、
供給電源２側に点線で図示される配線のインダクタンス
Lsと, スイッチ素子３，４の浮遊容量Csd および補助ス
イッチ素子５，６の浮遊容量Csd'の和からなる合成浮遊
容量Csdaと, の間に発生する直列共振回路に補助第１・
第２スイッチ素子のON抵抗(ron) あるいは導通電流を制
限する手段，例えば抵抗、を挿入することによって、供
給電源２側の直列共振回路の減衰特性を向上することが
できる。
たは第２スイッチ素子４が導通する最初の期間に予め定
められた一定期間（Δt2),補助第２スイッチ素子６また
は補助第１スイッチ素子５を導通制御することにより、
供給電源２側に点線で図示される配線のインダクタンス
Lsと, スイッチ素子３，４の浮遊容量Csd および補助ス
イッチ素子５，６の浮遊容量Csd'の和からなる合成浮遊
容量Csdaと, の間に発生する直列共振回路に補助第１・
第２スイッチ素子のON抵抗(ron) あるいは導通電流を制
限する手段，例えば抵抗、を挿入することによって、供
給電源２側の直列共振回路の減衰特性を向上することが
できる。
【００１７】
【実施例】（実施例１）図１において、第１スイッチ素
子３および補助第１スイッチ素子５は、ソースを電源回
路２の高電位(Vs)側に接続するPch-MOS-FET (Pチャネル
MOS 電界トランジスタ) とし、第２スイッチ素子４およ
び補助第２スイッチ素子６は、ソースを電源回路２の低
電位(GND) 側に接続するNch-MOS-FET (NチャネルMOS 電
界トランジスタ) とし、補助第１スイッチ素子５は第２
スイッチ素子４のON抵抗(ron2)より十分に大きいON抵抗
(ron3)で構成し、補助第２スイッチ素子６は第１スイッ
チ素子３のON抵抗(ron1)より十分に大きいON抵抗(ron4)
で構成、例えば、補助第１スイッチ素子５および補助第
２スイッチ素子６の電界トランジスタを構成する電極サ
イズを、第１スイッチ素子３および第２スイッチ素子４
に較べて十分小さい電極サイズで構成することができ
る。
子３および補助第１スイッチ素子５は、ソースを電源回
路２の高電位(Vs)側に接続するPch-MOS-FET (Pチャネル
MOS 電界トランジスタ) とし、第２スイッチ素子４およ
び補助第２スイッチ素子６は、ソースを電源回路２の低
電位(GND) 側に接続するNch-MOS-FET (NチャネルMOS 電
界トランジスタ) とし、補助第１スイッチ素子５は第２
スイッチ素子４のON抵抗(ron2)より十分に大きいON抵抗
(ron3)で構成し、補助第２スイッチ素子６は第１スイッ
チ素子３のON抵抗(ron1)より十分に大きいON抵抗(ron4)
で構成、例えば、補助第１スイッチ素子５および補助第
２スイッチ素子６の電界トランジスタを構成する電極サ
イズを、第１スイッチ素子３および第２スイッチ素子４
に較べて十分小さい電極サイズで構成することができ
る。
【００１８】第１スイッチ素子３と補助第１スイッチ素
子５および第２スイッチ素子４と補助第２スイッチ素子
６とのソース・ドレイン間は並列に接続されているの
で、以下の説明では、浮遊容量は第１スイッチ素子３側
の合成浮遊容量Csdp、あるいは第２スイッチ素子４側の
合成浮遊容量Csdnとして説明する。本発明では、合成浮
遊容量Csdp,Csdn に充電された電荷がスイッチング動作
によって、合成浮遊容量Csdp,Csdn と配線のインダクタ
ンスLsとがなす直列共振回路に影響を与えてノイズを発
生する原因に対し、第１スイッチ素子(Pch-MOS-FET) ３
あるいは第２スイッチ素子(Nch-MOS-FET) ４のON抵抗(r
on1),(ron2) より十分に大きなON抵抗(ron3),(ron4) を
持つ補助第１スイッチ素子(Pch-MOS-FET) ５および補助
第２スイッチ素子(Nch-MOS-FET) ６を第１スイッチ素子
(Pch-MOS-FET) ３および第２スイッチ素子(Nch-MOS-FE
T) ４に並列に接続し、補助第１スイッチ素子(Pch-MOS-
FET) ５用ドライバ51、補助第２スイッチ素子(Nch-MOS-
FET) ６用ドライバ61により、直列共振が起こるタイミ
ング（図３の時刻t2,t4 ・・) でそれぞれの補助スイッ
チ素子５、６をONすることにより、この直列共振回路に
対して共振エネルギを減衰させることにより、ノイズを
抑制している。この結果、供給電圧の品質を向上させる
ことができる。
子５および第２スイッチ素子４と補助第２スイッチ素子
６とのソース・ドレイン間は並列に接続されているの
で、以下の説明では、浮遊容量は第１スイッチ素子３側
の合成浮遊容量Csdp、あるいは第２スイッチ素子４側の
合成浮遊容量Csdnとして説明する。本発明では、合成浮
遊容量Csdp,Csdn に充電された電荷がスイッチング動作
によって、合成浮遊容量Csdp,Csdn と配線のインダクタ
ンスLsとがなす直列共振回路に影響を与えてノイズを発
生する原因に対し、第１スイッチ素子(Pch-MOS-FET) ３
あるいは第２スイッチ素子(Nch-MOS-FET) ４のON抵抗(r
on1),(ron2) より十分に大きなON抵抗(ron3),(ron4) を
持つ補助第１スイッチ素子(Pch-MOS-FET) ５および補助
第２スイッチ素子(Nch-MOS-FET) ６を第１スイッチ素子
(Pch-MOS-FET) ３および第２スイッチ素子(Nch-MOS-FE
T) ４に並列に接続し、補助第１スイッチ素子(Pch-MOS-
FET) ５用ドライバ51、補助第２スイッチ素子(Nch-MOS-
FET) ６用ドライバ61により、直列共振が起こるタイミ
ング（図３の時刻t2,t4 ・・) でそれぞれの補助スイッ
チ素子５、６をONすることにより、この直列共振回路に
対して共振エネルギを減衰させることにより、ノイズを
抑制している。この結果、供給電圧の品質を向上させる
ことができる。
【００１９】第３図において、縦軸方向に上から順に、
比較器14の出力電圧14a と、Pch-MOS-FET(第１スイッチ
素子) のゲート電圧Vg1 と、補助Pch-MOS-FET(補助第１
スイッチ素子) のゲート電圧Vg3 と、Nch-MOS-FET(第２
スイッチ素子) ４のゲート電圧Vg2 と、補助Nch-MOS-FE
T(補助第２スイッチ素子) のゲート電圧Vg4 と、Pch-MO
S-FET ３のドレイン電圧（スイッチング電圧Vm）との波
形を示し、横軸に時間軸をとり、各タイミングによる波
形の変化特性を図示する。
比較器14の出力電圧14a と、Pch-MOS-FET(第１スイッチ
素子) のゲート電圧Vg1 と、補助Pch-MOS-FET(補助第１
スイッチ素子) のゲート電圧Vg3 と、Nch-MOS-FET(第２
スイッチ素子) ４のゲート電圧Vg2 と、補助Nch-MOS-FE
T(補助第２スイッチ素子) のゲート電圧Vg4 と、Pch-MO
S-FET ３のドレイン電圧（スイッチング電圧Vm）との波
形を示し、横軸に時間軸をとり、各タイミングによる波
形の変化特性を図示する。
【００２０】先ず、Pch-MOS-FET(第１スイッチ素子) ３
が時刻t1でONからOFF に切り替わり、予め定められたデ
ッドタイムΔt1後（時刻t2）で、Nch-MOS-FET(第２スイ
ッチ素子) ４がOFF からONに切り替わる場合を説明す
る。時刻t1以前でPch-MOS-FET３がONの間、Nch-MOS-FET
４側の浮遊容量Csdnは電源電圧Vsまで充電されてい
る。時刻t1でPch-MOS-FET ３がONからOFF に切り替わる
と、インダクタＬからの電流によってNch-MOS-FET ４側
の合成浮遊容量Csdnの電荷が放電され始める。そしてPc
h-MOS-FET ３側のソース・ドレイン間の合成浮遊容量Cs
dpが充電される。次に、時刻t2でNch-MOS-FET(第２スイ
ッチ素子) ４がONになると、従来技術で述べた様に、こ
の合成浮遊容量Csdpと図１の点線で図示される配線のイ
ンダクタンスLsとで共振を起こし、供給電源側にノイズ
を発生する。
が時刻t1でONからOFF に切り替わり、予め定められたデ
ッドタイムΔt1後（時刻t2）で、Nch-MOS-FET(第２スイ
ッチ素子) ４がOFF からONに切り替わる場合を説明す
る。時刻t1以前でPch-MOS-FET３がONの間、Nch-MOS-FET
４側の浮遊容量Csdnは電源電圧Vsまで充電されてい
る。時刻t1でPch-MOS-FET ３がONからOFF に切り替わる
と、インダクタＬからの電流によってNch-MOS-FET ４側
の合成浮遊容量Csdnの電荷が放電され始める。そしてPc
h-MOS-FET ３側のソース・ドレイン間の合成浮遊容量Cs
dpが充電される。次に、時刻t2でNch-MOS-FET(第２スイ
ッチ素子) ４がONになると、従来技術で述べた様に、こ
の合成浮遊容量Csdpと図１の点線で図示される配線のイ
ンダクタンスLsとで共振を起こし、供給電源側にノイズ
を発生する。
【００２１】しかし、本発明では、時刻t2でNch-MOS-FE
T(第２スイッチ素子) ４がONになると同時に、補助Pch-
MOS-FET(補助第１スイッチ）５をONにするので、合成浮
遊容量Csdpに並列に補助第１スイッチ素子(Pch-MOS-FE
T) ５のON抵抗(ron3)が付加されてこの共振回路(Ls+Csd
p) の共振エネルギを減衰させる。従って、補助Pch-MOS
-FET(補助第１スイッチ）５のON時間Δt2の長さは、こ
の共振が減衰するのに十分な時間があればよく、その前
後に余裕を持ってON期間を設定すればよい。
T(第２スイッチ素子) ４がONになると同時に、補助Pch-
MOS-FET(補助第１スイッチ）５をONにするので、合成浮
遊容量Csdpに並列に補助第１スイッチ素子(Pch-MOS-FE
T) ５のON抵抗(ron3)が付加されてこの共振回路(Ls+Csd
p) の共振エネルギを減衰させる。従って、補助Pch-MOS
-FET(補助第１スイッチ）５のON時間Δt2の長さは、こ
の共振が減衰するのに十分な時間があればよく、その前
後に余裕を持ってON期間を設定すればよい。
【００２２】同様に、上記現象は、時刻t3でNch-MOS-FE
T ４がONからOFF に移行し、次に時刻t4でPch-MOS-FET
３がOFF からONになる場合も同様に、Pch-MOS-FET ３が
ONになる時、浮遊容量Csdnと配線のインダクタンスLsと
で共振を起こし、供給電源側のノイズを発生するが、時
刻t4でPch-MOS-FET(第１スイッチ素子) ３がONになると
同時に、補助Nch-MOS-FET(補助第２スイッチ）６をONに
するので、合成浮遊容量Csdpに並列に補助第２スイッチ
素子(Nch-MOS-FET) ６のON抵抗(ron4)が付加されてこの
共振回路(Ls+Csdn) の共振エネルギを減衰させる。従っ
て、補助Pch-MOS-FET(補助第１スイッチ）５のON時間Δ
t2の長さは、この共振が減衰するのに十分な時間があれ
ばよく、その前後に余裕を持ってON期間を設定すればよ
い。
T ４がONからOFF に移行し、次に時刻t4でPch-MOS-FET
３がOFF からONになる場合も同様に、Pch-MOS-FET ３が
ONになる時、浮遊容量Csdnと配線のインダクタンスLsと
で共振を起こし、供給電源側のノイズを発生するが、時
刻t4でPch-MOS-FET(第１スイッチ素子) ３がONになると
同時に、補助Nch-MOS-FET(補助第２スイッチ）６をONに
するので、合成浮遊容量Csdpに並列に補助第２スイッチ
素子(Nch-MOS-FET) ６のON抵抗(ron4)が付加されてこの
共振回路(Ls+Csdn) の共振エネルギを減衰させる。従っ
て、補助Pch-MOS-FET(補助第１スイッチ）５のON時間Δ
t2の長さは、この共振が減衰するのに十分な時間があれ
ばよく、その前後に余裕を持ってON期間を設定すればよ
い。
【００２３】本発明では、この結果、Pch-MOS-FET ３の
ドレインおよびNch-MOS-FET ４のドレインの電位Vmは図
３に図示する様に振動波形（ノイズ）となる。 （実施例２）図２において、DC/DC コンバータ1Aの他の
実施例として、第１スイッチ素子３および補助第１スイ
ッチ素子５は、Pch-MOS-FET とし、第２スイッチ素子４
および補助第２スイッチ素子６は、Nch-MOS-FET とし、
これらの補助スイッチ素子５，６の導通時の導通電流を
制限する手段は、当該補助スイッチ素子５，６に直列に
接続される抵抗52,62 を有し、電源２に対して並列に接
続され, 直列回路を構成する第１スイッチ素子３および
第２スイッチ素子４のON抵抗より十分に大きいON抵抗で
構成することができる。
ドレインおよびNch-MOS-FET ４のドレインの電位Vmは図
３に図示する様に振動波形（ノイズ）となる。 （実施例２）図２において、DC/DC コンバータ1Aの他の
実施例として、第１スイッチ素子３および補助第１スイ
ッチ素子５は、Pch-MOS-FET とし、第２スイッチ素子４
および補助第２スイッチ素子６は、Nch-MOS-FET とし、
これらの補助スイッチ素子５，６の導通時の導通電流を
制限する手段は、当該補助スイッチ素子５，６に直列に
接続される抵抗52,62 を有し、電源２に対して並列に接
続され, 直列回路を構成する第１スイッチ素子３および
第２スイッチ素子４のON抵抗より十分に大きいON抵抗で
構成することができる。
【００２４】かかる構成により、抵抗52または抵抗62が
配線の浮遊インダクタLsと、第１スイッチ素子３または
第２スイッチ素子４側の合成浮遊容量Csdp,Csdn とがな
す直列共振回路に付加され、この共振回路に減衰特性を
賦与することができる。以上、本発明のDC/DC コンバー
タは、第１・第２スイッチ素子および補助第１・第２ス
イッチ素子を電界効果トランジスタで構成した例を説明
したが、バイポーラトランジスタで構成しても、同様の
作用・効果を得ることができる。
配線の浮遊インダクタLsと、第１スイッチ素子３または
第２スイッチ素子４側の合成浮遊容量Csdp,Csdn とがな
す直列共振回路に付加され、この共振回路に減衰特性を
賦与することができる。以上、本発明のDC/DC コンバー
タは、第１・第２スイッチ素子および補助第１・第２ス
イッチ素子を電界効果トランジスタで構成した例を説明
したが、バイポーラトランジスタで構成しても、同様の
作用・効果を得ることができる。
【００２５】
【発明の効果】本発明によれば、第１・第２スイッチ素
子の浮遊容量に充電された電荷が配線のインダクタンス
と共振することによって発生するノイズに対し、この第
１・第２スイッチ素子に比べてON抵抗が十分大きい補助
第２・第１スイッチ素子，あるいは導通電流を制限する
手段例えば直列抵抗を有する補助スイッチ素子，を第１
スイッチ素子あるいは第２スイッチ素子に並列に接続
し、第２スイッチ素子がONするときに補助第１スイッチ
素子を、第１スイッチ素子がONするときに補助第２スイ
ッチ素子をONするように制御し、電源回路側の浮遊イン
ダクタンスと第１・第２スイッチ素子の浮遊容量とがな
す直列共振回路にON抵抗を挿入するすることによって、
この共振回路の減衰特性を向上させることができる。そ
の結果、供給電圧の品質を向上させることができる。
子の浮遊容量に充電された電荷が配線のインダクタンス
と共振することによって発生するノイズに対し、この第
１・第２スイッチ素子に比べてON抵抗が十分大きい補助
第２・第１スイッチ素子，あるいは導通電流を制限する
手段例えば直列抵抗を有する補助スイッチ素子，を第１
スイッチ素子あるいは第２スイッチ素子に並列に接続
し、第２スイッチ素子がONするときに補助第１スイッチ
素子を、第１スイッチ素子がONするときに補助第２スイ
ッチ素子をONするように制御し、電源回路側の浮遊イン
ダクタンスと第１・第２スイッチ素子の浮遊容量とがな
す直列共振回路にON抵抗を挿入するすることによって、
この共振回路の減衰特性を向上させることができる。そ
の結果、供給電圧の品質を向上させることができる。
【００２６】即ち、供給電源側の配線のインダクタンス
とスイッチ素子の浮遊容量との間に発生する直列共振回
路によるノイズ発生電圧を抑制するとともに、その減衰
特性を向上させることにより、ノイズ発生期間の短いDC
/DC コンバータおよびそのノイズ低減方法を提供するこ
とができる。
とスイッチ素子の浮遊容量との間に発生する直列共振回
路によるノイズ発生電圧を抑制するとともに、その減衰
特性を向上させることにより、ノイズ発生期間の短いDC
/DC コンバータおよびそのノイズ低減方法を提供するこ
とができる。
【図１】本発明の一実施例によるDC/DC コンバータおよ
びそのノイズ低減方法を説明するブロック図
びそのノイズ低減方法を説明するブロック図
【図２】他のDC/DC コンバータのブロック図
【図３】本発明によるノイズ発生に関わる電気的な振る
舞いを説明する説明図
舞いを説明する説明図
【図４】従来技術によるDC/DC コンバータのブロック図
【図５】従来技術によるノイズ発生に関わる電気的な振
る舞いを説明する説明図
る舞いを説明する説明図
１,1A,７ DC/DC コンバータIC 11,Vref 基準電圧 12 増幅器 13 三角波発信器 14 比較器 12a〜14a, 31a〜61a 出力信号 ２ 供給電源 ３ 第１スイッチ素子 31 第１ドライバ ４ 第２スイッチ素子 41 第２ドライバ ５ 補助第１スイッチ素子 51 補助第１ドライバ 52,62 R1,R2 抵抗 ６ 補助第２スイッチ素子 61 補助第２ドライバ Csd,Csdp,Csdp 浮遊容量 Ｆ フィルタ回路 Ｃ 容量 Ｌ インダクタ RL 負荷 Det 電圧検出回路 IL インダクタ電流 Vf 負帰還信号 Vg1,Vg2,Vg3,Vg4 ゲート電圧 t1〜t4 時刻
フロントページの続き Ｆターム(参考） 5H730 AA02 AA16 AA20 AS01 BB13 BB57 DD04 DD32 EE13 FD01 FF02 FG05 5J055 AX25 AX54 AX66 BX16 CX19 DX22 DX56 DX72 DX83 EX07 EX21 EY01 EY05 EY21 EZ07 EZ10 EZ52 FX12 FX17 FX35 GX01 GX02
Claims (4)
- 【請求項１】供給電源から電圧供給を受け、この電源回
路の高電位側に接続される第１スイッチ素子と、この第
１スイッチ素子と直列に接続され電源回路の低電位側に
接続される第２スイッチ素子と、この第１スイッチ素子
と第２スイッチ素子との共通点に接続されて負荷回路に
平滑出力電圧を供給するインダクタと平滑容量とからな
るフィルタ回路と、負荷回路の出力電圧を検出して負帰
還信号を出力する電圧検出回路と、この負帰還信号と基
準電圧とを比較増幅し，前記第１スイッチ素子および第
２スイッチ素子を交互にスイッチングするためのON-OFF
制御信号を出力するパルス幅制御回路と、このパルス幅
制御回路のON-OFF制御信号により，前記第１スイッチ素
子を導通・遮断制御する第１ドライバ回路と、第２スイ
ッチ素子を遮断・導通制御する第２ドライバ回路と、を
備えてなるDC/DCコンバータにおいて、 第１スイッチ素子と並列に接続され，第２スイッチ素子
のON抵抗よりON抵抗値が高い，あるいは，導通時の導通
電流を制限する手段を有する補助第１スイッチ素子と、
第２スイッチ素子が導通する初期の予め定められた一定
期間，補助第１スイッチ素子を導通制御する補助第１ド
ライバ回路と、第２スイッチ素子と並列に接続され，第
１スイッチ素子のON抵抗よりON抵抗値が高い，あるい
は，導通時の導通電流を制限する手段を有する補助第２
スイッチ素子と、第１スイッチ素子が導通する初期の予
め定められた一定期間，補助第２スイッチ素子を導通制
御する補助第２ドライバ回路と、を備える、 ことを特徴とするDC/DC コンバータ。 - 【請求項２】請求項１に記載のDC/DC コンバータを用い
たノイズ低減方法において、 第１・第２ドライバ回路は、パルス幅制御回路のON-OFF
制御信号に対して、駆動すべき当該第１・第２スイッチ
素子を導通する方向に対して予め定められたタイミング
間隔だけ遅らして導通モードに移行し、補助第１ドライ
バ回路は、第２スイッチ素子が導通する初期の予め定め
られた一定期間，補助第１スイッチ素子を導通制御し、
補助第２ドライバ回路は、第１スイッチ素子が導通する
初期の予め定められた一定期間，補助第２スイッチ素子
を導通制御する、 ことを特徴とするスイッチングノイズ低減方法。 - 【請求項３】請求項１に記載のDC/DC コンバータにおい
て、 第１スイッチ素子および補助第１スイッチ素子は、ソー
スを電源回路の高電位側に接続するPch-MOS-FET (Pチャ
ネルMOS 電界トランジスタ) とし、第２スイッチ素子お
よび補助第２スイッチ素子は、ソースを電源回路の低電
位側に接続するNch-MOS-FET (NチャネルMOS 電界トラン
ジスタ) とし、補助第１スイッチ素子は第２スイッチ素
子のON抵抗より十分に大きいON抵抗で構成し、補助第２
スイッチ素子は第１スイッチ素子のON抵抗より十分に大
きいON抵抗で構成する、 ことを特徴とするDC/DC コンバータ。 - 【請求項４】請求項１に記載のDC/DC コンバータにおい
て、 第１スイッチ素子および補助第１スイッチ素子は、ソー
スを電源回路の高電位側に接続されるPch-MOS-FET と
し、第２スイッチ素子および補助第２スイッチ素子は、
ソースを電源回路の低電位側に接続されるNch-MOS-FET
とし、これらの補助スイッチ素子の導通時の導通電流を
制限する手段は、補助第１スイッチ素子および補助第２
スイッチ素子に直列に接続される抵抗を備えて構成す
る、 ことを特徴とするDC/DC コンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001119224A JP4617595B2 (ja) | 2001-04-18 | 2001-04-18 | Ｄｃ／ｄｃコンバータおよびそのノイズ低減方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001119224A JP4617595B2 (ja) | 2001-04-18 | 2001-04-18 | Ｄｃ／ｄｃコンバータおよびそのノイズ低減方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002315310A true JP2002315310A (ja) | 2002-10-25 |
| JP4617595B2 JP4617595B2 (ja) | 2011-01-26 |
Family
ID=18969477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001119224A Expired - Lifetime JP4617595B2 (ja) | 2001-04-18 | 2001-04-18 | Ｄｃ／ｄｃコンバータおよびそのノイズ低減方法 |
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|---|---|
| JP (1) | JP4617595B2 (ja) |
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|---|---|---|---|---|
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| CN110233603A (zh) * | 2019-07-10 | 2019-09-13 | 宁波大学 | 一种带谐波抑制的cmos d类放大器电路 |
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| CN112366943A (zh) * | 2019-12-03 | 2021-02-12 | 万国半导体国际有限合伙公司 | 减少开关节点振铃的开关电路 |
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2001
- 2001-04-18 JP JP2001119224A patent/JP4617595B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JP4617595B2 (ja) | 2011-01-26 |
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