JPH11308088A - 出力バッファ回路 - Google Patents

Abstract

(57)【要約】 【課題】低スリューレートで安定に動作し、負荷回路の
高調波ノイズやリンギング等の影響を受けない安定した
動作を可能とする。 【解決手段】ソースを電源ＶＤＤにドレインを節点Ｓ１
にそれぞれ接続しゲートに入力信号ＩＮ対応の信号ＩＢ
の供給を受けるトランジスタＰ１１と、ソースを接地Ｇ
にドレインを節点Ｓ１にゲートをトランジスタＰ１１の
ゲートにそれぞれ接続したトランジスタＮ１１とを有す
る初段バッファ１と、入力信号ＩＮの供給に応答してト
ランジスタＰ１１，Ｎ１１のゲートにそれぞれスリュー
レートを調整したゲート信号Ｔ１，Ｔ２を供給するスリ
ューレート制御回路３と、節点Ｓ１と出力端子ＴＯとの
間に挿入され初段バッファ１の出力抵抗を設定する抵抗
Ｒ１とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は出力バッファ回路に
関し、特に出力信号のスリューレート制御機能を有する
スリューレートバッファ型の出力バッファ回路に関す
る。

【０００２】

【従来の技術】一般に、この種のスリューレート制御機
能付き出力バッファ回路は、リセット信号、ストップ信
号あるいはスタンバイ信号等スピードの遅い信号系の出
力用に使用される。スリューレート制御機能により、そ
の出力信号の供給を受ける負荷回路が高調波ノイズやリ
ンギング等の影響を受けない安定した動作が期待でき
る。

【０００３】従来のこの種の出力バッファ回路として
は、例えば特開平８−５６１４７号公報（文献１）、特
開平４−１７２０１２号公報（文献２）、特開平５−１
９１２５９号公報（文献３）、特開平１−１７１３１７
号公報（文献４）などの記載のものが知られている。

【０００４】代表として文献１記載の従来の第１の出力
バッファ回路を回路図で示す図８を参照すると、この従
来の第１の出力バッファ回路は、直列接続され入力信号
ＩＮの供給を受けそれぞれ信号ＩＢ，ＩＢＢを出力する
インバータＩＶ１，ＩＶ２と、ソースを電源ＶＤＤにゲ
ートをインバータＩＶ１の出力にそれぞれ接続したＰチ
ャネルＭＯＳトランジスタＰ１と、ソースを接地Ｇにゲ
ートをシュミットトリガＳＴ１の出力にそれぞれ接続し
たＮチャネルＭＯＳトランジスタＮ１と、トランジスタ
Ｐ１，Ｎ１の各々のドレイン間に挿入されバイアス電圧
Ｂ１，Ｂ１Ｂを出力するバイアス回路１０３と、ソース
を電源ＶＤＤにゲートをシュミットトリガＳＴ２の出力
にそれぞれ接続したＰチャネルＭＯＳトランジスタＰ２
と、ソースを接地ＧにゲートをインバータＩＶ１の出力
にそれぞれ接続したＮチャネルＭＯＳトランジスタＮ２
と、トランジスタＰ２，Ｎ２の各々のドレイン間に挿入
されバイアス電圧Ｂ２，Ｂ２Ｂを出力するバイアス回路
１０４と、インバータＩＶ２の出力信号ＩＢＢ及びバイ
アス電圧Ｂ１，Ｂ１Ｂの供給を受けスリューレート制御
出力信号Ｔ１を出力するスリューレート制御回路１０１
と、インバータＩＶ２の出力信号ＩＢＢ及びバイアス電
圧Ｂ２，Ｂ２Ｂの供給を受けスリューレート制御出力信
号Ｔ２を出力するスリューレート制御回路１０２と、信
号Ｔ１，Ｔ２の供給に応答して出力端子ＴＯに出力信号
Ｏを出力する出力バッフア２と、信号Ｔ１の供給に応答
して出力信号Ｓ１をトランジスタＮ１のゲートに供給す
るシュミットトリガＳＴ１と、信号Ｔ２の供給に応答し
て出力信号Ｓ２をトランジスタＰ２のゲートに供給する
シュミットトリガＳＴ１とを備える。

【０００５】出力バッフア２は、ソースを電源ＶＤＤに
ドレインを出力端子ＴＯにそれぞれ接続しゲートに信号
Ｔ１の供給を受けプルアップトランジスタであるＰチャ
ネルＭＯＳトランジスタＰ２１と、ドレインをトランジ
スタＰ２１のドレインにソースを接地Ｇにそれぞれ接続
しゲートに信号Ｔ２の供給を受けプルダウントランジス
タであるＮチャネルＭＯＳトランジスタＮ２１とを備え
る。

【０００６】スリューレート制御回路１０１は、ソース
を電源ＶＤＤに接続しゲートに信号Ｂ１の供給を受けド
レインから信号Ｔ１を出力するＰチャネルＭＯＳトラン
ジスタＰ１０１と、ドレインをトランジスタＰ１０１の
ドレインにソースを接地Ｇにそれぞれ接続しゲートに信
号Ｂ１Ｂの供給を受けるＮチャネルＭＯＳトランジスタ
Ｎ１０１と、ゲートをインバータＩＶ２の出力にソース
を電源ＶＤＤにドレインをトランジスタＰ１０１のドレ
インにそれぞれ接続したＰチャネルＭＯＳトランジスタ
Ｐ１０２と、トランジスタＰ１０２のドレインと接地Ｇ
との間に接続し出力バッファ回路２のトランジスタＰ２
１のゲート容量を構成するコンデンサＣ１０１とを備え
る。

【０００７】スリューレート制御回路１０２は、ソース
を電源ＶＤＤに接続しゲートに信号Ｂ２の供給を受けド
レインから信号Ｔ２を出力するＰチャネルＭＯＳトラン
ジスタＰ１０３と、ドレインをトランジスタＰ１０３の
ドレインにソースを接地Ｇにそれぞれ接続しゲートに信
号Ｂ２Ｂの供給を受けるＮチャネルＭＯＳトランジスタ
Ｎ１０２と、ゲートをインバータＩＶ２の出力にソース
を接地ＧにドレインをトランジスタＰ１０３のドレイン
にそれぞれ接続したＮチャネルＭＯＳトランジスタＮ１
０３と、トランジスタＮ１０２のドレインと接地Ｇとの
間に接続し出力バッファ回路２のトランジスタＮ２１の
ゲート容量を構成するコンデンサＣ１０２とを備える。

【０００８】次に、図８を参照して、従来の出力バッフ
ァ回路の動作について説明すると、まず、入力信号ＩＮ
及び出力信号ＯがＬレベルすなわち’０’である安定状
態から動作を開始するものとする。このとき、出力バッ
ファ２のトランジスタＰ２１はオフ状態、トランジスタ
Ｎ２１はオン状態となる。これは、信号Ｔ１，Ｔ２が’
１’であることを示す。

【０００９】信号Ｔ２のＨレベルにしたがいシュミット
トリガＳＴ２の入力も’１’となりこの出力信号Ｓ２
が’１’、トランジスタＰ２がオフ状態となる。さら
に、信号ＩＢは’１’、信号ＩＢＢは’０’となり、ト
ランジスタＮ１０３はオフ状態、トランジスタＮ２はオ
ン状態となる。これによりバイアス回路１０４は非動作
状態となりバイアス電圧Ｂ２，Ｂ２Ｂは接地Ｇの電位と
なる。このため、トランジスタＮ１０２はオフ状態、ト
ランジスタＰ１０３は線形領域に入り抵抗として動作す
る。したがって、信号Ｔ２は抵抗性クランプを介した電
源ＶＤＤの電位となる。

【００１０】同様に信号Ｔ１が、’１’の場合は、シュ
ミットトリガＳＴ１の入力が’１’となりこの出力信号
Ｓ１が’１’、トランジスタＮ１がオン状態となる。さ
らに、トランジスタＰ１がオフ状態となるとともにトラ
ンジスタＰ１０２がオン状態となる。バイアス回路１０
３は非動作状態となりバイアス電圧Ｂ１，Ｂ１Ｂは接地
Ｇの電位となる。このため、トランジスタＮ１０１はオ
フ状態、トランジスタＰ１０１は線形領域に入り抵抗と
して動作する。したがって、信号Ｔ１は抵抗性クランプ
を介した電源ＶＤＤの電位となる。

【００１１】まず、入力信号ＩＮの立ち上がりエッジに
おいて、トランジスタＮ１０３はプルダウン用トランジ
スタＮ２１のゲート容量Ｃ１０２を急速に放電し、この
トランジスタＮ２１を急速にターンオフする。また、信
号ＩＢがＬレベルになり、トランジスタＮ２がターンオ
フし、その間に信号Ｔ２がシュミットトリガＳＴ２のし
きい値以下に低下すると、トランジスタＰ２がターンオ
ンする。バイアス回路１０４は未だ非動作状態であるが
このときのバイアス電圧Ｂ２，Ｂ２Ｂは電源ＶＤＤの電
圧値となり、したがって、トランジスタＰ１０３はター
ンオフし、トランジスタＮ１０２は直線領域でバイアス
される。

【００１２】次に、信号ＩＢが’１’から’０’に遷移
すると、トランジスタＰ１がターンオンする。トランジ
スタＮ１もオン状態となるので、バイアス回路１０３が
動作する。同様に、トランジスタＮ１０３がターンオン
し、トランジスタＰ１０２がターンオンする。バイアス
電圧Ｂ１，Ｂ１Ｂは飽和領域でトランジスタＰ１０１，
Ｎ１０１をバイアスする。したがって、これらトランジ
スタＰ１０１，Ｎ１０１は、それぞれ定電流源及び定電
流シンクとして実質的に動作し、トランジスタＰ２１の
ゲート容量Ｃ１０１は、トランジスタＮ１０１，Ｐ１０
１の各々のドレイン電流の差であるほぼ一定のバイアス
（放電）電流Ｉｂ１で放電する。

【００１３】信号Ｔ１の電圧が電源ＶＤＤの電圧の約１
／３以下に低下すると、シュミットトリガＳＴ１が遷移
し、トランジスタＮ１をターンオフする。したがって、
バイアス回路１０３が非動作状態となり、バイアス電圧
Ｂ１，Ｂ１Ｂは電源ＶＤＤの電圧値となる。これによ
り、トランジスタＰ１０１がターンオフし、トランジス
タＮ１０１は直線領域でバイアスされ、抵抗性クランプ
に対するほぼ一定の電流シンクから接地Ｇ電圧値に除々
に変化する。バイアス電流Ｉｂ１は除々に０まで降下す
る。

【００１４】このように、トランジスタＮ１０１がほぼ
一定の電流シンクとして動作する間バイアス電流Ｉｂ１
はほぼ一定である。このために、信号Ｔ１の電圧ＶＴ１
はスリューレートＶＳＲ＝ｄＶＴ１／ｄｔ＝Ｉｂ１／Ｃ
１０１にしたがってほぼ直線的に降下する。すなわち、
トランジスタＰ２１のゲート電圧のスリューレートＶＳ
Ｒは次式で表される。 ＶＳＲ＝ＶＤＤ／｛ａ×（Ｉｍａｘ／ＩＳＲ）｝ ここで、ＩＳＲはドレイン電流のスリューレート、Ｉｍ
ａｘはトランジスタＰ２１のゲートソース電圧ＶＴ１−
ＶＤＤ及びドレインソース電圧Ｏ−ＶＤＤがともに電圧
ＶＤＤに等しい場合のドレイン電流のピーク値であり、
ａはサブミクロンＣＭＯＳプロセスに対して１．２〜
１．３の範囲にある実験的な定数である。したがって、
ＩＳＲは次式となる。 ＩＳＲ＝Ｉｂ１×（Ｉｍａｘ／Ｃ１０１）×（ａ／ＶＤ
Ｄ） 放電電流Ｉｂ１を適切に選定することにより、プルアッ
プトランジスタＰ２１のドレイン電流のスリューレート
制御を達成できる。

【００１５】次に、入力信号ＩＮの立ち下がりエッジに
おいて、トランジスタＰ１０２はプルダアップ用トラン
ジスタＰ２１のゲート容量Ｃ１０１を急速に充電し、こ
のトランジスタＰ２１を急速にターンオフする。以下、
極性反転以外は上述と同様の動作で、プルダウントラン
ジスタＮ２１のドレイン電流のスリューレート制御を達
成する。

【００１６】しかしながら、この従来の第１の出力バッ
ファ回路は、スリューレートが比較的速い（数十ｎｓ程
度）ものに対しては有効な回路であるが、スリューレー
トが数μｓ程度の遅いものに対しては、適用しずらいと
いう問題点がある。

【００１７】従来の第１の出力バッファ回路を用いてス
リューレートの遅い回路を実現する手段として、次のよ
うな２つの方法がある。

【００１８】ここで、説明の便宜上、条件として、スリ
ューレート制御回路１０３，１０４のバイアス電流Ｉｂ
１，Ｉｂ２ｓを一定とする。

【００１９】すなわち、（１）出力バッファ２のトラン
ジスタＰ２１，Ｎ２１のトランジスタサイズを一定に
し、スリューレート制御回路１０３，１０４の各々のコ
ンデンサＣ１０１，Ｃ１０２の容量を大きくする方法、
及び（２）スリューレート制御回路１０３，１０４の各
々のコンデンサＣ１０１，Ｃ１０２の容量を一定にし、
出力バッファ２のトランジスタＰ２１，Ｎ２１のトラン
ジスタサイズを小さくする方法などがある。

【００２０】しかし、（１）の方法は、コンデンサＣ１
０１，Ｃ１０２の容量を大きくするため、レイアウト面
積が著しく増大するという問題点がある。

【００２１】また、トランジスタサイズを変化した場合
の遅延時間ｔｐｄの変化をタイムチャートで示す図９を
参照すると、（２）の方法は、トランジスタサイズをＡ
→Ｂ→Ｃと小さくするにしたがい遅延時間ｔｐｄが大き
くなる。また、出力電流駆動能力は、当然トランジスタ
サイズの縮小に伴い低下する。

【００２２】次に、文献２記載の従来の第２の出力バッ
ファ回路を図８と共通の構成要素には共通の参照文字／
数字を付して同様に回路図で示す図１０を参照すると、
この従来の第２の出力バッファ回路は、従来の第１の出
力バッファ回路と共通の出力バッファ２と、インバータ
ＩＶ１とに加えて、ＰチャネルＭＯＳトランジスタＰ１
１，ＮチャネルＭＯＳトランジスタＮ１１から成り電流
供給能力が出力バッファ２より小さい初段バッファ１
と、入力レベルにより出力バッファ２のプルアップトラ
ンジスタＰ２１のゲート電位を制御するゲート電位制御
回路２０２と、入力レベルによりプルダウントランジス
タＮ２１のゲート電位を制御するゲート電位制御回路２
０３と、遅延バッファ２０４とを備える。

【００２３】動作について説明すると、入力レベルＶＩ
Ｎが接地Ｇのレベルのときは、信号ＩＢがＨレベルとな
りゲート電位制御回路２０２，２０３のＮチャネルＭＯ
ＳトランジスタＮ２０２，Ｎ２０４はオン状態、Ｐチャ
ネルＭＯＳトランジスタＰ２，Ｐ２０４はオフ状態とな
る。したがって信号Ｇ１は入力信号ＩＮと同電位の接地
Ｇレベル、信号Ｇ２は出力信号Ｏと同電位の接地Ｇレベ
ルとなる。信号Ｔ１，Ｔ２は共にＨレベルとなり、トラ
ンジスタＰ２１はオフ状態、トランジスタＮ２１はオン
状態となる。

【００２４】次に、入力信号ＩＮがＨレベル側に立ち上
がると、トランジスタＮ２０２，Ｎ２０４はオフ状態
に、トランジスタＰ２０４はオン状態になり、トランジ
スタＰ２は信号Ｏのレベルが信号Ｇ１よりそのしきい値
電圧ＶＴだけ高くなるまでオフ状態となる。信号Ｇ１の
電位は遅延バッファ２０４が初段バッファ１をスイッチ
ングさせるまで接地Ｇ電位のままである。信号Ｇ２の電
位は、Ｈレベルに遷移し、信号Ｔ２はＬレベルとなるの
でトランジスタＮ２１はターンオフする。ここで、バッ
ファ２０４の出力がＨレベルからＬレベルに遷移し初段
バッファ１をスイッチングするまで出力バッファ２のト
ランジスタＰ２１，Ｎ２１は共にオフ状態である。

【００２５】バッファ２０４の出力がＨレベルからＬレ
ベルに遷移し初段バッファ１をスイッチングすると、ト
ランジスタＰ１１がオフ状態からオン状態にトランジス
タＮ１１がオン状態からオフ状態にそれぞれ遷移し、出
力信号Ｏが接地電位ＧレベルからＨレベルに遷移する。
このときトランジスタＮ１１，Ｐ１１の電流供給能力が
小さいので、貫通電流も小さく電源ノイズの発生も小さ
い。

【００２６】次に、出力信号Ｏの電位が信号Ｇ１より高
くなるとトランジスタＰ２がオンし、信号Ｇ１のレベル
がトランジスタＰ２０３，Ｎ２０３から成るインバータ
のしきい値に達すると信号Ｔ１がＨレベルから接地Ｇレ
ベルに遷移し、トランジスタＰ２１がオン状態となる。
このときの電流供給能力はトランジスタＰ２１とＰ１と
を加算した値である。

【００２７】入力信号ＩＮがＨレベルから接地レベルＧ
に立ち下がる場合は、トランジスタＰ２１がオフ状態と
なる。初段バッファ１がスイッチングすると、出力信号
Ｏの電位は、トランジスタＮ１１によりＨレベルから接
地レベルＧに遷移する。出力信号Ｏの電位がトランジス
タＰ２０５，Ｎ２０５から成るインバータのしきい値に
達すると信号Ｔ２がＬレベルからＨレベルに遷移し、ト
ランジスタＮ２１がオン状態となる。

【００２８】文献３記載の従来の第３の出力バッファ回
路を図１０と共通の構成要素には共通の参照文字／数字
を付して同様に一部をブロックで表した回路図で示す図
１１を参照すると、この従来の第３の出力バッファ回路
は、従来の第２の出力バッファ回路と共通の初段バッフ
ァ１と、出力バッファ２と、インバータＩＶ１とに加え
て、ゲート電位制御回路２０２，２０３の代わりに制御
信号Ｍ１の制御により入力信号の遷移時にトランジスタ
Ｐ２１のゲート信号をＬレベル又は遅延信号のいずれか
を切り替える補助駆動回路３０１と、制御信号Ｍ２の制
御により入力信号の遷移時にトランジスタＮ２１のゲー
ト信号をＨレベル又は遅延信号のいずれかを切り替える
補助駆動回路３０２とを備える。

【００２９】この従来の第３の出力バッファ回路の動作
は、ゲート電位制御回路２０２，２０３の代わりに補助
駆動回路３０１，３０２が入力信号ＩＮのレベル遷移時
のトランジェントを緩和するように動作し、大電流駆動
時の出力レベル遷移時の電源ノイズの発生を抑圧する。

【００３０】文献４記載の従来の第４の出力バッファ回
路を図１０と共通の構成要素には共通の参照文字／数字
を付して同様に一部をブロックで表した回路図で示す図
１２を参照すると、この従来の第４の出力バッファ回路
は、従来の第２の出力バッファ回路と共通の初段初段バ
ッファ１と、出力バッファ２と、遅延バッファ２０４と
に加えて、入力信号と遅延バッファ２０４の出力信号と
の排他的論理和演算を行い出力バッファ２の反転入力信
号Ｔ１を生成する排他的論理和回路４０１を備える。動
作、特に初段バッファ及び出力バッファについては上述
の従来の第２，第３の出力バッフア回路と殆ど同一であ
るので説明を省略する。

【００３１】しかし、従来の第２，第３及び第４の出力
バッファ回路は、本発明が目的とする低スリューレート
の特性を実現しようとすると、トランジスタのオン抵抗
のばらつき等に起因してスリューレートのばらつきが大
きくなるという問題がある。

【００３２】例えば、初段バッフア１を例にとると、ス
リューレートを遅くすなわち小さくするためには、この
初段バッフア１を構成するＰチャネルＭＯＳトランジス
タＰ１１とＮチャネルＭＯＳトランジスタＮ１１の各々
のオン抵抗を高く設定する必要がある。

【００３３】一方、オン抵抗は高くなるほど、電源電
圧、温度、製造プロセスのばらつき等の影響を受けやす
く、一例として中心値に対し約５０％のばらつきが生じ
る。このばらつきがそのままスリューレートのばらつき
として反映されることになる。また、これら、従来の第
２，第３，第４の出力バッファ回路はいずれも初段バッ
ファの出力が直接出力バッファの出力に並列接続されて
いるため、上記初段バッファのスリューレートのばらつ
きが直接出力信号のスリューレートのばらつきに反映さ
れる。

【００３４】

【発明が解決しようとする課題】上述した従来の第１の
出力バッファ回路は、本質的に高速用のバッファ回路で
あり、低スリューレートの回路を実現するためには、出
力バッファの各トランジスタのゲート容量を大きくする
か、出力バッファの各トランジスタのサイズを小さくし
て駆動能力を低下させるかのいずれかの方法を取る必要
があり、前者の場合はゲート容量付加用のコンデンサの
占有面積が増加し、後者の場合は遅延時間が大きくなる
ことと、負荷電流駆動能力が小さくなることとから、低
スリューレートの回路を実現することが困難であるとい
う欠点があった。

【００３５】また、従来の第２，第３及び第４の出力バ
ッファ回路は、低スリューレート特性を実現しようとす
ると、バッファ回路を構成するトランジスタのオン抵抗
を高く設定する必要があり、このため電源電圧、温度、
製造プロセスのばらつきの影響を受けやすくスリューレ
ートのばらつきが大きくなるという欠点があった。

【００３６】さらに、初段バッファと出力バッファの各
々の出力が直接並列接続されているため、初段バッファ
のスリューレートのばらつきが直接出力信号のスリュー
レートのばらつきとして反映されるという欠点があっ
た。

【００３７】本発明の目的は、低スリューレートで安定
に動作し、負荷回路の高調波ノイズやリンギング等の影
響を受けない安定した動作を可能とする出力バッファ回
路を提供することにある。

【００３８】

【課題を解決するための手段】本発明の出力バッファ回
路は、ソースを第１の電源にドレインを出力端子にそれ
ぞれ接続した第１のＰチャネルＭＯＳトランジスタと、
ソースを第２の電源にドレインを前記出力端子にそれぞ
れ接続した第１のＮチャネルＭＯＳトランジスタとを有
し前記第１のＰチャネルＭＯＳトランジスタと第１のＮ
チャネルＭＯＳトランジスタとが入力信号対応の第１及
び第２のゲート駆動信号のレベルに応じ相補的に導通制
御されて前記出力端子に接続された負荷を駆動する第１
のバッフアを備える出力バッファ回路において、ソース
を第１の電源にドレインを出力節点にそれぞれ接続しゲ
ートに前記入力信号対応のバッファ駆動信号の供給を受
ける第２のＰチャネルＭＯＳトランジスタと、ソースを
第２の電源にドレインを前記出力節点にゲートを前記第
２のＰチャネルＭＯＳトランジスタのゲートにそれぞれ
接続した第２のＮチャネルＭＯＳトランジスタとを有す
る第２のバッファと、前記入力信号の供給に応答して前
記第１のＰチャネルＭＯＳトランジスタと第１のＮチャ
ネルＭＯＳトランジスタの各々のゲートにそれぞれスリ
ューレートを調整した前記第１及び第２のゲート駆動信
号の各々を供給するスリューレート制御回路と、前記出
力節点と前記出力端子との間に挿入され前記第２のバッ
ファの出力抵抗を設定する第１の抵抗とを備えて構成さ
れている。

【００３９】

【発明の実施の形態】次に、本発明の第１の実施の形態
を図１０と共通の構成要素には共通の参照文字／数字を
付して同様に一部をブロックで表す回路図で示す図１を
参照すると、この図に示す本実施の形態の出力バッファ
回路は、従来の第２の出力バッファ回路と共通のＰチャ
ネルＭＯＳトランジスタＰ１１，ＮチャネルＭＯＳトラ
ンジスタＮ１１から成り電流供給能力が出力バッファ２
より小さい初段バッファ１と、ＰチャネルＭＯＳトラン
ジスタＰ２１，ＮチャネルＭＯＳトランジスタＮ２１か
ら成り駆動信号Ｔ１，Ｔ２の供給に応答して出力端子Ｔ
Ｏに出力信号Ｏを出力する出力バッフア２と、入力信号
ＩＮを反転して信号ＩＢを初段バッファ１に供給するイ
ンバータＩＶ１とに加えて、入力信号ＩＮの供給に応答
してスリューレート調整した出力バッファ２の駆動信号
Ｔ１，Ｔ２を生成するスリューレート制御回路３と、初
段バッファ１の出力端である節点Ｓ１と出力端子ＴＯと
の間に挿入した抵抗Ｒ１とを備える。

【００４０】初段バッファ１は、ソースを電源ＶＤＤに
ドレインを節点Ｓ１にそれぞれ接続しゲートに信号ＩＢ
の供給を受けるＰチャネルＭＯＳトランジスタＰ１１
と、ドレインをトランジスタＰ２１のドレインにソース
を接地ＧにゲートをトランジスタＰ１１のゲートにそれ
ぞれ接続したＮチャネルＭＯＳトランジスタＮ１１とを
備える。出力バッフア２は、ソースを電源ＶＤＤにドレ
インを出力端子ＴＯにそれぞれ接続しゲートに信号Ｔ１
の供給を受けプルアップトランジスタであるＰチャネル
ＭＯＳトランジスタＰ２１と、ドレインをトランジスタ
Ｐ２１のドレインにソースを接地Ｇにそれぞれ接続しゲ
ートに信号Ｔ２の供給を受けプルダウントランジスタで
あるＮチャネルＭＯＳトランジスタＮ２１とを備える。

【００４１】本実施の形態のスリューレート制御回路３
を回路図で示す図２を参照すると、このスリューレート
制御回路３は、ソースを電源ＶＤＤに接続しゲートに入
力信号ＩＮの供給を受けドレインから駆動信号Ｔ１を出
力するＰチャネルＭＯＳトランジスタＰ３１と、ドレイ
ンをトランジスタＰ３１のドレインに接続しゲートにバ
イアス電圧Ｂ１の供給を受けるＮチャネルＭＯＳトラン
ジスタＮ３１と、ドレインをトランジスタＮ３１のソー
スにソースを接地Ｇにそれぞれ接続しゲートに入力信号
ＩＮの供給を受けるＮチャネルＭＯＳトランジスタＮ３
２と、ソースを電源ＶＤＤに接続しゲートに入力信号Ｉ
Ｎの供給を受けるＰチャネルＭＯＳトランジスタＰ３２
と、ソースをトランジスタＰ３２のドレインに接続しゲ
ートにバイアス電圧Ｂ２の供給を受けドレインから駆動
信号Ｔ２を出力するＰチャネルＭＯＳトランジスタＰ３
３と、ドレインをトランジスタＰ３３のドレインにソー
スを接地Ｇにそれぞれ接続しゲートに入力信号ＩＮの供
給を受けるＮチャネルＭＯＳトランジスタＮ３３と、一
端をトランジスタＮ３１のドレインに他端を接地Ｇにそ
れぞれ接続したコンデンサＣ３１と、一端をトランジス
タＮ３３のドレインに他端を接地Ｇにそれぞれ接続した
コンデンサＣ３２とを備える。

【００４２】次に、図１、図２及び動作波形をタイムチ
ャートで示した図３を参照して本実施の形態の動作につ
いて説明すると、まず、時刻ｔ１で入力信号ＩＮが立ち
上がると、初段バッファ１のトランジスタＰ１１がター
ンオンし同時にトランジスタＮ１１がターンオフして節
点Ｓ１の電位ＳＯが上昇を開始し、この節点Ｓ１の電位
ＳＯが抵抗Ｒ１を経由して出力端子ＴＯに出力し、負荷
に電流を流し始める。

【００４３】一方、時刻ｔ１で、出力バッフア２のトラ
ンジスタＮ２１のゲート信号Ｔ２は、図３（Ｃ）に示す
ように、スリューレート制御回路３のトランジスタＰ３
１がターンオフし、トランジスタＮ３２がターンオンす
るため瞬時に立ち下がり、トランジスタＮ２１をターン
オフさせる。また、トランジスタＰ２１のゲート信号Ｔ
１は、図３（Ｂ）に示すように、トランジスタＰ３１が
ターンオフし、トランジスタＮ３２がターンオンするた
め、ゲート電位をバイアス電圧Ｂ１で制御されたトラン
ジスタＮ３１がコンデンサＣ３１の定電流放電を開始す
る。やがて、ゲート信号Ｔ１がトランジスタＰ２１のし
きい値電圧を超えると、このトランジスタＰ２１がター
ンオンし、出力信号Ｏの電圧が上昇開始して負荷に徐々
に電流を供給し、出力信号Ｏの電圧をＨレベルにプルア
ップする。

【００４４】次に、時刻ｔ２で入力信号ＩＮが立ち下が
ると、初段バッファ１のトランジスタＰ１１がターンオ
フし同時にトランジスタＮ１１がターンオンして節点Ｓ
１の電位ＳＯが下降を開始し、この節点Ｓ１は電位ＳＯ
の降下により抵抗Ｒ１を経由して出力端子ＴＯから負荷
電流を吸い込み始める。

【００４５】一方、時刻ｔ２で、出力バッフア２のトラ
ンジスタＰ２１のゲート信号Ｔ１は、図３（Ｂ）に示す
ように、スリューレート制御回路３のトランジスタＰ３
１がターンオンし、トランジスタＮ３２がターンオフす
るため瞬時に立ち上がり、トランジスタＰ２１をターン
オフさせる。また、トランジスタＮ２１のゲート信号Ｔ
２は、図３（Ｃ）に示すように、トランジスタＰ３１が
ターンオンし、トランジスタＮ３２がターンオフするた
め、ゲート電位をバイアス電圧Ｂ２で制御されたトラン
ジスタＰ３３がコンデンサＣ３２の定電流放電を開始す
る。やがて、ゲート信号Ｔ２がトランジスタＮ２１のし
きい値電圧を超えると、このトランジスタＮ２１がター
ンオンし、出力信号Ｏの電圧が下降開始して負荷から徐
々に電流を吸い込み、出力信号Ｏの圧をＬレベルにプル
ダウンする。

【００４６】図３（Ａ）を参照すると、本実施の形態の
出力バッファ回路は、初段バッファ１と出力抵抗Ｒ１と
で出力信号Ｏの遷移時の勾配の前半すなわちＡ領域を制
御し、スリューレート制御回路３が行う出力バッフア２
のゲート信号Ｔ１，Ｔ２の制御により出力信号Ｏの遷移
時の勾配の後半すなわちＢ領域を制御する。すなわち、
出力抵抗Ｒ１と出力信号Ｏの負荷容量ＣＬとの時定数特
性曲線と、出力バッフア２と負荷容量ＣＬとの充放電特
性曲線との合成波形が出力信号Ｏとして現れる。

【００４７】また、出力バッフア２のトランジスタＰ２
１とトランジスタＮ２１の駆動能力をある程度大きく設
定することができるため、出力信号Ｏのスリューレート
を遅く設定しても出力電流を多く流すことができる。

【００４８】また、初段バッファ１のオン抵抗を出力抵
抗Ｒ１に対して十分小さく設定（例えば１／１０以下）
することで、非常にばらつきの少ない出力バッファ回路
を提供することができる。

【００４９】さらに、出力抵抗Ｒ１の抵抗値を任意に設
定したり、トランジスタＮ３１及びトランジスタＰ３３
のゲートのバイアス電圧Ｂ１，Ｂ２を任意に設定した
り、コンデンサＣ３１，Ｃ３２を任意に設定したりする
ことにより、出力電流を変化させずに容易にスリューレ
ートの設定値を可変することができる。

【００５０】次に、本発明の第２の実施の形態を特徴付
けるスリューレート制御回路３Ａを図２と共通の構成要
素には共通の参照文字／数字を付して同様に回路図で示
す図４を参照すると、この図に示す本実施の形態のスリ
ューレート制御回路３Ａの前述の第１の実施の形態のス
リューレート制御回路３との相違点は、トランジスタＮ
３１，Ｐ３３の各々の代わりに抵抗Ｒ３１，Ｒ３２の各
々を置換したことである。

【００５１】本実施の形態の動作は、入力信号ＩＮの立
ち上がりに対応するゲート信号Ｔ１の立ち上がりは瞬時
に生起することにより立ち上がり特性は急峻となり、入
力信号ＩＮの立ち下がりに対応する立ち下がり特性は抵
抗Ｒ３１とコンデンサＣ３１の時定数により定まる放電
特性にしたがう。また、入力信号ＩＮの立ち上がりに対
応するゲート信号Ｔ２の立ち上がり特性は抵抗Ｒ３２と
コンデンサＣ３２の時定数により定まる放電特性にした
がい、入力信号ＩＮの立ち下がりに対応する立ち下がり
は瞬時に生起することにより立ち下がり特性は急峻とな
る。

【００５２】次に、本発明の第３の実施の形態を特徴付
けるスリューレート制御回路３Ｂを回路図で示す図４を
参照すると、本実施の形態のスリューレート制御回路３
Ｂは、一端に入力信号ＩＮの供給を受ける抵抗Ｒ３３
と、一端を抵抗Ｒ３３の他端に他端を接地Ｇにそれぞれ
接続したコンデンサＣ３３と、一方の入力端に入力信号
ＩＮの供給を受け他方の入力端を抵抗Ｒ３３の他端に接
続しこれら両入力端の入力の否定論理積をとりゲート信
号Ｔ１を出力するＮＡＮＤゲートＧ３１と、一方の入力
端に入力信号ＩＮの供給を受け他方の入力端を抵抗Ｒ３
３の他端に接続しこれら両入力端の入力の否定論理和を
とりゲート信号Ｔ２を出力するＮＯＲゲートＧ３２とを
備える。

【００５３】動作について説明すると、この回路は、抵
抗Ｒ３３とコンデンサＣ３３との時定数により、出力バ
ッフア２のターンオンするタイミングを決定する。すな
わち、入力信号ＩＮがレベル遷移した瞬間は初段バッフ
ァ１のみがターンオンする。その時、出力バッフア２は
ハイインピーダンス状態とになっており、抵抗Ｒ３３と
コンデンサＣ３３の時定数により設定されるタイミング
でターンオンさせる。

【００５４】次に、本発明の第４の実施の形態を特徴付
けるスリューレート制御回路３Ｃを図５と共通の構成要
素には共通の参照文字／数字を付して同様に回路図で示
す図６を参照すると、本実施の形態のスリューレート制
御回路３Ｃの前述の第３の実施の形態のスリューレート
制御回路３Ｂとの相違点は、抵抗Ｒ３３とコンデンサＣ
３３との時定数回路の代わりに外部クロックＣＫを入力
し、このクロックＣＫのタイミングでゲート信号Ｔ１，
Ｔ２を発生させることである。

【００５５】外部クロックＣＫは、デジタルカウンタ等
を用いて基準クロックから生成するので、正確なスリュ
ーレートを設定できる。

【００５６】次に、本発明の第５の実施の形態を特徴付
けるスリューレート制御回路３Ｄを図５と共通の構成要
素には共通の参照文字／数字を付して同様に回路図で示
す図７を参照すると、本実施の形態のスリューレート制
御回路３Ｄの前述の第３の実施の形態のスリューレート
制御回路３Ｂとの相違点は、抵抗Ｒ３３とコンデンサＣ
３３との時定数回路の代わりに非反転入力端に出力信号
Ｏを反転入力端に基準電圧ＶＡをそれぞれ入力したコン
パレータＡ３１を備えることである。

【００５７】本実施の形態の動作について説明すると、
出力信号Ｏが基準電圧ＶＡを超えたとき出力バッフア２
をターンオンさせる。すなわち、出力信号Ｏの電圧をセ
ンスし、出力バッフア２の入力に帰還をかける。

【００５８】

【発明の効果】以上説明したように、本発明の出力バッ
ファ回路は、初段の第２のバッファと、スリューレート
制御回路と、第２のバッファの出力節点と出力端子との
間に挿入されこの第２のバッファの出力抵抗を設定する
第１の抵抗とを備えているので、初段バッファのゲート
を通常の論理ゲートで駆動し、出力の第１のバッファの
ゲートを、スリューレート制御回路で駆動する構成にす
ることで、特にスリューレートを遅くした時に出力信号
のスリューレートの負荷容量及び負荷抵抗に対する依存
性を小さくできるという効果がある。

【００５９】また、上記出力抵抗及びスリューレート制
御回路のバイアス電流、容量を可変することにより、ス
リューレートを自由に可変することができるという効果
がある。

【００６０】さらに、波及効果として、スリューレート
を遅くすることで、高調波ノイズやリンギング等の影響
を受けにくい出力バッファ回路を提供することができる
という効果がある。

【図面の簡単な説明】

【図１】本発明の出力バッファ回路の第１の実施の形態
を示す回路図である。

【図２】図１のスリューレート制御回路の構成を示す回
路図である。

【図３】本実施の形態の出力バッファ回路における動作
の一例を示すタイムチャートである。

【図４】本発明の出力バッファ回路の第２の実施の形態
を特徴付けるスリューレート制御回路を示す回路図であ
る。

【図５】本発明の出力バッファ回路の第３の実施の形態
を特徴付けるスリューレート制御回路を示す回路図であ
る。

【図６】本発明の出力バッファ回路の第４の実施の形態
を特徴付けるスリューレート制御回路を示す回路図であ
る。

【図７】本発明の出力バッファ回路の第５の実施の形態
を特徴付けるスリューレート制御回路を示す回路図であ
る。

【図８】従来の第１の出力バッファ回路の一例を示す回
路図である。

【図９】従来の出力バッファ回路における動作の一例を
示すタイムチャートである。

【図１０】従来の第２の出力バッファ回路の一例を示す
回路図である。

【図１１】従来の第３の出力バッファ回路の一例を示す
回路図である。

【図１２】従来の第４の出力バッファ回路の一例を示す
回路図である。

【符号の説明】

１ 初段バッファ ２ 出力バッファ ３，３Ａ，３Ｂ，３Ｃ，３Ｄ，１０１，１０２ スリ
ューレート制御回路 Ａ３１ コンパレータ Ｃ３１〜Ｃ３３，Ｃ１０１，Ｃ１０２ コンデンサ Ｇ３１，Ｇ３２ 論理ゲート ＩＶ１，ＩＶ２ インバータ Ｎ１，Ｎ２，Ｎ１１，Ｎ２１，Ｎ３１〜Ｎ３３，Ｎ１０
１〜Ｎ１０３，Ｐ１，Ｐ２，Ｐ１１，Ｐ２１，Ｐ３１〜
Ｐ３３，Ｐ１０１〜Ｐ１０３ トランジスタ Ｒ１，Ｒ３１〜Ｒ３３ 抵抗

Claims (7)

【特許請求の範囲】
1. 【請求項１】 ソースを第１の電源にドレインを出力端
   子にそれぞれ接続した第１のＰチャネルＭＯＳトランジ
   スタと、ソースを第２の電源にドレインを前記出力端子
   にそれぞれ接続した第１のＮチャネルＭＯＳトランジス
   タとを有し前記第１のＰチャネルＭＯＳトランジスタと
   第１のＮチャネルＭＯＳトランジスタとが入力信号対応
   の第１及び第２のゲート駆動信号のレベルに応じ相補的
   に導通制御されて前記出力端子に接続された負荷を駆動
   する第１のバッフアを備える出力バッファ回路におい
   て、 ソースを第１の電源にドレインを出力節点にそれぞれ接
   続しゲートに前記入力信号対応のバッファ駆動信号の供
   給を受ける第２のＰチャネルＭＯＳトランジスタと、ソ
   ースを第２の電源にドレインを前記出力節点にゲートを
   前記第２のＰチャネルＭＯＳトランジスタのゲートにそ
   れぞれ接続した第２のＮチャネルＭＯＳトランジスタと
   を有する第２のバッファと、 前記入力信号の供給に応答して前記第１のＰチャネルＭ
   ＯＳトランジスタと第１のＮチャネルＭＯＳトランジス
   タの各々のゲートにそれぞれスリューレートを調整した
   前記第１及び第２のゲート駆動信号の各々を供給するス
   リューレート制御回路と、 前記出力節点と前記出力端子との間に挿入され前記第２
   のバッファの出力抵抗を設定する第１の抵抗とを備える
   ことを特徴とする出力バッファ回路。
2. 【請求項２】 前記スリューレート制御回路が、ソース
   を第１の電源に接続しゲートに前記入力信号の供給を受
   けドレインから第１のゲート駆動信号を出力する第３の
   ＰチャネルＭＯＳトランジスタと、 ドレインを前記第３のＰチャネルＭＯＳトランジスタの
   ドレインに接続しゲートに第１のバイアス電圧の供給を
   受ける第３のＮチャネルＭＯＳトランジスタと、 ドレインを前記第３のＮチャネルＭＯＳトランジスタの
   ソースにソースを第２の電源にそれぞれ接続しゲートに
   前記入力信号の供給を受ける第４のＮチャネルＭＯＳト
   ランジスタと、 ソースを第１の電源に接続しゲートに前記入力信号の供
   給を受ける第４のＰチャネルＭＯＳトランジスタと、 ソースを前記第４のＰチャネルＭＯＳトランジスタのド
   レインに接続しゲートに第２のバイアス電圧の供給を受
   けドレインから前記第２のゲート駆動信号を出力する第
   ５のＰチャネルＭＯＳトランジスタと、 ドレインを前記第５のＰチャネルＭＯＳトランジスタの
   ドレインにソースを第２の電源にそれぞれ接続しゲート
   に前記入力信号の供給を受ける第５のＮチャネルＭＯＳ
   トランジスタと、 一端を前記第３のＮチャネルＭＯＳトランジスタのドレ
   インに他端を第２の電源にそれぞれ接続した第１のコン
   デンサと、 一端を前記第５のＮチャネルＭＯＳトランジスタのドレ
   インに他端を第２の電源にそれぞれ接続した第２のコン
   デンサとを備えることを特徴とする請求項１記載の出力
   バッファ回路。
3. 【請求項３】 前記スリューレート制御回路が、ソース
   を第１の電源に接続しゲートに前記入力信号の供給を受
   けドレインから第１のゲート駆動信号を出力する第３の
   ＰチャネルＭＯＳトランジスタと、 一端を前記第３のＰチャネルＭＯＳトランジスタのドレ
   インに接続した第２の抵抗と、 ドレインを前記第２の抵抗の他端にソースを第２の電源
   にそれぞれ接続しゲートに前記入力信号の供給を受ける
   第３のＮチャネルＭＯＳトランジスタと、 ソースを第１の電源に接続しゲートに前記入力信号の供
   給を受ける第４のＰチャネルＭＯＳトランジスタと、 一端を前記第４のＰチャネルＭＯＳトランジスタのドレ
   インに接続した第３の抵抗と、 ドレインを前記第３の抵抗の他端にソースを第２の電源
   にそれぞれ接続しゲートに前記入力信号の供給を受けド
   レインから第２のゲート駆動信号を出力する第４のＮチ
   ャネルＭＯＳトランジスタと、 一端を前記第３のＰチャネルＭＯＳトランジスタのドレ
   インに他端を第２の電源にそれぞれ接続した第１のコン
   デンサと、 一端を前記第４のＮチャネルＭＯＳトランジスタのドレ
   インに他端を第２の電源にそれぞれ接続した第２のコン
   デンサとを備えることを特徴とする請求項１記載の出力
   バッファ回路。
4. 【請求項４】 前記スリューレート制御回路が、一端に
   入力信号の供給を受ける第２の抵抗と、 一端を前記第２の抵抗他端に他端を第２の電源にそれぞ
   れ接続したコンデンサと、 一方の入力端に前記入力信号の供給を受け他方の入力端
   を前記第２の抵抗の他端に接続しこれら両入力端の入力
   の第１の論理演算を行い前記第１のゲート駆動信号を出
   力する第１の論理ゲートと、 一方の入力端に前記入力信号の供給を受け他方の入力端
   を前記第２の抵抗の他端に接続しこれら両入力端の入力
   の第２の論理演算を行い前記第２のゲート駆動信号を出
   力する第２の論理ゲートとを備えることを特徴とする請
   求項１記載の出力バッファ回路。
5. 【請求項５】 前記スリューレート制御回路が、一方の
   入力端に前記入力信号の供給を他方の入力端に予め定め
   たタイミングの外部クロック信号の供給をそれぞれ受け
   これら前記入力信号及び外部クロック信号の第１の論理
   演算を行い前記第１のゲート駆動信号を出力する第１の
   論理ゲートと、 一方の入力端に前記入力信号の供給を他方の入力端に予
   め定めたタイミングの外部クロック信号の供給をそれぞ
   れ受けこれら前記入力信号及び外部クロック信号の第２
   の論理演算を行い前記第２のゲート駆動信号を出力する
   第２の論理ゲートとを備えることを特徴とする請求項１
   記載の出力バッファ回路。
6. 【請求項６】 前記スリューレート制御回路が、非反転
   入力端に出力信号を反転入力端に基準電圧をそれぞれ入
   力したコンパレータ回路と、 一方の入力端に前記入力信号の供給を受け他方の入力端
   に前記コンパレータ回路の出力端を接続しこれら両入力
   端の入力の第１の論理演算を行い前記第１のゲート駆動
   信号を出力する第１の論理ゲートと、 一方の入力端に前記入力信号の供給を受け他方の入力端
   に前記コンパレータ回路の出力端を接続しこれら両入力
   端の入力の第２の論理演算を行い前記第２のゲート駆動
   信号を出力する第２の論理ゲートとを備えることを特徴
   とする請求項１記載の出力バッファ回路。
7. 【請求項７】 前記入力信号を反転して前記バッファ駆
   動信号を生成するインバータ回路を備えることを特徴と
   する請求項１記載の出力バッファ回路。