JP3415444B2 - クロック制御方法および回路 - Google Patents
クロック制御方法および回路Info
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- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
- H03K2005/00052—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter by mixing the outputs of fixed delayed signals with each other or with the input signal
Description
【０００１】
【発明の属する技術分野】本発明は、クロック信号制御
方法およびクロック制御回路に関し、特にシステムクロ
ックに同期させて内部回路の制御を行う半導体集積回路
装置に適用して好適なクロック信号制御方法および回路
に関する。より詳細には、本発明は、クロック制御用
に、タイミング平均化回路を用いた回路、及び、ディレ
イロックループ（Delayed Locked Loop）、位相同期
ループ、同期遅延回路等の同期回路にタイミング平均化
回路を用いたクロック制御回路に関する。
方法およびクロック制御回路に関し、特にシステムクロ
ックに同期させて内部回路の制御を行う半導体集積回路
装置に適用して好適なクロック信号制御方法および回路
に関する。より詳細には、本発明は、クロック制御用
に、タイミング平均化回路を用いた回路、及び、ディレ
イロックループ（Delayed Locked Loop）、位相同期
ループ、同期遅延回路等の同期回路にタイミング平均化
回路を用いたクロック制御回路に関する。
【０００２】
【従来の技術】システムクロックに同期させて内部回路
の制御を行う半導体集積回路においては、クロック周期
ごとに、一定の回路動作を実行させることで、内部回路
全体を制御している。
の制御を行う半導体集積回路においては、クロック周期
ごとに、一定の回路動作を実行させることで、内部回路
全体を制御している。
【０００３】この種の半導体集積回路において、システ
ムクロックのジッターによるばらつきも含めて動作を保
証するため、クロック周期において、実際の回路動作に
用いることができる時間は、クロック周期から、ジッタ
ー分差し引いた時間となる。
ムクロックのジッターによるばらつきも含めて動作を保
証するため、クロック周期において、実際の回路動作に
用いることができる時間は、クロック周期から、ジッタ
ー分差し引いた時間となる。
【０００４】従って、クロック１周期内で実行する回路
動作に必要な最小時間Tminとすると、クロックの最小周
期ｔＣＫminは、図１６に示すように、Ｔminにジッター
時間Ｔjitter分を加えた時間Tmin＋Tjitter以上に設定
する必要があった。
動作に必要な最小時間Tminとすると、クロックの最小周
期ｔＣＫminは、図１６に示すように、Ｔminにジッター
時間Ｔjitter分を加えた時間Tmin＋Tjitter以上に設定
する必要があった。
【０００５】また、従来より、システムクロックに同期
させて内部回路の制御を行う半導体集積回路において、
システムクロックと内部クロックの遅延時間を低減させ
たり、クロックの逓倍をするために、フェーズ・ロック
ト・ループ（Phase LockedLoop：PLL（位相同期ルー
プ））、ディレイロックループ（Delay Locked Loo
p：ＤＬＬ（遅延同期ループ））、もしくは、同期遅延
回路が用いられているが、これらクロック制御回路もま
た、クロックジッターの発生源となる場合があるほか、
システムクロックのジッターの影響を受けてロックタイ
ムが長くなるなど、同期特性が劣化する傾向があった。
させて内部回路の制御を行う半導体集積回路において、
システムクロックと内部クロックの遅延時間を低減させ
たり、クロックの逓倍をするために、フェーズ・ロック
ト・ループ（Phase LockedLoop：PLL（位相同期ルー
プ））、ディレイロックループ（Delay Locked Loo
p：ＤＬＬ（遅延同期ループ））、もしくは、同期遅延
回路が用いられているが、これらクロック制御回路もま
た、クロックジッターの発生源となる場合があるほか、
システムクロックのジッターの影響を受けてロックタイ
ムが長くなるなど、同期特性が劣化する傾向があった。
【０００６】なお、フェーズロックトループ（Phase L
ocked Loop：PLL）では、設定如何によっては、ジッタ
ーを低減する効果がある。ＰＬＬ回路は、外部クロック
と等しい周波数位相のクロックを、図２１に示す帰還系
回路構成の電圧制御発振回路（ＶＣＯ）１０５により発
生する。このとき位相比較器１０２と、次段のチャージ
ポンプ１０２、ループフィルタ１０３によって、システ
ムクロックのジッター成分を抑圧し、ＶＣＯ１０５から
発生されるクロックのジッターを抑制することが可能で
ある。なお、チャージポンプ１０２は位相比較器１０２
からの出力（アップ、ダウン信号等）を受け、その出力
ノードを充放電し、これによりクロックと電圧制御発振
回路１０５の出力の位相差分に対応した電圧をループフ
ィルタ１０３の入力電圧として与える。
ocked Loop：PLL）では、設定如何によっては、ジッタ
ーを低減する効果がある。ＰＬＬ回路は、外部クロック
と等しい周波数位相のクロックを、図２１に示す帰還系
回路構成の電圧制御発振回路（ＶＣＯ）１０５により発
生する。このとき位相比較器１０２と、次段のチャージ
ポンプ１０２、ループフィルタ１０３によって、システ
ムクロックのジッター成分を抑圧し、ＶＣＯ１０５から
発生されるクロックのジッターを抑制することが可能で
ある。なお、チャージポンプ１０２は位相比較器１０２
からの出力（アップ、ダウン信号等）を受け、その出力
ノードを充放電し、これによりクロックと電圧制御発振
回路１０５の出力の位相差分に対応した電圧をループフ
ィルタ１０３の入力電圧として与える。
【０００７】しかしながら、ＰＬＬ回路は、帰還回路で
あるため、クロックが安定するまで、数百サイクルから
数千サイクル長い周期が必要であるほか、ジッターが大
きすぎる場合ロック状態から外れてしまう可能性があ
る。
あるため、クロックが安定するまで、数百サイクルから
数千サイクル長い周期が必要であるほか、ジッターが大
きすぎる場合ロック状態から外れてしまう可能性があ
る。
【０００８】一方、ＤＬＬは、外部クロックと等しい位
相のクロックを、図２２に示す帰還系回路構成の電圧制
御遅延回路１１５により発生する。このため、外部クロ
ックのジッターがそのまま、遅延回路を通って、クロッ
クドライバ１０６から内部回路に伝播するという問題点
があった。
相のクロックを、図２２に示す帰還系回路構成の電圧制
御遅延回路１１５により発生する。このため、外部クロ
ックのジッターがそのまま、遅延回路を通って、クロッ
クドライバ１０６から内部回路に伝播するという問題点
があった。
【０００９】同期遅延回路は、外部クロックと等しい位
相のクロックを図２３に示すように一対の遅延回路列と
クロック経路のダミー遅延回路（入力バッファダミー９
０５Ａとクロックドライバダミー９０５Ｂ）を用い、一
対の遅延回路列９０１，９０２とダミー遅延回路を用い
てクロック一周期ｔＣＫ分からダミー遅延回路の遅延時
間（ｔｄ１＋ｔｄ２）を差し引いた遅延量ｔＶを、一方
の遅延回路列９０１中を進行した長さとして測定し、他
方の遅延回路列９０１でこの遅延を再現することで内部
クロックを外部クロックに同期させるものである。
相のクロックを図２３に示すように一対の遅延回路列と
クロック経路のダミー遅延回路（入力バッファダミー９
０５Ａとクロックドライバダミー９０５Ｂ）を用い、一
対の遅延回路列９０１，９０２とダミー遅延回路を用い
てクロック一周期ｔＣＫ分からダミー遅延回路の遅延時
間（ｔｄ１＋ｔｄ２）を差し引いた遅延量ｔＶを、一方
の遅延回路列９０１中を進行した長さとして測定し、他
方の遅延回路列９０１でこの遅延を再現することで内部
クロックを外部クロックに同期させるものである。
【００１０】短時間の同期時間でクロックスキューを除
去する同期遅延回路が、回路構成の単純さと、消費電流
の少なさから、高速クロック同期回路に用いられるに至
っている。この種の同期遅延回路として例えば下記記載
の文献等が参照される。
去する同期遅延回路が、回路構成の単純さと、消費電流
の少なさから、高速クロック同期回路に用いられるに至
っている。この種の同期遅延回路として例えば下記記載
の文献等が参照される。
【００１１】［１］特開平８−２３７０９１号公報、
［２］Ｊｉｎ−Ｍａｎ Ｈａｎ その他、“Ｓｋｅｗ
Ｍｉｎｉｍｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ ｆｏ
ｒ ２５６Ｍ−ｂｉｔ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲ
ＡＭ ａｎｄ ｂｅｙｏｎｄ．” １９９６ Ｓｙｍ
ｐ．ｏｎ ＶＬＳＩ Ｃｉｒｃ． ｐｐ．１９２−１９
３． ［３］Ｒｉｃｈａｒｄ Ｂ．Ｗａｔｓｏｎその他，“Ｃ
ｌｏｃｋ Ｂｕｆｆｅｒ Ｃｈｉｐ ｗｉｔｈ Ａｂｓ
ｏｌｕｔｅ Ｄｅｌａｙ Ｒｅｇｕｌａｔｉｏｎ Ｏｖ
ｅｒ Ｐｒｉｃｒｓｓ ａｎｄ Ｅｎｖｉｒｏｎｍｅｎ
ｔ Ｖａｒｉａｔｉｏｎｓ．” Ｐｒｏｃ．ｏｆ ＩＥ
ＥＥ １９９２ ＣＩＣＣ（Ｃｕｓｔｕｍ Ｉｎｔｅｇ
ｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃ
ｅ），２５．２． ［４］Ｙｏｓｈｉｈｉｒｏ ＯＫＡＪＩＭＡその他．、
“Ｄｉｇｉｔａｌ Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏ
ｐ ａｎｄ Ｄｅｓｉｇｎ Ｔｅｃｈｎｉｑｕｅ ｆｏ
ｒ Ｈｉｇｈ−Ｓｐｅｅｄ Ｓｙｎｃｈｒｏｎｏｕｓ
Ｉｎｔｅｒｆａｃｅ．” ＩＥＩＣＥ ＴＲＡＮＳ．Ｅ
ＬＥＣＴＲＯＮ．．，ＶＯＬ． Ｅ７９−Ｃ、Ｎ０．６
ＪＵＮＥ １９９６ ｐｐ．７９８−８０７．
Ｍｉｎｉｍｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ ｆｏ
ｒ ２５６Ｍ−ｂｉｔ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲ
ＡＭ ａｎｄ ｂｅｙｏｎｄ．” １９９６ Ｓｙｍ
ｐ．ｏｎ ＶＬＳＩ Ｃｉｒｃ． ｐｐ．１９２−１９
３． ［３］Ｒｉｃｈａｒｄ Ｂ．Ｗａｔｓｏｎその他，“Ｃ
ｌｏｃｋ Ｂｕｆｆｅｒ Ｃｈｉｐ ｗｉｔｈ Ａｂｓ
ｏｌｕｔｅ Ｄｅｌａｙ Ｒｅｇｕｌａｔｉｏｎ Ｏｖ
ｅｒ Ｐｒｉｃｒｓｓ ａｎｄ Ｅｎｖｉｒｏｎｍｅｎ
ｔ Ｖａｒｉａｔｉｏｎｓ．” Ｐｒｏｃ．ｏｆ ＩＥ
ＥＥ １９９２ ＣＩＣＣ（Ｃｕｓｔｕｍ Ｉｎｔｅｇ
ｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃ
ｅ），２５．２． ［４］Ｙｏｓｈｉｈｉｒｏ ＯＫＡＪＩＭＡその他．、
“Ｄｉｇｉｔａｌ Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏ
ｐ ａｎｄ Ｄｅｓｉｇｎ Ｔｅｃｈｎｉｑｕｅ ｆｏ
ｒ Ｈｉｇｈ−Ｓｐｅｅｄ Ｓｙｎｃｈｒｏｎｏｕｓ
Ｉｎｔｅｒｆａｃｅ．” ＩＥＩＣＥ ＴＲＡＮＳ．Ｅ
ＬＥＣＴＲＯＮ．．，ＶＯＬ． Ｅ７９−Ｃ、Ｎ０．６
ＪＵＮＥ １９９６ ｐｐ．７９８−８０７．
【００１２】同期遅延回路の基本構成は、図２３に示す
ように、一定の時間差を測定するために用いられる遅延
回路９０１と、測定された遅延時間を再現する遅延回路
９０２の１組の遅延回路列と、入力バッファ９０３、及
びクロックドライバ９０４の遅延時間ｔｄ１、ｔｄ２を
加えた遅延時間ｔｄ１＋ｔｄ２に相当する遅延時間を持
つダミー遅延回路９０５と、から構成されている。
ように、一定の時間差を測定するために用いられる遅延
回路９０１と、測定された遅延時間を再現する遅延回路
９０２の１組の遅延回路列と、入力バッファ９０３、及
びクロックドライバ９０４の遅延時間ｔｄ１、ｔｄ２を
加えた遅延時間ｔｄ１＋ｔｄ２に相当する遅延時間を持
つダミー遅延回路９０５と、から構成されている。
【００１３】ダミー遅延回路９０５は、遅延時間を、入
力バッファ９０３、及びクロックドライバ９０４の遅延
時間ｔｄ１、ｔｄ２と等しくするため、入力バッファと
全く同じ回路を用いた入力バッファダミー９０５Ａと、
クロックドライバダミー９０５Ｂで構成される場合が多
い。
力バッファ９０３、及びクロックドライバ９０４の遅延
時間ｔｄ１、ｔｄ２と等しくするため、入力バッファと
全く同じ回路を用いた入力バッファダミー９０５Ａと、
クロックドライバダミー９０５Ｂで構成される場合が多
い。
【００１４】遅延回路９０１と遅延回路９０２は、等し
い遅延時間を有する遅延回路列で構成される。このた
め、遅延回路９０１、９０２は、遅延回路列９０１、９
０２ともいう。
い遅延時間を有する遅延回路列で構成される。このた
め、遅延回路９０１、９０２は、遅延回路列９０１、９
０２ともいう。
【００１５】この遅延回路９０１と遅延回路９０２の目
的は、一定の期間を遅延回路９０１で測定し、遅延回路
９０２で再現することである。この目的は、測定したい
期間中、信号を遅延回路９０１中で進行させ、遅延回路
９０１中を信号が通過した遅延素子数と等しい数の遅延
素子数分、遅延回路９０２中を信号が通過できるように
することで実現できる。
的は、一定の期間を遅延回路９０１で測定し、遅延回路
９０２で再現することである。この目的は、測定したい
期間中、信号を遅延回路９０１中で進行させ、遅延回路
９０１中を信号が通過した遅延素子数と等しい数の遅延
素子数分、遅延回路９０２中を信号が通過できるように
することで実現できる。
【００１６】信号が遅延回路９０１を通過した遅延素子
数と等しい遅延素子数を遅延回路９０２中を信号が通過
できるようにするための方式としては、遅延回路９０１
と遅延回路９０２の向きで２種類に分けられ、また、遅
延回路９０２の長さを決定するために、端部を選択する
か、経路全体を選択するかで２種類に分けられ、それぞ
れ、互いに２種類ずつ４種類に分類されることになる。
数と等しい遅延素子数を遅延回路９０２中を信号が通過
できるようにするための方式としては、遅延回路９０１
と遅延回路９０２の向きで２種類に分けられ、また、遅
延回路９０２の長さを決定するために、端部を選択する
か、経路全体を選択するかで２種類に分けられ、それぞ
れ、互いに２種類ずつ４種類に分類されることになる。
【００１７】すなわち、遅延回路９０１と遅延回路９０
２の向きで分けると、図２６、及び図２７に示すよう
に、遅延回路９０１と遅延回路９０２の向き（信号伝搬
方向）が等しく、遅延回路９０２の素子数を決定するの
に、遅延回路９０２の出力端子側でその長さが決まるも
のと、図２４、及び図２５に示すように、遅延回路９０
１と遅延回路９０２の向き（信号伝搬方向）が逆向き
で、遅延回路９０２の素子数を決定するのに、遅延回路
９０２の入力端子側でその長さが決まるものに分類され
る。
２の向きで分けると、図２６、及び図２７に示すよう
に、遅延回路９０１と遅延回路９０２の向き（信号伝搬
方向）が等しく、遅延回路９０２の素子数を決定するの
に、遅延回路９０２の出力端子側でその長さが決まるも
のと、図２４、及び図２５に示すように、遅延回路９０
１と遅延回路９０２の向き（信号伝搬方向）が逆向き
で、遅延回路９０２の素子数を決定するのに、遅延回路
９０２の入力端子側でその長さが決まるものに分類され
る。
【００１８】また遅延回路９０２の長さを決定するの
に、端部を選択するか、経路全体を選択するかによる分
類としては、図２４、及び図２７に示すように、端部を
選択する方式と、図２５、及び図２６に示すように、経
路全体を選択する方式と、に分類される。
に、端部を選択するか、経路全体を選択するかによる分
類としては、図２４、及び図２７に示すように、端部を
選択する方式と、図２５、及び図２６に示すように、経
路全体を選択する方式と、に分類される。
【００１９】なお図２４は、本願発明者による上記文献
［１］特開平８−１３７０９１公報に記載の方式に相当
している。
［１］特開平８−１３７０９１公報に記載の方式に相当
している。
【００２０】また図２５に示す構成は、上記文献［４］
（ＩＥＩＣＥ ＴＲＡＮＳ．ＥＬＥＣＴＲＯＮ．．，Ｖ
ＯＬ．Ｅ７９−Ｃ、Ｎ０．６ ＪＵＮＥ １９９６ ｐ
ｐ．７９８−８０７）記載の方式に相当している。
（ＩＥＩＣＥ ＴＲＡＮＳ．ＥＬＥＣＴＲＯＮ．．，Ｖ
ＯＬ．Ｅ７９−Ｃ、Ｎ０．６ ＪＵＮＥ １９９６ ｐ
ｐ．７９８−８０７）記載の方式に相当している。
【００２１】また図２６に示す構成は、上記文献［２］
（１９９６ Ｓｙｍｐ．ｏｎ ＶＬＳＩ Ｃｉｒｃ．ｐ
ｐ．１９２−１９３）記載の方式に相当している。
（１９９６ Ｓｙｍｐ．ｏｎ ＶＬＳＩ Ｃｉｒｃ．ｐ
ｐ．１９２−１９３）記載の方式に相当している。
【００２２】図２７に示す構成は、上記文献［３］（Ｐ
ｒｏｃ．ｏｆ ＩＥＥＥ １９９２ＣＩＣＣ ２５．
２）及び文献［４］（１９９６ Ｓｙｍｐ．ｏｎ ＶＬ
ＳＩＣｉｒｃ．ｐ ｐ．１１２−１１３）記載の方式に
相当している。
ｒｏｃ．ｏｆ ＩＥＥＥ １９９２ＣＩＣＣ ２５．
２）及び文献［４］（１９９６ Ｓｙｍｐ．ｏｎ ＶＬ
ＳＩＣｉｒｃ．ｐ ｐ．１１２−１１３）記載の方式に
相当している。
【００２３】次にクロックスキューを除去する動作につ
いて、図２８、及び図２９の模式図及びタイミングチャ
ートを用いて説明する。
いて、図２８、及び図２９の模式図及びタイミングチャ
ートを用いて説明する。
【００２４】（１）同期式遅延回路を用いない場合のク
ロック遅延：図２８は、同期遅延回路を用いない場合を
示しており、図２８（ａ）に示すように、外部クロック
９０６が、入力バッファ９０３、クロックドライバ９０
４を経て、内部クロック９０７として、利用される。こ
の時、外部クロックと内部クロックとの遅延時間差は、
入力バッファ９０３の遅延時間ｔｄ１、及びクロックド
ライバ９０４の遅延時間ｔｄ２により規定される。この
ｔｄ１＋ｔｄ２がクロックスキューになる。
ロック遅延：図２８は、同期遅延回路を用いない場合を
示しており、図２８（ａ）に示すように、外部クロック
９０６が、入力バッファ９０３、クロックドライバ９０
４を経て、内部クロック９０７として、利用される。こ
の時、外部クロックと内部クロックとの遅延時間差は、
入力バッファ９０３の遅延時間ｔｄ１、及びクロックド
ライバ９０４の遅延時間ｔｄ２により規定される。この
ｔｄ１＋ｔｄ２がクロックスキューになる。
【００２５】（２）同期式遅延回路を用いた場合のクロ
ック遅延除去の原理：同期遅延回路は、このクロックス
キューを実効的に除去するために、クロックパルスがク
ロック周期ｔＣＫごとに入力する性質を利用する。すな
わち、 ｔＣＫ−（ｔｄ１＋ｔｄ２） の遅延時間の遅延回路を用意して、入力バッファ（遅延
時間ｔｄ１）と、クロックドライバ（遅延時間ｔｄ２）
の間に配置し、遅延時間の和が、 クロック周期ｔＣＫ（＝ｔｄ１＋ｔＣＫ−（ｔｄ１＋ｔ
ｄ２）＋ｔｄ２） と等しくなるようにする。
ック遅延除去の原理：同期遅延回路は、このクロックス
キューを実効的に除去するために、クロックパルスがク
ロック周期ｔＣＫごとに入力する性質を利用する。すな
わち、 ｔＣＫ−（ｔｄ１＋ｔｄ２） の遅延時間の遅延回路を用意して、入力バッファ（遅延
時間ｔｄ１）と、クロックドライバ（遅延時間ｔｄ２）
の間に配置し、遅延時間の和が、 クロック周期ｔＣＫ（＝ｔｄ１＋ｔＣＫ−（ｔｄ１＋ｔ
ｄ２）＋ｔｄ２） と等しくなるようにする。
【００２６】結果として、クロックドライバから出力さ
れる内部クロックのタイミングが外部クロックのタイミ
ングと等しくなるようするものである。
れる内部クロックのタイミングが外部クロックのタイミ
ングと等しくなるようするものである。
【００２７】（３）同期式遅延回路を用いた場合のクロ
ック遅延除去の方法：実際に同期遅延回路を用いた場合
のタイミングチャートを図２９に示す。
ック遅延除去の方法：実際に同期遅延回路を用いた場合
のタイミングチャートを図２９に示す。
【００２８】同期遅延回路の動作は、２周期必要とす
る。
る。
【００２９】最初の１周期目は、クロック周期に依存す
る遅延時間ｔＣＫ−（ｔｄ１＋ｔｄ２）の測定、およ
び、ｔＣＫ−（ｔｄ１＋ｔｄ２）の遅延量を再現する遅
延回路の遅延長の決定に用いられる。
る遅延時間ｔＣＫ−（ｔｄ１＋ｔｄ２）の測定、およ
び、ｔＣＫ−（ｔｄ１＋ｔｄ２）の遅延量を再現する遅
延回路の遅延長の決定に用いられる。
【００３０】次の周期は、ｔＣＫ−（ｔｄ１＋ｔｄ２）
の遅延量の使用に用いられる。
の遅延量の使用に用いられる。
【００３１】まず最初の１周期について、クロック周期
に依存する遅延時間ｔＣＫ−（ｔｄ１＋ｔｄ２）の測定
のためには、クロックドライバ９０４のダミー遅延回路
９０５と遅延回路列９０１を用いる。
に依存する遅延時間ｔＣＫ−（ｔｄ１＋ｔｄ２）の測定
のためには、クロックドライバ９０４のダミー遅延回路
９０５と遅延回路列９０１を用いる。
【００３２】外部クロック９０６の連続する２パルスの
第１のパルスの入力バッファ９０３の出力が、第２のパ
ルスの入力バッファ９０３出力までの１クロック周期ｔ
ＣＫの間、ダミー遅延回路９０５と遅延回路９０１を進
行させる。ダミー遅延回路９０５の遅延時間は、ｔｄ１
＋ｔｄ２であるため、遅延回路９０１中をパルスが進行
した時間は、ｔＣＫ−（ｔｄ１十ｔｄ２）になる。
第１のパルスの入力バッファ９０３の出力が、第２のパ
ルスの入力バッファ９０３出力までの１クロック周期ｔ
ＣＫの間、ダミー遅延回路９０５と遅延回路９０１を進
行させる。ダミー遅延回路９０５の遅延時間は、ｔｄ１
＋ｔｄ２であるため、遅延回路９０１中をパルスが進行
した時間は、ｔＣＫ−（ｔｄ１十ｔｄ２）になる。
【００３３】遅延回路９０２の遅延時間は、遅延回路９
０１中をパルスが進行した時間ｔＣＫ−（ｔｄ１＋ｔｄ
２）に等しくなるように設定される。
０１中をパルスが進行した時間ｔＣＫ−（ｔｄ１＋ｔｄ
２）に等しくなるように設定される。
【００３４】この遅延回路９０２の遅延時間の設定する
方法は、前述のとおり、大きく４種類に分けられるがそ
れぞれ所望の目的を達成できる。
方法は、前述のとおり、大きく４種類に分けられるがそ
れぞれ所望の目的を達成できる。
【００３５】次の周期では、入力バッファ９０３を出た
クロックが、ｔＣＫ−（ｔｄ１ ＋ｔｄ２ ）の遅延量
の遅延回路９０２を通過し、クロックドライバ９０４か
ら出力し、丁度、クロックサイクルｔＣＫの遅延量の内
部クロック９０７を生成する。
クロックが、ｔＣＫ−（ｔｄ１ ＋ｔｄ２ ）の遅延量
の遅延回路９０２を通過し、クロックドライバ９０４か
ら出力し、丁度、クロックサイクルｔＣＫの遅延量の内
部クロック９０７を生成する。
【００３６】上記過程により、２クロック周期で、クロ
ックスキューの無い内部クロック９０７を提供する。
ックスキューの無い内部クロック９０７を提供する。
【００３７】
【発明が解決しようとする課題】このように、従来のク
ロック制御回路においては、外部クロックのジッター
を、内部クロックで使用する前に小さくするために、Ｐ
ＬＬ回路等の帰還回路が必要とされ、この帰還回路はク
ロックが安定するために長いクロック周期が必要であ
り、高速応答性を達成することが困難であるほか、ジッ
ターによって同期特性が劣化する、という問題点を有し
ている。
ロック制御回路においては、外部クロックのジッター
を、内部クロックで使用する前に小さくするために、Ｐ
ＬＬ回路等の帰還回路が必要とされ、この帰還回路はク
ロックが安定するために長いクロック周期が必要であ
り、高速応答性を達成することが困難であるほか、ジッ
ターによって同期特性が劣化する、という問題点を有し
ている。
【００３８】またＤＬＬの場合、外部クロックのジッタ
ーがそのまま、遅延回路を通って内部回路に伝播すると
いう問題点がある。
ーがそのまま、遅延回路を通って内部回路に伝播すると
いう問題点がある。
【００３９】また同期遅延回路においても外部クロック
のジッターが増幅されるという問題点を有している。
のジッターが増幅されるという問題点を有している。
【００４０】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、ジッターを低減
するクロック制御回路及び制御方法を提供することにあ
る。
てなされたものであって、その目的は、ジッターを低減
するクロック制御回路及び制御方法を提供することにあ
る。
【００４１】また、本発明は、ジッターを低減するデレ
イロックループ回路、位相同期ループ及び同期遅延回路
を提供することもその目的としている。これ以外の本発
明の目的及び効果は、以下の説明からも明らかとなるで
あろう。
イロックループ回路、位相同期ループ及び同期遅延回路
を提供することもその目的としている。これ以外の本発
明の目的及び効果は、以下の説明からも明らかとなるで
あろう。
【００４２】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、一定の時間差で入力する２つの信号に対
し、入力時間差を平均化した時間成分を有する信号を発
生するタイミング平均化回路と、該回路にクロック信号
の異なるパルスを供給する手段を有し、異なるパルス間
の時間差を内分するようにしたものである。
め、本発明は、一定の時間差で入力する２つの信号に対
し、入力時間差を平均化した時間成分を有する信号を発
生するタイミング平均化回路と、該回路にクロック信号
の異なるパルスを供給する手段を有し、異なるパルス間
の時間差を内分するようにしたものである。
【００４３】また本発明は、一定の時間差で入力する２
つの信号に対し、入力時間差を平均化した時間成分を有
する信号を発生するタイミング平均化回路と、該回路に
クロック信号の異なるパルスを供給する回路とを有し、
異なるパルス間の時間差を内分する回路をＤＬＬ回路に
搭載し、位相比較で用いる外部クロック入力と内部クロ
ック入力の2入力をしその出力を電圧制御遅延回路に入
力する。
つの信号に対し、入力時間差を平均化した時間成分を有
する信号を発生するタイミング平均化回路と、該回路に
クロック信号の異なるパルスを供給する回路とを有し、
異なるパルス間の時間差を内分する回路をＤＬＬ回路に
搭載し、位相比較で用いる外部クロック入力と内部クロ
ック入力の2入力をしその出力を電圧制御遅延回路に入
力する。
【００４４】本発明は、クロック信号を制御する同期遅
延回路において、一定の期間、パルスまたはパルスエッ
ジを進行させる第１の遅延回路列と、前記第１の遅延回
路列からの信号を入力し前記第１の遅延回路列中をパル
スまたはパルスエッジが進行した長さと比例した長さ
分、パルスまたはパルスエッジを通過させることが可能
な第２の遅延回路列と、前記第２の遅延回路列の出力か
ら内部クロックを出力するクロックドライバと、入力バ
ッファからのクロック信号と、前記クロックドライバを
介して出力される内部クロック信号の前記入力バッファ
と等価な遅延時間を有する入力バッファダミーからの出
力を入力し、これらの信号の時間差を内分した時間差を
有する信号を生成して出力するタイミング平均化回路
と、を備え、前記タイミング平均化回路の出力をダミー
遅延回路を介して前記第１の遅延回路列に供給する。
延回路において、一定の期間、パルスまたはパルスエッ
ジを進行させる第１の遅延回路列と、前記第１の遅延回
路列からの信号を入力し前記第１の遅延回路列中をパル
スまたはパルスエッジが進行した長さと比例した長さ
分、パルスまたはパルスエッジを通過させることが可能
な第２の遅延回路列と、前記第２の遅延回路列の出力か
ら内部クロックを出力するクロックドライバと、入力バ
ッファからのクロック信号と、前記クロックドライバを
介して出力される内部クロック信号の前記入力バッファ
と等価な遅延時間を有する入力バッファダミーからの出
力を入力し、これらの信号の時間差を内分した時間差を
有する信号を生成して出力するタイミング平均化回路
と、を備え、前記タイミング平均化回路の出力をダミー
遅延回路を介して前記第１の遅延回路列に供給する。
【００４５】なお、第１遅延回路列を、クロックが入力
バッファダミーおよびクロックドライバを進行する期間
停止するようにしてもよい。
バッファダミーおよびクロックドライバを進行する期間
停止するようにしてもよい。
【００４６】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。
に説明する。
【００４７】［発明の実施の形態１］本発明は、その好
ましい一実施の形態において、図１を参照すると、入力
バッファ３（もしくはクロック分割回路）からのクロッ
ク信号の各パルス間の周期を平均化するタイミング平均
化回路１を有し、さらに、タイミング平均化回路１の後
段に、必要に応じて、タイミング平均化回路２を縦続形
態に接続して構成されている。
ましい一実施の形態において、図１を参照すると、入力
バッファ３（もしくはクロック分割回路）からのクロッ
ク信号の各パルス間の周期を平均化するタイミング平均
化回路１を有し、さらに、タイミング平均化回路１の後
段に、必要に応じて、タイミング平均化回路２を縦続形
態に接続して構成されている。
【００４８】図２に、本発明の実施の形態の動作原理を
説明するための基本動作信号波形を示す。正常クロック
（２−１）に対し、例えば、ジッター成分ａを含むクロ
ック２−２が入力した場合、ジッター成分は、正常クロ
ック（２−１）に対し、周期ｔＣＫに対し、ｔＣＫ＋
ａ、ｔＣＫ−ａの周期とを有する。
説明するための基本動作信号波形を示す。正常クロック
（２−１）に対し、例えば、ジッター成分ａを含むクロ
ック２−２が入力した場合、ジッター成分は、正常クロ
ック（２−１）に対し、周期ｔＣＫに対し、ｔＣＫ＋
ａ、ｔＣＫ−ａの周期とを有する。
【００４９】このジッターを含むクロック（２−２）
を、図１のタイミング平均化回路を1つ通過させた１次
ジッター補正クロック（２−３）のジッター成分は、時
間軸上で平均化されるため、０．５ａとなる。
を、図１のタイミング平均化回路を1つ通過させた１次
ジッター補正クロック（２−３）のジッター成分は、時
間軸上で平均化されるため、０．５ａとなる。
【００５０】さらに、１次ジッター補正クロック（２−
３）を次段のタイミング平均化回路２に通過させた２次
ジッター補正クロック（２−４）のジッター成分は、
０．２５ａになる。
３）を次段のタイミング平均化回路２に通過させた２次
ジッター補正クロック（２−４）のジッター成分は、
０．２５ａになる。
【００５１】このように、クロックの周期を平均化する
タイミング平均化回路によってジッターを補正し、この
タイミング平均化回路を複数段直列形態に接続すること
により、ジッター抑制効果を倍増させる。
タイミング平均化回路によってジッターを補正し、この
タイミング平均化回路を複数段直列形態に接続すること
により、ジッター抑制効果を倍増させる。
【００５２】本発明の実施の形態について以下に各種実
施例に即して説明する。
施例に即して説明する。
【００５３】［実施例１−１］図３は、本発明の第１の
実施例を説明するための図である。本実施例では、クロ
ック信号のタイミング平均化を２相クロックを用いて行
う。このため、タイミング平均化回路３０１、３０２の
前段に、２相クロックを生成するための分周回路（２分
周回路）３００が配置されている。タイミング平均化回
路３０１は、２相クロックの各エッジのタイミングを平
均化するため、クロックの相数と同じ数だけ並列配置し
たタイミング分割回路３０４−１、３０４−２から構成
される。同様にして、タイミング平均化回路３０２は、
並列配置したタイミング分割回路３０４−３、３０４−
４から構成され、タイミング分割回路３０４−３、３０
４−４は、前段のタイミング分割回路３０４−１、３０
４−２の出力を入力としこれらをタイミング平均した信
号を出力する。タイミング平均化回路３０２のタイミン
ング分割回路３０４−３、３０４−４の出力は多重化回
路３０５で多重化されて出力され、入力クロックと同一
周波数のクロック信号が出力される。
実施例を説明するための図である。本実施例では、クロ
ック信号のタイミング平均化を２相クロックを用いて行
う。このため、タイミング平均化回路３０１、３０２の
前段に、２相クロックを生成するための分周回路（２分
周回路）３００が配置されている。タイミング平均化回
路３０１は、２相クロックの各エッジのタイミングを平
均化するため、クロックの相数と同じ数だけ並列配置し
たタイミング分割回路３０４−１、３０４−２から構成
される。同様にして、タイミング平均化回路３０２は、
並列配置したタイミング分割回路３０４−３、３０４−
４から構成され、タイミング分割回路３０４−３、３０
４−４は、前段のタイミング分割回路３０４−１、３０
４−２の出力を入力としこれらをタイミング平均した信
号を出力する。タイミング平均化回路３０２のタイミン
ング分割回路３０４−３、３０４−４の出力は多重化回
路３０５で多重化されて出力され、入力クロックと同一
周波数のクロック信号が出力される。
【００５４】図４は、本発明の一実施例のタイミング分
割回路（ＴＭＤ）の動作原理を説明するための図であ
る。図５は、本発明の一実施例のタイミング分割回路Ｔ
ＭＤの構成の一例を示す図である。
割回路（ＴＭＤ）の動作原理を説明するための図であ
る。図５は、本発明の一実施例のタイミング分割回路Ｔ
ＭＤの構成の一例を示す図である。
【００５５】図５を参照すると、本発明の一実施例にお
いて、第１、第２の入力ＩＮ１、ＩＮ２はインバータＩ
ＮＶ１、ＩＮＶ２で反転され、ドレインが共通接続さ
れ、ソースが電源ＶＣＣに接続されたＰＭＯＳトランジ
スタＭＰ１、ＭＰ２のゲートに供給され、ＰＭＯＳトラ
ンジスタＭＰ１、ＭＰ２のドレインは、ソースが接地さ
れたＮＭＯＳトランジスタＭＮ１のドレインと容量Ｃ
（もしくは出力の負荷容量）に接続され、ＮＭＯＳトラ
ンジスタＭＮ１のゲートは、第１、第２の入力ＩＮ１、
ＩＮ２を入力とするＮＯＲ回路の出力が接続され、ＰＭ
ＯＳトランジスタＭＰ１、ＭＰ２とＮＭＯＳトランジス
タＭＮ１の接続点（出力ノード）の電位は、出力バッフ
ァＢＵＦを通して出力端子ＯＵＴに論理信号として出力
される。
いて、第１、第２の入力ＩＮ１、ＩＮ２はインバータＩ
ＮＶ１、ＩＮＶ２で反転され、ドレインが共通接続さ
れ、ソースが電源ＶＣＣに接続されたＰＭＯＳトランジ
スタＭＰ１、ＭＰ２のゲートに供給され、ＰＭＯＳトラ
ンジスタＭＰ１、ＭＰ２のドレインは、ソースが接地さ
れたＮＭＯＳトランジスタＭＮ１のドレインと容量Ｃ
（もしくは出力の負荷容量）に接続され、ＮＭＯＳトラ
ンジスタＭＮ１のゲートは、第１、第２の入力ＩＮ１、
ＩＮ２を入力とするＮＯＲ回路の出力が接続され、ＰＭ
ＯＳトランジスタＭＰ１、ＭＰ２とＮＭＯＳトランジス
タＭＮ１の接続点（出力ノード）の電位は、出力バッフ
ァＢＵＦを通して出力端子ＯＵＴに論理信号として出力
される。
【００５６】第１、第２の信号ＩＮ１、ＩＮ２のうち、
立ち上がり遷移のタイミングのはやい方の信号ＩＮ１の
立ち上がりにより、ＰＭＯＳトランジスタＭＰ１がオン
して電源からＰＭＯＳトランジスタＭＰ１を通じて電流
が流れ容量Ｃ（負荷容量）を充電し、つづいて第２の信
号ＩＮ２の遷移（立ち上がり）によりＰＭＯＳトランジ
スタＭＰ２がオンし、オン状態のＰＭＯＳトランジスタ
ＭＰ１、ＭＰ２の双方を通じて容量Ｃを充電し、この容
量Ｃ（出力ノードの負荷容量）の端子電圧を入力とする
バッファＢＵＦの閾値電圧で論理出力ＯＵＴを出力し、
第１の信号ＩＮ１の立ち上がりエッジから、前記第１及
び第２の信号ＩＮ１、ＩＮ２間の時間差を内分した時間
差を有する信号ＯＵＴが生成される。
立ち上がり遷移のタイミングのはやい方の信号ＩＮ１の
立ち上がりにより、ＰＭＯＳトランジスタＭＰ１がオン
して電源からＰＭＯＳトランジスタＭＰ１を通じて電流
が流れ容量Ｃ（負荷容量）を充電し、つづいて第２の信
号ＩＮ２の遷移（立ち上がり）によりＰＭＯＳトランジ
スタＭＰ２がオンし、オン状態のＰＭＯＳトランジスタ
ＭＰ１、ＭＰ２の双方を通じて容量Ｃを充電し、この容
量Ｃ（出力ノードの負荷容量）の端子電圧を入力とする
バッファＢＵＦの閾値電圧で論理出力ＯＵＴを出力し、
第１の信号ＩＮ１の立ち上がりエッジから、前記第１及
び第２の信号ＩＮ１、ＩＮ２間の時間差を内分した時間
差を有する信号ＯＵＴが生成される。
【００５７】本発明の一実施例におけるタイミング分割
の原理は、図４（ｃ）に示したとおりである。図４
（ａ）を参照すると、時間差を有する２つのクロック信
号ＩＮ１、ＩＮ２に対して、図５に示した構成の３つの
タイミング分割回路（ＴＭＤ）が配設したとして、第１
のＴＭＤにはその第１、第２の入力端にともに信号ＩＮ
１を供給し、第２のＴＭＤにはその第１、第２の入力端
に信号ＩＮ１、ＩＮ２を供給し、第３のＴＭＤにはその
第１、第２の入力端にともに信号ＩＮ２を供給した場
合、第１〜第３のＴＭＤの出力ＯＵＴ１〜ＯＵＴ３の信
号波形は、図４（ｂ）に示すようなものとなる。
の原理は、図４（ｃ）に示したとおりである。図４
（ａ）を参照すると、時間差を有する２つのクロック信
号ＩＮ１、ＩＮ２に対して、図５に示した構成の３つの
タイミング分割回路（ＴＭＤ）が配設したとして、第１
のＴＭＤにはその第１、第２の入力端にともに信号ＩＮ
１を供給し、第２のＴＭＤにはその第１、第２の入力端
に信号ＩＮ１、ＩＮ２を供給し、第３のＴＭＤにはその
第１、第２の入力端にともに信号ＩＮ２を供給した場
合、第１〜第３のＴＭＤの出力ＯＵＴ１〜ＯＵＴ３の信
号波形は、図４（ｂ）に示すようなものとなる。
【００５８】すなわち、信号ＩＮ１、ＩＮ２との間の立
ち上がりエッジには時間差Ｔ（クロック周期）があり、
信号ＩＮ１、ＩＮ２を入力とする第２のＴＭＤの出力Ｏ
ＵＴ２は、第１のＴＭＤの出力ＯＵＴ１と第３のＴＭＤ
の出力ＯＵＴ３のほぼ中間のタイミング位置で出力され
ていることがわかる。
ち上がりエッジには時間差Ｔ（クロック周期）があり、
信号ＩＮ１、ＩＮ２を入力とする第２のＴＭＤの出力Ｏ
ＵＴ２は、第１のＴＭＤの出力ＯＵＴ１と第３のＴＭＤ
の出力ＯＵＴ３のほぼ中間のタイミング位置で出力され
ていることがわかる。
【００５９】図４（ｂ）の信号波形Ａ１、Ａ２、Ａ３
は、第１乃至第３のＴＭＤにおいて、図５の容量Ｃの充
電による容量Ｃの端子電位の信号波形を示す図であり、
信号波形Ａ１、Ａ２、Ａ３をバッファで論理値に変換し
た出力がＯＵＴ１〜ＯＵＴ３である。信号波形Ａ１、Ａ
３は、図５のＰＭＯＳトランジスタＭＰ１、ＭＰ２が同
時にオンして容量Ｃを電流ｉ１＋ｉ２で充電している状
態の容量Ｃの端子電圧を示し、信号波形Ａ２は、図５の
ＰＭＯＳトランジスタＭＰ１がオンして電流ｉ１で時間
Ｔ分容量Ｃを充電し（この間信号波形Ａ２の傾きは信号
波形Ａ１、Ａ３よりも小）、その後、ＰＭＯＳトランジ
スタＭＰ２がオンして電流ｉ１＋ｉ２により、容量Ｃを
充電している（この間信号波形Ａ２の傾きは信号波形Ａ
１、Ａ３と同一）場合の容量Ｃの端子電圧を示してい
る。
は、第１乃至第３のＴＭＤにおいて、図５の容量Ｃの充
電による容量Ｃの端子電位の信号波形を示す図であり、
信号波形Ａ１、Ａ２、Ａ３をバッファで論理値に変換し
た出力がＯＵＴ１〜ＯＵＴ３である。信号波形Ａ１、Ａ
３は、図５のＰＭＯＳトランジスタＭＰ１、ＭＰ２が同
時にオンして容量Ｃを電流ｉ１＋ｉ２で充電している状
態の容量Ｃの端子電圧を示し、信号波形Ａ２は、図５の
ＰＭＯＳトランジスタＭＰ１がオンして電流ｉ１で時間
Ｔ分容量Ｃを充電し（この間信号波形Ａ２の傾きは信号
波形Ａ１、Ａ３よりも小）、その後、ＰＭＯＳトランジ
スタＭＰ２がオンして電流ｉ１＋ｉ２により、容量Ｃを
充電している（この間信号波形Ａ２の傾きは信号波形Ａ
１、Ａ３と同一）場合の容量Ｃの端子電圧を示してい
る。
【００６０】すなわち図５を参照すると、容量Ｃをまず
クロック周期Ｔの間、一つのＰＭＯＳトランジスタＭＰ
１で充電し、その後、ＰＭＯＳトランジスタＭＰ１、Ｍ
Ｐ２で充電することで、最初から２つのＰＭＯＳトラン
ジスタＭＰ１、ＭＰ２で充電するものと、Ｔ／２の時間
差（ｔ２＝Ｔ／２＋ｔ１）を生じさせしめる。そしてな
お、図４（ｂ）に示すように、 ｔ１＝Ｃ×Ｖ／（ｉ１＋ｉ２）、 ｔ２＝Ｔ＋（Ｃ×Ｖ−ｉ１×Ｔ）／（ｉ１＋ｉ２） ＝Ｔ（ｉ２／（ｉ１＋ｉ２））＋ｔ１、 ｔ３＝Ｔ＋Ｃ×Ｖ／（ｉ１＋ｉ２） で与えられ、ｉ１＝ｉ２のとき、 ｔ２＝ｔ１＋Ｔ／２となる。但しＴはクロック周期（Ｉ
Ｎ１とＩＮ２の時間差）、Ｃは容量の容量値、Ｖは容量
Ｃの電圧、ｉ１、ｉ２はＰＭＯＳトランジスタＭＰ１、
ＭＰ２がオン時に流れる電流である。
クロック周期Ｔの間、一つのＰＭＯＳトランジスタＭＰ
１で充電し、その後、ＰＭＯＳトランジスタＭＰ１、Ｍ
Ｐ２で充電することで、最初から２つのＰＭＯＳトラン
ジスタＭＰ１、ＭＰ２で充電するものと、Ｔ／２の時間
差（ｔ２＝Ｔ／２＋ｔ１）を生じさせしめる。そしてな
お、図４（ｂ）に示すように、 ｔ１＝Ｃ×Ｖ／（ｉ１＋ｉ２）、 ｔ２＝Ｔ＋（Ｃ×Ｖ−ｉ１×Ｔ）／（ｉ１＋ｉ２） ＝Ｔ（ｉ２／（ｉ１＋ｉ２））＋ｔ１、 ｔ３＝Ｔ＋Ｃ×Ｖ／（ｉ１＋ｉ２） で与えられ、ｉ１＝ｉ２のとき、 ｔ２＝ｔ１＋Ｔ／２となる。但しＴはクロック周期（Ｉ
Ｎ１とＩＮ２の時間差）、Ｃは容量の容量値、Ｖは容量
Ｃの電圧、ｉ１、ｉ２はＰＭＯＳトランジスタＭＰ１、
ＭＰ２がオン時に流れる電流である。
【００６１】［実施例１−２］図６は、本発明の第２の
実施例のタイミング分割回路の構成例を示す図である。
クロック信号として、２相クロックを用いるため、タイ
ミング分割を相補信号で行うことになる。したがって、
タイミング分割回路では、ＰＭＯＳトランジスタＭＰ
１、ＭＰ２のうち一つのＰＭＯＳトランジスタで充電す
る期間と、２つのＰＭＯＳトランジスタで充電する期間
と、さらに充電した電荷を放電する期間が必要になる。
実施例のタイミング分割回路の構成例を示す図である。
クロック信号として、２相クロックを用いるため、タイ
ミング分割を相補信号で行うことになる。したがって、
タイミング分割回路では、ＰＭＯＳトランジスタＭＰ
１、ＭＰ２のうち一つのＰＭＯＳトランジスタで充電す
る期間と、２つのＰＭＯＳトランジスタで充電する期間
と、さらに充電した電荷を放電する期間が必要になる。
【００６２】このため、図６に示したように、信号ＩＮ
１を遅延素子ＤＬ１で遅延させた信号ＩＮ１ｄと信号Ｉ
Ｎ１ｄとを入力とするＮＡＮＤ回路の出力ＩＮ１．ＩＮ
１ｄ．ＮＡＮＤを、容量Ｃ充電用のスイッチを形成する
ＰＭＯＳトランジスタＭＰ２のゲートに接続し、信号Ｉ
Ｎ２（信号ＩＮ１との時間差は周期ｔＣＫ）を遅延素子
ＤＬ２で遅延させた信号ＩＮ２ｄと信号ＩＮ１とを入力
とするＮＯＲ回路の出力ＩＮ１．ＩＮ２ｄ．ＮＯＲ（信
号ＩＮ１、ＩＮ２の周期は２ｔＣＫ）を、容量Ｃ充電用
のスイッチを形成するＰＭＯＳトランジスタＭＰ１のゲ
ートと、容量Ｃ放電用のスイッチをなすＰＭＯＳトラン
ジスタＭＰ１のゲートに接続することにより、それぞれ
ワンショットパルスを発生させることで、一つのＭＯＳ
トランジスタＭＰ１で充電する期間と２つのＭＯＳトラ
ンジスタＭＰ１、ＭＰ２で充電する期間と、ＮＭＯＳト
ランジスタＭＮ１をオンして充電した電荷を放電する期
間を作っている。図７に、図６に示した回路の信号波形
を示す。信号波形Ａ２は、図６のノードＡの電圧、出力
ＯＵＴ２がバッファの出力である。
１を遅延素子ＤＬ１で遅延させた信号ＩＮ１ｄと信号Ｉ
Ｎ１ｄとを入力とするＮＡＮＤ回路の出力ＩＮ１．ＩＮ
１ｄ．ＮＡＮＤを、容量Ｃ充電用のスイッチを形成する
ＰＭＯＳトランジスタＭＰ２のゲートに接続し、信号Ｉ
Ｎ２（信号ＩＮ１との時間差は周期ｔＣＫ）を遅延素子
ＤＬ２で遅延させた信号ＩＮ２ｄと信号ＩＮ１とを入力
とするＮＯＲ回路の出力ＩＮ１．ＩＮ２ｄ．ＮＯＲ（信
号ＩＮ１、ＩＮ２の周期は２ｔＣＫ）を、容量Ｃ充電用
のスイッチを形成するＰＭＯＳトランジスタＭＰ１のゲ
ートと、容量Ｃ放電用のスイッチをなすＰＭＯＳトラン
ジスタＭＰ１のゲートに接続することにより、それぞれ
ワンショットパルスを発生させることで、一つのＭＯＳ
トランジスタＭＰ１で充電する期間と２つのＭＯＳトラ
ンジスタＭＰ１、ＭＰ２で充電する期間と、ＮＭＯＳト
ランジスタＭＮ１をオンして充電した電荷を放電する期
間を作っている。図７に、図６に示した回路の信号波形
を示す。信号波形Ａ２は、図６のノードＡの電圧、出力
ＯＵＴ２がバッファの出力である。
【００６３】［実施例１−３］次に図８及び図９を参照
して、本発明の第３の実施例について説明する。本実施
例では、タイミング平均化を４相クロックを用いて行
う。このため、タイミング平均化回路６０１、６０２の
前段に、４相クロックを生成するための分周回路６０３
が配置される。タイミング平均化回路は、４相クロック
の各エッジのタイミングを平均化するため、図９に示す
ようにクロックの相数と同じ数だけ並列配置したタイミ
ング分割回路ＴＭＤ７０１−１〜７０１−４から構成さ
れる。タイミング分割回路ＴＭＤ７０１−１〜７０１−
４の出力の各２組の出力からワンショットパルスがＮＡ
ＮＤ１〜ＮＡＮＤ４より出力され、各組の出力をから、
ＮＡＮＤ５〜ＮＡＮＤ８でそれぞれ合成してジッタを低
減した４相クロックが生成される。
して、本発明の第３の実施例について説明する。本実施
例では、タイミング平均化を４相クロックを用いて行
う。このため、タイミング平均化回路６０１、６０２の
前段に、４相クロックを生成するための分周回路６０３
が配置される。タイミング平均化回路は、４相クロック
の各エッジのタイミングを平均化するため、図９に示す
ようにクロックの相数と同じ数だけ並列配置したタイミ
ング分割回路ＴＭＤ７０１−１〜７０１−４から構成さ
れる。タイミング分割回路ＴＭＤ７０１−１〜７０１−
４の出力の各２組の出力からワンショットパルスがＮＡ
ＮＤ１〜ＮＡＮＤ４より出力され、各組の出力をから、
ＮＡＮＤ５〜ＮＡＮＤ８でそれぞれ合成してジッタを低
減した４相クロックが生成される。
【００６４】本実施例では、クロックの相数が増える
が、４相クロックを用いたため、１ショットパルスを発
生させる必要がなく、その分高周波のクロックに対応で
きるという利点がある。
が、４相クロックを用いたため、１ショットパルスを発
生させる必要がなく、その分高周波のクロックに対応で
きるという利点がある。
【００６５】前記実施例１−１、１−２、１−３の多相
クロックを用いてジッターを削減する方法は、クロック
の相数は２以上の場合適用できる。
クロックを用いてジッターを削減する方法は、クロック
の相数は２以上の場合適用できる。
【００６６】また、タイミング平均化回路で多相クロッ
クが再生成されるので、直列に何段でも接続可能である
という利点がある。
クが再生成されるので、直列に何段でも接続可能である
という利点がある。
【００６７】図１０及び図１１は、本発明の実施例のジ
ッター低減効果を示す回路シミュレーション結果の一例
を示す図である。入力クロック（図１０の上段の信号波
形）は、４パルスに一度タイミングが１ｎｓｅｃずれた
周期８ｎｓｅｃのクロックパルスである。入力パルスの
アイパターンでは、入力のずれ１ｎｓが、タイミング平
均化回路１段で約半分、２段ではさらにその半分になっ
ている（図１１参照）ことが分かる。
ッター低減効果を示す回路シミュレーション結果の一例
を示す図である。入力クロック（図１０の上段の信号波
形）は、４パルスに一度タイミングが１ｎｓｅｃずれた
周期８ｎｓｅｃのクロックパルスである。入力パルスの
アイパターンでは、入力のずれ１ｎｓが、タイミング平
均化回路１段で約半分、２段ではさらにその半分になっ
ている（図１１参照）ことが分かる。
【００６８】［実施例１−４］本発明の第４の実施例に
ついて説明する。図１２は、本発明の第４の実施例の構
成を示す図である。本発明の第４の実施例は、図１２に
示すように、入力バッファ１００３から入力したクロッ
クをクロック周期相当の固定遅延回路列（３６０度位相
シフト回路）１００１によって、位相を３６０度遅らせ
たクロックと、遅らせていないクロックの出力をタイミ
ング平均化回路１００２でタイミング平均化を行うこと
によって、ジッターの低減を行うようにしたものであ
る。
ついて説明する。図１２は、本発明の第４の実施例の構
成を示す図である。本発明の第４の実施例は、図１２に
示すように、入力バッファ１００３から入力したクロッ
クをクロック周期相当の固定遅延回路列（３６０度位相
シフト回路）１００１によって、位相を３６０度遅らせ
たクロックと、遅らせていないクロックの出力をタイミ
ング平均化回路１００２でタイミング平均化を行うこと
によって、ジッターの低減を行うようにしたものであ
る。
【００６９】固定遅延回路列としては、図１３に示すよ
うに、１組の遅延回路列のうち、一方の遅延回路列９１
でクロック周期を測定し、他方の遅延回路列９２で再現
するという回路を用いている。遅延回路列９１に入力し
たクロックは遅延回路列９１をクロック周期ｔＣＫ分伝
搬して時点で、次のクロックパルスが入力され当該位置
のラッチ回路９３でラッチされスイッチ９４から遅延回
路列９２に入力される。
うに、１組の遅延回路列のうち、一方の遅延回路列９１
でクロック周期を測定し、他方の遅延回路列９２で再現
するという回路を用いている。遅延回路列９１に入力し
たクロックは遅延回路列９１をクロック周期ｔＣＫ分伝
搬して時点で、次のクロックパルスが入力され当該位置
のラッチ回路９３でラッチされスイッチ９４から遅延回
路列９２に入力される。
【００７０】本実施例において、タイミング平均化回路
としては、図１４に示す構成により、立ち上がりエッ
ジ、立ち下がりエッジの両方のタイミングの平均化を行
うように構成してもよい。図１４に示す回路では、並列
するＭＯＳトランジスタとして、ＮＡＮＤゲート（ＭＮ
３、ＭＮ１，ＭＰ１等）、ＮＯＲゲート（ＭＮ５、ＭＰ
４，ＭＰ２等）の内部トランジスタを利用している。
としては、図１４に示す構成により、立ち上がりエッ
ジ、立ち下がりエッジの両方のタイミングの平均化を行
うように構成してもよい。図１４に示す回路では、並列
するＭＯＳトランジスタとして、ＮＡＮＤゲート（ＭＮ
３、ＭＮ１，ＭＰ１等）、ＮＯＲゲート（ＭＮ５、ＭＰ
４，ＭＰ２等）の内部トランジスタを利用している。
【００７１】図１４を参照すると、入力信号ＩＮ１、Ｉ
Ｎ２をインバータＩＮＶ１、ＩＮＶ２を介してゲートに
接続したトランジスタＭＮ１、ＭＮ２は、入力信号ＩＮ
１、ＩＮ２のＨｉｇｈレベルからＬｏｗレベルへの立ち
下がり時に、順次オンし、共通接続された出力（トラン
ジスタＭＰ６のゲートノードであり入力信号ＩＮ１、Ｉ
Ｎ２のＨｉｇｈレベルのときトランジスタＭＰ１を介し
て電源電位ＶＣＣとされている）の負荷容量の電荷を放
電を制御し、トランジスタＭＰ６のゲート電位がＬｏｗ
レベルとなるとトランジスタＭＰ６をオンしインバータ
ＩＮＶ５の出力の立ち下がりエッジのタイミングを平均
化している。
Ｎ２をインバータＩＮＶ１、ＩＮＶ２を介してゲートに
接続したトランジスタＭＮ１、ＭＮ２は、入力信号ＩＮ
１、ＩＮ２のＨｉｇｈレベルからＬｏｗレベルへの立ち
下がり時に、順次オンし、共通接続された出力（トラン
ジスタＭＰ６のゲートノードであり入力信号ＩＮ１、Ｉ
Ｎ２のＨｉｇｈレベルのときトランジスタＭＰ１を介し
て電源電位ＶＣＣとされている）の負荷容量の電荷を放
電を制御し、トランジスタＭＰ６のゲート電位がＬｏｗ
レベルとなるとトランジスタＭＰ６をオンしインバータ
ＩＮＶ５の出力の立ち下がりエッジのタイミングを平均
化している。
【００７２】入力信号ＩＮ１、ＩＮ２をインバータＩＮ
Ｖ３、ＩＮＶ４を介してゲートに接続したトランジスタ
ＭＰ５、ＭＰ４は、入力信号ＩＮ１、ＩＮ２のＬｏｗレ
ベルからＨｉｇｈレベルへの立ち上がり時に、順次オン
し、共通接続された出力（トランジスタＭＮ６のゲート
ノードであり入力信号ＩＮ１、ＩＮ２がＬｏｗレベルの
ときトランジスタＭＮ５を介してグランド電位とされて
いる）を充電し、トランジスタＭＮ６のゲートがＨｉｇ
ｈレベルとなるとトランジスタＭＮ６がオンしインバー
タＩＮＶ５の出力の立ち上がりエッジのタイミングを平
均化している。
Ｖ３、ＩＮＶ４を介してゲートに接続したトランジスタ
ＭＰ５、ＭＰ４は、入力信号ＩＮ１、ＩＮ２のＬｏｗレ
ベルからＨｉｇｈレベルへの立ち上がり時に、順次オン
し、共通接続された出力（トランジスタＭＮ６のゲート
ノードであり入力信号ＩＮ１、ＩＮ２がＬｏｗレベルの
ときトランジスタＭＮ５を介してグランド電位とされて
いる）を充電し、トランジスタＭＮ６のゲートがＨｉｇ
ｈレベルとなるとトランジスタＭＮ６がオンしインバー
タＩＮＶ５の出力の立ち上がりエッジのタイミングを平
均化している。
【００７３】本実施例では、クロック周期相当の固定遅
延回路列を用いることで、タイミング平均化回路に入力
するクロックのタイミング差が小さくでき、タイミング
平均化回路をＮＡＮＤ、ＮＯＲなどの基本ロジック素子
で実現できると言う便利さがある。また、クロック周期
相当の固定遅延回路列を用いることで、クロック周期に
対する動作範囲を広げることができるという利点があ
る。
延回路列を用いることで、タイミング平均化回路に入力
するクロックのタイミング差が小さくでき、タイミング
平均化回路をＮＡＮＤ、ＮＯＲなどの基本ロジック素子
で実現できると言う便利さがある。また、クロック周期
相当の固定遅延回路列を用いることで、クロック周期に
対する動作範囲を広げることができるという利点があ
る。
【００７４】また本実施例では、固定遅延回路での位相
のシフト量を３６０度としたが、図１５に示すように、
１８０度の位相シフトを実現する回路を２組直列に接続
してもよい。
のシフト量を３６０度としたが、図１５に示すように、
１８０度の位相シフトを実現する回路を２組直列に接続
してもよい。
【００７５】［発明の実施の形態２］本発明の第２の実
施の形態について説明する。図１７は、本発明の実施の
形態の遅延ロックループ（Delay Locked Loop；ＤＬ
Ｌ）の構成を示す図である。図１７を参照すると、クロ
ック信号の各パルス間の周期を平均化するタイミング平
均化回路１０１を有し、位相比較で用いる外部クロック
入力と、内部クロック入力がタイミング平均化回路１０
１に入力し、タイミング平均化回路１０１の出力を電圧
制御遅延回路１１５に入力する構成となっている。
施の形態について説明する。図１７は、本発明の実施の
形態の遅延ロックループ（Delay Locked Loop；ＤＬ
Ｌ）の構成を示す図である。図１７を参照すると、クロ
ック信号の各パルス間の周期を平均化するタイミング平
均化回路１０１を有し、位相比較で用いる外部クロック
入力と、内部クロック入力がタイミング平均化回路１０
１に入力し、タイミング平均化回路１０１の出力を電圧
制御遅延回路１１５に入力する構成となっている。
【００７６】図１８は、本発明の実施の形態の動作原理
を説明するための基本動作波形を示す図である。ＤＬＬ
がロックしたのち、正常クロック（２−１）に対し、例
えば、ジッター成分ａを含むクロック（２−２）が入力
した場合、ジッター成分は、正常クロック（２−１）に
対し、周期ｔＣＫに対し、ｔＣＫ＋ａ、ｔＣＫ−ａの周
期とを有する。このジッターを含むクロック（２−２）
をタイミング平均化回路を1つ通過させた1次ジッター補
正クロック（２−３）のジッター成分は、０．５ａにな
る。このように、クロックの周期を平均化する回路によ
ってジッターを補正し、ジッターを減少させていく効果
を有している。
を説明するための基本動作波形を示す図である。ＤＬＬ
がロックしたのち、正常クロック（２−１）に対し、例
えば、ジッター成分ａを含むクロック（２−２）が入力
した場合、ジッター成分は、正常クロック（２−１）に
対し、周期ｔＣＫに対し、ｔＣＫ＋ａ、ｔＣＫ−ａの周
期とを有する。このジッターを含むクロック（２−２）
をタイミング平均化回路を1つ通過させた1次ジッター補
正クロック（２−３）のジッター成分は、０．５ａにな
る。このように、クロックの周期を平均化する回路によ
ってジッターを補正し、ジッターを減少させていく効果
を有している。
【００７７】［実施例２−１］本発明の第２の実施の形
態の第１の実施例を説明する。図１７を参照すると、本
実施例では、上記発明の実施の形態２で説明した通り、
クロック信号の各パルス間の周期を平均化するタイミン
グ平均化回路１０１を有する。また、ＤＬＬは、位相検
知回路１０２、チャージポンプ１０３、ループフィルタ
１０４、及び電圧制御遅延回路１１５から構成され、ク
ロックドライバー１０６、入力バッファー１０７、入力
バッファーダミー１０８がクロック経路としてフィード
バック回路系を構成する。入力バッファー１０７、入力
バッファーダミー１０８の出力をタイミング平均化回路
１０１に入力し、タイミング平均化回路１００の出力を
電圧制御遅延回路１１５に入力する構成となっている。
電圧制御遅延回路１１５では、ループフィルタ１０４の
出力電圧に基づきタイミング平均化回路１００の出力を
可変に遅延させて出力する。
態の第１の実施例を説明する。図１７を参照すると、本
実施例では、上記発明の実施の形態２で説明した通り、
クロック信号の各パルス間の周期を平均化するタイミン
グ平均化回路１０１を有する。また、ＤＬＬは、位相検
知回路１０２、チャージポンプ１０３、ループフィルタ
１０４、及び電圧制御遅延回路１１５から構成され、ク
ロックドライバー１０６、入力バッファー１０７、入力
バッファーダミー１０８がクロック経路としてフィード
バック回路系を構成する。入力バッファー１０７、入力
バッファーダミー１０８の出力をタイミング平均化回路
１０１に入力し、タイミング平均化回路１００の出力を
電圧制御遅延回路１１５に入力する構成となっている。
電圧制御遅延回路１１５では、ループフィルタ１０４の
出力電圧に基づきタイミング平均化回路１００の出力を
可変に遅延させて出力する。
【００７８】本実施例において、タイミング分割回路TM
Dは、例えば図５に示したように、並列したMOSトランジ
スタＭＰ１、ＭＰ２を備えて構成されている。その動作
原理はすでに説明したとおりのものであり、タイミング
分割の原理は、図４（ｂ）に示したように、容量Ｃをま
ずクロック周期Ｔの間一つのＭＯＳゲートで充電し、そ
の後、２つのＭＯＳで充電することで、最初から２つの
ＭＯＳで充電するものと、Ｔ／２の時間差を生じさせし
める。
Dは、例えば図５に示したように、並列したMOSトランジ
スタＭＰ１、ＭＰ２を備えて構成されている。その動作
原理はすでに説明したとおりのものであり、タイミング
分割の原理は、図４（ｂ）に示したように、容量Ｃをま
ずクロック周期Ｔの間一つのＭＯＳゲートで充電し、そ
の後、２つのＭＯＳで充電することで、最初から２つの
ＭＯＳで充電するものと、Ｔ／２の時間差を生じさせし
める。
【００７９】図１９に、本実施例で用いたタイミング平
均化回路１００の回路構成の一例を示す。図１９を参照
すると、負荷容量を充電するスイッチとしては、ＰＭＯ
ＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４の４つ
のスイッチ群からなり、信号ＩＮ１の立ち下がりでまず
ＰＭＯＳトランジスタＭＰ１がオンし電流ｉ１で充電
し、つづいて信号ＩＮ２の立ち下がりによりＰＭＯＳト
ランジスタＭＰ２、ＭＰ３、ＭＰ４の３つもオンし、負
荷容量を４つのスイッチからの電流ｉ１〜ｉ４で充電す
る。また信号ＩＮ１、ＩＮ２がともに立ちあがったとき
にＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ
４から放電される。この回路では、並列するＭＯＳトラ
ンジスタとして、基本ゲートであるＮＡＮＤ、ＮＯＲの
内部トランジスタを利用している。
均化回路１００の回路構成の一例を示す。図１９を参照
すると、負荷容量を充電するスイッチとしては、ＰＭＯ
ＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４の４つ
のスイッチ群からなり、信号ＩＮ１の立ち下がりでまず
ＰＭＯＳトランジスタＭＰ１がオンし電流ｉ１で充電
し、つづいて信号ＩＮ２の立ち下がりによりＰＭＯＳト
ランジスタＭＰ２、ＭＰ３、ＭＰ４の３つもオンし、負
荷容量を４つのスイッチからの電流ｉ１〜ｉ４で充電す
る。また信号ＩＮ１、ＩＮ２がともに立ちあがったとき
にＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ
４から放電される。この回路では、並列するＭＯＳトラ
ンジスタとして、基本ゲートであるＮＡＮＤ、ＮＯＲの
内部トランジスタを利用している。
【００８０】［実施例２−２］次に本発明の第２の実施
の形態の第２の実施例を説明する。図２０は、本発明の
第２の実施例の構成を示す図である。図２０を参照する
と、本実施例では、タイミング平均化回路として、その
タイミング分割回路は図１４と同じ回路構成のものを用
いるが、図１４のタイミング平均化回路内部のＮＡＮＤ
回路として、図１９に示した回路を用いる。この回路で
は、ＰＭＯＳトランジスタの駆動能力が、入力ＩＮ１と
ＩＮ２で３倍になる構成になっている。また、ＮＯＲ回
路でもＮＭＯＳトランジスタの比が同様に付加されてい
る。このため、タイミング分割の効果も、入力ＩＮ１と
ＩＮ２の間では、ＩＮ１の入力とＩＮ２の入力のタイミ
ング差を４分割し、ＩＮ２より１／４のタイミング差を
有する出力を得る。
の形態の第２の実施例を説明する。図２０は、本発明の
第２の実施例の構成を示す図である。図２０を参照する
と、本実施例では、タイミング平均化回路として、その
タイミング分割回路は図１４と同じ回路構成のものを用
いるが、図１４のタイミング平均化回路内部のＮＡＮＤ
回路として、図１９に示した回路を用いる。この回路で
は、ＰＭＯＳトランジスタの駆動能力が、入力ＩＮ１と
ＩＮ２で３倍になる構成になっている。また、ＮＯＲ回
路でもＮＭＯＳトランジスタの比が同様に付加されてい
る。このため、タイミング分割の効果も、入力ＩＮ１と
ＩＮ２の間では、ＩＮ１の入力とＩＮ２の入力のタイミ
ング差を４分割し、ＩＮ２より１／４のタイミング差を
有する出力を得る。
【００８１】このため、ＩＮ１を入力バッファ１０７に
接続し、ＩＮ２を入力バッファダミー１０８に接続する
ことで、外部のクロックのジッターが大きくなっても、
電圧制御遅延回路１１５に入力するクロックのジッター
成分は、１／４に低減される。
接続し、ＩＮ２を入力バッファダミー１０８に接続する
ことで、外部のクロックのジッターが大きくなっても、
電圧制御遅延回路１１５に入力するクロックのジッター
成分は、１／４に低減される。
【００８２】本実施例では、タイミング平均化回路の平
均値の取る比率（二つの信号の時間差の内分比）を変更
することで、外部クロックのジッターを数分の１に低減
できるという作用効果を有する。
均値の取る比率（二つの信号の時間差の内分比）を変更
することで、外部クロックのジッターを数分の１に低減
できるという作用効果を有する。
【００８３】［実施例２−３］次に図２０を参照して、
本発明の第２の実施の形態の第３の実施例を説明する。
本実施例では、ＤＬＬ、タイミング平均化回路として、
本発明の第２の実施の形態の前記実施例１または前記実
施例２と同じ回路構成のものを用いる。ただし、ロック
検知回路１０９および、切り替え回路１１０を配置し、
ロックした時点で、位相検知回路１０２に入力するクロ
ックもタイミング平均回路１００の出力に切り替える構
成を有する。
本発明の第２の実施の形態の第３の実施例を説明する。
本実施例では、ＤＬＬ、タイミング平均化回路として、
本発明の第２の実施の形態の前記実施例１または前記実
施例２と同じ回路構成のものを用いる。ただし、ロック
検知回路１０９および、切り替え回路１１０を配置し、
ロックした時点で、位相検知回路１０２に入力するクロ
ックもタイミング平均回路１００の出力に切り替える構
成を有する。
【００８４】この実施例では、外部クロックが直接、位
相検知回路１０２に入力しなくなるため、ジッターが、
ＤＬＬの安定動作に影響することを抑制することができ
る。
相検知回路１０２に入力しなくなるため、ジッターが、
ＤＬＬの安定動作に影響することを抑制することができ
る。
【００８５】［実施例２−４］
本発明の第２の実施の形態の第４の実施例を説明する。
図５１を参照すると、本実施例では、上記発明の形態２
をＰＬＬ（位相同期ループ）回路に適用したものであ
り、クロック信号の各パルス間の周期を平均化するタイ
ミング平均化回路１００を有し、ＰＬＬ回路は、位相検
知回路１０２、チャージポンプ１０３、ループフィルタ
１０４、及び電圧制御発振回路（ＶＣＯ）１０５から構
成され、クロックドライバー１０６、入力バッファー１
０７、入力バッファーダミー１０８がクロック経路とし
てフィードバック回路系を構成する。入力バッファー１
０７、入力バッファーダミー１０８の出力をタイミング
平均化回路１０１に入力し、タイミング平均化回路１０
０の出力を位相差検知回路１０２に入力する構成となっ
ている。本実施例において、タイミング平均化回路１０
０としては、例えば図１９に示した回路構成とされる。
すなわち本実施例では、ロック検知回路１０９および、
切替回路１１０を配置し、ロックした時点で、位相検知
回路１０２に入力するクロックを入力バッファー１０７
からのクロックからタイミング平均回路１００の出力に
切り替える。本実施例では、外部クロックが直接、位相
検知回路１０２に入力しなくなるため、ジッターが、Ｐ
ＬＬの安定動作に影響することを抑制することができ
る。
図５１を参照すると、本実施例では、上記発明の形態２
をＰＬＬ（位相同期ループ）回路に適用したものであ
り、クロック信号の各パルス間の周期を平均化するタイ
ミング平均化回路１００を有し、ＰＬＬ回路は、位相検
知回路１０２、チャージポンプ１０３、ループフィルタ
１０４、及び電圧制御発振回路（ＶＣＯ）１０５から構
成され、クロックドライバー１０６、入力バッファー１
０７、入力バッファーダミー１０８がクロック経路とし
てフィードバック回路系を構成する。入力バッファー１
０７、入力バッファーダミー１０８の出力をタイミング
平均化回路１０１に入力し、タイミング平均化回路１０
０の出力を位相差検知回路１０２に入力する構成となっ
ている。本実施例において、タイミング平均化回路１０
０としては、例えば図１９に示した回路構成とされる。
すなわち本実施例では、ロック検知回路１０９および、
切替回路１１０を配置し、ロックした時点で、位相検知
回路１０２に入力するクロックを入力バッファー１０７
からのクロックからタイミング平均回路１００の出力に
切り替える。本実施例では、外部クロックが直接、位相
検知回路１０２に入力しなくなるため、ジッターが、Ｐ
ＬＬの安定動作に影響することを抑制することができ
る。
【００８６】［発明の実施の形態３］図３０は、本発明
の実施の形態の同期遅延回路の構成を示す図である。図
３１は、タイミング平均化回路の動作原理を説明するた
めのタイミング図である。図３０を参照すると、本発明
の実施の形態は、クロック信号の各パルス間の周期を平
均化するタイミング平均化回路１００１（タイミング平
均化回路の構成は図３参照）を有し、入力バッファ９０
３から入力される外部クロック入力と、クロックドライ
バ９０４から出力される内部クロック信号９０７を入力
バッファ９０３と等価な遅延時間特性を有する入力バッ
ファダミー９０５Ａを通した信号をタイミング平均化回
路１００１に入力し、タイミング平均化回路１００１の
出力をダミー遅延回路９０５を介して遅延回路列９０１
に入力する構成となっている。遅延回路列９０１に入力
した信号がクロック周期分進行した時点で次のクロック
パルスにより遅延回路列９０２中に転送され、遅延回路
列９０２中を遅延回路列９０１中を進行した長さ分伝播
して出力される。なお、ダミー遅延回路には、入力バッ
ファとクロックドライバの各ダミー回路が直列形態に接
続されている。
の実施の形態の同期遅延回路の構成を示す図である。図
３１は、タイミング平均化回路の動作原理を説明するた
めのタイミング図である。図３０を参照すると、本発明
の実施の形態は、クロック信号の各パルス間の周期を平
均化するタイミング平均化回路１００１（タイミング平
均化回路の構成は図３参照）を有し、入力バッファ９０
３から入力される外部クロック入力と、クロックドライ
バ９０４から出力される内部クロック信号９０７を入力
バッファ９０３と等価な遅延時間特性を有する入力バッ
ファダミー９０５Ａを通した信号をタイミング平均化回
路１００１に入力し、タイミング平均化回路１００１の
出力をダミー遅延回路９０５を介して遅延回路列９０１
に入力する構成となっている。遅延回路列９０１に入力
した信号がクロック周期分進行した時点で次のクロック
パルスにより遅延回路列９０２中に転送され、遅延回路
列９０２中を遅延回路列９０１中を進行した長さ分伝播
して出力される。なお、ダミー遅延回路には、入力バッ
ファとクロックドライバの各ダミー回路が直列形態に接
続されている。
【００８７】本発明の実施の形態についてその動作原理
を図３１のタイミングチャートを参照して説明すると、
同期遅延回路がロックしたのち、正常クロック２−１に
対し、例えば、ジッター成分ａを含むクロック２−２が
入力した場合、ジッター成分は、正常クロックに対し、
同期ｔＣＫに対し、ｔＣＫ＋ａ、ｔＣＫ−ａの周期とを
有する。このジッターを含むクロック２−２をタイミン
グ平均化回路を１つ通過させた１次ジッター補正クロッ
ク２−３のジッター成分は、０．５ａになる。このよう
に、クロックの周期を平均化する回路によってジッター
を補正し、ジッターを減少させていく効果を有してい
る。
を図３１のタイミングチャートを参照して説明すると、
同期遅延回路がロックしたのち、正常クロック２−１に
対し、例えば、ジッター成分ａを含むクロック２−２が
入力した場合、ジッター成分は、正常クロックに対し、
同期ｔＣＫに対し、ｔＣＫ＋ａ、ｔＣＫ−ａの周期とを
有する。このジッターを含むクロック２−２をタイミン
グ平均化回路を１つ通過させた１次ジッター補正クロッ
ク２−３のジッター成分は、０．５ａになる。このよう
に、クロックの周期を平均化する回路によってジッター
を補正し、ジッターを減少させていく効果を有してい
る。
【００８８】［実施例３−１］図３２は、本発明の第３
の実施の形態の第１の実施例の構成を示す図である。本
実施例は、本発明に係る平均化回路を、図２４に示した
従来技術に適用したものである。本実施例では、２つの
信号を入力とし２つの信号の時間差を内分した時間差の
信号を出力するタイミング平均化回路１００１（このタ
イミング平均化回路は例えば図３のタイミング分割回路
よりなる）を２つ用いており、二つのタイミング平均化
回路とも入力バッファ９０３の出力と、入力バッファダ
ミー９０５Ａの出力を入力し、第１のタイミング平均化
回路の出力は、遅延回路列９０１に入力し、第２のタイ
ミング平均化回路の出力は遅延回路列９０１から遅延回
路列９０２へ信号の転送制御用の信号（遅延長さを決定
するための信号）として用いられる。タイミング平均化
回路１００１は、基本的に同じ構成であるが、二組の入
力信号の平均化（内分比）がそれぞれ別々に設定できる
構成になっている。二つの入力信号の平均比、内分比
は、タイミング平均化回路内の二組の入力信号を受ける
トランジスタのサイズ（例えばトランジスタ幅）比で設
定することで実現できる。
の実施の形態の第１の実施例の構成を示す図である。本
実施例は、本発明に係る平均化回路を、図２４に示した
従来技術に適用したものである。本実施例では、２つの
信号を入力とし２つの信号の時間差を内分した時間差の
信号を出力するタイミング平均化回路１００１（このタ
イミング平均化回路は例えば図３のタイミング分割回路
よりなる）を２つ用いており、二つのタイミング平均化
回路とも入力バッファ９０３の出力と、入力バッファダ
ミー９０５Ａの出力を入力し、第１のタイミング平均化
回路の出力は、遅延回路列９０１に入力し、第２のタイ
ミング平均化回路の出力は遅延回路列９０１から遅延回
路列９０２へ信号の転送制御用の信号（遅延長さを決定
するための信号）として用いられる。タイミング平均化
回路１００１は、基本的に同じ構成であるが、二組の入
力信号の平均化（内分比）がそれぞれ別々に設定できる
構成になっている。二つの入力信号の平均比、内分比
は、タイミング平均化回路内の二組の入力信号を受ける
トランジスタのサイズ（例えばトランジスタ幅）比で設
定することで実現できる。
【００８９】このように、二つのタイミング平均化回路
の平均比、内分比を別々に設定することにより、タイミ
ング平均化回路を二つ配置したことによる、その出力の
位相を調整可能とし位相誤差の発生を抑制できる。
の平均比、内分比を別々に設定することにより、タイミ
ング平均化回路を二つ配置したことによる、その出力の
位相を調整可能とし位相誤差の発生を抑制できる。
【００９０】［実施例３−２］図３３、及び図３４に、
本発明の第３の実施の形態の第２の実施例の構成を示
す。本実施例は、本発明に係るタイミング平均化回路
を、図２５に示した従来技術に適用したものである。本
実施例でも、タイミング平均化回路１００１は２つ用い
ている。図３４に示す構成では、第２のタイミング平均
化回路からのクロックを１／２分周回路２４で分周し、
分周したクロック及びその相補信号を、遅延回路列９０
１、９０２の遅延長さを決定する信号として供給し、遅
延回路列９０１、９０２の出力を合成器２０Ａで合成し
てとりだし、クロックドライバ９０４から内部クロック
として供給している。本実施例では、図２５に示した従
来例の回路を、交互に用いることで、連続動作を実現し
ている。
本発明の第３の実施の形態の第２の実施例の構成を示
す。本実施例は、本発明に係るタイミング平均化回路
を、図２５に示した従来技術に適用したものである。本
実施例でも、タイミング平均化回路１００１は２つ用い
ている。図３４に示す構成では、第２のタイミング平均
化回路からのクロックを１／２分周回路２４で分周し、
分周したクロック及びその相補信号を、遅延回路列９０
１、９０２の遅延長さを決定する信号として供給し、遅
延回路列９０１、９０２の出力を合成器２０Ａで合成し
てとりだし、クロックドライバ９０４から内部クロック
として供給している。本実施例では、図２５に示した従
来例の回路を、交互に用いることで、連続動作を実現し
ている。
【００９１】［実施例３−３］
図３３、及び図３４を参照して、本発明の第３の実施の
形態の第３の実施例について説明する。本実施例は、本
発明に係るタイミング平均化回路を図２６に示した従来
技術に適用したものである。本実施例でも、タイミング
平均化回路１００１は、２つ用いている。第２のタイミ
ング平均化回路からのクロックを１／２分周回路２４で
分周し、分周したクロック及びその相補信号を、遅延回
路列９０１、９０２の遅延長さを決定する信号として供
給し、遅延回路列９０１、９０２の出力を合成器２０Ａ
で合成してとりだし、クロックドライバ９０４から内部
クロックとして供給している。
形態の第３の実施例について説明する。本実施例は、本
発明に係るタイミング平均化回路を図２６に示した従来
技術に適用したものである。本実施例でも、タイミング
平均化回路１００１は、２つ用いている。第２のタイミ
ング平均化回路からのクロックを１／２分周回路２４で
分周し、分周したクロック及びその相補信号を、遅延回
路列９０１、９０２の遅延長さを決定する信号として供
給し、遅延回路列９０１、９０２の出力を合成器２０Ａ
で合成してとりだし、クロックドライバ９０４から内部
クロックとして供給している。
【００９２】［実施例３−４］
図３５に、本発明の第３の実施の形態の第４の実施例の
構成を示す。本実施例は、本発明に係るタイミング平均
化回路を、図２７に示した従来技術に適用したものであ
る。本実施例でも、タイミング平均化回路を２つ用いて
いる。第１のタイミング平均化回路の出力は、ダミー遅
延回路９０５から遅延回路列９０１に入力し、第２のタ
イミング平均化回路の出力は、遅延回路列９０１から遅
延回路列９０２への信号の転送を制御するラッチ回路の
制御信号（遅延長さを決定するための信号）として用い
られている。
構成を示す。本実施例は、本発明に係るタイミング平均
化回路を、図２７に示した従来技術に適用したものであ
る。本実施例でも、タイミング平均化回路を２つ用いて
いる。第１のタイミング平均化回路の出力は、ダミー遅
延回路９０５から遅延回路列９０１に入力し、第２のタ
イミング平均化回路の出力は、遅延回路列９０１から遅
延回路列９０２への信号の転送を制御するラッチ回路の
制御信号（遅延長さを決定するための信号）として用い
られている。
【００９３】［発明の実施の形態４］
本発明の第４の実施の形態について説明する。図３６
は、本発明の第４の実施の形態の構成を示す図である。
本発明の同期遅延回路は、図３６に示すように、一対の
遅延回路列１１、１２と、クロック経路の遅延量検出す
るモニター信号発生回路１９と、を備えている（なお、
モニタ信号発生回路を用いた同期遅延回路の詳細は例え
ば本発明者による特願平９−１５７９７４号等に詳説さ
れている）。
は、本発明の第４の実施の形態の構成を示す図である。
本発明の同期遅延回路は、図３６に示すように、一対の
遅延回路列１１、１２と、クロック経路の遅延量検出す
るモニター信号発生回路１９と、を備えている（なお、
モニタ信号発生回路を用いた同期遅延回路の詳細は例え
ば本発明者による特願平９−１５７９７４号等に詳説さ
れている）。
【００９４】この回路の動作は、まず一方の遅延回路と
遅延量検出回路を用いて１周期分の遅延量から、クロッ
ク経路の遅延量を差し引いた遅延量（ｔＣＫ−（ｔｄ１
＋ｔｄ２））を、遅延回路中を信号が進行した長さとし
て測定し、他方の遅延回路列ともともとのクロック経路
を利用することで外部クロックと等しい位相のクロック
を発生する。さらにクロック信号の各パルス間の周期を
平均化するタイミング平均化回路１００１の出力を遅延
回路列とモニター信号発生回路１９に入力する構成とな
っている。
遅延量検出回路を用いて１周期分の遅延量から、クロッ
ク経路の遅延量を差し引いた遅延量（ｔＣＫ−（ｔｄ１
＋ｔｄ２））を、遅延回路中を信号が進行した長さとし
て測定し、他方の遅延回路列ともともとのクロック経路
を利用することで外部クロックと等しい位相のクロック
を発生する。さらにクロック信号の各パルス間の周期を
平均化するタイミング平均化回路１００１の出力を遅延
回路列とモニター信号発生回路１９に入力する構成とな
っている。
【００９５】外部クロックと等しい位相のクロックを発
生する動作について、図３６（ａ）に示した回路構成及
び図３６（ｂ）のタイミングチャートを用いて説明す
る。
生する動作について、図３６（ａ）に示した回路構成及
び図３６（ｂ）のタイミングチャートを用いて説明す
る。
【００９６】この回路では、一定の時間を測定する遅延
回路列１１と測定された遅延時間を再現する遅延回路列
１２から構成される同期式遅延回路を有し、入力バッフ
ァー１３とクロックドライバー１４などで構成される。
クロック周期を測定用の遅延回路列１１を信号を通過さ
せることで測定するが、クロックパルスがクロックドラ
イバー１４を進行している期間、および、入力バッファ
ーダミー１５通過期間などのクロックスキューの原因と
なる期間を遅延回路列１１を信号が進行しないようにし
て、クロック周期ｔＣＫの測定を中止する。
回路列１１と測定された遅延時間を再現する遅延回路列
１２から構成される同期式遅延回路を有し、入力バッフ
ァー１３とクロックドライバー１４などで構成される。
クロック周期を測定用の遅延回路列１１を信号を通過さ
せることで測定するが、クロックパルスがクロックドラ
イバー１４を進行している期間、および、入力バッファ
ーダミー１５通過期間などのクロックスキューの原因と
なる期間を遅延回路列１１を信号が進行しないようにし
て、クロック周期ｔＣＫの測定を中止する。
【００９７】そのため、遅延回路列１１を信号を進行す
る期間が丁度クロック周期ｔＣＫから、入力バッファー
の遅延時間ｔｄ２とクロックドライバーの遅延時間ｔｄ
１を差し引いた時間ｔＣＫ−（ｔｄ１＋ｔｄ２）にな
り、遅延回路列１２で再現される遅延時間もｔＣＫ−
（ｔｄ１＋ｔｄ２）になる。結果として、クロックパル
スが、入力バッファー１３、遅延回路列１２、クロック
ドライバー１４を通過に丁度１クロック要し、外部クロ
ックと実質的にスキューが無くなる。
る期間が丁度クロック周期ｔＣＫから、入力バッファー
の遅延時間ｔｄ２とクロックドライバーの遅延時間ｔｄ
１を差し引いた時間ｔＣＫ−（ｔｄ１＋ｔｄ２）にな
り、遅延回路列１２で再現される遅延時間もｔＣＫ−
（ｔｄ１＋ｔｄ２）になる。結果として、クロックパル
スが、入力バッファー１３、遅延回路列１２、クロック
ドライバー１４を通過に丁度１クロック要し、外部クロ
ックと実質的にスキューが無くなる。
【００９８】また、クロックドライバー１４と入力バッ
ファーダミー１５をパルスが進行している期間のモニタ
ー信号を発生するモニター信号発生回路１９を、ＲＳ
（リセット・セット）型フリップフロップなどで構成す
ることで、クロックドライバー１４と、入力バッファー
ダミー１５の遅延量を足した時間がクロック周期ｔＣＫ
より長い場合には、クロック周期ｔＣＫより長くなった
分すなわち、クロックドライバーと入力バッファーの測
定遅延回路列１１中の信号を止めることができる。すな
わち、クロックドライバー１４と入力バッファーダミー
１５の遅延量を足した時間がクロック周期ｔＣＫより長
い場合にもクロックスキューの除去ができる。
ファーダミー１５をパルスが進行している期間のモニタ
ー信号を発生するモニター信号発生回路１９を、ＲＳ
（リセット・セット）型フリップフロップなどで構成す
ることで、クロックドライバー１４と、入力バッファー
ダミー１５の遅延量を足した時間がクロック周期ｔＣＫ
より長い場合には、クロック周期ｔＣＫより長くなった
分すなわち、クロックドライバーと入力バッファーの測
定遅延回路列１１中の信号を止めることができる。すな
わち、クロックドライバー１４と入力バッファーダミー
１５の遅延量を足した時間がクロック周期ｔＣＫより長
い場合にもクロックスキューの除去ができる。
【００９９】また、図３６（ｂ）のタイミングチャート
中のクロック信号の進行を止めるモニター信号Ｄは、ク
ロックドライバー中をクロックパルスが通過している期
間をモニターするので、クロックが同期したときからク
ロックドライバーを進行するタイミングがｔＣＫ−（ｔ
ｄ１＋ｔｄ２）早くなる。
中のクロック信号の進行を止めるモニター信号Ｄは、ク
ロックドライバー中をクロックパルスが通過している期
間をモニターするので、クロックが同期したときからク
ロックドライバーを進行するタイミングがｔＣＫ−（ｔ
ｄ１＋ｔｄ２）早くなる。
【０１００】従って、同期前から同期後に切り替わる
時、１周期中にモニター信号Ｄが、２回出ることになる
（タイミングチャート図の斜線の信号とその後ろの信
号）が、これは、内部クロックの１回目の出力後、また
は、１回目のモニター信号Ｄの出力後に、 （１）タイミングチャート図の斜線のモニター信号Ｄを
止める、 （２）クロック経路を切り換えクロックドライバーへの
パルスの進行を止める、などの方法で、図３６のタイミ
ングチャート図の斜線のモニター信号Ｄを止めること
で、回避する。
時、１周期中にモニター信号Ｄが、２回出ることになる
（タイミングチャート図の斜線の信号とその後ろの信
号）が、これは、内部クロックの１回目の出力後、また
は、１回目のモニター信号Ｄの出力後に、 （１）タイミングチャート図の斜線のモニター信号Ｄを
止める、 （２）クロック経路を切り換えクロックドライバーへの
パルスの進行を止める、などの方法で、図３６のタイミ
ングチャート図の斜線のモニター信号Ｄを止めること
で、回避する。
【０１０１】本実施形態では、一度スキュー除去されて
いないクロック信号が出るだけなので第一の実施形態よ
り１周期早いタイミングで、クロックスキューが除去で
きる。
いないクロック信号が出るだけなので第一の実施形態よ
り１周期早いタイミングで、クロックスキューが除去で
きる。
【０１０２】タイミング平均化回路１００１は、前記各
実施例で説明した構成と同様とされており、外部クロッ
クと内部クロックのそれぞれ入力バッファ１３、入力バ
ッファダミー１４からの出力のタイミング平均をとり、
タイミング平均化回路１００１からの出力信号を、遅延
回路列に入力する構成とされている。また、タイミング
平均化回路１００１の出力を遅延回路列１１に供給する
か否かが切替器１０Ｂで切り換えられ、内部クロックが
遅延回路列経由で出力された時から、タイミング平均化
が行われる。
実施例で説明した構成と同様とされており、外部クロッ
クと内部クロックのそれぞれ入力バッファ１３、入力バ
ッファダミー１４からの出力のタイミング平均をとり、
タイミング平均化回路１００１からの出力信号を、遅延
回路列に入力する構成とされている。また、タイミング
平均化回路１００１の出力を遅延回路列１１に供給する
か否かが切替器１０Ｂで切り換えられ、内部クロックが
遅延回路列経由で出力された時から、タイミング平均化
が行われる。
【０１０３】［実施例４−１］
図３７に、本発明の第４の実施の形態の第１の実施例の
構成を示す。図３７を参照すると、本実施例は、本発明
の平均化回路、及び、モニタ信号発生回路による同期遅
延回路中でのクロック進行を停止する技術よりなる上記
第４の実施の形態の構成を、図２４に示した従来技術に
適用したものである。本実施例でも、タイミング平均化
回路を２つ用いており、第１、第２のタイミング平均化
回路１、２とも、入力バッファ１３の出力と、入力バッ
ファダミー１５の出力を入力し、一方の出力は、遅延回
路列１１に入力し、他方の出力は、遅延回路列１１から
１２へ信号の転送用の信号として用いられる。２組のタ
イミング平均化回路は、基本的に同じ構成であるが、二
組の入力信号の平均化（内分比）がそれぞれ別々に設定
できる構成となっている。二組の入力信号の平均比、内
分比は、タイミング平均化回路内の二組の入力信号を受
けるトランジスタのサイズ（例えばトランジスタ幅）比
で設定することで実現できる。
構成を示す。図３７を参照すると、本実施例は、本発明
の平均化回路、及び、モニタ信号発生回路による同期遅
延回路中でのクロック進行を停止する技術よりなる上記
第４の実施の形態の構成を、図２４に示した従来技術に
適用したものである。本実施例でも、タイミング平均化
回路を２つ用いており、第１、第２のタイミング平均化
回路１、２とも、入力バッファ１３の出力と、入力バッ
ファダミー１５の出力を入力し、一方の出力は、遅延回
路列１１に入力し、他方の出力は、遅延回路列１１から
１２へ信号の転送用の信号として用いられる。２組のタ
イミング平均化回路は、基本的に同じ構成であるが、二
組の入力信号の平均化（内分比）がそれぞれ別々に設定
できる構成となっている。二組の入力信号の平均比、内
分比は、タイミング平均化回路内の二組の入力信号を受
けるトランジスタのサイズ（例えばトランジスタ幅）比
で設定することで実現できる。
【０１０４】このように、２組のタイミング平均化回路
の平均化比、内分比を別々に設定することにより、タイ
ミング平均化回路を配置することによる位相誤差の発生
を抑制できる。
の平均化比、内分比を別々に設定することにより、タイ
ミング平均化回路を配置することによる位相誤差の発生
を抑制できる。
【０１０５】また、本実施例においても、切替器（不図
示）により、タイミング平均化回路の使用、不使用が切
り替えられる構成になっており、内部クロックが遅延回
路列経由で出力された時から、タイミング平均化が行わ
れる。
示）により、タイミング平均化回路の使用、不使用が切
り替えられる構成になっており、内部クロックが遅延回
路列経由で出力された時から、タイミング平均化が行わ
れる。
【０１０６】［実施例４−２］
図３８に、本発明の第４の実施の形態の第２の実施例の
構成を示す。本実施例は、上記第４の実施の形態の構成
を、図２５に示した従来技術に適用したものである。本
実施例でも、タイミング平均化回路を２つ用いている。
図３８に示す構成では、クロックを分周し、図２５に示
した従来例の回路を２組交互に用いることで、連続動作
を実現している。
構成を示す。本実施例は、上記第４の実施の形態の構成
を、図２５に示した従来技術に適用したものである。本
実施例でも、タイミング平均化回路を２つ用いている。
図３８に示す構成では、クロックを分周し、図２５に示
した従来例の回路を２組交互に用いることで、連続動作
を実現している。
【０１０７】また、クロック分周器２４には、第１、第
２のタイミング平均化回路１、２の出力がそれぞれ入力
し、内部で選択または、論理合成され、分周された信号
の立ち上がりエッジ、立ち下がりエッジに、２つのタイ
ミング平均化回路の出力のうち適当なタイミングを選ぶ
ことが出来る構成となっている。このタイミングの選択
は、外部ジッター低減を優先するか、位相誤差の低減を
優先するか、場合によって依存し、ここでは、省略す
る。また、選択回路自体、分周回路自体、通常の回路設
計で実現できる。各組の遅延回路列１２の出力は切替器
１０Ｂで選択され、切替器１０Ａに入力されてクロック
ドライバ１４に供給される。
２のタイミング平均化回路１、２の出力がそれぞれ入力
し、内部で選択または、論理合成され、分周された信号
の立ち上がりエッジ、立ち下がりエッジに、２つのタイ
ミング平均化回路の出力のうち適当なタイミングを選ぶ
ことが出来る構成となっている。このタイミングの選択
は、外部ジッター低減を優先するか、位相誤差の低減を
優先するか、場合によって依存し、ここでは、省略す
る。また、選択回路自体、分周回路自体、通常の回路設
計で実現できる。各組の遅延回路列１２の出力は切替器
１０Ｂで選択され、切替器１０Ａに入力されてクロック
ドライバ１４に供給される。
【０１０８】［実施例４−３］
図３８を参照して、本発明の第４の実施の形態の第３の
実施例について説明する。本実施例は、実施の形態４
を、図２６に示した従来技術に適用したものである。本
実施例でも、タイミング平均化回路を２つ用いている。
実施例について説明する。本実施例は、実施の形態４
を、図２６に示した従来技術に適用したものである。本
実施例でも、タイミング平均化回路を２つ用いている。
【０１０９】［実施例４−４］
図３８を参照して、本発明の第４の実施の形態の第４の
実施例の構成を示す。本実施例は、上記第４の実施の形
態を、図２７に示した従来技術に適用したものである。
本実施例でも、タイミング平均回路を２つ用いている。
第１、第２のタイミング平均回路１、２の出力は１／２
分周回路２４で分周され、２組の遅延回路列の遅延回路
列１１の入力、及び遅延の長さを決定する信号として用
いられており、各組の遅延回路列１２の出力は切替器１
０Ｂで選択され、切替器１０Ａに入力されてクロックド
ライバ１４に供給される。
実施例の構成を示す。本実施例は、上記第４の実施の形
態を、図２７に示した従来技術に適用したものである。
本実施例でも、タイミング平均回路を２つ用いている。
第１、第２のタイミング平均回路１、２の出力は１／２
分周回路２４で分周され、２組の遅延回路列の遅延回路
列１１の入力、及び遅延の長さを決定する信号として用
いられており、各組の遅延回路列１２の出力は切替器１
０Ｂで選択され、切替器１０Ａに入力されてクロックド
ライバ１４に供給される。
【０１１０】［発明の実施の形態５］
本発明の第５の実施の形態について説明する。本発明の
第５の実施の形態に係る同期遅延回路は、図３９に示す
ように、クロック信号の各パルス間の周期を平均化する
タイミング平均化回路を複数有し、入力バッファ１３か
らの外部クロック信号と、入力バッファダミー１５から
の内部クロック信号が、各タイミング平均化回路１、２
に入力され、別々のタイミング平均化回路１、２の出力
が遅延回路列１１、１２と、モニター信号発生回路１９
に接続されるように構成されている。
第５の実施の形態に係る同期遅延回路は、図３９に示す
ように、クロック信号の各パルス間の周期を平均化する
タイミング平均化回路を複数有し、入力バッファ１３か
らの外部クロック信号と、入力バッファダミー１５から
の内部クロック信号が、各タイミング平均化回路１、２
に入力され、別々のタイミング平均化回路１、２の出力
が遅延回路列１１、１２と、モニター信号発生回路１９
に接続されるように構成されている。
【０１１１】第１、第２のタイミング平均化回路１、２
は、基本的に同じ構成であるが、二つの入力信号の平均
化（内分比）がそれぞれ別々に設定できる構成になって
いる。二つの入力信号の平均比、内分比は、タイミング
平均化回路内の二つの入力信号を受けるトランジスタの
サイズ（例えばトランジスタ幅）比で設定することで実
現できる。
は、基本的に同じ構成であるが、二つの入力信号の平均
化（内分比）がそれぞれ別々に設定できる構成になって
いる。二つの入力信号の平均比、内分比は、タイミング
平均化回路内の二つの入力信号を受けるトランジスタの
サイズ（例えばトランジスタ幅）比で設定することで実
現できる。
【０１１２】このように、二つのタイミング平均化回路
１、２の平均化比、内分比を別々に設定することによ
り、タイミング平均化回路を配置することによる位相誤
差の発生を抑制できる。
１、２の平均化比、内分比を別々に設定することによ
り、タイミング平均化回路を配置することによる位相誤
差の発生を抑制できる。
【０１１３】［実施例５−１］
図４０に、本発明の第５の実施の形態の第１の実施例の
構成を示す。本実施例は、前記第５の実施の形態を、図
２４に示した従来技術に適用したものである。本実施例
では、タイミング平均化回路を３個備えており、タイミ
ング平均化回路１、２、３とも、入力バッファ１３の出
力と、入力バッファダミー１５の出力を入力し、タイミ
ング平均化回路１の出力は、遅延回路列１１に入力し、
タイミング平均化回路２の出力は、遅延回路列１１から
１２へ信号の転送用の信号として用いられ、タイミング
平均化回路３の出力は、モニター信号発生回路１９に入
力する。
構成を示す。本実施例は、前記第５の実施の形態を、図
２４に示した従来技術に適用したものである。本実施例
では、タイミング平均化回路を３個備えており、タイミ
ング平均化回路１、２、３とも、入力バッファ１３の出
力と、入力バッファダミー１５の出力を入力し、タイミ
ング平均化回路１の出力は、遅延回路列１１に入力し、
タイミング平均化回路２の出力は、遅延回路列１１から
１２へ信号の転送用の信号として用いられ、タイミング
平均化回路３の出力は、モニター信号発生回路１９に入
力する。
【０１１４】また、タイミング平均化回路の使用、不使
用が切替器（不図示）で切り替えられる構成になってお
り、内部クロック信号が、遅延回路列１１、１２経由
で、クロックドライバ１４から出力された時から、タイ
ミングの平均化が行われる。
用が切替器（不図示）で切り替えられる構成になってお
り、内部クロック信号が、遅延回路列１１、１２経由
で、クロックドライバ１４から出力された時から、タイ
ミングの平均化が行われる。
【０１１５】［実施例５−２］
図４１に、本発明の第５の実施の形態の第２の実施例の
構成を示す。本実施例は、第５の実施の形態５を、図２
５に示した従来技術に適用したものである。本実施例で
も、タイミング平均化回路を３つ用いている。図４１に
示す構成では、クロックを分周回路２４で分周し、図２
５に示した従来例の回路である、遅延回路列の２組を交
互に用いることで、連続動作を実現している。
構成を示す。本実施例は、第５の実施の形態５を、図２
５に示した従来技術に適用したものである。本実施例で
も、タイミング平均化回路を３つ用いている。図４１に
示す構成では、クロックを分周回路２４で分周し、図２
５に示した従来例の回路である、遅延回路列の２組を交
互に用いることで、連続動作を実現している。
【０１１６】また、クロック分周器２４には、２つのタ
イミング平均化回路１、２の出力がそれぞれ入力され、
内部で選択または、論理合成され、分周された信号の立
ち上がりエッジ、立ち下がりエッジにタイミング平均化
回路２つの出力のうち適当なタイミングを選ぶことが出
来る構成となっている。このタイミングの選択は、外部
ジッター低減を優先するか、位相誤差の低減を優先する
か等に依存し、ここでは、省略する。また、切替回路自
体、分周回路自体、通常の回路設計で実現できるため、
その説明は省略する。
イミング平均化回路１、２の出力がそれぞれ入力され、
内部で選択または、論理合成され、分周された信号の立
ち上がりエッジ、立ち下がりエッジにタイミング平均化
回路２つの出力のうち適当なタイミングを選ぶことが出
来る構成となっている。このタイミングの選択は、外部
ジッター低減を優先するか、位相誤差の低減を優先する
か等に依存し、ここでは、省略する。また、切替回路自
体、分周回路自体、通常の回路設計で実現できるため、
その説明は省略する。
【０１１７】［実施例５−３］
図４２に、本発明の第５の実施の形態の第３の実施例の
構成を示す。本実施例は、第５の実施の形態を、図２６
に示した従来技術に適用したものである。本実施例で
も、タイミング平均化回路を３つ用いている。この実施
例においても、タイミング平均化回路１、２の出力を分
周する分周回路２４の出力を各組の遅延回路列に供給
し、切替器１０Ｂを介して各組の遅延回路列１２を交互
に選択することで連続動作を実現している。
構成を示す。本実施例は、第５の実施の形態を、図２６
に示した従来技術に適用したものである。本実施例で
も、タイミング平均化回路を３つ用いている。この実施
例においても、タイミング平均化回路１、２の出力を分
周する分周回路２４の出力を各組の遅延回路列に供給
し、切替器１０Ｂを介して各組の遅延回路列１２を交互
に選択することで連続動作を実現している。
【０１１８】［実施例５−４］
図４３に、本発明の第５の実施の形態の第４の実施例の
構成を示す。本実施例は、第５の実施の形態を、図２７
に示した従来技術に適用したものである。本実施例でも
タイミング平均化回路を３つ用いている。タイミング平
均化回路１、２、３とも、入力バッファ及び内部クロッ
ク１７を入力バッファダミー１５を通した信号を入力と
し、タイミング平均化回路１の出力を遅延回路列１１
へ、タイミング平均化回路２の出力を遅延回路列１１か
ら遅延回路列１２への転送制御用信号として供給し、タ
イミング平均化回路３の出力をモニタ信号発生回路１９
に供給している。
構成を示す。本実施例は、第５の実施の形態を、図２７
に示した従来技術に適用したものである。本実施例でも
タイミング平均化回路を３つ用いている。タイミング平
均化回路１、２、３とも、入力バッファ及び内部クロッ
ク１７を入力バッファダミー１５を通した信号を入力と
し、タイミング平均化回路１の出力を遅延回路列１１
へ、タイミング平均化回路２の出力を遅延回路列１１か
ら遅延回路列１２への転送制御用信号として供給し、タ
イミング平均化回路３の出力をモニタ信号発生回路１９
に供給している。
【０１１９】［発明の実施の形態６］
本発明の第６の実施の形態について説明する。本発明の
実施の形態の同期遅延回路は、図４４に示すように、ク
ロック信号の各パルス間の周期を平均化するタイミング
平均化回路が、回路ブロックの形式であらわには、見え
ない。タイミング平均化回路は、遅延回路列に内蔵さ
れ、図４７に示すように、遅延回路列そのものが、ゲー
トを並列に配置した構成になっており、タイミング平均
化回路として機能する。
実施の形態の同期遅延回路は、図４４に示すように、ク
ロック信号の各パルス間の周期を平均化するタイミング
平均化回路が、回路ブロックの形式であらわには、見え
ない。タイミング平均化回路は、遅延回路列に内蔵さ
れ、図４７に示すように、遅延回路列そのものが、ゲー
トを並列に配置した構成になっており、タイミング平均
化回路として機能する。
【０１２０】より詳細には、図４７を参照すると、第
１、第２の遅延回路列１１、１２は、一の段の遅延回路
として、入力信号に対して並列配置された第１、第２の
クロックドインバータ回路（ＭＮ１１、ＭＰ１１、ＭＮ
１１Ｃ、ＭＰ１１Ｃと、ＭＮ１２、ＭＰ１２ＭＮ１２
Ｃ、ＭＰ１２Ｃ）を備え、第１、第２のクロックドイン
バータ回路の共通接続された出力ノード（ＦＩｎ＋１
ｂ、ＦＩｎ＋１ａ）を充放電し、第１の遅延回路列１１
の遅延回路の段のノードは対応する第２の遅延回路列１
２の段のノード（ＢＩｎ＋１ｂ、ＢＩｎ＋１ａ）と接続
されている。なお、図４７に示す構成において、クロッ
クドインバータのＰＭＯＳトランジスタＭＰ１１、ＮＭ
ＯＳトランジスタＭＮ１１は、活性化・非活性化制御用
トランジスタＭＰ１１Ｃ、ＭＮ１１Ｃよりもそれぞれ電
源、グランド側に接続配置されている。すなわちクロッ
クドインバータの活性・非活性を制御する制御用トラン
ジスタＭＰ１１Ｃ、ＭＮ１１Ｃが、信号駆動用のＣＭＯ
Ｓトランジスタよりも電源とグランドの間で内側に配置
されている。
１、第２の遅延回路列１１、１２は、一の段の遅延回路
として、入力信号に対して並列配置された第１、第２の
クロックドインバータ回路（ＭＮ１１、ＭＰ１１、ＭＮ
１１Ｃ、ＭＰ１１Ｃと、ＭＮ１２、ＭＰ１２ＭＮ１２
Ｃ、ＭＰ１２Ｃ）を備え、第１、第２のクロックドイン
バータ回路の共通接続された出力ノード（ＦＩｎ＋１
ｂ、ＦＩｎ＋１ａ）を充放電し、第１の遅延回路列１１
の遅延回路の段のノードは対応する第２の遅延回路列１
２の段のノード（ＢＩｎ＋１ｂ、ＢＩｎ＋１ａ）と接続
されている。なお、図４７に示す構成において、クロッ
クドインバータのＰＭＯＳトランジスタＭＰ１１、ＮＭ
ＯＳトランジスタＭＮ１１は、活性化・非活性化制御用
トランジスタＭＰ１１Ｃ、ＭＮ１１Ｃよりもそれぞれ電
源、グランド側に接続配置されている。すなわちクロッ
クドインバータの活性・非活性を制御する制御用トラン
ジスタＭＰ１１Ｃ、ＭＮ１１Ｃが、信号駆動用のＣＭＯ
Ｓトランジスタよりも電源とグランドの間で内側に配置
されている。
【０１２１】図４４を参照すると、入力バッファ１３か
らの外部クロック入力と、内部クロック信号１７を入力
バッファダミー１５を通した信号が、１／２分周回路２
４で分周され、遅延回路列１１に２つの入力として入力
される。スイッチ制御用トランジスタＭＰ１１Ｃ、ＭＮ
１１Ｃは、図４４の分周回路２４の分周信号でオン・オ
フが制御される。
らの外部クロック入力と、内部クロック信号１７を入力
バッファダミー１５を通した信号が、１／２分周回路２
４で分周され、遅延回路列１１に２つの入力として入力
される。スイッチ制御用トランジスタＭＰ１１Ｃ、ＭＮ
１１Ｃは、図４４の分周回路２４の分周信号でオン・オ
フが制御される。
【０１２２】並列配置された遅延回路列は、基本的に同
じ構成であるが、トランジスタのサイズ（例えばトラン
ジスタのゲート幅）比によってタイミング平均化の平均
比（内分比）がそれぞれ独立に設定できる構成になって
いる。
じ構成であるが、トランジスタのサイズ（例えばトラン
ジスタのゲート幅）比によってタイミング平均化の平均
比（内分比）がそれぞれ独立に設定できる構成になって
いる。
【０１２３】本実施の形態では、タイミング平均化のた
めだけにクロック経路を占有しないので、タイミング平
均化回路による高速動作制限が無くなることと、外部ク
ロックと内部クロックのタイミング差がタイミング平均
化回路の遅延時間差に制限されないといったメリットが
ある。
めだけにクロック経路を占有しないので、タイミング平
均化回路による高速動作制限が無くなることと、外部ク
ロックと内部クロックのタイミング差がタイミング平均
化回路の遅延時間差に制限されないといったメリットが
ある。
【０１２４】［実施例６−１］
図４５に、本発明の第６の実施の形態の第１の実施例の
構成を示す。本実施例では、タイミング平均化回路は、
図４７に示すように、遅延回路列中に内蔵されており、
遅延回路列そのものが、ゲートを並列に配置した構成に
なっており、タイミング平均化回路として機能する。図
４５を参照すると、入力バッファ１３からの外部クロッ
ク入力と、内部クロック信号１７を入力バッファダミー
１５を通した信号が、１／２分周回路２４で分周され、
２組の遅延回路列の遅延回路列１１に２つの信号として
入力されるとともに、遅延長さを決定する信号として入
力される。分周回路２４で分周された信号の立ち上がり
エッジ、立ち下がりエッジにタイミング平均化回路の２
組の出力のうち適当なタイミングを切替器１０Ｂで選ぶ
ことが出来る。このタイミング選択は、外部ジッター低
減を優先するか、位相誤差の低減を優先するか、場合に
よって依存し、ここでは、その説明は省略する。また、
切替回路、分周回路自体、通常の回路設計で実現でき、
ここでは、省略する。
構成を示す。本実施例では、タイミング平均化回路は、
図４７に示すように、遅延回路列中に内蔵されており、
遅延回路列そのものが、ゲートを並列に配置した構成に
なっており、タイミング平均化回路として機能する。図
４５を参照すると、入力バッファ１３からの外部クロッ
ク入力と、内部クロック信号１７を入力バッファダミー
１５を通した信号が、１／２分周回路２４で分周され、
２組の遅延回路列の遅延回路列１１に２つの信号として
入力されるとともに、遅延長さを決定する信号として入
力される。分周回路２４で分周された信号の立ち上がり
エッジ、立ち下がりエッジにタイミング平均化回路の２
組の出力のうち適当なタイミングを切替器１０Ｂで選ぶ
ことが出来る。このタイミング選択は、外部ジッター低
減を優先するか、位相誤差の低減を優先するか、場合に
よって依存し、ここでは、その説明は省略する。また、
切替回路、分周回路自体、通常の回路設計で実現でき、
ここでは、省略する。
【０１２５】また図４６に、本発明の第６の実施の形態
の第２の実施例の構成を示す。本実施例では、図４５に
示した構成と同様、タイミング平均化回路は遅延回路列
１１、１２内に構成されており、各組の遅延回路列１１
中のクロックの進行を、クロックドライバと入力バッフ
ァダミーの遅延時間分停止させるためのモニタ信号を出
力するモニタ信号発生回路１９を各組の遅延回路列に対
応させて２つ備えている点が図４５に示した構成と相違
している。
の第２の実施例の構成を示す。本実施例では、図４５に
示した構成と同様、タイミング平均化回路は遅延回路列
１１、１２内に構成されており、各組の遅延回路列１１
中のクロックの進行を、クロックドライバと入力バッフ
ァダミーの遅延時間分停止させるためのモニタ信号を出
力するモニタ信号発生回路１９を各組の遅延回路列に対
応させて２つ備えている点が図４５に示した構成と相違
している。
【０１２６】本実施例および実施の形態は、図２５に示
した従来技術をベースに示したが、図２４、図２７、図
２８に示した従来技術をベースにしても同等の効果が得
られる。
した従来技術をベースに示したが、図２４、図２７、図
２８に示した従来技術をベースにしても同等の効果が得
られる。
【０１２７】また、上記した遅延回路列１１、１２は、
クロックドインバーター構成の遅延回路単位から構成さ
れ、遅延回路の直列接続されたトランジスタのうち、ク
ロッキングゲートのトランジスタは、出力側に配置さ
れ、遅延回路中の進行よりもタイミング平均化、クロッ
ク進行の制御が優先される。
クロックドインバーター構成の遅延回路単位から構成さ
れ、遅延回路の直列接続されたトランジスタのうち、ク
ロッキングゲートのトランジスタは、出力側に配置さ
れ、遅延回路中の進行よりもタイミング平均化、クロッ
ク進行の制御が優先される。
【０１２８】この図４７に示した遅延回路列の遅延回路
列１方向分を一部だけとりだして、同期遅延回路のタイ
ミング平均化としても利用できる。
列１方向分を一部だけとりだして、同期遅延回路のタイ
ミング平均化としても利用できる。
【０１２９】このほか、遅延回路列の素子数を減らすた
めに、図４７に示した遅延回路列をＰＭＯＳ、ＮＭＯＳ
トランジスタの一方ずつ繰り返しにしてもよい。この構
成を図４８に示す。かかる構成により、素子数がほぼ半
減する。
めに、図４７に示した遅延回路列をＰＭＯＳ、ＮＭＯＳ
トランジスタの一方ずつ繰り返しにしてもよい。この構
成を図４８に示す。かかる構成により、素子数がほぼ半
減する。
【０１３０】図４８を参照すると、遅延回路列１１は、
一の段に、第１、第２の入力信号の立ち下がりによりオ
ンする、第１、第２のＰＭＯＳスイッチＭＰ１１、ＭＰ
１２を備え、第１、第２の入力信号について立ち下がり
に応じて、前記第１、第２のＰＭＯＳスイッチがオンす
ることで電源側からこの第１、第２のＰＭＯＳスイッチ
の共通出力ノードを充電していき、共通接続ノードは、
次の段の第１、第２のＮＭＯＳスイッチＭＮ２１、ＭＮ
２２に入力され、前記共通接続ノードの立ち上がりによ
りこの次段の第１、第２のＮＭＯＳスイッチＭＮ２１、
ＭＮ２２がオンし、その出力ノードをグランド側に放電
し、遅延回路列１１の進行方向と逆向きに信号が伝搬す
る遅延回路列１２が、遅延回路列１１の各段のＰＭＯＳ
スイッチＭＰ１２、ＭＰ１３、ＮＭＯＳスイッチＭＮ２
１、ＭＮ２２に対応した段にＰＭＯＳスイッチＭＰ１
３、ＭＰ１４、ＮＭＯＳスイッチＭＮ２３、ＭＮ２４を
備え、遅延回路列１１のＰＭＯＳスイッチ段の出力ノー
ドが遅延回路列１２において該段に対応するＰＭＯＳス
イッチの前段のＮＭＯＳスイッチの出力ノードに接続さ
れている。各ＰＭＯＳスイッチと電源ＶＣＣ間、ＮＭＯ
Ｓスイッチと出力間にはそのパスをオン・オフ制御する
スイッチが挿入されている。
一の段に、第１、第２の入力信号の立ち下がりによりオ
ンする、第１、第２のＰＭＯＳスイッチＭＰ１１、ＭＰ
１２を備え、第１、第２の入力信号について立ち下がり
に応じて、前記第１、第２のＰＭＯＳスイッチがオンす
ることで電源側からこの第１、第２のＰＭＯＳスイッチ
の共通出力ノードを充電していき、共通接続ノードは、
次の段の第１、第２のＮＭＯＳスイッチＭＮ２１、ＭＮ
２２に入力され、前記共通接続ノードの立ち上がりによ
りこの次段の第１、第２のＮＭＯＳスイッチＭＮ２１、
ＭＮ２２がオンし、その出力ノードをグランド側に放電
し、遅延回路列１１の進行方向と逆向きに信号が伝搬す
る遅延回路列１２が、遅延回路列１１の各段のＰＭＯＳ
スイッチＭＰ１２、ＭＰ１３、ＮＭＯＳスイッチＭＮ２
１、ＭＮ２２に対応した段にＰＭＯＳスイッチＭＰ１
３、ＭＰ１４、ＮＭＯＳスイッチＭＮ２３、ＭＮ２４を
備え、遅延回路列１１のＰＭＯＳスイッチ段の出力ノー
ドが遅延回路列１２において該段に対応するＰＭＯＳス
イッチの前段のＮＭＯＳスイッチの出力ノードに接続さ
れている。各ＰＭＯＳスイッチと電源ＶＣＣ間、ＮＭＯ
Ｓスイッチと出力間にはそのパスをオン・オフ制御する
スイッチが挿入されている。
【０１３１】また、長いサイクルに対応するために遅延
回路列をリング状にし、リング中を信号が周回する回数
をカウンターで制御してもよい。（特開平８−１３７０
９１号公報参照）。
回路列をリング状にし、リング中を信号が周回する回数
をカウンターで制御してもよい。（特開平８−１３７０
９１号公報参照）。
【０１３２】
【発明の効果】以上説明したように、本発明によれば、
一定の時間差で入力する２つの信号に対し、入力時間差
を平均化した時間成分を有する信号を発生する平均化回
路を備え、この回路にクロック信号の異なるパルスを供
給することにより異なるパルス間の時間差を内分するク
ロック信号を生成しているため、ＰＬＬなどのフィード
バック回路を用いること無くクロック信号のジッターを
削減できるという効果を奏する。
一定の時間差で入力する２つの信号に対し、入力時間差
を平均化した時間成分を有する信号を発生する平均化回
路を備え、この回路にクロック信号の異なるパルスを供
給することにより異なるパルス間の時間差を内分するク
ロック信号を生成しているため、ＰＬＬなどのフィード
バック回路を用いること無くクロック信号のジッターを
削減できるという効果を奏する。
【０１３３】また、本発明によれば、タイミング平均化
回路を直列に接続することにより、ジッター低減効果を
倍増させることができる、という効果を奏する。
回路を直列に接続することにより、ジッター低減効果を
倍増させることができる、という効果を奏する。
【０１３４】そして、本発明によれば、クロックを分周
した多相クロックを用いることで、単純にＭＯＳトラン
ジスタを並列配置したタイミング平均化回路を用いるこ
とができる。
した多相クロックを用いることで、単純にＭＯＳトラン
ジスタを並列配置したタイミング平均化回路を用いるこ
とができる。
【０１３５】そして、多相クロックの相の数を増やすこ
とで、高周波のクロック信号にも対応できる。
とで、高周波のクロック信号にも対応できる。
【０１３６】さらに、本発明によれば、固定遅延回路列
を用いることで、タイミング平均化回路がＮＡＮＤ、Ｎ
ＯＲを用いた単純な構成で実現できる。
を用いることで、タイミング平均化回路がＮＡＮＤ、Ｎ
ＯＲを用いた単純な構成で実現できる。
【０１３７】そして、本発明によれば、一定の時間差で
入力する２つの信号に対し、入力時間差を平均化した時
間成分を有する信号を発生する回路と、該回路にクロッ
ク信号の異なるパルスを供給する回路とを有し、異なる
パルス間の時間差を内分する回路をＤＬＬ回路に搭載
し、位相比較で用いる外部クロック入力と内部クロック
入力を該異なるパルス間の時間差を内分する回路に入力
し、その出力を電圧制御遅延回路に入力する方式を提供
するので、クロック信号のジッターを内部クロックと内
分をとり平均化することで、削減するという効果を奏す
る。
入力する２つの信号に対し、入力時間差を平均化した時
間成分を有する信号を発生する回路と、該回路にクロッ
ク信号の異なるパルスを供給する回路とを有し、異なる
パルス間の時間差を内分する回路をＤＬＬ回路に搭載
し、位相比較で用いる外部クロック入力と内部クロック
入力を該異なるパルス間の時間差を内分する回路に入力
し、その出力を電圧制御遅延回路に入力する方式を提供
するので、クロック信号のジッターを内部クロックと内
分をとり平均化することで、削減するという効果を奏す
る。
【０１３８】また本発明によれば、クロック信号のジッ
ターを内部クロックと内分をとり平均化する際に内部ク
ロックのタイミング成分が大きくなるように、内分比を
とることで、ジッター低減効果を倍増させることができ
る。
ターを内部クロックと内分をとり平均化する際に内部ク
ロックのタイミング成分が大きくなるように、内分比を
とることで、ジッター低減効果を倍増させることができ
る。
【０１３９】そして、本発明によれば、ロックした後
に、位相比較回路に入る信号を外部クロックから、外部
クロックと内部クロックを内分した信号に切り替えるこ
とで、外部クロックジッターが、ＤＬＬもしくはＰＬＬ
回路の安定動作に与える影響を低減することができる。
に、位相比較回路に入る信号を外部クロックから、外部
クロックと内部クロックを内分した信号に切り替えるこ
とで、外部クロックジッターが、ＤＬＬもしくはＰＬＬ
回路の安定動作に与える影響を低減することができる。
【０１４０】さらに、本発明によれば、同期遅延回路に
平均化回路を備えたことにより、内部クロックのジッタ
成分を低減するという効果を奏する。
平均化回路を備えたことにより、内部クロックのジッタ
成分を低減するという効果を奏する。
【図１】本発明の実施例を説明するための図である。
【図２】本発明の実施例の動作原理を説明するためのタ
イミング図である。
イミング図である。
【図３】本発明の実施例の構成を説明するための図であ
る。
る。
【図４】本発明の実施例を説明するための図である。
【図５】本発明の実施例の構成を示すである。
【図６】本発明の実施例の構成を示す図である。
【図７】本発明の実施例の動作を説明するためのタイミ
ング図である。
ング図である。
【図８】本発明の実施例の構成を説明するための図であ
る。
る。
【図９】本発明の実施例の構成を説明するための図であ
る。
る。
【図１０】本発明の実施例のシミュレーション結果を示
す信号波形図である。
す信号波形図である。
【図１１】本発明の実施例のシミュレーション結果を示
す信号波形図である。
す信号波形図である。
【図１２】本発明の実施例の構成を示す図である。
【図１３】本発明の実施例の固定位相遅延回路の構成を
示す図である。
示す図である。
【図１４】本発明の実施例の構成を示す図である。
【図１５】本発明の実施例の構成を示す図である。
【図１６】従来技術を説明するためのタイミングチャー
トである。
トである。
【図１７】本発明の実施例のＤＬＬの構成を示す図であ
る。
る。
【図１８】本発明の実施例の動作を説明するためのタイ
ミング図である。
ミング図である。
【図１９】本発明の実施例の平均化回路の構成を示す図
である。
である。
【図２０】本発明の実施例のＤＬＬの構成を示す図であ
る。
る。
【図２１】従来のＰＬＬの構成を示す図である。
【図２２】従来のＤＬＬの構成を示す図である。
【図２３】従来の同期遅延回路を用いたクロック制御回
路の構成を示す図である。
路の構成を示す図である。
【図２４】従来の同期遅延回路を用いたクロック制御回
路の構成を示す図である。
路の構成を示す図である。
【図２５】従来の同期遅延回路を用いたクロック制御回
路の構成を示す図である。
路の構成を示す図である。
【図２６】従来の同期遅延回路を用いたクロック制御回
路の構成を示す図である。
路の構成を示す図である。
【図２７】従来の同期遅延回路を用いたクロック制御回
路の構成を示す図である。
路の構成を示す図である。
【図２８】従来の同期遅延回路を用いたクロック制御回
路の構成を示す図である。
路の構成を示す図である。
【図２９】従来の同期遅延回路を用いたクロック制御回
路の構成を示す図である。
路の構成を示す図である。
【図３０】本発明の実施例の同期遅延回路を用いたクロ
ック制御回路の構成を示す図である。
ック制御回路の構成を示す図である。
【図３１】本発明の実施例の同期遅延回路を用いたクロ
ック制御回路の動作を説明するためのタイミング図であ
る。
ック制御回路の動作を説明するためのタイミング図であ
る。
【図３２】本発明の実施例の同期遅延回路を用いたクロ
ック制御回路の構成を示す図である。
ック制御回路の構成を示す図である。
【図３３】本発明の実施例の同期遅延回路を用いたクロ
ック制御回路の構成を示す図である。
ック制御回路の構成を示す図である。
【図３４】本発明の実施例の同期遅延回路を用いたクロ
ック制御回路の構成を示す図である。
ック制御回路の構成を示す図である。
【図３５】本発明の実施例の同期遅延回路を用いたクロ
ック制御回路の構成を示す図である。
ック制御回路の構成を示す図である。
【図３６】本発明の実施例の同期遅延回路を用いたクロ
ック制御回路の構成を示す図である。
ック制御回路の構成を示す図である。
【図３７】本発明の実施例の同期遅延回路を用いたクロ
ック制御回路の構成を示す図である。
ック制御回路の構成を示す図である。
【図３８】本発明の実施例の同期遅延回路を用いたクロ
ック制御回路の構成を示す図である。
ック制御回路の構成を示す図である。
【図３９】本発明の実施例の同期遅延回路を用いたクロ
ック制御回路の構成を示す図である。
ック制御回路の構成を示す図である。
【図４０】本発明の実施例の同期遅延回路を用いたクロ
ック制御回路の構成を示す図である。
ック制御回路の構成を示す図である。
【図４１】本発明の実施例の同期遅延回路を用いたクロ
ック制御回路の構成を示す図である。
ック制御回路の構成を示す図である。
【図４２】本発明の実施例の同期遅延回路を用いたクロ
ック制御回路の構成を示す図である。
ック制御回路の構成を示す図である。
【図４３】本発明の実施例の同期遅延回路を用いたクロ
ック制御回路の構成を示す図である。
ック制御回路の構成を示す図である。
【図４４】本発明の実施例の同期遅延回路を用いたクロ
ック制御回路の構成を示す図である。
ック制御回路の構成を示す図である。
【図４５】本発明の実施例の同期遅延回路を用いたクロ
ック制御回路の構成を示す図である。
ック制御回路の構成を示す図である。
【図４６】本発明の実施例の同期遅延回路を用いたクロ
ック制御回路の構成を示す図である。
ック制御回路の構成を示す図である。
【図４７】本発明の実施例のタイミング平均化回路を備
えた同期遅延回路の構成を示す図である。
えた同期遅延回路の構成を示す図である。
【図４８】本発明の実施例のタイミング平均化回路を備
えた同期遅延回路の構成を示す図である。
えた同期遅延回路の構成を示す図である。
【図４９】本発明の実施例のＰＬＬの構成を示す図であ
る。
る。
１、２ タイミング平均化回路
１１、１２、９０１、９０２ 遅延回路列
３、１３、９０３ 入力バッファ
４、１４、９０４ クロックドライバ
１５、０５、９０５Ａ 入力バッファダミー
６、１６、９０６ 外部クロック
７、１７、９０７ 内部クロック
８、２０、９０８ 同期遅延回路マクロ
９、１９ モニタ信号発生回路
１０ 切替器
１８ 制御回路列
２２ ラツチ回路列
２３ 選択回路列
２４ １／２分周回路
１０１ タイミング平均化回路
１０２ 位相検知回路
１０３ チャージポンプ
１０４ ループフィルタ
１０５ 電圧制御発振回路
１０６ クロックドライバー
１０７ 入力バッファ
１０８ 入力バッファダミー
１０９ ロック検出回路
１１０ 切替回路
１１５ 電圧制御遅延回路
３００ 分割回路
３０１、３０２ タイミング平均化回路
３０４ タイミング分割回路
３０５ 多重化回路
９０５ ダミー遅延回路
９０６Ｂ クロックドライバダミー
１００１ タイミング平均化回路
Claims (52)
- 【請求項１】第１及び第２の入力端に入力された第１及
び第２信号から、前記第１又は第２の信号の、立ち上が
り及び／又は立ち下がりの遷移エッジに対して、前記第
１及び第２信号間の時間差を所定の比で内分した時間差
分遅れて遷移する信号を生成し出力端から出力するタイ
ミング分割回路を少なくとも一つ含むタイミング平均化
回路に、入力したクロックを第１、第２のクロック信号
に分割して供給するステップと、前記タイミング平均化回路から、前記分割した第１及び
第２のクロック信号間の時間差を所定の比で内分した時
間差分遅れて遷移する出力クロック信号を得るステップ
と、 を含む ことを特徴とするクロック制御方法。 - 【請求項２】第１及び第２の入力端に入力された第１及
び第２信号から、前記第１又は第２の信号の、立ち上が
り及び／又は立ち下がりの遷移エッジに対して、前記第
１及び第２信号間の時間差を所定比で内分した時間差分
遅れて遷移する信号を生成し出力端から出力するタイミ
ング分割回路を少なくとも一つ含むタイミング平均化回
路を備えるとともに、 入力したクロックを第１、第２のクロック信号に分割し
て前記タイミング平均化回路に供給する手段を備えたこ
とを特徴とするクロック制御回路。 - 【請求項３】第１及び第２の入力端に入力された第１及
び第２の信号から、前記第１及び第２の信号のうち遷移
のタイミングのはやい方を基準として、前記第１及び第
２信号間の時間差を内分した時間差分遅れて遷移する信
号を生成し出力端から出力するタイミング分割回路を２
個並列配置してなるタイミング平均化回路を、複数段直
列形態に、配設し、 第１及び第２のクロック信号をともに初段のタイミング
平均化回路をなす前記各タイミング分割回路の第１及び
第２の入力端に入力し、 前段のタイミング平均化回路の前記各タイミング分割回
路の出力端からの第１及び第２の出力信号をともに、後
段のタイミング平均化回路をなす前記各タイミング分割
回路の第１及び第２の入力端に入力し、 最終段のタイミング平均化回路の各タイミング分割回路
の出力端からの第１、第２の出力信号を取り出す、こと
を特徴とするクロック制御回路。 - 【請求項４】入力する多相クロック信号の相数に対応さ
せて前記タイミング分割回路を並列形態に備えてなるタ
イミング平均化回路を複数段直列形態に接続してなるこ
とを特徴とする請求項２又は３記載のクロック制御回
路。 - 【請求項５】互いに位相の異なる複数のクロックを入力
し、前記複数のクロックに対して一のクロックの遷移タ
イミング、及び、クロック間の位相差に対応した複数の
制御信号を生成する手段と、 前記制御信号によって開閉制御が行われ容量への充電及
び放電を制御するスイッチ群と、 前記容量の端子電圧を論理信号に変換出力する手段と、 前記スイッチ群のスイッチの開閉制御タイミングをずら
すことで前記容量の充電又は放電速度を可変させる手段
と、 を備え、 前記クロック間の位相差を内分した位相差のクロック信
号を出力するタイミング分割回路を備えたことを特徴と
するクロック制御回路。 - 【請求項６】互いに位相の異なる多相クロックに対し
て、予め定められた組の２つのクロック間の位相差を内
分した位相差の信号を生成するタイミング分割回路を、
前記多相クロックのクロック相数分備え、 前記複数のタイミング分割回路の出力について予め定め
られた組の出力対間の位相差分の時間幅のワンショット
信号を生成する第１の回路手段を、前記クロック相数分
備え、 クロック相数分生成された前記ワンショット信号につい
て予め定められた組の２つの信号を合成して１つの信号
を生成する第２の回路手段を前記クロック相数 分備え、前記第２の回路手段の各出力から多相クロックが出力さ
れる 、 ことを特徴とするクロック制御回路。 - 【請求項７】第１及び第２の入力端に入力された第１及
び第２信号から、前記第１及び第２の信号のうち遷移の
タイミングのはやい方を基準として、前記第１及び第２
信号間の時間差を内分した時間差分遅延して遷移する信
号を生成し出力端から出力するタイミング分割回路を２
個並列配置してなるタイミング平均化回路を、複数段直
列形態に配設し、 入力したクロック信号を分周し、第１、第２のクロック
信号に分割出力する分周回路と、 前記分割回路からの第１、第２のクロック信号をとも
に、初段のタイミング平均化回路をなす並列接続された
前記各タイミング分割回路の第１及び第２の入力端に入
力し、 前段のタイミング平均化回路の前記各タイミング分割回
路の出力端からの第１及び第２出力信号をともに、後段
のタイミング平均化回路をなす前記各タイミング分割回
路の第１及び第２の入力端に入力し、 最終段のタイミング平均化回路の各タイミング分割回路
の出力端からの第１、第２の出力信号を入力して多重化
して出力する合成回路と、 を備えたことを特徴とするクロック制御回路。 - 【請求項８】前記タイミング分割回路が、前記第１、第
２の入力信号の遷移により、それぞれスイッチングする
第１、第２のスイッチ素子を備え、 前記第１、第２の入力信号のうちの一方の信号の遷移に
より一方のスイッチ素子がオンし、前記オンしたスイッ
チ素子を介して電流を流して容量を充電し、 つづいて第２の信号の遷移により双方のスイッチ素子が
オンすることで前記容量をその充電速度を可変させて充
電し、 前記容量の端子電圧を論理信号として出力する手段を備
え、 前記第１又は第２の入力信号の遷移時間を基準として、
前記第１及び第２の入力信号の間の時間差を所定比で内
分した時間差をもって遷移する出力信号を生成すること
を特徴とする請求項２乃至８のいずれか一に記載のクロ
ック制御回路。 - 【請求項９】前記時間差を内分する比が可変される、こ
とを特徴とする請求項３乃至８のいずれか一に記載のク
ロック制御回路。 - 【請求項１０】前記タイミング分割回路が、前記第１、
第２の入力信号の立ち上がり、及び立ち下がりにより、
それぞれオン・オフする第１、第２のスイッチ素子を含
む第１群、第２のスイッチ素子群を少なくとも備え、 前記第１、第２の入力信号について立ち上がり及び立ち
下がりの一方の遷移に応じて、前記第１群のスイッチ素
子の開閉順序が制御され容量の充電過程においてその速
度が可変され、 前記第１、第２の入力信号について立ち上がり及び立ち
下がりの他方の遷移に応じて、前記第２群のスイッチ素
子の開閉順序が制御され前記容量の放電過程においてそ
の速度が可変され、 前記容量の端子電圧を論理信号として出力する手段を備
え、 前記第１又は第２の入力信号を基準として、前記第１及
び第２の入力信号の間の時間差を内分した時間差をもっ
て遷移する信号を生成する、ことを特徴とする請求項２
乃至７のいずれか一に記載のクロック制御回路。 - 【請求項１１】第１及び第２の入力端に入力された第１
及び第２信号から、前記第１及び第２の信号のうち遷移
タイミングのはやい方を基準として、前記第１及び第２
信号間の時間差を内分した時間差を有する信号を生成し
出力端から出力するタイミング分割回路を並列配置して
なるタイミング平均化回路。 - 【請求項１２】第１、第２の入力端より入力される第
１、第２の入力信号の遷移により、オン・オフする第
１、第２のスイッチ素子を備え、 前記第１、第２の入力信号のうちの一方の信号の遷移に
より一方のスイッチ素子がオンし、前記オンしたスイッ
チ素子を介して電流を流し容量を充電し、 つづいて第２の信号の遷移により双方のスイッチ素子が
オンすることで前記容量の充電速度を可変させ、 前記容量の端子電圧を論理信号として出力する手段を備
え、 前記第１又は第２の入力信号の遷移時間を基準として、
前記第１及び第２の入力信号の間の時間差を内分した時
間差をもって遷移する出力信号を生成する、ことを特徴
とするタイミング分割回路。 - 【請求項１３】第１、第２の入力端より入力される第
１、第２の入力信号の立ち上がり、及び立ち下がりによ
り、それぞれオン・オフする第１、第２のスイッチ素子
を含む第１群、第２のスイッチ素子群を少なくとも備
え、 前記第１、第２の入力信号について立ち上がり及び立ち
下がりの一方の遷移に応じて、前記第１群のスイッチ素
子の開閉順序を制御し容量の充電過程においてその速度
を可変させる手段と、 前記第１、第２の入力信号について立ち上がり及び立ち
下がりの他方の遷移に応じて、前記第２群のスイッチ素
子の開閉順序を制御し前記容量の放電過程においてその
速度を可変させる手段と、 前記容量の端子電圧を論理信号として出力する手段と、 を備え、 前記第１又は第２の入力信号を基準として、前記第１及
び第２の入力信号の間の時間差を内分した時間差をもっ
て立ち上がり及び立ち下がり遷移する信号を生成する、
ことを特徴とするタイミング分割回路。 - 【請求項１４】前記タイミング分割回路において、前記
第１のスイッチ群、第２のスイッチ素子群が基本ゲート
であるＮＡＮＤ、ＮＯＲゲートのトランジスタを用いて
構成されている、ことを特徴とする請求項１３記載のタ
イミング分割回路。 - 【請求項１５】入力信号を予め定められた所定位相分を
遅延させる固定遅延回路列と、 第１及び第２の入力端から入力した第１及び第２の信号
に対して、前記第１及び第２の信号の時間差を内分した
時間差を有する信号を生成し出力端から出力するタイミ
ング平均化回路と、を備え、 入力したクロック信号を前記固定遅延回路列に供給し、
前記入力したクロック信号と前記固定遅延回路列の出力
とを前記タイミング平均化回路に供給し、前記タイミン
グ平均化回路の出力端からクロックを取り出す、ことを
特徴とするクロック制御回路。 - 【請求項１６】前記固定遅延回路列が、入力した信号を
３６０度（１周期）分遅延させることを特徴とする請求
項１５記載のクロック制御回路。 - 【請求項１７】前記固定遅延回路列が、入力した信号を
１８０度（半周期）分遅延させる固定遅延回路列を２段
直列に接続してなることを特徴とする請求項１５記載の
クロック制御回路。 - 【請求項１８】前記固定遅延回路列が、 入力パルスを一定の長さ進行させる第１の遅延回路列
と、 前記第１の遅延回路列をパルスが進行した長さもしくは
比例した長さ分パルスを進行させる第２の遅延回路列
と、 前記第１の遅延回路列から前記第２の遅延回路列へのパ
ルスの転送を制御する制御回路と、 を含む同期遅延回路よりなることを特徴とする請求項１
５乃至１７のいずれか一に記載のクロック制御回路。 - 【請求項１９】入力した外部クロックから内部クロック
を生成する半導体集積回路装置のクロック制御回路とし
て、 位相差検知回路、チャージポンプ、ループフィルタ、お
よび、前記ループフィルタの出力を制御電圧として入力
し入力信号の遅延を可変させる電圧制御遅延回路を少な
くとも備えたディレイロックループ回路と、 一定の時間差で入力する２つの信号に対し、前記２つの
信号の時間差を所定比で内分した時間差を有する信号を
発生するタイミング平均化回路と、 を備え、 前記電圧制御遅延回路の出力がクロックドライバを介し
て内部クロックとして供給され、 前記位相差検知回路に入力する信号である、外部クロッ
クを入力バッファを介して入力したクロック信号と、前
記内部クロックを前記入力バッファと等価な遅延時間を
有する入力バッファダミー回路を通した信号とを、前記
タイミング平均化回路に供給し、前記タイミング平均化
回路の出力を、前記電圧制御遅延回路に入力信号として
供給する、ように構成したことを特徴とするクロック制
御回路。 - 【請求項２０】前記入力バッファからの外部クロック
と、前記電圧制御遅延回路から前記クロックドライバ及
び入力バッファダミー回路を通して供給される内部クロ
ック信号と、を入力する前記タイミング平均化回路にお
いて、時間差を内分する比として前記内部クロック信号
のタイミング比が大きくなるように、内分比をとること
を特徴とする請求項１９記載のクロック制御回路。 - 【請求項２１】前記位相差検知回路の出力からロック状
態を検知するロック検知回路と、 前記位相差検知回路へ、前記入力クロック又は前記タイ
ミング平均化回路の出力のいずれかを供給する切替回路
と、 を有し、 ロック検出後、前記切替回路が、前記位相差検知回路に
供給する信号を、前記入力バッファから入力される外部
クロックから、前記タイミング平均化回路により前記外
部クロックと前記内部クロックとの時間差を内分した信
号に切り替える、ことを特徴とする請求項１９記載のク
ロック制御回路。 - 【請求項２２】位相差検知回路、チャージポンプ、ルー
プフィルタ、および、前記ループフィルタの出力を電圧
として入力し入力信号の遅延を可変させる電圧制御遅延
回路を少なくとも備えたディレイロックループ回路にお
いて、 一定の時間差で入力する２つの信号に対し、前記時間差
を所定比で内分した時間差を有する信号を発生するタイ
ミング平均化回路を備え、 前記タイミング平均化回路に、前記位相差検知回路に入
力する入力クロック信号と、前記電圧制御遅延回路から
の出力信号と、を供給し、前記タイミング平均化回路の
出力を前記電圧制御遅延回路に入力信号として供給す
る、ように構成したことを特徴とするディレイロックル
ープ回路。 - 【請求項２３】前記位相差検知回路の出力からロック状
態を検知するロック検知回路と、 前記位相差検知回路へ、前記入力クロック又は前記タイ
ミング平均化回路の出力のいずれかを供給する切替回路
と、 をさらに有し、 ロック検出後、前記切替回路が、前記位相差検知回路に
供給する信号を、前記入力クロックから、前記タイミン
グ平均化回路から出力される信号に切り替える、ことを
特徴とする請求項２２記載のディレイロックループ回
路。 - 【請求項２４】入力した外部クロックから内部クロック
を生成する半導体集積回路装置のクロック制御回路とし
て、 位相差検知回路、チャージポンプ、ループフィルタ、お
よび電圧制御発振回路を少なくとも備えた位相同期ルー
プ回路と、 一定の時間差で入力する２つの信号に対し、前記時間差
を所定比で内分した時間差を有する信号を発生するタイ
ミング平均化回路と、 を備え、 外部クロックを入力バッファを介して入力したクロック
信号と、前記電圧制御発振回路の出力をクロックドライ
バを介して出力される内部クロックを前記入力バッファ
と等価な遅延時間を有する入力バッファダミー回路を通
した信号と、を、前記タイミング平均化回路に供給し、 前記位相差検知回路の出力からロック状態を検知するロ
ック検知回路と、 前記位相差検知回路へ、前記入力クロック又は前記タイ
ミング平均化回路の出力のいずれか一方を供給する切替
回路と、 を有し、 ロック検出後、前記切替回路が、前記位相差検知回路に
供給する信号を、前記入力クロックから、前記タイミン
グ平均化回路から出力される信号に切り替える、ことを
特徴とするクロック制御回路。 - 【請求項２５】位相差検知回路、チャージポンプ、ルー
プフィルタ、および電圧制御発振回路を少なくとも備え
た位相同期ループ回路において、 一定の時間差で入力する２つの信号に対し、前記時間差
を所定比で内分した時間差を有する信号を発生するタイ
ミング平均化回路を備え、 前記タイミング平均化回路に、入力クロック信号と、前
記電圧制御発振回路からの出力信号と、を供給し、前記
タイミング平均化回路の出力を、前記位相差検知回路の
一方の入力として供給する、ことを特徴とする位相同期
ループ回路。 - 【請求項２６】前記位相差検知回路の出力からロック状
態を検知するロック検知回路と、 前記位相差検知回路へ、前記入力クロック又は前記タイ
ミング平均化回路の出力のいずれかを供給する切替回路
と、 をさらに有し、 ロック検出後、前記切替回路が、前記位相差検知回路に
供給する信号を、前記入力クロックから、前記タイミン
グ平均化回路から出力される信号に切り替える、ことを
特徴とする請求項２５記載の位相同期ループ回路。 - 【請求項２７】外部クロックを入力し内部クロックを生
成する半導体集積回路装置のクロック制御回路におい
て、 一定の期間パルスまたはパルスエッジを進行させる第１
の遅延回路列と、 前記第１の遅延回路列中をパルスまたはパルスエッジが
進行した長さもしくは該長さに比例した長さ分、パルス
またはパルスエッジを通過させることが可能な第２の遅
延回路列と、 前記第２の遅延回路列の出力から内部クロックを出力す
るクロックドライバと、 入力バッファからのクロック信号と、前記クロックドラ
イバを介して出力される内部クロック信号を前記入力バ
ッファと等価な遅延時間を有する入力バッファダミー回
路を通した信号と、を入力し、これらの２つの信号の時
間差を所定比で内分した時間差を有する信号を生成して
出力するタイミング平均化回路と、 を備え、 前記タイミング平均化回路の出力を、ダミー遅延回路を
介して、前記第１の遅延回路列に供給する、同期遅延回
路を含む、ことを特徴とするクロック制御回路。 - 【請求項２８】外部クロックを入力し内部クロックを生
成する半導体集積回路装置のクロック制御回路におい
て、 一定の期間、パルスまたはパルスエッジを進行させる第
１の遅延回路列と、 前記第１の遅延回路列中をパルスまたはパルスエッジが
進行した長さもしくは該長さに比例した長さ分、パルス
またはパルスエッジを通過させることが可能な第２の遅
延回路列と、 前記第２の遅延回路列の出力から内部クロックを出力す
るクロックドライバと、 入力バッファからのクロック信号と、前記クロックドラ
イバを介して出力される内部クロック信号を前記入力バ
ッファと等価な遅延時間を有する入力バッファダミー回
路を通した信号と、を入力し、これらの信号の時間差を
内分した時間差を有する信号を生成して出力する第１、
第２のタイミング平均化回路と、 を備え、 前記第１のタイミング平均化回路の出力をダミー遅延回
路を介して前記第１の遅延回路列に供給し、 前記第２のタイミング平均化回路の出力を、前記第１の
遅延回路列から第２の遅延回路列への信号の転送を制御
するための制御信号として供給する、同期遅延回路を含
む、ことを特徴とするクロック制御回路。 - 【請求項２９】外部クロックを入力し内部クロックを生
成する半導体集積回路装置のクロック制御回路におい
て、 一定の期間、パルスまたはパルスエッジを進行させる第
１の遅延回路列と、 前記第１の遅延回路列中をパルスまたはパルスエッジが
進行した長さもしくは該長さと比例した長さ分、パルス
またはパルスエッジを通過させることが可能な第２の遅
延回路列と、を１組とする遅延回路列を２組備え、 入力バッファからのクロック信号と、クロックドライバ
を介して出力される内部クロック信号を前記入力バッフ
ァと等価な遅延時間を有する入力バッファダミー回路を
通した信号とを入力し、これらの信号の時間差を所定比
で内分した時間差を有する信号を生成して出力する第
１、第２のタイミング平均化回路と、 を備え、 前記第１のタイミング平均化回路の出力をダミー遅延回
路を介して各組の前記第１の遅延回路列に供給し、 前記第２のタイミング平均化回路の出力を分周回路で分
周した信号を各組の第１の遅延回路列から前記第２の遅
延回路列への信号の転送を制御するための制御信号とし
て供給し、 前記各組の前記第２の遅延回路列からの出力を交互に切
り替える切替手段の出力をクロックドライバに供給し、
前記クロックドライバから内部クロックとして出力す
る、同期遅延回路を含む、ことを特徴とするクロック制
御回路。 - 【請求項３０】前記ダミー遅延回路が、入力バッファダ
ミー及びクロックドライバダミー回路よりなることを特
徴とする請求項２７、２８、２９のいずれか一に記載の
クロック制御回路。 - 【請求項３１】外部クロックを入力し内部クロックを生
成する半導体集積回路装置のクロック制御回路におい
て、 一定の期間、パルスまたはパルスエッジを進行させる第
１の遅延回路列と、 前記第１の遅延回路列中をパルスまたはパルスエッジが
進行した長さもしくは該長さに比例した長さ分、パルス
またはパルスエッジを通過させることが可能な第２の遅
延回路列と、 外部クロックを入力する入力バッファと等価な入力バッ
ファダミー回路、及びクロックドライバとをクロックパ
ルスが進行している期間、モニタ信号を出力するモニタ
信号発生回路と、 前記入力バッファからのクロック信号と、前記クロック
ドライバを介して出力される内部クロック信号を前記入
力バッファダミー回路を通した信号と、を入力し、これ
らの２つ信号の時間差を内分した時間差を有する信号を
生成し、前記第１の遅延回路列に出力するタイミング平
均化回路と、 を有し、 前記モニタ信号出力中は、前記第一の遅延回路列中にお
いてパルスまたはパルスエッジの進行を止める、同期遅
延回路を含む、ことを特徴とするクロック制御回路。 - 【請求項３２】前記入力バッファからのクロックと前記
タイミング平均化回路の出力の一方を選択して前記第１
の遅延回路列に供給する第１の切替回路と、 前記第１の切替回路の出力と前記第２の遅延回路列の出
力の一方を選択して出力する第２の切替回路と、 を備えたことを特徴とする請求項３１記載のクロック制
御回路。 - 【請求項３３】前記第１の切替回路の出力と、前記クロ
ックドライバ及び前記入力バッファダミーを介して前記
タイミング平均化回路に入力する信号とを、前記モニタ
信号発生回路に供給する、ことを特徴とする請求項３２
記載のクロック制御回路。 - 【請求項３４】外部クロックを入力し内部クロックを生
成する半導体集積回路装置のクロック制御回路におい
て、 一定の期間、パルスまたはパルスエッジを進行させる第
１の遅延回路列と、 前記第１の遅延回路列からの信号を入力し前記第１の遅
延回路列中をパルスまたはパルスエッジが進行した長さ
と比例した長さ分、パルスまたはパルスエッジを通過さ
せることが可能な第２の遅延回路列と、 入力バッファと等価な入力バッファダミー及びクロック
ドライバをクロックパルスが進行している期間モニタ信
号を出力するモニタ信号発生回路と、 前記入力バッファからのクロック信号と、クロックドラ
イバを介して出力される内部クロック信号の前記入力バ
ッファダミーからの出力を入力し、これらの信号の時間
差を内分した時間差を有する信号を生成し、前記第１の
遅延回路列に出力する第１、第２のタイミング平均化回
路と、 を有し、 前記第１のタイミング平均化回路の出力を各組の前記第
１の遅延回路列に供給し、 前記第２のタイミング平均化回路の出力を各組の第１の
遅延回路列から前記第２の遅延回路列へのクロック信号
の転送を制御する信号として用い、 前記モニタ信号出力中は、前記第１の遅延回路列中にお
いてパルスまたはパルスエッジの進行を止め、 前記第２の遅延回路列の出力と前記入力バッファの出力
を切り替えて前記クロックドライバに供給する切替回路
を備えてなる、同期遅延回路を含む、ことを特徴とする
クロック制御回路。 - 【請求項３５】外部クロックを入力し内部クロックを生
成する半導体集積回路装置のクロック制御回路におい
て、 一定の期間、パルスまたはパルスエッジを進行させる第
１の遅延回路列と、 前記第１の遅延回路列からの信号を入力し前記第１の遅
延回路列中をパルスまたはパルスエッジが進行した長さ
と比例した長さ分、パルスまたはパルスエッジを通過さ
せることが可能な第２の遅延回路列と、を１組とする遅
延回路列を２組備え、 入力バッファからのクロック信号と、クロックドライバ
を介して出力される内部クロック信号を前記入力バッフ
ァと等価な遅延時間を有する入力バッファダミー回路を
通した信号とを入力し、これらの２つの信号の時間差を
内分した時間差を有する信号を生成して出力する第１、
第２のタイミング平均化回路と、を備え、 前記第１、第２のタイミング平均化回路の出力を分周す
る分周回路を備え、 前記第１、第２のタイミング平均化回路の出力を前記分
周回路で分周した信号を、それぞれ、前記第１の遅延回
路列の入力、各組の第１の遅延回路列から前記第２の遅
延回路列へのクロック信号の転送を制御する信号として
用い、 前記各組の前記第２の遅延回路列からの出力を、クロッ
ク周期ごと交互に切り替え器で切り替える第１の切替回
路と、 前記入力バッファからの出力と、前記第１の切替回路の
出力とのいずれかを選択し前記クロックドライバに供給
する第２の切替回路と、 を備えてなる、同期遅延回路を含む、ことを特徴とする
クロック制御回路。 - 【請求項３６】外部クロックを入力し内部クロックを生
成する半導体集積回路装置のクロック制御回路におい
て、 一定の期間、パルスまたはパルスエッジを進行させる第
１の遅延回路列と、 前記第１の遅延回路列からの信号を入力し前記第１の遅
延回路列中をパルスまたはパルスエッジが進行した長さ
もしくは該長さと比例した長さ分、パルスまたはパルス
エッジを通過させることが可能な第２の遅延回路列と、 入力バッファと等価な入力バッファダミー及びクロック
ドライバをクロックパルスが進行している期間モニタ信
号を出力するモニタ信号発生回路と、 前記入力バッファからのクロック信号と、前記クロック
ドライバを介して出力される内部クロック信号を前記入
力バッファダミー回路を通した信号と、を入力し、これ
らの２つの信号の時間差を所定比で内分した時間差を有
する信号を生成し、前記第１の遅延回路列に出力する第
１、第２のタイミング平均化回路と、 前記入力バッファの出力と前記第１のタイミング平均化
回路の出力のいずれか一方を選択して前記第１の遅延回
路列に供給する第１の切替回路と、 前記第１の切替回路の出力と前記第２の遅延回路列の出
力を切替えて前記クロックドライバに出力する第２の切
替回路と、 を備え、 前記第２のタイミング平均化回路の出力、及び前記第２
の切替回路の出力を前記モニタ信号発生回路に接続し、 前記モニタ信号出力中は、前記第１の遅延回路列中にお
いてパルスまたはパルスエッジの進行を止める、ように
構成されてなる同期遅延回路を含む、ことを特徴とする
クロック制御回路。 - 【請求項３７】外部クロックを入力し内部クロックを生
成する半導体集積回路装置のクロック制御回路におい
て、 一定の期間、パルスまたはパルスエッジを進行させる第
１の遅延回路列と、 前記第１の遅延回路列からの信号を入力し前記第１の遅
延回路列中をパルスまたはパルスエッジが進行した長さ
もしくは該長さと比例した長さ分、パルスまたはパルス
エッジを通過させることが可能な第２の遅延回路列と、 入力バッファと等価な入力バッファダミー回路及びクロ
ックドライバをクロックパルスが進行している期間モニ
タ信号を出力するモニタ信号発生回路と、 前記入力バッファからのクロック信号と、前記クロック
ドライバを介して出力される内部クロック信号を前記入
力バッファダミー回路を通した信号とを入力し、これら
の２つの信号の時間差を内分した時間差を有する信号を
出力する第１、第２、第３のタイミング平均化回路と、 を有し、 前記第１のタイミング平均化回路の出力は前記第１の遅
延回路列に入力し、 前記第２のタイミング平均化回路の出力を第１の遅延回
路列から前記第２の遅延回路列へのクロック信号の転送
を制御する信号として用い、 前記第３のタイミング平均化回路の出力を前記モニタ信
号発生回路に接続し、 前記第２の遅延回路列の出力と前記入力バッファからの
出力を切り替える切替回路を備え、 前記モニタ信号出力中は、前記第１の遅延回路列中にお
いてパルスまたはパルスエッジの進行を止める、ように
構成されてなる、同期遅延回路を含む、ことを特徴とす
るクロック制御回路。 - 【請求項３８】前記第一の遅延回路列を構成する遅延回
路素子が、前記モニタ信号で制御されるクロックドイン
バータなどからなることを特徴とする請求項２７乃至３
７のいずれか一に記載のクロック制御回路。 - 【請求項３９】前記遅延回路列において、入力した信号
が、遅延回路の各段毎、ＰＭＯＳトランジスタ側によ
り、次はＮＭＯＳトランジスタによってという具合に、
ＰＭＯＳとＮＭＯＳトランジスタで交互に駆動されるよ
うに構成されている、ことを特徴とする請求項２７乃至
３７のいずれか一に記載のクロック制御回路。 - 【請求項４０】前記第１の遅延回路列に入力された信号
は、前記第１の遅延回路列中を所定長さ進行した時点
で、前記第２の遅延回路列の、前記第１の遅延回路列の
前記長さに対応した位置から転送され前記第２の遅延回
路列中を進行する、ように構成されてなる、ことを特徴
とする請求項２７及至３７のいずれか一に記載のクロッ
ク制御回路。 - 【請求項４１】外部クロックを入力し内部クロックを生
成する半導体集積回路装置のクロック制御回路におい
て、 一定の期間、パルスまたはパルスエッジを進行させる第
１の遅延回路列と、 前記第１の遅延回路列中をパルスまたはパルスエッジが
進行した長さもしくは該長さと比例した長さ分、パルス
またはパルスエッジを通過させることが可能な第２の遅
延回路列とを１組とする遅延回路列を２組備え、 前記各組の遅延回路列が、２つの入力信号を入力しその
時間差を所定比で内分するタイミング平均化回路を含
み、 入力バッファと等価な入力バッファダミー及びクロック
ドライバをクロックパルスが進行している期間モニタ信
号を出力するモニタ信号発生回路と、 を備え、 前記入力バッファの出力は分周回路に入力され、 前記入力バッファの出力は第１の切替回路を介しクロッ
クドライバを介して内部クロックとして出力されるとと
もに、前記入力バッファダミーを介して第２の分周回路
及びモニタ信号発生回路に入力され、 前記分周回路からの分周出力は、各組の前記第１の遅延
回路列に供給されるとともに、各組の前記第１の遅延回
路列から第２の遅延回路列の転送制御用の信号として供
給され、 前記各組の第２の遅延回路列の出力を切り替える第２の
切替回路を備え、 前記第２の切替回路の出力と前記入力バッファの出力が
前記第１の切替回路に供給される、同期遅延回路を含
む、ことを特徴とするクロック制御回路。 - 【請求項４２】前記モニタ信号の１回目の出力の後に、
次のモニタ信号を止めるように制御するように構成され
てなることを特徴とする請求項４１記載のクロック制御
回路。 - 【請求項４３】前記各組の遅延回路列が、複数のタイミ
ング平均化回路を含み、前記各タイミング平均化回路が
内分比がそれぞれ独立に設定されることを特徴とする請
求項４１記載のクロック制御回路。 - 【請求項４４】前記第１、第２の遅延回路列が、一の段
の遅延回路として、入力信号に対して並列配置された第
１、第２のクロックドインバータ回路を備え、前記第
１、第２のクロックドインバータ回路の共通出力ノード
を次段に接続し、 前記第１の遅延回路列のある段のノードが、対応する前
記第２の遅延回路列の段のノードと接続されている、こ
とを特徴とする請求項４１記載のクロック制御回路。 - 【請求項４５】一定の期間信号を進行させる第１の遅延
回路列が、 一の段の遅延回路に、第１、第２の入力信号の立ち下が
りによりオンする、第１、第２のＰＭＯＳスイッチを備
え、前記第１、第２の入力信号について立ち下がりに応
じて、前記第１、第２のＰＭＯＳスイッチがオンするこ
とで電源側から前記第１、第２のＰＭＯＳスイッチの共
通出力ノードを充電していき、 前記共通接続ノードは、次の段の第１、第２のＮＭＯＳ
スイッチに入力され、前記共通接続ノードの立ち上がり
により前記次段の第１、第２のＮＭＯＳスイッチがオン
し、その出力ノードをグランド側に放電し、 前記第１の遅延回路列の進行方向と逆向きに信号が伝搬
する第２の遅延回路列が、前記第１の遅延回路列の各段
のＰＭＯＳスイッチ、ＮＭＯＳスイッチに対応した段に
ＰＭＯＳスイッチ、ＮＭＯＳスイッチをそれぞれ備え、 前記第１の遅延回路列のＰＭＯＳスイッチ段の出力ノー
ドが前記第２の遅延回路列において該段に対応するＰＭ
ＯＳスイッチの前段のＮＭＯＳスイッチの出力ノードに
接続されてなる、ことを特徴とする請求項４１記載のク
ロック制御回路。 - 【請求項４６】前記各段のＰＭＯＳスイッチと電源との
間のパス、及び出力負荷からＮＭＯＳスイッチを経てグ
ランドにいたるパスを、前記モニタ信号によりそれぞ
れ、オン・オフするスイッチを備えたことを特徴とする
請求項４３記載のクロック制御回路。 - 【請求項４７】前記遅延回路列を構成する遅延回路素子
において、入力したクロック信号がＰＭＯＳトランジス
タ、ＮＭＯＳトランジスタにより交互に駆動されること
を特徴とする同期遅延回路を含むことを特徴とする請求
項４１記載のクロック制御回路。 - 【請求項４８】一定の期間、パルスまたはパルスエッジ
を進行させる第１の遅延回路列と、 前記第１の遅延回路列を信号が進行した位置に対応する
段から、前記第１の遅延回路列中をパルスまたはパルス
エッジが進行した長さもしくは該長さと比例した長さ
分、パルスまたはパルスエッジを通過させる第２の遅延
回路列と、 を含む同期遅延回路において、 前記第１、第２の遅延回路列が、入力した２つの信号の
時間差を内分する時間差の信号を出力するタイミング平
均化回路を備えて構成されたことを特徴とする同期遅延
回路。 - 【請求項４９】前記各組の遅延回路列が、複数のタイミ
ング平均化回路を含み、前記各タイミング平均化回路が
内分比がそれぞれ独立に設定されることを特徴とする請
求項４８記載の同期遅延回路。 - 【請求項５０】入力した２つの信号の時間差を内分する
時間差の信号を出力するタイミング平均化回路を含む遅
延回路を直列形態に接続してなる、ことを特徴とする請
求項４８記載の同期遅延回路。 - 【請求項５１】前記第１、第２の遅延回路列が、一の段
の遅延回路として、入力信号に対して並列配置された第
１、第２のクロックドインバータ回路を備え、前記第
１、第２のクロックドインバータ回路の共通出力ノード
を次段に接続し、 前記第１の遅延回路列のある段のノードが、対応する前
記第２の遅延回路列の段のノードと接続されている、こ
とを特徴とする請求項４８記載の同期遅延回路。 - 【請求項５２】一定の期間信号を進行させる第１の遅延
回路列が、 一の段の遅延回路に、第１、第２の入力信号の立ち下が
りによりオンする、第１、第２のスイッチ素子（充電用
スイッチ）を備え、前記第１、第２の入力信号について
立ち下がりに応じて、前記第１、第２のスイッチ素子が
順次オンすることで電源側から前記第１、第２のスイッ
チ素子の共通出力ノードを充電していき、 前記共通接続ノードは、次の段の第１、第２のスイッチ
素子（放電用スイッチ）に入力され、前記共通接続ノー
ドの立ち上がりにより前記次段の第１、第２のスイッチ
素子はオンし、その出力ノードをグランド側に放電し、 前記第１の遅延回路列の進行方向と逆向きに信号が伝搬
する第２の遅延回路列が、前記第１の遅延回路列の、充
電側スイッチ、放電用スイッチの各段に対応させて充電
側スイッチ、放電用スイッチを備え、 前記第１の遅延回路列の各段の充電側スイッチの出力ノ
ードが前記第２の遅延回路列において該段に対応する充
電用スイッチの前段の放電用スイッチの出力ノードに接
続されてなる、ことを特徴とする同期遅延回路。
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